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JP2017228808A - 薄膜トランジスタ - Google Patents

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Abstract

【課題】高移動度を有しつつ、高いｏｎ−ｏｆｆ比を有する薄膜トランジスタを提供する。【解決手段】ソース電極５０及びドレイン電極６０と、ゲート電極２０と、ゲート絶縁膜３０と、保護絶縁膜７０と、チャネル層４０と、を有し、チャネル層４０は、ゲート絶縁膜３０と保護絶縁膜７０の間に位置し、広がり抵抗値の低い領域４２と広がり抵抗値の高い領域４４を有する、薄膜トランジスタ１。【選択図】図１

Description

本発明は、チャネル層として酸化物半導体層を有する薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関する。
電界効果トランジスタ（ＦＥＴ）は、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられている。薄膜トランジスタ（ＴＦＴ）は、電界効果トランジスタの一種である。近年における画像表示装置のめざましい発展に伴い、このＴＦＴは、各種の画像表示装置において、スイッチング素子として、多用されている。各種の画像表示装置には、液晶画像表示装置（ＬＣＤ）、有機エレクトロルミネッセンス画像表示装置等がある。
ディスプレイの代表であるＬＣＤは、中小型パネル分野やＴＶ用途の大型映像表示パネル分野で主流を占めている。一方で、有機ＥＬ画像表示装置は、高精彩の点でＬＣＤより優れるため、今後の展開が期待されている。
ＬＣＤは動画解像度の改善や三次元ディスプレイの普及に伴い、フレームレートの高速化が進んでいる。高フレームレート駆動は動画解像度向上に有効であり、更なるフレームレートの高速化が求められている。映像表示用装置の展望として、大画面、高精細、高フレームレート駆動がキーワードとなっており、この実現に必要な性能がＴＦＴに求められている。例えば、大画面化による画素容量の増大、高精細化による走査線数の増大、フレームレートの増大に伴い、ＴＦＴには高い電界効果移動度（以下、移動度ということがある。）が要求されている。
従来のＬＣＤで使用されている、ａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）ＴＦＴの移動度は、最高で２ｃｍ２／Ｖｓ程度である。しかし、映像表示ディスプレイに求められる大画面、高精細、高フレームレート駆動には、この程度の移動度では、対応できなくなりつつある。
加えて、有機ＥＬは電流駆動素子であり、画面の輝度向上にはドライブＴＦＴの電流値増大が求められるため、有機ＥＬ画像表示装置には、高移動度ＴＦＴが不可欠である。また、有機ＥＬ画像表示装置の駆動に使用されるＴＦＴには、高移動度に加えて、電流ストレスに対する信頼性が要求される。現状では、移動度と信頼性の両方を満たすＴＦＴ材料の候補として、低温ｐｏｌｙ−Ｓｉ（ＬＴＰＳ）が挙げられている。しかしながら、レーザー結晶化時の使用ビーム長の関係で実現できる画面サイズが制限されることや、レーザー光のショット間ばらつきによって生じるＴＦＴ特性の面内不均一性も問題となっている。
ａ−Ｓｉ：Ｈ ＴＦＴやＬＴＰＳに代えて、酸化物半導体を用いたＴＦＴが注目されている。例えば、酸化亜鉛（ＺｎＯ）又は酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体を、活性層（半導体層）に用いたＴＦＴは移動度等において優れた性質を示し、その改良開発が進められている。
酸化物半導体はイオン性の高い結合で構成されており、結晶質であっても、非晶質であっても、電子移動度の違いが小さいことが特徴である。即ち、非晶質状態でも比較的高い電子移動度が実現できることを特徴とする。また、結晶化した場合にも粒界障壁の影響を受けにくく、面内均一性を必要とする大面積化に適したＴＦＴを作製することが可能である。さらに、価電子帯近傍に酸素欠損由来のギャップ内準位を有するため、電子に比べ正孔がフリーキャリアとなりづらく、このためＴＦＴ動作時のオフ電流が１０〜１５Ａ程度に低減できることが報告されている。また、シリコン系ＴＦＴに比べワイドバンドギャップな半導体のため、可視光領域の光安定性においても優位性を有する。さらに、スパッタリング法等を用いることにより室温にて非晶質膜を成膜できるので、ＰＥＴ等の樹脂基板上での酸化物半導体膜トランジスタ形成の研究も行われている。
酸化物半導体を用いたＴＦＴ技術として、例えば、特許文献１では、キャリア濃度が高い酸化物導電性材料として酸化インジウム錫（ＩＴＯ）等をチャネル層に使用したＴＦＴが開示されている。この文献では、極薄膜（６〜１０ｎｍ）であるチャネル層の膜厚を均一化すると共に、ゲート絶縁膜の表面を平坦化して界面特性を改善し、リーク電流の低減とサブスレッショルド係数の改善を図っている。
特許文献２では、酸化インジウムにガリウムが固溶した酸化物焼結体をスパッタリングすることにより、１×１０１８ｃｍ−３程度のキャリア濃度を有する酸化物半導体膜を作製している。
また、特許文献３では、ボトムゲート型ＴＦＴにおいて、酸素含有プラズマ照射することにより、酸化物半導体の表面層の酸素密度をゲート絶縁膜側に比べて増加させることで、ｏｎ−ｏｆｆ比を高めている。
特許文献４には、酸化インジウム亜鉛（又はＩＴＯ）とＧＩＺＯで構成される２層の活性層を有する酸化物ＴＦＴが開示されており、高い移動度と好適な閾値電圧が得られるとしている。具体的には、膜厚５ｎｍの高キャリア濃度の酸化インジウム亜鉛（又はＩＴＯ）層の上に、膜厚６０ｎｍの低キャリア濃度のＧＩＺＯを設けた２層の活性層のＴＦＴを作製している。
特許文献５には、組成比の異なるＩｎ−Ｇａ−Ｚｎ−Ｏを活性層と抵抗層として２層のチャネル層を有する酸化物ＴＦＴが開示されており、移動度が高く高いｏｎ−ｏｆｆ比が得られるとしている。
特開２００７−２５０９８７号公報 ＷＯ２０１０／０３２４２２ 特開２０１０−２５８１９６号公報 特開２０１０−２１５５５号公報 特開２００９−２１２４９７号公報
上記特許文献の技術には以下の問題があった。
特許文献１では、チャネル層の膜厚が１０ｎｍ以下と薄いために、チャネル層が島状に形成される可能性があり、チャネル層中に半導体層が形成されていない部分が生じやすい。
特許文献２では、酸化物半導体層内に抵抗の異なる領域が設けておらず、サブスレッショルド係数に改良の余地がある。
特許文献３では、酸素プラズマ処理により、半導体層中に高酸素密度化領域を設けてｏｎ−ｏｆｆ比の向上を図っているが、高移動度は得られていない。
特許文献４では、２層構造のチャネル層を必要とするため、単一の材料でチャネル層を作製する場合に比べて、生産性や製造コストに問題があった。
特許文献５で得られている移動度には改善の余地があり、さらに２層構造のチャネル層を作製する際に、２種類のターゲット及び／又はチャネル層作製時の酸素導入量が２通り必要になる。これは単一の材料でチャネル層を作製する場合に比べて、生産性や製造コスト面で問題がある。
本発明は、上記の問題を鑑みて、高移動度を有しつつ、高いｏｎ−ｏｆｆ比を有する薄膜トランジスタを提供することを目的とする。また、効率的に製造できる薄膜トランジスタを提供することを目的とする。
本発明の実施形態１によれば、ソース電極及びドレイン電極と、ゲート電極と、ゲート絶縁膜と、保護絶縁膜と、チャネル層と、を有し、前記チャネル層は、前記ゲート絶縁膜と保護絶縁膜の間に位置し、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有する、薄膜トランジスタが提供される。
本発明の実施形態２によれば、ソース電極及びドレイン電極と、ゲート電極と、ゲート絶縁膜と、絶縁性基板と、チャネル層と、を有し、前記チャネル層は、前記ゲート絶縁膜と絶縁性基板の間に位置し、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有する、薄膜トランジスタが提供される。
また、本発明の他の態様によれば、ゲート絶縁膜上にチャネル層を形成する工程と、前記チャネル層に接して前記保護絶縁膜を形成する工程と、
前記保護絶縁膜形成後に、１５０〜５００℃で加熱処理する工程とを含む、薄膜トランジスタの製造方法が提供される。
また、本発明の他の態様によれば、絶縁性基板上にチャネル層を形成する工程と、前記チャネル層に対して、水素プラズマ処理、希ガス雰囲気中での逆スパッタリング、電子線照射、及び紫外線照射から選択される１つ以上の処理を行なう工程とを含む、薄膜トランジスタの製造方法が提供される。
本発明は、高移動度を有しつつ、高いｏｎ−ｏｆｆ比を有する薄膜トランジスタを提供できる。また、単一の酸化物半導体材料により効率的に製造できる薄膜トランジスタを提供できる。
本発明の実施形態１のボトムゲート型薄膜トランジスタの例を示す概略断面図である。 実施例１で作製した薄膜トランジスタのＳＳＲＭ像である。 実施例１で作製した薄膜トランジスタのＳＳＲＭスペクトルである。 比較例６で作製した薄膜トランジスタのＳＳＲＭ像である。 比較例６で作製した薄膜トランジスタのＳＳＲＭスペクトルである。 実施例１及び比較例６で作製した薄膜トランジスタの伝達曲線である。 実施例１及び比較例６で作製した薄膜トランジスタの移動度の測定結果である。 酸化物半導体膜に酸素透過性絶縁膜を成膜した後にアニール処理した場合の、Ｈａｌｌ移動度及びキャリア濃度の関係を測定した結果である。 酸化物半導体膜のみの状態でアニール処理した場合の、アニール時間と、Ｈａｌｌ移動度及びキャリア濃度の関係を測定した結果である。 図８又は９と同様の処理を施して、並行して作製した薄膜トランジスタの伝達曲線である。 保護絶縁層（酸素透過性絶縁膜）を厚くした場合のＴＦＴ特性のアニール時間依存性に関する図である。 本発明の実施形態２であるトップゲート正スタガ型薄膜トランジスタの例を示す概略断面図である。 実施例１で作製したボトムゲート型（逆スタガ型）の薄膜トランジスタの概略断面図である。 実施例１で製造した薄膜トランジスタをＸＰＳ測定した結果を示す図である。 実施例１で製造した薄膜トランジスタをＸＰＳ測定した結果を示す図である。 参考例１で作製したダブルゲート型の薄膜トランジスタの概略断面図である。 チャネル層を図４と同様に形成して作製したダブルゲート型の薄膜トランジスタの性能特性を示す図である。 チャネル層を図２と同様に形成して作製したダブルゲート型の薄膜トランジスタの性能特性を示す図である。 参考例２で作製したエッチストッパー型ボトムゲート逆スタガ型薄膜トランジスタの概略断面図である。 保護絶縁膜の厚さを０ｎｍとした薄膜トランジスタの、アニール時間と伝達曲線の関係を示す図である。 保護絶縁膜の厚さを５ｎｍとした薄膜トランジスタの、アニール時間と伝達曲線の関係を示す図である。 保護絶縁膜の厚さを１０ｎｍとした薄膜トランジスタの、アニール時間と伝達曲線の関係を示す図である。 保護絶縁膜の厚さを２０ｎｍとした薄膜トランジスタの、アニール時間と伝達曲線の関係を示す図である。 保護絶縁膜の厚さを５０ｎｍとした薄膜トランジスタの、アニール時間と伝達曲線の関係を示す図である。 保護絶縁膜の厚さを０ｎｍとした薄膜トランジスタの、アニール時間と移動度の関係を示す図である。 保護絶縁膜の厚さを５ｎｍとした薄膜トランジスタの、アニール時間と移動度の関係を示す図である。 保護絶縁膜の厚さを１０ｎｍとした薄膜トランジスタの、アニール時間と移動度の関係を示す図である。 保護絶縁膜の厚さを２０ｎｍとした薄膜トランジスタの、アニール時間と移動度の関係を示す図である。 保護絶縁膜の厚さを５０ｎｍとした薄膜トランジスタの、アニール時間と移動度の関係を示す図である。
以下、本発明の実施形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されず、その形態及び詳細を様々に変更し得る。
実施形態１
本実施形態に係る薄膜トランジスタは、ソース電極及びドレイン電極と、ゲート電極と、ゲート絶縁膜と、保護絶縁膜と、チャネル層と、を有する。そして、チャネル層は、ゲート絶縁膜と保護絶縁膜の間に位置し、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有することを特徴とする。チャネル層が、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有することにより、電界効果移動度が高く、また、ｏｎ−ｏｆｆ比が高い薄膜トランジスタが得られる。
図１は、本発明の一実施形態であるボトムゲート逆スタガ型薄膜トランジスタの例を示す概略断面図である。
薄膜トランジスタ１は、基板１０上に、ゲート電極２０、ソース電極５０及びドレイン電極６０が形成されている。ゲート絶縁膜３０は、ゲート電極２０と接して形成されている。ゲート絶縁膜３０の上には、ソース電極５０とドレイン電極６０が形成され、ソース電極５０とドレイン電極６０の間には、チャネル層４０が形成されている。チャネル層４０はゲート絶縁膜３０に接している。ソース電極５０、ドレイン電極６０、チャネル層４０を覆って保護絶縁膜層７０が形成されている。チャネル層４０は、ゲート絶縁膜３０と保護絶縁膜層７０の間にあって、これら層と接している。
ここで、チャネル層とは、ゲート電極に相対しゲート絶縁膜に接する半導体の内、ソース電極とドレイン電極に挟まれる領域であり、半導体の膜厚を有する。より具体的には、半導体膜の膜厚、チャネル長（ソース電極とドレイン電極の間隔）およびチャネル幅（ソース電極とドレイン電極の幅）で領域の範囲が規定される。
さらに、チャネル層４０のゲート絶縁膜側には、チャネル層４０の広がり抵抗の低い領域（低抵抗領域）４２があり、ゲート絶縁膜と対向する側には、広がり抵抗の高い領域（高抵抗領域）４４がある。
広がり抵抗の低い領域４２は、ゲート絶縁膜３０近傍、好適にはチャネル層４０のゲート絶縁膜３０側の面から内側方向へ１０ｎｍ以上の厚さを有する帯状の領域である。
広がり抵抗の高い領域４４は、保護絶縁膜７０近傍、好適にはチャネル層４０の、保護絶縁膜７０側の面から内側方向へ１０ｎｍ以上の厚さを有する帯状の領域である。
本願において、広がり抵抗の高低はチャネル層を含む断面を切り出した後に、広がり抵抗顕微鏡（ＳＳＲＭ：Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）測定から求める。断面のＹ軸（垂直）方向のＳＳＲＭ測定（ＳＳＲＭスペクトル）は、ゲート電極２０、ゲート絶縁膜３０、チャネル層４０及び保護絶縁膜７０を順次に横切るようにスキャンすることが好ましく、順次垂直に横切るようにスキャンすることがさらに好ましい。また、断面のＹ軸方向のＳＳＲＭ測定を順次Ｘ軸（水平）方向に拡張することで２次元のＳＳＲＭ像を取得することできる。また、透過型電子顕微鏡（ＴＥＭ）を用いてチャネル層を含む断面ＴＥＭ像から、ゲート絶縁膜３０、チャネル層４０及び保護絶縁膜７０の膜厚を測定し、ＳＳＲＭ像と比較することにより、広がり抵抗の高い領域及び広がり抵抗の低い領域の位置関係を決定できる。広がり抵抗は、その測定原理より、プローブ材質、サンプル形状、測定表面状態等により絶対値が大きく変化するため、相対値より高低を判断する。
広がり抵抗の低い領域は、チャネル部のＳＳＲＭスペクトル形状及びＳＳＲＭ像のしきい値抵抗より決定することができる。まず、ＳＳＲＭスペクトル形状より広がり抵抗の低い領域及び領域端部を決定する。任意のチャネル部のＳＳＲＭスペクトルに着目した場合、極小値が１つのスペクトルであれば、そのスペクトル幅を広がり抵抗の低い領域と定義する。ただし、スペクトル中に１０ｎｍ以上の領域に渡って、広がり抵抗値の変化が一桁以内のショルダー又はプラトーが存在する場合、極小値を基準ピークとするガウス関数を用い残差２乗和が最小となるようにフィッティングを行い（ショルダー及びプラトー部を含む高抵抗領域はフィッティング範囲から除外する）、ピーク分離後に領域幅を定義する。尚、ショルダー又はプラトーは、広がり抵抗の極小値と比べ１桁以上高い広がり抵抗値を有するものに限定する。ここで、スペクトル幅は、ピークを挟みゲート絶縁膜の平均広がり抵抗値に比較し２桁以上抵抗値が低い最大抵抗値を有する２点の距離とし、その２点を該領域の端部とする。ゲート絶縁膜の平均広がり抵抗値とは、ＳＳＲＭ像のゲート絶縁膜に相当する部分の最大分布抵抗値と定義する。
極小値を２つ以上含むＳＳＲＭスペクトルの場合、各極小値を用い極小値を基準ピークとして、ガウス関数を用い残差２乗和が最小となるようにピーク分離を行う。最も抵抗値の低いピークを有するスペクトルを広がり抵抗の低い領域とし、上記の要領にて領域幅及び領域端を定義する。ただし、隣接するスペクトルのピーク抵抗値の比が１桁以内の場合、又は、ピーク分離後にピーク幅が１０ｎｍ未満となるものは、ピーク分離対象とはしない。
次に各ＳＳＲＭスペクトルを断面Ｘ軸方向に拡張した、ＳＳＲＭ像において広がり抵抗の低い領域を面内にて定義する。代表的なＳＳＲＭスペクトル（好ましくはランダムに取得した５つ以上のＳＳＲＭスペクトル、より好ましくは１０以上、さらに好ましくは２０以上）における抵抗の低い領域端（ゲート絶縁膜側）の抵抗値を取得し、その抵抗範囲における最小・最大抵抗値をしきい値抵抗として、ＳＳＲＭ像にしきい値抵抗値内の領域をプロットする。この際にゲート絶縁膜とチャネル層界面に沿ってプロットが並ぶが、ＳＳＲＭ像のＸ軸方向両端にプロットが連続して並ぶようにしきい値抵抗値の幅を広げることが可能である（ただし、両しきい値抵抗より一桁の範囲内にて拡張可）。ＳＳＲＭ像のＸ軸方向にプロットが５割以上連続して並ぶようにしきい値範囲を調整した後、ゲート金属−ゲート絶縁膜界面より垂線を引き最初にプロットと交わった距離をゲート絶縁膜幅とする。本ゲート絶縁膜幅をＸ軸方向に拡張した場合、ヒストグラムのピーク値を平均ゲート絶縁膜幅と定義する。ここで、ヒストグラムの取得にあたっては、ＳＳＲＭ像のＸ軸の構成画素数の５割以上のデータを母集団とし、各絶縁膜幅を等間隔の区間に分割した範囲に割り振り、区間の中央の値でその区間を代表させることとする。また等間隔の区間範囲数は２０である。すなわち、ＴＥＭで取得したゲート絶縁膜厚さを２０分割する。ＴＥＭ像と比較し、ゲート絶縁膜厚さ（ＴＥＭ像）に対して平均ゲート絶縁膜幅が同等程度（±１０％）であれば、広がり抵抗の低い領域はゲート絶縁膜に接するといえる。また、抵抗の低い領域端（保護絶縁膜側）にも同様な処理を行い、広がり抵抗の低い領域幅を定義することができる。
広がり抵抗の高い領域は、上述したチャネル層中の広がり抵抗の低い領域に対応して決まる。例えば、断面ＴＥＭよりチャネル膜厚が５０ｎｍと測定され、広がり抵抗が低い領域が５０ｎｍと測定されれば、広がり抵抗の高い領域は存在しない。例えば、断面ＴＥＭよりチャネル膜厚が５０ｎｍと測定され、広がり抵抗が低い領域が３０ｎｍと測定され、ＳＳＲＭスペクトルからも２番目に低い広がり抵抗領域が観察されていなければ、残りの２０ｎｍの領域が広がり抵抗の高い領域となる。このとき、広がり抵抗の高い領域は、保護層側に偏っていてもよいし、１０ｎｍずつ広がり抵抗が低い領域をはさみ保護層側とゲート絶縁膜側に存在していてもよい。ただし膜厚が１０ｎｍに満たないときは、測定誤差の影響より同定が難しいため、広がり抵抗の高い領域とは認められない。例えば、断面ＴＥＭよりチャネル膜厚が５０ｎｍと測定され、広がり抵抗が低い領域が３０ｎｍと測定され、ＳＳＲＭスペクトルから２番目に低い広がり抵抗領域が２０ｎｍと観察されていれば、広がり抵抗の高い領域は２番目に低い広がり抵抗領域となる。例えば、断面ＴＥＭよりチャネル膜厚が５０ｎｍと測定され、広がり抵抗が低い領域が３０ｎｍと測定され、ＳＳＲＭスペクトルから２番目に低い広がり抵抗領域が１０ｎｍと観察されていれば、広がり抵抗の高い領域は残りの１０ｎｍの領域となる。ただし、このとき広がり抵抗の高い領域として定義できるのは、１０ｎｍ以上の厚みを有するときである。
広がり抵抗の低い領域は、ゲート絶縁膜に接し１０ｎｍ以上の厚さを有することが望ましい。一方、広がり抵抗の高い領域は存在することが望ましく、特に絶縁膜と同等の抵抗値を有する領域が保護絶縁膜界面１０ｎｍ以上に渡って存在することが望ましい。ここで、同等とは、ゲート絶縁膜の平均抵抗値（Ｒ０）に対する広がり抵抗値の高い領域の抵抗値（Ｒ）の比（Ｒ／Ｒ０）が０．１＜Ｒ／Ｒ０＜１の場合を意味する。チャネル層が広がり抵抗の低い領域のみで形成される場合、高いｏｎ−ｏｆｆ比と移動度を同時に達成することは困難である。また、広がり抵抗の低い領域がゲート絶縁膜に接していないときは、主なゲート電界がチャネル層中の抵抗値の高い領域に印加されるため移動度の上昇を期待することができない。また、保護絶縁膜側に絶縁膜と同等な広がり抵抗の高い領域が接することで、保護絶縁膜への電子注入等が緩和されるため、信頼性の面で優れた特性を期待することができる。
ＳＳＲＭ像の例を図２及び４に、ＳＳＲＭスペクトルの一例を図３及び５に示す。
図２及び図３は、後述する実施例１で作製した薄膜トランジスタの測定結果である。図４及び図５は、後述する比較例６で作製した薄膜トランジスタの測定結果である。
図２及び図４のＳＳＲＭ像では、下からゲート電極の金属（ゲート金属）、ゲート絶縁膜、酸化物半導体層（チャネル層）及び保護絶縁膜がこの順に積層していることが分かる。ＳＳＲＭ像の色の濃淡は、広がり抵抗の高低を表す。色が濃いほど、広がり抵抗が高いことを意味する。実施例１及び比較例６の層構成及び厚さは同じであるが、チャネル層及びその周辺の色の濃淡が異なることが分かる。これは、実施例１のチャネル層では広がり抵抗の高い領域と低い領域が存在するため、色の薄い箇所厚さが薄くなっている。一方、比較例６のチャネル層では広がり抵抗の低い領域のみが存在するため、色の薄い箇所の厚さが厚くなっている。
測定対象の薄膜トランジスタは、断面のＴＥＭ写真より酸化物半導体層が５０ｎｍ±５ｎｍ、ゲート絶縁層が９０ｎｍ±５ｎｍであることを確認している。図５のＳＳＲＭスペクトルから、ゲート金属層−ゲート絶縁膜界面（図中、Ｄ−Ｅ間の破線で表す。）より、９０ｎｍの位置（図中、Ｃ−Ｄ間の破線で表す。）に酸化物半導体層‐ゲート絶縁膜界面（広がり抵抗の低い領域端部）が位置していることが分かる。一方、図３のＳＳＲＭスペクトルからは、８１ｎｍの位置（図中、Ｃ−Ｄ間の破線で表す。）に酸化物半導体層‐ゲート絶縁膜界面（広がり抵抗の低い領域端部）が位置していることが分かる。
また、酸化物半導体領域（ＴＥＭとの相互比較により、ゲート金属−ゲート絶縁膜界面から８５〜１４０ｎｍの範囲に位置する領域を酸化物半導体領域とする）に位置する絶縁膜よりも低抵抗な領域は、図３で２３ｎｍ（図中、Ｃの領域）、図５で５０ｎｍ（図中、Ｃの領域）であった。両ＳＳＲＭスペクトル及びＴＥＭ像より、広がり抵抗が低い領域のゲート絶縁膜側界面はどちらもゲート絶縁膜（図中、Ｃの領域）に接していることが分かり、かつ、酸化物半導体層における両ＳＳＲＭスペクトルからは極値が単一のスペクトルとみなすことができるので、図５における広がり抵抗高い領域は酸化物半導体層には存在せず、一方、図３における広がり抵抗高い領域は酸化物半導体層中側に２７ｎｍ（図中、Ｂの領域）存在している。
さらに、図３はゲート絶縁膜（図中、Ｄの領域）に広がり抵抗の低い領域（図中、Ｃの領域）が接しており、保護絶縁膜（図中、Ａの領域）側に広がり抵抗の高い領域（図中、Ｂの領域）が接している。
上記のとおり、ＳＳＲＭスペクトルをＳＳＲＭ像に拡張しても図５には広がり抵抗の高い領域が存在せず、広がり抵抗の低い領域のみで構成されることがわかる。一方、図３はゲート絶縁膜に広がり抵抗の低い領域が接しており、保護絶縁膜側に広がり抵抗の高い領域が接することがわかる。
実施例１及び比較例６で作製した薄膜トランジスタの伝達曲線を図６に、移動度の測定結果を図７に示す。
この結果から、本実施形態の構造を有する薄膜トランジスタは、移動度が高く、かつ、ｏｎ−ｏｆｆ比が向上することがわかる。
本実施形態において、チャネル層の膜厚は、通常２０〜２００ｎｍ、好ましくは３０〜１００ｎｍ、より好ましくは４０〜８０ｎｍ、さらに好ましくは４５〜７０ｎｍである。チャネル層の膜厚が２０ｎｍ以上であれば、大面積に成膜した際の膜厚が均一となり、作製したＴＦＴの特性が面内で均一となり好ましい。一方、膜厚が２００ｎｍ以内であれば、成膜時間が工業的生産に適しているため好ましい。
チャネル層は、実質的に単一の組成の酸化物半導体からなることが好ましい。
ここで、実質的に単一とは、チャネル層を作製する際に使用したスパッタリングターゲット又は溶液が１種であることである。また、チャネル層が接する電極及び絶縁膜を構成する金属元素を除いて、チャネル層に含まれる金属元素の構成比が、膜厚方向で８０％以上同一であることをいい、さらには８５％以上、特には９０％以上が同一であることが好ましい。ここで、膜厚方向の金属元素の構成比は、深さ分解ＸＰＳやＳＩＭＳによって同定することができる。ただし、絶縁膜界面付近でのチャネル層に含まれる金属元素の構成比は同定が困難となるため、この領域においては、注目する金属元素のスペクトル強度が、チャネル層のバルク方向から絶縁膜方向に向かって滑らかに減衰していれば、構成比が同一とみなす。
本発明に適用できるチャネル層を形成する材料は、結晶系材料であってもアモルファス材料であっってよい。また、結晶層で構成されるチャネル層のなかにアモルファスな部分があってもよいし、アモルファス層で構成されるチャネル層のなかに結晶部分があってもよい。結晶か否かの判断としては、TEM観察によって、周期構造が確認できれば結晶とみなす。
結晶系材料の代表例として、例えば、酸化インジウム、Ｇａをドープした酸化インジウム、Ａｌをドープした酸化インジウム、ＧａとＡｌをドープした酸化インジウム、Ｚｎをドープした酸化インジウム、またはＳｎをドープした酸化インジウムが挙げられる。さらに、Ｉｎ、Ｚｎ及び第三元素を含有し、前記第三元素がＳｎ，Ｇａ，Ｈｆ，Ｚｒ，Ｔｉ，Ａｌ，Ｍｇ，Ｇｅ，Ｓｍ，Ｎｄ，Ｌａから選ばれる少なくとも１種以上の金属元素である材料が挙げられる。
チャネル層を形成する材料を、酸化インジウム、Ｇａをドープした酸化インジウム、Ａｌをドープした酸化インジウム、ＧａとＡｌをドープした酸化インジウム、Ｚｎをドープした酸化インジウム及びＳｎをドープした酸化インジウムから選ぶと、高移動度を有しつつ、高いｏｎ−ｏｆｆ比を有する薄膜トランジスタが得られるので好ましい。
アモルファス材料の代表例としては、例えば、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ａｌ酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ−Ｚｎ−Ａｌ酸化物等である。構成金属原子の組成比は必ずしも１である必要は無い。尚、ＺｎやＳｎは、単独ではアモルファスを形成し難い場合があるが、Ｉｎを含ませることによりアモルファス相が形成され易くなる。例えば、Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約２０原子％以上含まれる組成にするのがよい。Ｓｎ−Ｉｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約８０原子％以上含まれる組成にすればよい。Ｓｎ−Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約１５原子％以上含まれる組成にすればよい。
さらに、Ｉｎ、Ｚｎ及び第三元素を含有し、前記第三元素がＳｎ，Ｇａ，Ｈｆ，Ｚｒ，Ｔｉ，Ａｌ，Ｍｇ，Ｇｅ，Ｓｍ，Ｎｄ，Ｌａから選ばれる少なくとも１種以上の金属元素である材料が挙げられる。
アモルファス層を形成しやすい特徴をもつが、高温でのアニール処理やレーザー照射をすることで結晶層が出現する。
ゲート絶縁膜を形成する材料は特に制限はなく、一般に用いられている材料を任意に選択できる。ゲート絶縁膜の材料としては、例えばＳｉＯ２，ＳｉＮｘ，ＳｉＯＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉＯ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等の化合物を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ３，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，ＨｆＯ３，ＣａＨｆＯ３である。尚、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。
ドレイン電極、ソース電極及びゲート電極の各電極を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。例えば、ＩＴＯ，酸化インジウム亜鉛，ＺｎＯ，ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｕ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｗ，Ｔａ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。また、ドレイン電極、ソース電極及びゲート電極の各電極は、異なる２層以上の導電層を積層した多層構造とすることもできる。特にソース・ドレイン電極は低抵抗配線への要求が強いため、ＡｌやＣｕ等の良導体をＴｉやＭｏ等の密着性に優れた金属でサンドイッチして使う場合がある。
本実施形態においては、実施例に示すように、基板とゲート電極を兼ねる材料を用いてもよいが、基板と電極を異なる材料としてもよい。この場合、絶縁性の基板が好ましい。このような基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラス等、フュージョン法やフロート法で作製される無アルカリガラス基板等に代表されるガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等が挙げられる。また、ステンレス合金等の金属基板の表面に絶縁膜を設けた基板を適用してもよい。基板がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、又は７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍ又は１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。また基板に下地膜として絶縁膜を形成してもよい。下地膜としては、例えば、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、又は窒化酸化珪素膜を単層又は積層で形成する。
さらに、熱酸化膜付きシリコン基板を、ゲート絶縁膜が熱酸化膜であり、ゲート電極をシリコンとする、ゲート絶縁膜及びゲート電極付きの基板とみなすこともできる。
薄膜トランジスタのトランスファー特性において、キャリアの主要な伝導経路はゲート絶縁膜界面近傍であるため、移動度やｏｎ−ｏｆｆ比は、その部分の酸化物半導体領域の状態に大きく影響される。本実施形態では、広がり抵抗の低い領域がゲート絶縁膜近傍に形成されているので、ｏｎ動作をしているときに得られる最大電流値が大きくなる。また、広がり抵抗値が低いことは、移動度とキャリア濃度の積が高いことが示しており、Ｗａｇｅｒ ｅｔ．ａｌ．著“Ｔｒａｎｓｐａｒｅｎｔ Ｅｌｅｃｔｒｏｎｉｃｓ” Ｓｐｒｉｎｇｅｒ， Ｎｅｗ Ｙｏｒｋの１２９頁には、キャリア濃度の高い酸化物半導体は総じて移動度が大きな傾向を持つことが記載されており、このトランスファー特性から導出される薄膜トランジスタの移動度も高くなると予想される。本発明の薄膜トランジスタの移動度は好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは８０ｃｍ２／Ｖｓ以上である。
一方、本実施形態の薄膜トランジスタにおいては、保護絶縁膜側（バックチャネル側）の導電性は広がり抵抗が相対して高いため、ゲート絶縁膜近傍よりも低い。このため、ゲート電極を負に印加した場合に電子が蓄積されやすいバックチャネル側の伝導が抑制され、ｏｆｆ電流の低いトランジスタが得られる。
これらの理由から、本実施形態の薄膜トランジスタは、高移動度でｏｎ−ｏｆｆ比が高い。本実施形態の薄膜トランジスタのｏｎ−ｏｆｆ比は、好ましくは１×１０６以上、より好ましくは１×１０７以上、さらに好ましくは１×１０８以上である。
次に、サブスレッショルド係数（Ｓ値）とは、トランスファー特性のｏｆｆ状態からｏｎ状態の立ち上がり度合いに相関する係数であり、低い値であるほど立ち上がりが急峻なことを意味する。また、ゲート電圧を負側から正側に掃引したときに、誘起された絶縁層表面近傍の電子がバンドギャップ中の局在アクセプタ様準位又は酸化物半導体−絶縁膜表面の界面準位を利用して伝導に寄与することで、トランスファーカーブの立ち上がりが、なまってしまい良好なサブスレッショルド係数が得られないことが知られている。
導電性の高い層がゲート絶縁膜表面に接して（あるいは近傍に）形成されていると、このような準位はより速やかに占有されるため良好なサブスレッショルド係数が得られる。また、先に述べたようにｏｆｆ領域での電流値も低減されているので、その分だけサブスレッショルド係数に有利に働くことが考えられる。
酸化物半導体中に存在するキャリアが酸素欠損由来であることは一般的に知られている。酸化物半導体層のバックチャネル側（ゲート絶縁膜と接触しない側）の広がり抵抗値が高いことは、バックチャネル側の酸素欠損が少ないことを意味する。
ここで、バイアスストレスや光照射に対する薄膜トランジスタ性能の安定性はゲート絶縁膜（フロントチャネル）側又はバックチャネル側に存在する酸素欠損量に相関があると解釈されているので、バックチャネル側の広がり抵抗値の高い領域を形成することでバイアスストレス耐性や光安定性に優れた高信頼性を有する薄膜トランジスタが得られる。また、バックチャネル側の広がり抵抗値の高い領域が絶縁膜同等又は絶縁膜に準じる抵抗値、即ち、広がり抵抗値の高い領域が絶縁膜の広がり抵抗値と一桁以内の差である抵抗値を有すれば、さらにバイアスストレス耐性や光安定性に優れた高信頼性を有する薄膜トランジスタが得られる。
広がり抵抗の低い領域を有する酸化物半導体層は総じて高いキャリア濃度を有するため、結晶粒内や結晶粒間に存在するポテンシャル障壁を低減する効果を持つことが、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．９４，ｐ７７６８ （２００３）に記載されている。このため障壁由来で生じる面内方向の特性のばらつきも低減することができ、ＴＦＴ特性の観点から見た場合に面内均一性を有する薄膜を作製できると考えられる。さらに半導体層にアモルファス半導体を用いることでばらつき低減に効果がある。
また、本実施形態のチャネル層は組成が実質的に同じなので、単一のスパッタリングターゲットや溶液から、膜厚に対して広がり抵抗の違いを有する膜を作製できるため、生産性やコスト面で優れている。
本実施形態の薄膜トランジスタは、基板上に配設して薄膜トランジスタ基板として使用でき、また、画像表示装置にも使用することができる。
本実施形態の薄膜トランジスタのチャネル層は、以下の（１）〜（３）のいずれかの工程を含む方法で製造できる。
（１）水又は水素を含む希ガス雰囲気下において、単一の金属酸化物からなるターゲットをスパッタリングして、酸化物半導体層を成膜する工程
（２）少なくとも希ガス原子、酸素分子及び水素分子を含む気体雰囲気下において、単一の金属酸化物からなるターゲットをスパッタリングして、酸化物半導体層を成膜する工程
（３）単一の金属酸化物からなるターゲットを希ガス原子、希ガス原子及び酸素分子を含む気体雰囲気下においてスパッタリングして酸化物半導体層を成膜し、成膜した層を還元処理する工程。
工程（３）の還元処理には、真空アニール、水素プラズマ処理、紫外線照射、水蒸気アニールが好ましい。特に好ましくは、水蒸気アニールである。水蒸気アニールは、圧力１〜３ＭＰa、温度１５０℃〜５００℃の条件下で行なうことが好ましい。この処理により、薄膜のキャリア濃度を上昇させることができるため、酸化物半導体膜直後のキャリア濃度が１×１０１８／ｃｍ３未満であっても、それ以上のキャリア濃度を有するチャネル層を得ることができる。
工程（１）の成膜方法を用いることで、プラズマ中に水素イオン及び水素ラジカルが生成するため、還元作用が生じ、得られる半導体薄膜のキャリア濃度が高くなる。また、成膜時にターゲット中から高速で基板に衝突する酸素イオンを抑制することができるため、良質な半導体薄膜を成膜でき、加熱後のキャリア濃度をアニール時間により１０１５〜１０２２／ｃｍ３の範囲で幅広く制御することができ、特に１×１０１８〜５×１０２１／ｃｍ３の領域を安定に作製できる。
水分子の希ガス原子に対する分圧比は、［Ｈ２Ｏ］／（［Ｈ２Ｏ］＋［希ガス原子］）で表される。［Ｈ２Ｏ］は気体雰囲気中の水分子の分圧であり、［希ガス原子］は気体雰囲気中の希ガス原子の分圧である。この分圧比は好ましくは０．１〜１０％、より好ましくは０．５〜７．０％、さらに好ましくは１．０〜５．０％、特に好ましくは１．０〜３．０％である。水分子の含有量が希ガス原子に対して分圧比で０．１％未満の場合、プラズマ中の水素イオン及び水素ラジカルの生成抑制効果が得られず、加熱前の膜中のキャリア濃度を低下させ、保護層成膜後の加熱処理後に所望のキャリア濃度を含むチャネル層を得られないおそれがある。一方、水分子の含有量が希ガス原子に対して分圧比で１０％超の場合、加熱処理の際に水が薄膜から抜けるため、酸化物半導体膜の膜密度が低下し得られるＴＦＴ素子の移動度が低下するおそれがある。尚、希ガス原子は特に制限されないが、好ましくはアルゴン原子である。また、希ガス及び水以外に、ＴＦＴ素子に影響を及ぼさない範囲で酸素及び窒素を含んでもよい。
上記工程（１）の代わりに、工程（２）によってチャネル層を形成してもよい。工程（２）において、スパッタリング中の気体雰囲気は酸素原子に対してモル比で２倍以上の水素原子を含むことが好ましい。そうすることにより気体雰囲気中に水を導入したものと同等の効果を得ることができる。
上記工程（１）又は（２）の代わりに、工程（３）によってチャネル層を形成してもよい。また、チャネル層に上記（１）〜（３）の工程によって還元処理を行わない場合、ＣＶＤ又はスパッタリングにてチャネル層に接する酸素透過性絶縁膜を形成する過程を通じて還元処理を行うことができる。例えば、スパッタリングにて酸素透過性絶縁膜を形成する場合、出力やスパッタリング圧力を調整することにより、前記絶縁膜のチャネル層への打ち込みが生じ酸素欠損が生成する。その結果、チャネル層中のキャリア濃度が増大し還元作用が生じる。また、ＣＶＤにて酸素透過性絶縁膜を成膜する場合、水素を含む導入ガスを使用し、基板温度、導入比率を調整することでチャネル層を還元することが可能である。
（１）、（２）又は（３）の工程に続き、保護絶縁膜成膜後の加熱処理によりチャネル層中にゲート絶縁膜に接するように広がり抵抗の低い領域を、保護絶縁膜に接する広がり抵抗の高い領域を調整することが可能となる。
具体的に、本実施形態の薄膜トランジスタは、例えば、以下のようにして製造できる。
先ず、絶縁性基板上にゲート電極となる金属膜を成膜し、該金属膜をパターニングすることによりゲート電極を形成した後で、ゲート電極を覆うゲート絶縁膜を絶縁性基板上に成膜する。
次にゲート絶縁膜上にチャネル層となる酸化物半導体膜を成膜する。
酸化物半導体膜を成膜する際に、水又は水素を含む希ガス雰囲気下において、金属酸化物からなるターゲットをスパッタリングすることが好ましい。この操作によって成膜された薄膜は、酸素との結合が抑制されキャリア濃度を高いことが特徴である。
次に、酸化物半導体膜を所望の形状にパターニングしてチャネル層とする。
次に、チャネル層上に亘ってソース・ドレイン膜を形成し、該ソース・ドレイン膜をパターニングすることにより、ソース・ドレイン電極（一方がソース電極で他方がドレイン電極）を形成する。
次に、ソース・ドレイン電極上を覆うとともに、ソース・ドレイン電極の間隔においてはチャネル層上を覆うように、保護絶縁膜を成膜する。ここで、保護絶縁膜としてチャネル層に接する、酸素透過性を有する絶縁膜（以下、酸素透過性絶縁膜と略記する場合がある。）であることが望ましい。
酸素透過性絶縁膜としては、例えばＳｉＯ２，ＳｉＯＮ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉＯ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３等の膜を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＯＮ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，Ａｌ２Ｏ３である。これら酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。酸素透過性絶縁膜は、プラズマＣＶＤ法又はスパッタリング法を用いて形成する。好ましくは、酸素を含む希ガス雰囲気下においてスパッタリング法にて成膜する。
尚、酸素透過性絶縁膜は、エッチストップタイプを例とするように、ソース・ドレイン膜の成膜前に形成することが可能である。
次に、必要に応じて、チャネル層に対して加熱処理を行う。加熱処理を行う環境は、大気中、酸素中、酸素添加窒素ガス雰囲気中、酸素添加希ガス雰囲気中が好ましい。また、加熱処理装置は特に限定されないが、ランプアニール装置（ＬＡ；Ｌａｍｐ Ａｎｎｅａｌｅｒ）、急速熱アニール装置（ＲＴＡ；Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｅｒ）、又はレーザーアニール装置を用いることができる。この操作を行うことにより、酸素透過性絶縁膜を通じてチャネル層中に酸素がバックチャネル側から供給されるため、広がり抵抗値が前記ゲート絶縁膜側から膜厚方向に順次増加する。
酸化物半導体膜を成膜してから酸素透過性絶縁膜を成膜するまでの工程の間に、酸化物半導体膜又はチャネル層中のキャリア濃度を低下させるようなプロセスを経ることは望ましくない。例えば、酸素透過性絶縁膜を形成する前に、大気アニールを行うことで急速に酸素がチャネル層に取り込まれ、チャネル層のキャリア濃度が均一に低下して、ゲート絶縁膜界面付近に高キャリア濃度の領域を有することが困難となる。
尚、上記処理をした場合にも、酸素透過性絶縁膜を形成する前に、水素添加不活性ガス中での還元アニールや高圧水蒸気雰囲気下でのアニール等の操作を行うことで、チャネル層の全体のキャリア濃度が上昇し、酸素透過性絶縁膜を成膜後の加熱処理により所望のチャネル層を得ることができる。また、酸素透過性絶縁膜形成後の加熱処理を行った後に、ＳｉＮｘやＡｌＮ等の酸素透過防止絶縁膜を形成してもよい。
保護絶縁膜の重要性について、酸化物半導体膜（ＩｎＧａＯ：Ｉｎ／Ｉｎ＋Ｇａ＝０．０７２：膜厚５０ｎｍ）に酸素透過性絶縁膜（ＳｉＯ２膜：厚さ１００ｎｍ）を成膜した後に、
大気雰囲気下、３００℃でアニール処理した場合と、酸化物半導体膜のみの状態でアニール処理した場合の、アニール時間と、Ｈａｌｌ移動度及びキャリア濃度の関係を測定した結果を示す。
図８は、酸化物半導体膜に酸素透過性絶縁膜を成膜した後にアニール処理した場合の、Ｈａｌｌ移動度及びキャリア濃度の関係を測定した結果である。
図９は、酸化物半導体膜のみの状態でアニール処理した場合の、アニール時間と、Ｈａｌｌ移動度及びキャリア濃度の関係を測定した結果である。
図８では、酸素透過性絶縁膜が存在することで、アニール時間が長くなると、キャリア濃度が緩やかに変化している。一方、図９では急激にキャリア濃度が減少し、その後一定となっている。図８の場合、アニール時間によっては、処理によりＨａｌｌ移動度がきわめて高くなることが観察されている。
上記結果より、本実施形態において保護絶縁層が重要であることが分かる。
図１０は、図８又は９と同様の処理を施して、並行して作製した薄膜トランジスタの伝達曲線であり、アニール処理を１時間としている。図１０において、Ａは図８の場合、即ち、酸化物半導体膜に酸素透過性絶縁膜を成膜した後にアニール処理する工程で作製した薄膜トランジスタの伝達曲線である。Ｂは図９の場合、即ち、酸化物半導体膜のみの状態でアニール処理する工程で作製した薄膜トランジスタの伝達曲線である。図１０の線Ａが示す薄膜トランジスタの移動度は１２６．１ｃｍ２Ｖ−１ｓ−１であり、線Ｂが示す薄膜トランジスタの移動度は３９．５ｃｍ２Ｖ−１ｓ−１であった。図１０から、図８及び図９の測定結果が薄膜トランジスタにおいても再現されていることがわかる。
尚、図１１は、保護絶縁層（酸素透過性絶縁膜）を３００ｎｍと厚くした場合のＴＦＴ特性のアニール時間依存性に関する図である。１時間のアニールでは、図８の特性と一致しないことがわかる。これは、絶縁膜の厚みや性質により、適切なアニール時間がことなることを示している。
酸化物半導体薄膜上に酸素透過性絶縁膜を形成した時に、チャネル中の平均キャリア濃度が１０１８ｃｍ−３以上になっているものであれば、その後のアニール時間・温度を調整することにより、保護絶縁膜側に高い広がり抵抗領域を有し、かつゲート絶縁膜側に低い広がり抵抗を有する領域を持ち、移動度が４０ｃｍ２Ｖ−１ｓ−１以上、また、ｏｎ−ｏｆｆ比が１０６以上とよい性能を兼ね備えたＴＦＴを作製することが可能である。アニールすることで、酸素透過性絶縁膜を通じて酸素が酸化物半導体薄膜へ供給される。膜厚方向への広がり抵抗の勾配が生じ、保護絶縁膜側が高抵抗化し、ゲート絶縁膜側は保護絶縁膜側に比較して低抵抗となる。アニール時間が短すぎると、膜厚方向への酸素の供給が十分でなく、移動度は高いものの、ｏｎ−ｏｆｆ比が得られない膜となってしまう。また、アニール温度が低すぎても同様である。さらに、アニール時間が長すぎてゲート絶縁膜界面付近の酸化物半導体領域に、酸素の供給が過度に及ぶとゲート絶縁膜側の広がり抵抗が高くなり高い移動度を得ることが困難となる。また、アニール温度が高すぎても同様である。適切なアニール時間・温度は、選択する半導体材料によって異なり、半導体や酸素透過性絶縁膜の厚み、膜質によっても異なる。これは、酸素透過性絶縁膜から半導体層への酸素の供給のされ方が異なるためである。さらに、適切な条件を選択すれば、長時間アニールしても移動度が低下しないＴＦＴ素子を得ることが可能である。
実施形態２
本実施形態に係る薄膜トランジスタは、ソース電極及びドレイン電極と、ゲート電極と、ゲート絶縁膜と、保護絶縁膜と、絶縁性基板と、チャネル層と、を有する。そして、チャネル層は、ゲート絶縁膜と絶縁性基板の間に位置し、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有することを特徴とする。実施形態１と同様、チャネル層が、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有することにより、電界効果移動度が高く、また、ｏｎ−ｏｆｆ比が高い薄膜トランジスタが得られる。
図１２は、本発明の実施形態であるトップゲート正スタガ型薄膜トランジスタを示す概略断面図である。
この薄膜トランジスタ２は、絶縁性基板（基板）１０上に、ソース電極５０及びドレイン電極６０が形成されている。ソース電極５０とドレイン電極６０の間には、チャネル層４０が形成されている。基板１０、ソース電極５０、ドレイン電極６０、チャネル層４０の上に、ゲート絶縁膜３０が形成されている。チャネル層４０はゲート絶縁膜３０に接している。このゲート絶縁膜３０に接してゲート電極２０が形成されている。チャネル層４０は、ゲート絶縁膜３０と、基板１０、ソース電極５０、ドレイン電極６０の間にあって、これらと接している。
本実施形態では、チャネル層４０のゲート絶縁膜３０側には、チャネル層の広がり抵抗の低い領域４２があり、ゲート絶縁膜３０と対向する側には、広がり抵抗の高い領域４４がある。
チャネル層４０等の部材の構成は、実施形態１と同じである。
本実施形態の薄膜トランジスタは、例えば、以下のようにして製造できる。
先ず、絶縁性基板上ソース電極及びドレイン電極を形成する。
続いて、絶縁性基板及びソース電極及びドレイン電極上に、チャネル層となる酸化物半導体膜を成膜する。ここで、酸化物半導体膜は、２０ｎｍ以上であり、実質的に同質であることが好ましい。トップゲート構造の場合、酸化物半導体膜の成膜方法については、金属酸化物からなるターゲットをスパッタリングすることが好ましい。成膜時の雰囲気に関しては、水又は水素を含む希ガス雰囲気下の他に、酸素を含む希ガス雰囲気も選択が可能である。
ここで、チャネル層の平均キャリア濃度は、５×１０１９／ｃｍ３以下、より望ましくは１×１０１８／ｃｍ３以下、さらに望ましくは１×１０１７／ｃｍ３以下に調整されることが好ましい。成膜後の酸化物半導体膜層のキャリア濃度が高い場合、大気中、酸素中、酸素添加窒素ガス雰囲気中、酸素添加希ガス雰囲気中、酸素添加不活性ガス雰囲気中にて加熱処理をすることが好ましい。また、加熱処理によってもキャリア濃度が十分に低下しない場合、酸素プラズマ処理、Ｎ２Ｏプラズマ処理、オゾン処理によってチャネル層の平均キャリア濃度を所望の値に調整することが可能である。
続いて、基板上のチャネル層表面に対して、水素プラズマ処理、希ガス雰囲気中での逆スパッタリング、電子線照射、又は紫外線照射にて、酸素欠陥を誘起することにより、酸化物半導体チャネル層表面近傍領域のキャリア濃度を高める操作を行う。ここで、この領域の平均キャリア濃度が１×１０１８〜５×１０２１／ｃｍ３になっていることが好ましく、さらに好ましくは２×１０１８〜５×１０２０／ｃｍ３である。また、チャネル層の平均キャリア濃度は１×１０１６〜５×１０１９／ｃｍ３であることが好ましく、望ましくは１×１０１７〜５×１０１９／ｃｍ３である。例えば、高キャリア濃度領域の平均キャリア濃度が１×１０１８〜５×１０２１／ｃｍ３の範囲にあり、かつチャネル層の平均キャリア濃度が１×１０１６〜５×１０１９／ｃｍ３の範囲にあり、かつ前者の濃度の方が高い薄膜トランジスタであれば、電界効果移動度が４０（ｃｍ２／Ｖ・ｓ）以上かつｏｎ−ｏｆｆ比が１０６の達成が可能となる。また例えば、高キャリア濃度領域の平均キャリア濃度が３×１０１８〜５×１０２０／ｃｍ３の範囲にあり、かつチャネル層の平均キャリア濃度が１×１０１７〜５×１０１８／ｃｍ３の範囲にある薄膜トランジスタであれば、電界効果移動度８０（ｃｍ２／Ｖ・ｓ）以上かつｏｎ−ｏｆｆ比が１０８の達成が可能となる。
続いて、基板上のチャネル層、ソース電極及びドレイン電極を覆うゲート絶縁膜を形成する。さらに、ゲート絶縁膜上にゲート電極を形成する。ゲート電極はチャネル層上に位置する。
尚、ゲート絶縁膜を成膜する工程にて、酸化物半導体膜中のキャリア濃度を変化させるようなプロセスを経ることは望ましくない。例えば、プラズマＣＶＤプロセスによりゲート絶縁膜を形成する場合、基板温度が高いと水素がチャネル層内に拡散し、チャネル層中のキャリア濃度が均一に増加して、チャネル層に所望の平均キャリア濃度を得ることが困難となる。また、ゲート絶縁膜には酸素透過性絶縁膜の他に、ＳｉＮｘやＡｌＮ等の酸素透過防止絶縁膜を形成してもよい。
酸素透過性絶縁膜をゲート絶縁膜に選択した場合、ゲート絶縁膜を成膜する工程にてキャリア濃度が変化しても、ゲート絶縁膜側のキャリア濃度が高ければ、ゲート絶縁膜形成後の加熱処理よりチャネル層のキャリア濃度をゲート絶縁膜側から膜厚方向に順次減少させ、ゲート絶縁膜界面から５ｎｍ以下の領域に存在する酸化物半導体チャネル層中の平均キャリア濃度を１×１０１８／ｃｍ３〜５×１０２１／ｃｍ３の範囲に調整することが可能となる。
実施例１
（１）薄膜トランジスタの作製
本実施例では、図１３に示すボトムゲート型（逆スタガ型）のＴＦＴを作製した。
まず、熱酸化シリコンからなるゲート絶縁膜３０が形成されている低抵抗ｎ型結晶シリコン基板（基板兼ゲート電極）２０上に、ＤＣスパッタ法により、チャネル層（酸化物半導体層）４０として厚さ５０ｎｍのＩｎ−Ｇａ−Ｏ酸化物半導体を堆積した。ターゲットとして、ＩｎＧａＯ組成（Ｇａ／（Ｉｎ＋Ｇａ）＝０．０７２：原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｈ２Ｏ＝９９：１、成膜レートは８ｎｍ／分であった。また、基板温度は２５℃であった。尚、堆積時にシャドーマスクを利用しているので、チャネル層はパターニングされた状態で形成される。
この基板をプラズマＣＶＤ装置にセットし、前記基板を２００℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ１００ｎｍの保護絶縁膜７０を積層した。次に、この基板をドライエッチング装置にセットし、ゲート電極とソース・ドレイン電極用のコンタクトホールを形成した。チャネル長Ｌ：２００μｍ，チャネル幅Ｗ：１０００μｍとなるようにコンタクトホール位置を調整した。そして、この積層体をスパッタ装置にセットし、Ｍｏを成膜後、再びフォトリソ法でパターニングしてソース・ドレイン電極５０、６０とした。
続いて、大気中にて３００℃で１時間加熱してＴＦＴを製造した。
（２）ＴＦＴの評価
上記（１）で得たＴＦＴについて、大気下で得られた伝達曲線から求めたＴＦＴ特性は、閾値電圧Ｖｔｈ＝−０．３Ｖ、電界効果移動度μ＝１９１（ｃｍ２／Ｖ・ｓ）、ｏｎ−ｏｆｆ比（Ｏｎ／Ｏｆｆ）＝１０７であった。また、５０℃にてゲートに２０Ｖの電圧を１００００秒かけた後のＶｔｈシフト電圧は０．２Ｖであった。
尚、伝達曲線は、半導体パラメーターアナライザー（ケースレーインスツルメント（株）製 ケースレー４２００）を用い測定した。
電界効果移動度は、ドレイン電圧に５Ｖ印加した場合の伝達特性から求めた。具体的に、伝達特性Ｉｄ−Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、線形領域の式により電界効果移動度を導いた。尚、Ｇｍは∂（Ｉｄ）／∂（Ｖｇ）によって表され、Ｖｇは−１５〜２５Ｖまで印加し、その範囲での最大移動度を電界効果移動度と定義した。本発明において特に断らない限り、電界効果移動度はこの方法で評価した。上記Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
閾値電圧は、伝達特性のグラフよりＩｄ＝１０−９ＡでのＶｇと定義した。また、ｏｎ−ｏｆｆ比は、Ｖｇ＝−１０ＶのＩｄの値をＯｆｆ電流値とし、Ｖｇ＝２０ＶのＩｄの値をＯｎ電流値として比［Ｏｎ／Ｏｆｆ］を決めた。
（３）ＴＦＴのチャネル層の評価
（１）により得られたＴＦＴに対して、深さ分解ＸＰＳ測定、断面ＴＥＭ測定、ＳＳＲＭ測定を行った。
（３ａ）深さ分解ＸＰＳ測定
チャネル部について、Ｘ線光電子分光法（以下、単にＸＰＳという）により、深さ方向分析を行った。本実施例では、加速電圧１ｋｅＶのＡｒイオンを用いたスパッタリングにより、表面を掘削しながらＩｎ・３ｄ５／２，Ｇａ・２ｐ３／２，Ｓｉ・２ｐのＸＰＳスペクトルを測定した。
具体的に、ＸＰＳ分析には、アルバックファイ社製のＱｕａｎｔｕｍ２０００を用いた。Ｘ線源は、単色化されたＡｌのＫα線を用いた。パスエネルギ（Ｐａｓｓ ｅｎｅｒｇｙ）は２９．３５ｅＶであった。
掘削はＳｉＯ２膜のスパッタ速度が１．７ｎｍ／分となる条件で、ＳｉＯ２層７０の表面７０ａから、チャネル層４０を通って、チャネル層４０のゲート絶縁膜側界面４０ａまで行った。そして、膜厚方向に１．６ｎｍごとのポイントをＸＰＳ測定した。
ＳｉＯ２層７０の表面７０ａから、酸化物半導体膜４０を通って、チャネル層４０のゲート絶縁膜側界面４０ａに存在する原子は、ＸＰＳ測定から、酸素、シリコン、インジウム、ガリウムであることが分かった。表面７０ａからは、炭素も観察されたが、表面のみの吸着であったので、これを除外した。また、構成金属原子の比率を、膜厚方向にプロットした図１４から、保護層であるＳｉＯ２層７０の構成金属であるシリコンと、チャネル層４０を構成する主要金属原子であるインジウムの比率が逆転した膜厚を保護層側界面４０ｂとした。また、ゲート絶縁膜層であるＳｉＯ２層３０の構成金属であるシリコンと、チャネル層４０を構成する主要金属原子であるインジウムの比率が逆転した膜厚をゲート絶縁膜側界面４０ａとした。尚、原子比は所望のピーク、例えば、Ｉｎ・３ｄ５／２、Ｇａ・２ｐ３／２、Ｓｉ２ｐ， Ｏ１ｓのピーク面積を求め，Ｐｅｒｋｉｎ−Ｅｌｍｅｒから与えられている感度係数で割って表面での原子比率とした。光電子ピークの面積を求める際には、得られたスペクトルデータにＳａｖｉｔｚｋｙ−Ｇｏｌａｙ法による５点スムージングを施し，Ｘ線源のサテライトピークを除去した後，Ｓｈｉｒｌｅｙ法によるバックグラウンド除去を行った。
また、チャネル層を構成する原子であるインジウムとガリウムの原子比率を各深さ位置において求めた。図１４に示すように、両界面４０ａ，４０ｂ間にプラトーが観察された。チャネルから界面に向かってインジウム及びガリウムの比率は滑らかに減衰したため、組成が界面〜プラトー領域においては膜厚方向で単一とみなした。インジウムのプラトー領域を界面から５ｎｍ以降の領域とし、プラトー領域のインジウム比率（Ｉｎ／（Ｉｎ＋Ｇａ））を求めると（図１５）、０．９５１〜０．９４０であり、平均値が０．９４７であった。平均値に対する最大値、最小値の割合は、それぞれ１％以下であったので、チャネル層内部においても膜厚方向で組成が単一とみなした。同様に、ガリウムのプラトー領域を界面から５ｎｍ以降の領域とし、プラトー領域のガリウム比率（Ｇａ／（Ｉｎ＋Ｇａ））を求めると（図１５）、０．０６０〜０．０４７であり、平均値が０．０５３であった。平均値に対する最大値、最小値の割合は、それぞれ１５％以下であったので、チャネル層内部においても膜厚方向で組成が単一とみなした。
（３ｂ）断面ＴＥＭ測定
透過型電子顕微鏡（ＴＥＭ）を用いて、チャネル部４０の断面を観察したところ、ゲート絶縁膜が９０ｎｍ、酸化物半導体薄膜が５０ｎｍ存在することが明らかとなった。
（３ｃ）ＳＳＲＭ測定
水中機械研磨によりチャネル部４０の断面を得た。続いて、その断面に対してＳＳＲＭによって広がり抵抗測定を行った。図２記載のＳＳＲＭ像及び図３記載のＳＳＲＭスペクトルを得た。すでに説明したように、広がり抵抗の低い領域は酸化物半導体層のゲート絶縁膜側界面より２３ｎｍの位置に存在し、残りの部分が広がり抵抗の高い領域となっていることが分かる。ここで、ＴＥＭ像より取得した酸化物半導体−ゲート絶縁膜の界面を０ｎｍとし、酸化物半導体層の厚みが５０ｎｍなので、酸化物半導体−保護絶縁膜の界面を５０ｎｍとすると、広がり抵抗の低い領域は０〜２３ｎｍに位置し、広がり抵抗の高い領域は２３〜５０ｎｍに位置することになる。また、ＳＳＲＭ像より平均ゲート絶縁膜抵抗と本広がり抵抗の高い領域の平均抵抗値が１桁以内となったため、本広がり抵抗の高い領域はゲート絶縁膜同等の抵抗値を有するとみなすことができる。
使用した装置及び測定条件を以下に示す。
・観察装置 ： Ｂｒｕｋｅｒ ＡＸＳ（旧Ｖｅｅｃｏ）社Ｄｉｇｉｔａｌ Ｉｎｓｔｒｕｍｅｎｔｓ部門製
ＮａｎｏＳｃｏｐｅ ＩＶａ ＡＦＭ Ｄｉｍｅｎｓｉｏｎ ３１００ ステージＡＦＭシステム＋ＳＳＲＭオプション
・ＳＳＲＭ走査モード： コンタクトモードと拡がり抵抗同時測定
・ＳＳＲＭ探針（Ｔｉｐ）： ダイヤモンドコートシリコンカンチレバー
・試料加工 ： 機械研磨による断面作製後、各層を短絡してバイアス電圧を印加できるようにした。
・測定環境 ： 室温、大気中
測定結果、及びチャネル層の形成材料、広がり抵抗値の高い領域及び低い領域の位置、ゲート絶縁膜の抵抗値（Ｒ０）に対する広がり抵抗値の高い領域の抵抗値（Ｒ）の比を表１に示す。
尚、ゲート絶縁膜の抵抗値（Ｒ０）に対する広がり抵抗値の高い領域の抵抗値（Ｒ）の比（Ｒ／Ｒ０）が０．１＜Ｒ／Ｒ０＜１である場合を○とし、それ以外を×とした。
また、チャネル層の領域について、実施例１２を除き、ゲート絶縁膜とチャネル層の界面を０ｎｍとし、チャネル層と保護絶縁膜の界面を５０ｎｍとした。
実施例１２では、ゲート絶縁膜とチャネル層の界面を０ｎｍとし、チャネル層とガラス基板の界面を５０ｎｍとした。
ｏｎ−ｏｆｆ比について、「１．Ｅ＋ＸＸ」は「１×１０ＸＸ」を意味する。
実施例２
ターゲットとして、ＩｎＧａＺｎＯ組成（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子比））を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝９７：３とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例３
ターゲットとして、ＩｎＧａＺｎＯ組成（Ｉｎ：Ｇａ：Ｚｎ＝２：２：１ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝９５：５とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例４
ターゲットとして、ＩｎＧａＺｎＯ組成（Ｉｎ：Ｇａ：Ｚｎ＝５：３：２ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝９０：１０とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例５
ターゲットとして、ＩｎＧａＺｎＯ組成（Ｉｎ：Ｇａ：Ｚｎ＝５：１：４ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝５０：５０とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例６
ターゲットとして、ＩｎＧａＺｎＯ組成（Ｉｎ：Ｇａ：Ｚｎ＝３：１：４ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝８５：１５とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例７
ターゲットとして、ＩｎＧａＺｎＯ組成（Ｉｎ：Ｇａ：Ｚｎ＝５：２：３ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝８０：２０とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例８
ターゲットとして、ＩｎＳｎＺｎＯ組成（Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝５０：５０とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例９
ターゲットとして、ＩｎＳｎＺｎＯ組成（Ｉｎ：Ｓｎ：Ｚｎ＝３６．５：１５：４８．５ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝５０：５０とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例１０
ターゲットとして、ＩｎＳｎＺｎＯ組成（Ｉｎ：Ｓｎ：Ｚｎ＝２５：１５：６０ 原子比）を有する多結晶焼結体を用いた。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝８０：２０とした以外は、実施例１と同等の処理を行った。
表１に得られた特性を示す。
実施例１１
本実施例では、フォトリソグラフィーにて、ボトムゲート型（逆スタガ型）のＴＦＴを作製した。
実施例１（１）と同様に、ゲート絶縁膜が形成されている低抵抗ｎ型結晶シリコン上に、ＩｎＧａＯ組成（Ｇａ／（Ｉｎ＋Ｇａ）＝０．０７２：原子比）の酸化物半導体層をＤＣスパッタ法により形成した。
堆積したＩｎ−Ｇａ−Ｏ酸化物半導体上に、レジストを塗布し、８０℃にて１５分間プレベークを行い、３００ｍＪ／ｃｍ２の光強度のＵＶ光をマスクに通して照射し、その後、３重量％のテトラメチルアンモニウムハイドロオキサイドにて、現像を行い、純水で洗浄後、ポストベークを１３０℃、１５分行い、所望のチャネル形状にレジストパターンを形成した。このレジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸にて、Ｉｎ−Ｇａ−Ｏ酸化物半導体膜をエッチングして半導体の島切りを行い、チャネル層を形成した。
続いて、この上に、レジストを塗布し、８０℃にて１５分間プレベークを行い、３００ｍＪ／ｃｍ２の光強度のＵＶ光を、マスクを通して照射し、その後、３重量％のテトラメチルアンモニウムハイドロオキサイドにて、現像を行い、純水で洗浄後、ポストベークを１３０℃、１５分行い、所望の形状のソース・ドレイン電極形状のレジストパターンを形成した。その後、全面にモリブデン層を３００ｎｍ成膜し、アセトンでレジストを剥離することにより、チャネル長１０μｍ、チャネル幅２０μｍのリフトオフ素子を作製した。
さらに、その上にスパッタ法により保護絶縁膜としてＡｌ２Ｏ３膜を１００ｎｍ堆積した。このスパッタ時の投入ＲＦパワーを３００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝７０：３０、成膜レートは２ｎｍ／分、ターゲット−基板（Ｔ・Ｓ）間の距離は７ｃｍであった。また、基板温度は２５℃であった。
続いて、大気中にて３００℃１時間加熱してＴＦＴを製造した。
得られたＴＦＴについて実施例１と同様に評価した。
酸化物半導体層（チャネル層）の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
実施例１２
本実施例では、図１２に示す構造のトップゲート型（正スタガ型）のＴＦＴを作製した。
まず、ガラス基板１０上に金属マスクを設置し、チャネル長Ｌ：２００μｍのチャネル部が形成可能なように、ソース・ドレイン電極５０，６０としてモリブデンを蒸着して形成した。
続いて、ＩｎＧａＯ組成（Ｇａ／（Ｉｎ＋Ｇａ）＝０．０７２：原子比）を有する多結晶焼結体をターゲットとして、ＤＣスパッタ法により、酸化物半導体層４０として、厚さ５０ｎｍのＩｎ−Ｇａ−Ｏ酸化物半導体層を、金属マスクを用いてチャネル長Ｌ：２００μｍ，チャネル幅Ｗ：１０００μｍのチャネル部を覆うように堆積した。スパッタ時の投入ＤＣパワーを１００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｈ２Ｏ＝９９：１、成膜レートは８ｎｍ／分であった。また、基板温度は２５℃であった。
ここで、大気中にて３００℃１時間加熱して、酸化物半導体層の結晶化及びキャリア低減を行った。続いて、チャネル層表面近傍の領域に対して、水素プラズマ処理を行った。
続いて、チャネル層４０、ソース電極５０、ドレイン電極６０及び酸化物半導体膜４０を覆うようにゲート絶縁膜３０を形成した。ゲート絶縁膜３０はスパッタ法によりＳｉＯ２膜を１００ｎｍ堆積した。このスパッタ時の投入ＲＦパワーを３００Ｗとした。成膜時の雰囲気は全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝７０：３０、成膜レートは２ｎｍ／分、ターゲット−基板（Ｔ・Ｓ）間の距離は７ｃｍであった。
さらに、ゲート絶縁膜３０上にモリブデンのゲート電極２０を形成した。ゲート電極２０はチャネル層４０上に位置するように、メタルマスクを用いてＤＣスパッタにより成膜した。
得られたＴＦＴについて実施例１と同様に評価した。
酸化物半導体層４０の組成が膜厚方向で単一であること、酸化物半導体層４０は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
実施例１３
４インチΦの無アルカリガラス基板を用意し、スパッタリング法で厚さ５０ｎｍのＭｏを成膜した後、フォトリソ法によりゲート配線状にパターニングした。次に、この基板をプラズマＣＶＤ装置にセットし、前記基板を３５０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ１５０ｎｍのゲート絶縁膜を得た。
次に、このゲート絶縁膜付ガラス基板をスパッタ装置に装着し、ＩｎＧａＯ（Ｇａ／（Ｉｎ＋Ｇａ）＝０．０７２：原子比）を実施例１と同条件で成膜し、５０ｎｍのチャネル層（酸化物半導体層）を成膜した。次に、フォトリソグラフィー法により半導体領域のチャネル層に加工した（チャネル長Ｌ：２０μｍ，チャネル幅Ｗ：５０μｍ）。
再びこの基板をプラズマＣＶＤ装置にセットし、前記基板を１７０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ５０ｎｍの保護絶縁膜（層間絶縁膜１）を積層した。
次に、この基板をドライエッチング装置にセットし、ゲート電極とソース・ドレイン電極用のコンタクトホールを形成した。そして、この積層体をスパッタ装置にセットし、Ｍｏを成膜後、再びフォトリソ法でパターニングしてソース・ドレイン電極とした。
続いて、本基板を大気下にて３００℃、８時間の条件にてアニールを行った。
引き続き、再びこの基板をプラズマＣＶＤ装置にセットし、前記基板を２５０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ３００ｎｍの層間絶縁膜２を積層した。そして再度フォトリソグラフィー法により、ソース・ドレイン・ゲート電極用のコンタクトホールを形成した。最後にこの基板を大気中、３５０℃、１時間の条件でアニールして、ＴＦＴを得た。
得られたＴＦＴについて実施例１と同様に評価した。酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
実施例１４
４インチΦの無アルカリガラス基板を用意し、スパッタリング法で厚さ５０ｎｍのＭｏを成膜した後、フォトリソ法によりゲート配線状にパターニングした。次にこの基板をプラズマＣＶＤ装置にセットし、前記基板を３５０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ１５０ｎｍのゲート絶縁膜を得た。
次に、このゲート絶縁膜付ガラス基板をスパッタ装置に装着し、ＩｎＧａＯ（Ｇａ／（Ｉｎ＋Ｇａ）＝０．０７２：原子比）を実施例１と同条件で成膜し、５０ｎｍのチャネル層（酸化物半導体層）を成膜した。次に、フォトリソグラフィー法により半導体領域のチャネル層に加工した（チャネル長Ｌ：２０μｍ，チャネル幅Ｗ：５０μｍ）。
続いて、本基板を大気下にて３００℃、１時間の条件にてアニールを行った。
再びこの基板をプラズマＣＶＤ装置にセットし、前記基板を２００℃に保持し、ＳｉＨ４を４ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ５０ｎｍの保護絶縁膜（層間絶縁膜１）を積層した。次に、この基板をドライエッチング装置にセットし、ゲート電極とソース・ドレイン電極用のコンタクトホールを形成した。そして、この積層体をスパッタ装置にセットし、Ｍｏを成膜後、再びフォトリソ法でパターニングしてソース・ドレイン電極とした。
続いて、本基板を大気下にて３００℃、８時間の条件にてアニールを行った。
引き続き、再びこの基板をプラズマＣＶＤ装置にセットし、前記基板を２５０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ３００ｎｍの層間絶縁膜２を積層した。そして再度フォトリソグラフィー法により、ソース・ドレイン・ゲート電極用のコンタクトホールを形成した。最後にこの基板を大気中、３５０℃、１時間の条件でアニールして、ＴＦＴを得た。
得られたＴＦＴについて実施例１と同様に評価した。酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
実施例１５
４インチΦの無アルカリガラス基板を用意し、スパッタリング法で厚さ５０ｎｍのＭｏを成膜した後、フォトリソ法によりゲート配線状にパターニングした。次にこの基板をプラズマＣＶＤ装置にセットし、前記基板を３５０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ１５０ｎｍのゲート絶縁膜を得た。
次に、このゲート絶縁膜付ガラス基板をスパッタ装置に装着し、ＩｎＧａＯ（Ｇａ／（Ｉｎ＋Ｇａ）＝０．０７２：原子比）の成膜雰囲気を全圧０．４Ｐａ、ガス流量比はＡｒ：Ｏ２＝５０：５０とし、他は実施例１と同条件で、３０ｎｍのチャネル層酸化物半導体層を成膜した。次に、フォトリソグラフィー法により半導体領域のチャネル層に加工した（チャネル長Ｌ：２０μｍ，チャネル幅Ｗ：５０μｍ）。
続いて、本基板を真空下にて３００℃、１時間の条件にてアニールを行った。
再びこの基板をプラズマＣＶＤ装置にセットし、前記基板を１７０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ５０ｎｍの保護絶縁膜（層間絶縁膜１）を積層した。次に、この基板をドライエッチング装置にセットし、ゲート電極とソース・ドレイン電極用のコンタクトホールを形成した。そして、この積層体をスパッタ装置にセットし、Ｍｏを成膜後、再びフォトリソ法でパターニングしてソース・ドレイン電極とした。
続いて、本基板を大気下にて３００℃、４時間の条件にてアニールを行った。
引き続き、再びこの基板をプラズマＣＶＤ装置にセットし、前記基板を２５０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ３００ｎｍの層間絶縁膜２を積層した。そして再度フォトリソグラフィー法により、ソース・ドレイン・ゲート電極用のコンタクトホールを形成した。最後にこの基板を大気中、３５０℃、１時間の条件でアニールして、ＴＦＴを得た。
得られたＴＦＴについて実施例１と同様に評価した。酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
比較例１
実施例１において、保護層７０形成直前に水素雰囲気中にてアニール処理（３００℃１時間）を行い、酸化物半導体層４０中のキャリア濃度を増加させた他は、実施例１と同様にＴＦＴを製造し評価した。
酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
比較例２
実施例１において、ゲート絶縁膜をＣＶＤにより成膜し、ＣＶＤ時の基板温度を４５０℃と高温にした他は、実施例１と同様にＴＦＴを製造し評価した。
ＣＶＤ時の基板温度を比較的高温としたため、酸化物半導体層中のキャリア濃度が上昇した。
酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
比較例３
実施例１３において、チャネル層と接する保護絶縁膜の膜厚を３ｎｍとした。その他は、実施例１３と同様にＴＦＴを製造し評価した。
酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
比較例４
実施例１３において、チャネル層と接する保護絶縁膜における作製時の基板温度を３００℃とした。その他は、実施例１３と同様にＴＦＴを製造し評価した。
酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
比較例５
実施例１５において、チャネル層と接する保護絶縁膜における作製前の真空アニール処理を行わなかった。その他は、実施例１５と同様にＴＦＴを製造し評価した。
酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。
比較例６
実施例１において、保護層７０形成直前に大気囲気中にてアニール処理（３００℃１時間）を行い、酸化物半導体層４０中のキャリア濃度を増加させた他は、実施例１と同様にＴＦＴを製造し評価した。
酸化物半導体層の組成が膜厚方向で単一であること、酸化物半導体層は膜厚方向に連続的な構造を持つ結晶質層であること、結晶質層はビックスバイト型結晶構造を示す酸化物であることが確認された。その他、得られた結果を表１に示す。尚、保護層７０形成直前の大気囲気中にてアニール処理によって、結晶化することが確認された。
参考例１
図１６は参考例１で作製したダブルゲート型の薄膜トランジスタの概略断面図である。
この薄膜トランジスタは、保護絶縁膜７０上にトップゲート電極８０を有すること、及びソース、ドレイン電極の取り出し方が異なる他は、上述した実施形態１と同様な構成を有する。ゲート電極（ボトムゲート）２０とトップゲート電極８０の２つのゲート電極を有する。
図１７は、チャネル層を図４と同様に形成して作製したダブルゲート型の薄膜トランジスタの性能特性を示す図である。図１８は、チャネル層を図２と同様に形成して作製したダブルゲート型の薄膜トランジスタの性能特性を示す図である。
この薄膜トランジスタでは、保護絶縁膜上にトップゲート電極を作製し印加している。互いの構造は図１７と図１８のトランジスタでは、チャネル層の状態が異なっているのみ（組成は同一）で、その他の条件は同一である。尚、ボトムゲート電極にゲート電圧を印加する場合、トップゲート電極は浮遊させ、トップゲート電極に電圧を印加する場合は、ボトムゲート電極を浮遊させている。構造上、トップゲートとボトムゲートは非対称なので、図１７内又は図１８内での特性比較は困難である。一方、図１７と図１８において、例えばトップゲートでの駆動同士を比較した場合、図１８はフロントチャネル（ボトムゲート側）側の抵抗値が低くバックチャネル（トップゲート側）側の抵抗が高いためにトップゲート動作ではｏｎ−ｏｆｆ比が得られていないのに対し、図１７ではチャネル抵抗が低い領域しか存在しないためにｏｎ−ｏｆｆ動作が得られている。また、図１８のボトムゲート動作時の伝達特性の最大電流値は図１７に比べ、フロントチャネル側に低抵抗の領域を、バックチャネル側に高抵抗の領域を有するために、大きくなっていることがわかる。
参考例２
図１９は参考例２で作製したエッチストッパー型ボトムゲート逆スタガ型薄膜トランジスタの概略断面図である。
この薄膜トランジスタは、保護絶縁膜７０の代わりにチャネル層４０上にエッチングストッパー７２を形成し、及びソース、ドレイン電極の取り出し方が異なる他は、上述した実施形態１と同様な構成を有する。
この薄膜トランジスタは、ゲート金属膜を成膜し、該ゲート金属膜をパターニングすることによりゲート電極２０を形成した後で、ゲート電極２０を覆うゲート絶縁膜３０を絶縁性基板１０上に成膜する。次に、単一の金属酸化物からなるターゲットを希ガス原子及び酸素分子を含む期待雰囲気下においてスパッタリングして酸化物半導体層を成膜する。その後、酸化物半導体層を覆うように、エッチングスタッパー７２となる保護絶縁膜をＣＶＤにて成膜する。このとき、ＣＶＤにて酸素透過性絶縁膜を成膜する場合、水素を含む導入ガスを使用し、基板温度、導入比率を調整することでチャネル層を還元することが可能である。例えば、ＣＶＤの際のＮ２ＯとＳｉＨ４の流量比（ＳｉＨ４を基準値よりも多く流す）もしくは成膜時の基板温度を高くすることで酸化物半導体層を還元することができる。これは、Ｈの拡散が酸化物半導体層内部まで及び還元が促進されるためである。
ここで、ＣＶＤ時の還元効果は装置構造によって異なるため、一概に決定することができない。また、ＣＶＤ成膜の工程によって酸化物半導体層を還元する場合、ＣＶＤ成膜工程前に酸化物半導体層をアニールする工程を経ることは望ましくない。これは、アニールにより半導体膜の密度が上昇しＨの拡散を妨げるためである。
続いて、保護絶縁膜をエッチストッパー７２としてエッチングし、酸化物半導体層を所望の形状に成膜する。次に、チャネル層４０上に亘ってソース・ドレイン膜を形成し、該ソース・ドレイン膜をパターニングすることにより、ソース・ドレイン電極（一方がソース電極５０で他方がドレイン電極６０）を形成する。
さらに、チャネル層４０に対して加熱処理を行う。加熱処理を行う環境は、大気中、酸素中、酸素添加窒素ガス雰囲気中、酸素添加希ガス雰囲気中が好ましい。酸素透過性絶縁膜を通じてチャネル層中に酸素がバックチャネル側から供給されるため、広がり抵抗値が前記ゲート絶縁膜側から膜厚方向に順次増加する。
上述した薄膜トランジスタにおいて、ＣＶＤで成膜した保護絶縁膜（エッチングストッパー）の厚み及びアニール時間を調整することにより、得られる素子の移動度特性が異なる。本例では、チャネル層の膜厚を５０ｎｍとし、保護絶縁膜（ＳｉＯ２）の厚さを０ｎｍ（形成せず）、５ｎｍ、１０ｎｍ、２０ｎｍ及び５０ｎｍとした薄膜トランジスタを作製し、各トランジスタの作製時におけるアニール時間が性能に与える影響を調べた。アニール温度は３００℃とした。
図２０〜２４は、それぞれ、保護絶縁膜の厚さを０ｎｍ（形成せず）、５ｎｍ、１０ｎｍ、２０ｎｍ及び５０ｎｍとした薄膜トランジスタについて、アニール時間と伝達曲線の関係を示す。図２５〜２９は、それぞれ、保護絶縁膜の厚さを０ｎｍ（形成せず）、５ｎｍ、１０ｎｍ、２０ｎｍ及び５０ｎｍとした薄膜トランジスタについて、アニール時間と移動度の関係を示す。
この結果から、保護絶縁膜の厚さやアニール条件を適切に選択することにより、移動度のきわめて高い薄膜トランジスタが得られることがわかる。
保護絶縁膜（酸素透過性絶縁膜）を成膜した後の加熱処理を調整することにより、所望の移動度特性を有するチャネル層を得ることができる。また、酸素透過性絶縁膜形成後の加熱処理を行った後に、さらなる酸素透過性絶縁膜の調整をしてもよいし、ＳｉＮｘやＡｌＮ等の酸素透過防止絶縁膜を形成してもよい。
上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。

Claims (16)

  1. ソース電極及びドレイン電極と、ゲート電極と、ゲート絶縁膜と、保護絶縁膜と、チャネル層と、を有し、
    前記チャネル層が、実質的に単一の組成を有し、膜厚方向に連続的な構造を持ち、
    前記チャネル層は、前記ゲート絶縁膜と保護絶縁膜の間に位置し、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有し、前記チャネル層の前記ゲート絶縁膜側に広がり抵抗値の低い領域がある薄膜トランジスタ。
  2. ソース電極及びドレイン電極と、ゲート電極と、ゲート絶縁膜と、絶縁性基板と、チャネル層と、を有し、
    前記チャネル層が、実質的に単一の組成を有し、膜厚方向に連続的な構造を持ち、
    前記チャネル層は、前記ゲート絶縁膜と絶縁性基板の間に位置し、広がり抵抗値の低い領域と広がり抵抗値の高い領域を有し、前記チャネル層の前記ゲート絶縁膜側に広がり抵抗値の低い領域がある薄膜トランジスタ。
  3. 電界効果移動度が４０ｃｍ２／Ｖｓ以上である請求項１又は２に記載の薄膜トランジスタ。
  4. ｏｎ−ｏｆｆ比が１×１０６以上である請求項１〜３のいずれかに記載の薄膜トランジスタ。
  5. 前記広がり抵抗値の低い領域が、前記ゲート絶縁膜との界面から前記チャネル層の内側の方向へ１０ｎｍ以上の厚さを有する、請求項１〜４のいずれかに記載の薄膜トランジスタ。
  6. 前記チャネル層の前記保護絶縁膜側に広がり抵抗値の高い領域がある請求項１に記載の薄膜トランジスタ。
  7. 前記広がり抵抗値の高い領域が、前記保護絶縁膜との界面から前記チャネル層の内側の方向へ１０ｎｍ以上の厚さを有する、請求項１に記載の薄膜トランジスタ。
  8. 前記チャネル層の広がり抵抗値の高い領域は、前記保護絶縁膜と同等の広がり抵抗値を有する請求項１に記載の薄膜トランジスタ。
  9. 前記チャネル層の前記絶縁性基板側に広がり抵抗値の高い領域がある請求項２記載の薄膜トランジスタ。
  10. 前記広がり抵抗値の高い領域が、前記絶縁性基板との界面から前記チャネル層の内側方向へ１０ｎｍ以上の厚さを有する、請求項２に記載の薄膜トランジスタ。
  11. 前記チャネル層の広がり抵抗値の高い領域は、前記絶縁性基板と同等の広がり抵抗値を有する請求項２に記載の薄膜トランジスタ。
  12. 前記チャネル層が、アモルファス層を有する請求項１〜１１のいずれかに記載の薄膜トランジスタ。
  13. 前記チャネル層が、膜厚方向に連続的な構造を持つ結晶質層である請求項１〜１１のいずれかに記載の薄膜トランジスタ。
  14. 請求項１〜１３のいずれかに記載の薄膜トランジスタを用いた表示装置。
  15. 請求項１に記載の薄膜トランジスタの製造方法であって、
    ゲート絶縁膜上にチャネル層を形成する工程と、
    前記チャネル層に接して前記保護絶縁膜を形成する工程と、
    前記保護絶縁膜形成後に、１５０〜５００℃で加熱処理する工程とを含む、薄膜トランジスタの製造方法。
  16. 請求項２に記載の薄膜トランジスタの製造方法であって、
    絶縁性基板上にチャネル層を形成する工程と、
    前記チャネル層に対して、水素プラズマ処理、希ガス雰囲気中での逆スパッタリング、電子線照射、及び紫外線照射から選択される１つ以上の処理を行なう工程とを含む、薄膜トランジスタの製造方法。
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