JP2017139790A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、誘導性負荷を駆動するために好適に使用される半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device suitably used for driving an inductive load.
負荷に電力を供給する半導体装置の一つとして、出力端子（負荷が接続される端子）と電源との間に出力トランジスタが接続された構成のハイサイドドライバが知られている。このような構成のハイサイドドライバは、出力トランジスタをスイッチングすることで、負荷への電力の供給が行われ、又は、負荷への電力の供給が遮断される。出力トランジスタとしては、例えば、ＭＯＳ（metal oxide semiconductor）トランジスタやＩＧＢＴ（insulated gate bipolar transistor）が用いられる。 As one of semiconductor devices that supply power to a load, a high-side driver having a configuration in which an output transistor is connected between an output terminal (terminal to which a load is connected) and a power supply is known. The high side driver having such a configuration supplies power to the load or cuts off supply of power to the load by switching the output transistor. As the output transistor, for example, a metal oxide semiconductor (MOS) transistor or an insulated gate bipolar transistor (IGBT) is used.
出力トランジスタとしてＭＯＳトランジスタが用いられる場合（このようなＭＯＳトランジスタを、以下、「出力ＭＯＳトランジスタ」という。）、ハイサイドドライバには、出力ＭＯＳトランジスタのゲートとソースの間に接続された短絡スイッチが設けられることがある（例えば、特開平３−１９８４２１号公報（引用文献１）参照）。この短絡スイッチは、出力ＭＯＳトランジスタのゲートとソースとを短絡して出力トランジスタを確実にオフ状態にするために用いられるものであり、出力ＭＯＳトランジスタをオフする場合にオンされる。短絡スイッチとしては、典型的には、ＭＯＳトランジスタが用いられる。短絡スイッチとして用いられるＭＯＳトランジスタを、以下では、短絡ＭＯＳトランジスタという。 When a MOS transistor is used as the output transistor (such a MOS transistor is hereinafter referred to as an “output MOS transistor”), the high-side driver has a short-circuit switch connected between the gate and the source of the output MOS transistor. (See, for example, JP-A-3-198421 (Cited document 1)). This short-circuit switch is used for short-circuiting the gate and source of the output MOS transistor to reliably turn off the output transistor, and is turned on when the output MOS transistor is turned off. As the short-circuit switch, a MOS transistor is typically used. A MOS transistor used as a short-circuit switch is hereinafter referred to as a short-circuit MOS transistor.
発明者らは、上述されているような、出力トランジスタと短絡ＭＯＳトランジスタとを備えたハイサイドドライバについて検討している。 The inventors have studied a high side driver including an output transistor and a short-circuit MOS transistor as described above.
このような構成のハイサイドドライバにおいて発明者が見出した課題の一つは、出力端子の電位が電源電圧よりも高くなると、短絡ＭＯＳトランジスタの寄生バイポーラトランジスタがオンしてしまい、出力トランジスタをオンすることができなくなるという問題が発生し得るということである。ここで、例えば、出力端子に接続される負荷が誘導性負荷である場合には、出力端子の電位が電源電圧よりも高くなるという事態が発生し得るということに留意されたい。出力トランジスタをオンすることができなくなると、期待された電圧を出力端子から出力することができなくなり、これは、負荷への電力供給の制御の妨げになる。 One of the problems found by the inventors in the high-side driver configured as described above is that when the potential of the output terminal becomes higher than the power supply voltage, the parasitic bipolar transistor of the short-circuit MOS transistor is turned on, and the output transistor is turned on. The problem of being unable to do so can occur. Here, for example, when the load connected to the output terminal is an inductive load, it should be noted that a situation in which the potential of the output terminal becomes higher than the power supply voltage may occur. If the output transistor cannot be turned on, the expected voltage cannot be output from the output terminal, which hinders control of power supply to the load.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施形態では、半導体装置が、出力トランジスタと、短絡ＭＯＳトランジスタと、スイッチ素子とを具備している。出力トランジスタは、電源に接続される第１端子と、負荷に接続される出力端子に接続された第２端子とを備えている。短絡ＭＯＳトランジスタは、そのソースが出力端子に接続されている。スイッチ素子は、出力トランジスタの制御端子と短絡ＭＯＳトランジスタのドレインの間に接続されている。短絡ＭＯＳトランジスタは、該電源に接続される半導体基板に形成される。スイッチ素子は、該半導体基板に形成された半導体領域と、該半導体領域に形成され、出力トランジスタの制御端子に接続された第１拡散層と、該半導体領域に形成され、短絡ＭＯＳトランジスタのドレインに接続された第２拡散層とを含む。該スイッチ素子は、該半導体領域の電位によってオンオフするように構成されている。 In one embodiment, the semiconductor device includes an output transistor, a short-circuit MOS transistor, and a switch element. The output transistor includes a first terminal connected to the power supply and a second terminal connected to the output terminal connected to the load. The source of the short-circuit MOS transistor is connected to the output terminal. The switch element is connected between the control terminal of the output transistor and the drain of the short-circuit MOS transistor. The short-circuit MOS transistor is formed on a semiconductor substrate connected to the power source. The switch element is formed in the semiconductor region, a first diffusion layer formed in the semiconductor region and connected to the control terminal of the output transistor, and formed in the semiconductor region and connected to the drain of the short-circuit MOS transistor. And a connected second diffusion layer. The switch element is configured to be turned on / off by the potential of the semiconductor region.
他の実施形態では、半導体装置が、出力トランジスタと、短絡ＭＯＳトランジスタと、ディプレッション型のＭＯＳトランジスタであるスイッチトランジスタとを具備している。出力トランジスタは、電源に接続される第１端子と、負荷に接続される出力端子に接続された第２端子とを有している。短絡ＭＯＳトランジスタは、そのソースが出力端子に接続されている。短絡ＭＯＳトランジスタとスイッチトランジスタとは、該電源に接続される半導体基板に形成される。スイッチトランジスタは、ドレインが出力トランジスタの制御端子に接続され、ソースとゲートとが短絡ＭＯＳトランジスタのドレインに接続されている。該スイッチトランジスタのバックゲートの電位は、出力トランジスタ及び短絡ＭＯＳトランジスタを制御する制御信号に応じて制御される。 In another embodiment, the semiconductor device includes an output transistor, a short-circuit MOS transistor, and a switch transistor that is a depletion type MOS transistor. The output transistor has a first terminal connected to the power supply and a second terminal connected to the output terminal connected to the load. The source of the short-circuit MOS transistor is connected to the output terminal. The short-circuit MOS transistor and the switch transistor are formed on a semiconductor substrate connected to the power source. The switch transistor has a drain connected to the control terminal of the output transistor, and a source and a gate connected to the drain of the short-circuit MOS transistor. The potential of the back gate of the switch transistor is controlled according to a control signal for controlling the output transistor and the short-circuit MOS transistor.
上記実施形態によれば、出力トランジスタと短絡ＭＯＳトランジスタとを備えた半導体装置において、短絡ＭＯＳトランジスタの寄生バイポーラトランジスタの動作に起因する不具合を防止することができる。 According to the above embodiment, in a semiconductor device including an output transistor and a short-circuit MOS transistor, it is possible to prevent problems caused by the operation of the parasitic bipolar transistor of the short-circuit MOS transistor.
以下では、本実施形態の技術的意義の理解を容易にするために、出力トランジスタと短絡ＭＯＳトランジスタとを備えるハイサイドドライバ、及び、このような構成のハイサイドドライバに生じ得る問題について詳細に説明する。 In the following, in order to facilitate understanding of the technical significance of the present embodiment, a high-side driver including an output transistor and a short-circuit MOS transistor and problems that may occur in the high-side driver having such a configuration will be described in detail. To do.
図１は、ハイサイドドライバ１００の構成の一例を示す回路図である。図１のハイサイドドライバ１００は、制御ロジック回路１０１と、チャージポンプ１０２と、ゲート抵抗１０３と、出力ＭＯＳトランジスタ１０４と、短絡ＭＯＳトランジスタ１０５と、インバータ１０６と、電源供給端子１０７と、出力端子１０８とを備えている。ここで、電源供給端子１０７は、電源（本実施形態では、バッテリ１０９）から電源電圧が供給される端子であり、出力端子１０８は、負荷１１０が接続される端子である。電源供給端子１０７の電位を、以下では、電位ＶＣＣと記載し、出力端子１０８の電位を、以下では、電位ＶＯＵＴと記載する。
FIG. 1 is a circuit diagram showing an example of the configuration of the high-
制御ロジック回路１０１は、出力ＭＯＳトランジスタ１０４のオンオフを制御する制御信号ＳＣＴＲＬを生成する。
The
チャージポンプ１０２は、その出力がゲート抵抗１０３を介して出力ＭＯＳトランジスタ１０４のゲートに接続されており、制御信号ＳＣＴＲＬに応答して出力ＭＯＳトランジスタ１０４のゲートを駆動する駆動回路として動作する。詳細には、チャージポンプ１０２は、制御信号ＳＣＴＲＬがＨｉｇｈレベルのときに出力ＭＯＳトランジスタ１０４のゲートを電位ＶＣＣより高い電位（典型的には、電位ＶＣＣの２倍程度の電位）に駆動し、制御信号ＳＣＴＲＬがＬｏｗレベルのときには出力ＭＯＳトランジスタ１０４のゲートの駆動を停止する。
The output of the
出力ＭＯＳトランジスタ１０４は、電源供給端子１０７と出力端子１０８の間に接続されており、図１の構成では、出力ＭＯＳトランジスタ１０４としてＮチャネルＭＯＳトランジスタが用いられている。出力ＭＯＳトランジスタ１０４は、そのドレインが電源供給端子１０７に接続され、そのソースが出力端子１０８に接続されている。
The
短絡ＭＯＳトランジスタ１０５は、出力ＭＯＳトランジスタ１０４のゲートとソースを短絡する短絡スイッチとして用いられる。図１の構成では、短絡ＭＯＳトランジスタ１０５としてＮチャネルＭＯＳトランジスタが用いられている。短絡ＭＯＳトランジスタ１０５は、そのドレインが出力ＭＯＳトランジスタ１０４のゲートに接続され、ソースが出力ＭＯＳトランジスタ１０４のソース（又は、出力端子１０８）に接続されている。
The short-circuit MOS transistor 105 is used as a short-circuit switch that short-circuits the gate and source of the
インバータ１０６は、制御信号ＳＣＴＲＬの反転信号（相補の論理の信号）を生成して短絡ＭＯＳトランジスタ１０５のゲートに供給する。
The
このような構成のハイサイドドライバ１００は、制御ロジック回路１０１によって制御信号ＳＣＴＲＬがＨｉｇｈレベルに設定されると、出力ＭＯＳトランジスタ１０４のゲート電位が、電位ＶＣＣよりも高い電位に設定されて出力ＭＯＳトランジスタ１０４がオン状態に設定される。出力ＭＯＳトランジスタ１０４がオン状態に設定されると、バッテリ１０９から負荷１１０に電圧が供給され、負荷１１０が駆動される。一方、制御信号ＳＣＴＲＬがＬｏｗレベルに設定されると、チャージポンプ１０２による出力ＭＯＳトランジスタ１０４のゲートの駆動が停止されると共に、短絡ＭＯＳトランジスタ１０５によって出力ＭＯＳトランジスタ１０４のソースとゲートがショートされる。これにより、出力ＭＯＳトランジスタ１０４がオフ状態に設定される。
Such a configuration of the high-
図１のハイサイドドライバ１００において、出力ＭＯＳトランジスタ１０４と短絡ＭＯＳトランジスタ１０５とは、モノリシックに（即ち、同一の半導体基板に）集積化しても良いし、別々の半導体基板に形成しても良い。モノリシックに形成した構成は、ハイサイドドライバ１００の部品数を減少させ、コストの低減に有用である。他方、出力ＭＯＳトランジスタの電気的特性を、（短絡ＭＯＳトランジスタを含む）制御回路と相違させるような場合には、出力ＭＯＳトランジスタを備えた第１のチップと、制御回路が形成された第２のチップとを備えたマルチチップ構成を採用することで、様々な性能のハイサイドドライバを提供しやすくなる。
In the high-
加えて、出願人は、誘導性負荷を駆動可能であるように、ハイサイドドライバ１００を構成することを検討している。近年では、ハイサイドドライバ１００は、様々な機器を駆動することが求められており、例えば、車載機器では、ＤＣ（直流）モータのような誘導性負荷を駆動することも求められることがある。
In addition, applicants are considering configuring the
図２は、このような構成のハイサイドドライバＩＣ１００Ａの等価回路を示している。図２の構成では、ハイサイドドライバＩＣ１００Ａに、制御ロジック回路１０１、チャージポンプ１０２、ゲート抵抗１０３、出力ＭＯＳトランジスタ１０４、短絡ＭＯＳトランジスタ１０５、インバータ１０６、電源供給端子１０７、及び、出力端子１０８がモノリシックに集積化されている。出力端子１０８に接続される負荷としては、ＤＣモータ１１０Ａが用いられている。ＤＣモータ１１０Ａは、等価回路としては、直列接続された、電機子インダクタンス１１１、電機子抵抗１１２、及び、誘導起電力を生成する電圧源１１３として表現できる。
FIG. 2 shows an equivalent circuit of the high-side driver IC 100A having such a configuration. In the configuration of FIG. 2, the
図３は、図２のハイサイドドライバＩＣ１００Ａのうち、出力ＭＯＳトランジスタ１０４及び短絡ＭＯＳトランジスタ１０５の断面構造を概念的に示す図である。出力ＭＯＳトランジスタ１０４及び短絡ＭＯＳトランジスタ１０５は、いずれも、半導体基板１２１に形成されている。半導体基板１２１は、Ｎ＋型基板１２２と、Ｎ＋型基板１２２の上に形成されたＮ型エピタキシャル層１２３とを備えている。Ｎ＋型基板１２２には、Ｎ型不純物が高濃度ドープ（heavily doped）されている。ここで、本明細書において「不純物が高濃度ドープされている」とは、縮退半導体が形成される程度の高い不純物濃度（典型的には、１０２０／ｃｍ３程度）で不純物がドープされていることを意味している。Ｎ＋型基板１２２は、電源供給端子１０７に接続されている。Ｎ型エピタキシャル層１２３には、Ｎ型不純物がドープされている。Ｎ型エピタキシャル層１２３の表面部に、出力ＭＯＳトランジスタ１０４と短絡ＭＯＳトランジスタ１０５とが形成されている。
FIG. 3 is a diagram conceptually showing a cross-sectional structure of the
図３では、出力ＭＯＳトランジスタ１０４が、トレンチゲート構造を有するＮチャネル縦型ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）として構成されている場合の構造を示す断面図が図示されている。詳細には、Ｎ型エピタキシャル層１２３の表面部に、Ｐ型不純物がドープされたＰ型ボディ領域１２４が形成されている。Ｐ型ボディ領域１２４を貫通するようにトレンチが形成され、そのトレンチを埋め込むようにゲート絶縁膜１２５及びゲート電極１２６が形成される。ここで、ゲート絶縁膜１２５はトレンチの内壁に沿って形成され、ゲート電極１２６は、ゲート絶縁膜１２５を挟んでＰ型ボディ領域１２４及びＮ型エピタキシャル層１２３に対向するように形成されている。加えて、Ｐ型ボディ領域１２４の表面部には、ゲート絶縁膜１２５に隣接する位置に、Ｎ型不純物が高濃度ドープされたＮ型拡散層１２７が形成されている。Ｐ型ボディ領域１２４の表面部には、更に、Ｐ型不純物が高濃度ドープされたＰ型拡散層１２８が形成されている。このような構成の出力ＭＯＳトランジスタ１０４では、Ｎ型拡散層１２７がソースとして機能し、半導体基板１２１及びＮ型エピタキシャル層１２３がドレインとして機能する。また、Ｐ型拡散層１２８がバックゲート端子として機能する。
FIG. 3 is a cross-sectional view showing a structure when the
一方、短絡ＭＯＳトランジスタ１０５は、横型ＮチャネルＭＯＳＦＥＴとして構成されている。詳細には、Ｎ型エピタキシャル層１２３の表面部に、Ｐ型不純物がドープされたＰ型ボディ領域１３１が形成されている。Ｐ型ボディ領域１３１の表面部には、Ｎ型拡散層１３４及びＮ型拡散層１３５が形成されている。Ｎ型拡散層１３４及びＮ型拡散層１３５には、いずれも、Ｎ型不純物が高濃度ドープされている。Ｐ型ボディ領域１３１のＮ型拡散層１３４とＮ型拡散層１３５の間の領域（チャネル領域）を被覆するようにゲート絶縁膜１３２が形成され、そのゲート絶縁膜１３２の上側表面にゲート電極１３３が形成されている。加えて、Ｐ型ボディ領域１３１の表面部には、更に、Ｐ型不純物が高濃度ドープされたＰ型拡散層１３６が形成されている。このような構成の短絡ＭＯＳトランジスタ１０５では、Ｎ型拡散層１３４がソースとして機能し、Ｎ型拡散層１３５がドレインとして機能する。また、Ｐ型拡散層１３６が、バックゲート端子として機能する。
On the other hand, the short-circuit MOS transistor 105 is configured as a lateral N-channel MOSFET. Specifically, a P-
留意すべきことは、図３の構造においては、短絡ＭＯＳトランジスタ１０５に寄生バイポーラトランジスタ１０５ａが形成されることである。より具体的には、Ｎ型拡散層１３５、Ｐ型ボディ領域１３１、及び、Ｎ型エピタキシャル層１２３は、それぞれ、ＮＰＮ型寄生バイポーラトランジスタのコレクタ、ベース、及び、エミッタとして機能する。なお、図２の等価回路にも、寄生バイポーラトランジスタ１０５ａが図示されている。
It should be noted that in the structure of FIG. 3, a parasitic
一つの問題は、出力端子１０８の電位ＶＯＵＴが電源供給端子１０７の電位ＶＣＣよりも高い場合、制御信号ＳＣＴＲＬの信号レベルに関わらず、寄生バイポーラトランジスタ１０５ａがオン状態になり得ることである。詳細には、Ｐ型ボディ領域１３１の電位は、概ね、出力端子１０８の電位ＶＯＵＴに一致し、Ｎ型エピタキシャル層１２３の電位は、概ね、電源供給端子１０７の電位ＶＣＣに一致する。よって、出力端子１０８の電位ＶＯＵＴが電源供給端子１０７の電位ＶＣＣよりも高い場合、Ｐ型ボディ領域１３１の電位がＮ型エピタキシャル層１２３の電位よりも高くなる。ここで、出力端子１０８に誘導性負荷（例えば、ＤＣモータ１１０Ａ）が接続されている場合には、誘導起電力により、出力端子１０８の電位ＶＯＵＴが電源供給端子１０７の電位ＶＣＣよりも高くなるという事態が生じ得ることに留意されたい。出力端子１０８の電位ＶＯＵＴが電源供給端子１０７の電位ＶＣＣよりも高い場合、ＮＰＮ型の寄生バイポーラトランジスタ１０５ａのベースの電位がエミッタの電位よりも高くなり、寄生バイポーラトランジスタ１０５ａがオン状態になり得る。
One problem is, when the potential V OUT of the
寄生バイポーラトランジスタ１０５ａがオン状態になると、出力ＭＯＳトランジスタ１０４のゲート電位が電位ＶＣＣになり、出力ＭＯＳトランジスタ１０４をオンすることができなくなる。これは、制御信号ＳＣＴＲＬによる出力ＭＯＳトランジスタ１０４の制御ができなくなることを意味しており、動作として好ましくない。以下では、短絡ＭＯＳトランジスタ１０５の寄生バイポーラトランジスタ１０５ａの問題についての理解をより容易にするために、図４を参照しながら、図２、図３の構成のハイサイドドライバＩＣ１００Ａの動作について説明する。
When the parasitic
期間Ｔ１：
期間Ｔ１（時刻ｔ１〜ｔ２）は、ハイサイドドライバＩＣ１００Ａが初期状態にある期間である。期間Ｔ１において、ＤＣモータ１１０Ａが停止しており、電源供給端子１０７の電位ＶＣＣ（即ち、バッテリ１０９からハイサイドドライバＩＣ１００Ａに供給される電源電圧）が１４Ｖであり、制御信号ＳＣＴＲＬがＬｏｗレベルであるとする。ここで、ＤＣモータ１１０Ａが停止している状態では、誘電起電力が発生せず、出力端子１０８の電位ＶＯＵＴは接地電位ＧＮＤ(０Ｖ)になることに留意されたい。
Period T1:
A period T1 (time t1 to t2) is a period in which the high-side driver IC 100A is in an initial state. In the period T1, the DC motor 110A is stopped, the potential V CC of the power supply terminal 107 (that is, the power supply voltage supplied from the
期間Ｔ２：
期間Ｔ２（時刻ｔ２〜ｔ４）の開始時刻ｔ２において、制御ロジック回路１０１により制御信号ＳＣＴＲＬがＬｏｗレベルからＨｉｇｈレベルにプルアップされたとする。このとき、チャージポンプ１０２によって出力ＭＯＳトランジスタ１０４のゲート電位ＶＧが、電源供給端子１０７の電位ＶＣＣよりも高い電位（典型的には、２ＶＣＣ）に駆動され、出力ＭＯＳトランジスタ１０４がオンされる。このとき、出力端子１０８の電位ＶＯＵＴは、バッテリ１０９から供給される電源電圧（１４Ｖ）にプルアップされ、（時刻ｔ３）、バッテリ１０９からＤＣモータ１１０Ａへの電力の供給が開始される。
Period T2:
Assume that the control signal S CTRL is pulled up from the Low level to the High level by the
期間Ｔ３：
期間Ｔ３（時刻ｔ４〜ｔ６）の開始時刻ｔ４において、制御信号ＳＣＴＲＬがＨｉｇｈレベルからＬｏｗレベルにプルダウンされると、チャージポンプ１０２による出力ＭＯＳトランジスタ１０４のゲートの駆動が停止されると共に、短絡ＭＯＳトランジスタ１０５がオンされ、これにより、出力ＭＯＳトランジスタ１０４がオフされる。
Period T3:
When the control signal S CTRL is pulled down from the high level to the low level at the start time t4 of the period T3 (time t4 to t6), the drive of the gate of the
ここで、ＤＣモータ１１０Ａの回転子が慣性によって回転し続けると、誘導起電力により電機子に電圧が発生し、その電圧が出力端子１０８に印加される。よって、出力端子１０８の電位ＶＯＵＴは、接地電位ＧＮＤには戻らず、ある程度の電位になることがある。図４では、誘電起電力により、時刻ｔ５において出力端子１０８の電位ＶＯＵＴが１２Ｖになる場合が図示されている。このとき、短絡ＭＯＳトランジスタ１０５はオンされるので、出力ＭＯＳトランジスタ１０４のゲート電位ＶＧも１２Ｖになる。
Here, when the rotor of the DC motor 110 </ b> A continues to rotate due to inertia, a voltage is generated in the armature by the induced electromotive force, and the voltage is applied to the
期間Ｔ４：
その後、期間Ｔ４（時刻ｔ６〜ｔ８）の開始時刻ｔ６において、バッテリ１０９の電圧が低下したとする。例えば、バッテリ１０９がハイサイドドライバＩＣ１００Ａ以外の機器にも電力を供給している場合、その機器の消費電力によってはバッテリ１０９の電圧が低下することが起こり得ることに留意されたい。図４には、バッテリ１０９の電圧、即ち、電源供給端子１０７の電位ＶＣＣが時刻ｔ７において１０Ｖまで低下した場合の動作が図示されており、また、図５Ａには、時刻ｔ７におけるハイサイドドライバＩＣ１００Ａの各ノードの電位も図示されている。
Period T4:
Thereafter, it is assumed that the voltage of the
図５Ａに図示されているように、バッテリ１０９の電圧、即ち、電源供給端子１０７の電位ＶＣＣが低下し、出力端子１０８の電位ＶＯＵＴの電位が電源供給端子１０７の電位ＶＣＣとＰＮ接合の順方向電圧ＶＦ（Ｎ型エピタキシャル層１２３がシリコンの場合、約０．７Ｖ）の和よりも高くなると、短絡ＭＯＳトランジスタ１０５の寄生バイポーラトランジスタ１０５ａがオンになる。寄生バイポーラトランジスタ１０５ａがオンになると、Ｐ型ボディ領域１３１の電位が、電源供給端子１０７の電位ＶＣＣとＰＮ接合の順方向電圧ＶＦの和、即ち、１０．７Ｖまで低下し、出力端子１０８の電位ＶＯＵＴも１０．７Ｖまで低下する。このとき、短絡ＭＯＳトランジスタ１０５がオンされて出力ＭＯＳトランジスタ１０４のソースとゲートが短絡されるため、出力ＭＯＳトランジスタ１０４のゲート電位も１０．７Ｖまで低下する。ただし、制御信号ＳＣＴＲＬがＬｏｗレベルであり、元々、出力ＭＯＳトランジスタ１０４はオフ状態にあることが期待されているから、この段階では、寄生バイポーラトランジスタ１０５ａがオンすることによる影響はない。
As shown in Figure 5A, the voltage of the
期間Ｔ５：
この状態で、期間Ｔ５（時刻ｔ８以降）の開始時刻ｔ８において、制御信号ＳＣＴＲＬがＬｏｗレベルからＨｉｇｈレベルにプルアップされたとする。図５Ｂには、期間Ｔ５におけるハイサイドドライバＩＣ１００Ａの各ノードの電位が図示されている。制御信号ＳＣＴＲＬがＨｉｇｈレベルにプルアップされた場合、本来、チャージポンプ１０２によって出力ＭＯＳトランジスタ１０４のゲート電位ＶＧが、電源供給端子１０７の電位ＶＣＣよりも高い電位（典型的には、２ＶＣＣ）に駆動され、出力ＭＯＳトランジスタ１０４がオンされることが期待される。この場合、出力端子１０８の電位ＶＯＵＴが１０Ｖになるはずである。図５Ｂでは、チャージポンプ１０２から出力される電圧が、記号ＶＧ’として図示されている。
Period T5:
In this state, it is assumed that the control signal S CTRL is pulled up from the Low level to the High level at the start time t8 of the period T5 (after time t8). FIG. 5B shows the potential of each node of the high-side driver IC 100A in the period T5. When the control signal S CTRL is pulled up to the High level, inherently, the gate potential V G of the
しかしながら、寄生バイポーラトランジスタ１０５ａがオン状態のままであるため、出力ＭＯＳトランジスタ１０４のゲート電位は１０．７Ｖのままに維持され、したがって、出力ＭＯＳトランジスタ１０４をオン状態にすることはできない。このとき、出力端子１０８の電位ＶＯＵＴも、（本来期待される１０Ｖではなく）１０．７Ｖになってしまう。これは、制御信号ＳＣＴＲＬによって出力ＭＯＳトランジスタ１０４のスイッチングを制御する機能が失われていることを意味しており、何らかの対処をすることが望ましい。
However, since the parasitic
上述の図３、図５Ａ、図５Ｂは、出力ＭＯＳトランジスタ１０４と短絡ＭＯＳトランジスタ１０５がモノリシックに（即ち、同一の半導体基板に）集積化された例を図示しているが、出力ＭＯＳトランジスタ１０４と短絡ＭＯＳトランジスタ１０５との間でＮ＋型基板１２２及びＮ型エピタキシャル層１２３が分断されている場合（つまり、出力ＭＯＳトランジスタ１０４と短絡ＭＯＳトランジスタ１０５が別々のチップに搭載されている場合）も動作は同じであるため、同様の対処が望まれる。
FIGS. 3, 5A, and 5B described above illustrate an example in which the
以下に述べられる本実施形態の半導体装置（ハイサイドドライバＩＣ）では、このような問題に対処するための構成が採用される。 The semiconductor device (high-side driver IC) of the present embodiment described below employs a configuration for dealing with such a problem.
（第１の実施形態）
図６は、第１の実施形態のハイサイドドライバＩＣ１０の構成を示す回路図である。本実施形態のハイサイドドライバＩＣ１０は、ＤＣモータ１１を駆動する駆動システムに適用される。上述の通り、ＤＣモータ１１は、等価回路としては、直列接続された、電機子インダクタンス１１ａ、電機子抵抗１１ｂ、及び、誘導起電力を生成する電圧源１１ｃを備える誘導性負荷として表現できる。
(First embodiment)
FIG. 6 is a circuit diagram showing a configuration of the high-
本実施形態のハイサイドドライバＩＣ１０は、図２のハイサイドドライバＩＣ１００Ａと同様に、制御ロジック回路１と、チャージポンプ２と、ゲート抵抗３と、出力ＭＯＳトランジスタ４と、短絡ＭＯＳトランジスタ５と、インバータ６と、電源供給端子７と、出力端子８とを備えている。ここで、電源供給端子７は、電源（本実施形態では、バッテリ９）から電源電圧が供給される端子であり、出力端子８は、負荷、本実施形態では、ＤＣモータ１１が接続される端子である。電源供給端子７の電位を、以下では、電位ＶＣＣと記載し、出力端子８の電位を、以下では、電位ＶＯＵＴと記載する。
The high-
制御ロジック回路１は、出力ＭＯＳトランジスタ４のオンオフを制御する制御信号ＳＣＴＲＬを生成する。制御ロジック回路１が制御信号ＳＣＴＲＬを生成する動作は、例えば、ハイサイドドライバＩＣ１０を外部から制御するＣＰＵ（central processing unit）によって制御されても良い。
The control logic circuit 1 generates a control signal S CTRL that controls on / off of the
チャージポンプ２は、その出力がゲート抵抗３を介して出力ＭＯＳトランジスタ４のゲート（制御端子）に接続されており、制御信号ＳＣＴＲＬに応答して出力ＭＯＳトランジスタ４のゲートを駆動する駆動回路として動作する。詳細には、チャージポンプ２は、制御信号ＳＣＴＲＬがＨｉｇｈレベルのときに出力ＭＯＳトランジスタ４のゲートを電位ＶＣＣより高い電位（典型的には、電位ＶＣＣの２倍程度の電位）に駆動し、制御信号ＳＣＴＲＬがＬｏｗレベルのときには出力ＭＯＳトランジスタ４のゲートの駆動を停止する。
The output of the
ゲート抵抗３は、チャージポンプ２と出力ＭＯＳトランジスタ４のゲートの間で流れる充放電電流を抑制し、出力ＭＯＳトランジスタ４を保護する。
The
出力ＭＯＳトランジスタ４は、そのドレイン（第１端子）が電源供給端子７に接続され、そのソース（第２端子）が出力端子８に接続されており、そのゲート（制御端子）の電位に応じて、ドレイン（第１端子）とソース（第２端子）とを電気的に接続し、又は切り離す機能を有している。図６の構成では、出力ＭＯＳトランジスタ４としてＮチャネルＭＯＳトランジスタが用いられている。なお、出力ＭＯＳトランジスタ４のバックゲートは、ソースに接続されている。
The
短絡ＭＯＳトランジスタ５は、インバータ６から出力される制御信号ＳＣＴＲＬの反転信号に応答して出力ＭＯＳトランジスタ４のゲートとソースを短絡する短絡スイッチとして用いられる。図６の構成では、短絡ＭＯＳトランジスタ５としてＮチャネルＭＯＳトランジスタが用いられている。短絡ＭＯＳトランジスタ５は、そのドレインが（後述のスイッチトランジスタ１２を介して）出力ＭＯＳトランジスタ４のゲートに接続され、ソースが出力ＭＯＳトランジスタ４のソース（又は、出力端子８）に接続されている。なお、短絡ＭＯＳトランジスタ５のバックゲートは、そのソースに接続されている。
The short-
インバータ６は、制御信号ＳＣＴＲＬの反転信号（相補の論理の信号）を生成して短絡ＭＯＳトランジスタ５のゲートに供給する。
The
加えて、本実施形態のハイサイドドライバＩＣ１０は、スイッチトランジスタ１２と、負荷抵抗１３と、バックゲート制御トランジスタ１４とを備えている。
In addition, the high-
スイッチトランジスタ１２は、出力ＭＯＳトランジスタ４のゲートと短絡ＭＯＳトランジスタ５のドレインの間に接続されたスイッチとして機能するＭＯＳトランジスタである。本実施形態では、スイッチトランジスタ１２として、ディプレッション型のＮチャネルＭＯＳトランジスタが用いられる。スイッチトランジスタ１２のゲート及びソースは、短絡ＭＯＳトランジスタ５のドレインに共通に接続されており、スイッチトランジスタ１２のドレインは、出力ＭＯＳトランジスタ４のゲートに接続されている。ここで、ディプレッション型のＮチャネルＭＯＳトランジスタはノーマリオン（normally ON）であり、且つ、スイッチトランジスタ１２のソースとゲートは短絡されているから、スイッチトランジスタ１２のオンオフは、バックゲートの電位（又は、Ｐ型ボディ領域の電位）を制御することによって制御されることに留意されたい。
The
負荷抵抗１３とバックゲート制御トランジスタ１４は、制御信号ＳＣＴＲＬに応答してスイッチトランジスタ１２のバックゲート（又は、Ｐ型ボディ領域）の電位を制御するバックゲート制御回路１５を構成している。詳細には、負荷抵抗１３は、スイッチトランジスタ１２のバックゲートに接続された接続ノードＮ１と短絡ＭＯＳトランジスタ５のソース（即ち、出力端子８）の間に接続されている。
The
また、バックゲート制御トランジスタ１４は、制御信号ＳＣＴＲＬに応答して接続ノードＮ１を接地端子１６に接続し、又は、切り離すスイッチ素子として動作する。バックゲート制御トランジスタ１４は、そのドレインが接続ノードＮ１に接続され、ソースが接地端子１６に接続されている。バックゲート制御トランジスタ１４のゲートには制御信号ＳＣＴＲＬが供給され、バックゲートは接地端子１６に接続されている。このような構成のバックゲート制御回路１５は、制御信号ＳＣＴＲＬがＨｉｇｈレベルの場合、スイッチトランジスタ１２のバックゲートを接地電位ＧＮＤに設定する。一方、制御信号ＳＣＴＲＬがＬｏｗレベルの場合、バックゲート制御回路１５は、スイッチトランジスタ１２のバックゲートを出力端子８の電位ＶＯＵＴと同一の電位に設定する動作を行う。
The back
上述の制御ロジック回路１、チャージポンプ２、ゲート抵抗３、出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、インバータ６、電源供給端子７、出力端子８、スイッチトランジスタ１２、負荷抵抗１３、バックゲート制御トランジスタ１４は、モノリシックに（即ち、同一の半導体基板に）集積化される。なお、後述されるように、本実施形態の半導体装置に、マルチチップ構成が採用されてもよい。例えば、本実施形態の半導体装置が、ゲート抵抗３と出力ＭＯＳトランジスタ４を集積化した第１の半導体チップと、制御ロジック回路１、チャージポンプ２、短絡ＭＯＳトランジスタ５、インバータ６、スイッチトランジスタ１２、負荷抵抗１３、バックゲート制御トランジスタ１４を集積化した第２の半導体チップとを備えていても良い。
Control logic circuit 1,
図７は、ハイサイドドライバＩＣ１０のうち、出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２及びバックゲート制御トランジスタ１４が形成された部分の断面構造を概念的に示した断面図である。出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２、及び、バックゲート制御トランジスタ１４は、いずれも、半導体基板２１に形成されている。半導体基板２１は、Ｎ＋型基板２２と、そのＮ＋型基板２２の上に形成されたＮ型エピタキシャル層２３とを備えている。Ｎ＋型基板２２は、Ｎ型不純物が高濃度ドープ（heavily doped）された半導体で形成されており、電源供給端子７に接続されている。Ｎ＋型基板２２は、Ｎ型不純物が高濃度ドープされた半導体領域として機能する。Ｎ型エピタキシャル層２３は、Ｎ型不純物がドープされた半導体領域（即ち、導電型がＮ型の半導体領域）であり、そのＮ型エピタキシャル層２３の表面部に、出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２及びバックゲート制御トランジスタ１４が形成されている。
FIG. 7 is a cross-sectional view conceptually showing a cross-sectional structure of a portion of the high-
図７では、出力ＭＯＳトランジスタ４が、トレンチゲート構造を有するＮチャネル縦型ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）として構成されている場合の構造を示す断面図が図示されている。詳細には、Ｎ型エピタキシャル層２３の表面部に、Ｐ型ボディ領域２４が形成されている。Ｐ型ボディ領域２４は、Ｐ型不純物がドープされている半導体領域（即ち、導電型がＰ型である半導体領域）である。Ｐ型ボディ領域２４を貫通するようにトレンチが形成され、そのトレンチを埋め込むようにゲート絶縁膜２５及びゲート電極２６が形成される。ここで、ゲート絶縁膜２５はトレンチの内壁に沿って形成され、ゲート電極２６は、ゲート絶縁膜２５を挟んでＰ型ボディ領域２４及びＮ型エピタキシャル層２３に対向するように形成されている。
FIG. 7 is a cross-sectional view showing a structure when the
加えて、Ｐ型ボディ領域２４の表面部には、ゲート絶縁膜２５に隣接する位置に、Ｎ型不純物が高濃度ドープされたＮ型拡散層２７が形成されている。Ｐ型ボディ領域２４の表面部には、更に、Ｐ型不純物が高濃度ドープされたＰ型拡散層２８が形成されている。このような構成の出力ＭＯＳトランジスタ４では、Ｎ型拡散層２７がソース端子として機能し、半導体基板２１及びＮ型エピタキシャル層２３がドレイン端子として機能する。また、Ｐ型拡散層２８がバックゲート端子として機能する。なお、出力ＭＯＳトランジスタ４は、トレンチゲート構造を有する縦型ＭＯＳＦＥＴに限定されず、プレーナゲート型縦型ＭＯＳＦＥＴや、横型ＭＯＳＦＥＴであっても良い。
In addition, an N-
短絡ＭＯＳトランジスタ５は、横型ＮチャネルＭＯＳＦＥＴとして構成されている。詳細には、Ｎ型エピタキシャル層２３の表面部に、Ｐ型ボディ領域３１が形成されている。Ｐ型ボディ領域３１は、Ｐ型不純物がドープされている半導体領域（即ち、導電型がＰ型である半導体領域）である。Ｐ型ボディ領域３１の表面部には、Ｎ型拡散層３４及びＮ型拡散層３５が形成されている。Ｎ型拡散層３４及びＮ型拡散層３５は、いずれも、Ｎ型不純物が高濃度ドープされている拡散層である。Ｐ型ボディ領域３１のＮ型拡散層３４とＮ型拡散層３５の間の領域（チャネル領域）を被覆するようにゲート絶縁膜３２が形成され、そのゲート絶縁膜３２の上側表面にゲート電極３３が形成されている。加えて、Ｐ型ボディ領域３１の表面部には、更に、Ｐ型不純物が高濃度ドープされた拡散層であるＰ型拡散層３６が形成されている。このような構成の短絡ＭＯＳトランジスタ５では、Ｎ型拡散層３４がソースとして機能し、Ｎ型拡散層３５がドレインとして機能する。また、Ｐ型拡散層３６が、バックゲート端子として機能する。
The short-
スイッチトランジスタ１２は、ディプレッション型の横型ＮチャネルＭＯＳＦＥＴとして構成されている。詳細には、Ｎ型エピタキシャル層２３の表面部に、Ｐ型ボディ領域４１が形成されている。Ｐ型ボディ領域４１は、Ｐ型不純物がドープされている半導体領域（即ち、導電型がＰ型である半導体領域）である。Ｐ型ボディ領域４１の表面部には、Ｎ型拡散層４４及びＮ型ド拡散層４５が形成されている。Ｎ型拡散層４４及びＮ型ド拡散層４５には、いずれも、Ｎ型不純物が高濃度ドープされている。Ｐ型ボディ領域４１の表面近傍には、更に、Ｎ型拡散層４４とＮ型ド拡散層４５の間の位置にＮ型不純物がドープされたＮ型チャネル領域４７が形成されている。本実施形態のスイッチトランジスタ１２の構造では、Ｎ型チャネル領域４７が、スイッチトランジスタ１２をディプレッション型ＮチャネルＭＯＳＦＥＴとして機能させるために重要である。Ｎ型チャネル領域４７を被覆するようにゲート絶縁膜４２が形成され、そのゲート絶縁膜４２を挟んでＮ型チャネル領域４７に対向するようにゲート電極４３が形成されている。加えて、Ｐ型ボディ領域４１の表面部には、Ｐ型不純物が高濃度ドープされたＰ型拡散層４６が形成されている。このような構成のスイッチトランジスタ１２では、Ｎ型拡散層４４がソースとして機能し、Ｎ型ド拡散層４５がドレインとして機能する。また、Ｐ型拡散層４６が、バックゲート端子として機能する。
The
バックゲート制御トランジスタ１４も、短絡ＭＯＳトランジスタ５と同様に、横型ＮチャネルＭＯＳＦＥＴとして構成されている。詳細には、Ｎ型エピタキシャル層２３の表面部に、Ｐ型ボディ領域５１が形成されている。Ｐ型ボディ領域５１は、Ｐ型不純物がドープされている半導体領域（即ち、導電型がＰ型である半導体領域）である。Ｐ型ボディ領域５１の表面部には、Ｎ型拡散層５４及びＮ型拡散層５５が形成されている。Ｎ型拡散層５４及びＮ型拡散層５５には、いずれも、Ｎ型不純物が高濃度ドープされている。Ｐ型ボディ領域５１のＮ型拡散層５４とＮ型拡散層５５の間の領域（チャネル領域）を被覆するようにゲート絶縁膜５２が形成され、そのゲート絶縁膜５２の上側表面にゲート電極５３が形成されている。加えて、Ｐ型ボディ領域５１の表面部には、更に、Ｐ型不純物が高濃度ドープされたＰ型拡散層５６が形成されている。このような構成の短絡ＭＯＳトランジスタ５では、Ｎ型拡散層５４がソース端子として機能し、Ｎ型拡散層５５がドレイン端子として機能する。また、Ｐ型拡散層５６が、バックゲート端子として機能する。
Similarly to the short-
図７に図示された構造においても、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２及びバックゲート制御トランジスタ１４のそれぞれについて、寄生バイポーラトランジスタ５ａ、１２ａ、１４ａが形成されることに留意されたい。即ち、Ｎ型エピタキシャル層２３は、寄生バイポーラトランジスタ５ａ、１２ａ、１４ａのエミッタとして機能し、Ｐ型ボディ領域３１、４１、５１がベースとして機能し、Ｎ型拡散層３５、４５、５５がコレクタとして機能する。
It should be noted that also in the structure illustrated in FIG. 7, parasitic
しかしながら、以下に詳細に議論されるように、本実施形態のハイサイドドライバＩＣ１０では、寄生バイポーラトランジスタ５ａ、１２ａ、１４ａは、いずれも、ハイサイドドライバＩＣ１０の動作を阻害しない。即ち、本実施形態のハイサイドドライバＩＣ１０では、出力端子８の電位ＶＯＵＴが電源供給端子７の電位ＶＣＣよりも高くなって短絡ＭＯＳトランジスタ５の寄生バイポーラトランジスタ５ａがオン状態になっても、出力ＭＯＳトランジスタ４のゲートがスイッチトランジスタ１２によって寄生バイポーラトランジスタ５ａから電気的に切り離される。このため、出力端子８の電位ＶＯＵＴが電源供給端子７の電位ＶＣＣよりも高くなっても出力ＭＯＳトランジスタ４をオン状態にすることができる。
However, as will be discussed in detail below, in the high-
以下では、本実施形態のハイサイドドライバＩＣ１０の動作について詳細に説明する。なお、以下では、制御ロジック回路１が、前述の図４のタイミングチャートに示されている波形で制御信号ＳＣＴＲＬを生成する場合のハイサイドドライバＩＣ１０の動作について説明する。
Hereinafter, the operation of the high-
期間Ｔ１：
図４を参照して、期間Ｔ１（時刻ｔ１〜ｔ２）は、ハイサイドドライバＩＣ１０が初期状態にある期間である。期間Ｔ１において、ＤＣモータ１１が停止しており、電源供給端子７の電位ＶＣＣ（即ち、バッテリ９からハイサイドドライバＩＣ１０に供給される電源電圧）が１４Ｖであり、制御信号ＳＣＴＲＬがＬｏｗレベルであるとする。ここで、ＤＣモータ１１が停止している状態では、誘電起電力が発生しないため、出力端子８の電位ＶＯＵＴが接地電位ＧＮＤになる。図８は、期間Ｔ１におけるハイサイドドライバＩＣ１０の動作を示す回路図であり、図９は、期間Ｔ１におけるハイサイドドライバＩＣ１０の状態を示す断面図である。
Period T1:
Referring to FIG. 4, a period T1 (time t1 to t2) is a period in which the high-
期間Ｔ１においては、制御信号ＳＣＴＲＬがＬｏｗレベルであり、チャージポンプ２は出力ＭＯＳトランジスタ４のゲートを駆動しない。加えて、インバータ６から出力される制御信号ＳＣＴＲＬの反転信号はＨｉｇｈレベルであるため、短絡ＭＯＳトランジスタ５はオンされる。
In the period T1, the control signal S CTRL is at the low level, and the
また、バックゲート制御回路１５においては、バックゲート制御トランジスタ１４がオフされるため、スイッチトランジスタ１２のバックゲートの電位が、出力端子８の電位ＶＯＵＴ、即ち、接地電位ＧＮＤになる。スイッチトランジスタ１２のソース及びゲートは、短絡ＭＯＳトランジスタ５を介して出力端子８に接続されるから、スイッチトランジスタ１２のソース及びゲートの電位は、出力端子８の電位ＶＯＵＴ、即ち、接地電位ＧＮＤになる。よって、スイッチトランジスタ１２はオンされる。
In the back
この結果、出力ＭＯＳトランジスタ４のゲートは、短絡ＭＯＳトランジスタ５及びスイッチトランジスタ１２を介して出力ＭＯＳトランジスタ４のソースに短絡され、出力ＭＯＳトランジスタ４はオフされる。なお、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２、及び、バックゲート制御トランジスタ１４の寄生バイポーラトランジスタ５ａ、１２ａ、１４ａは、いずれも、オフ状態である。
As a result, the gate of the
期間Ｔ２：
図４を参照して、期間Ｔ２（時刻ｔ２〜ｔ４）の開始時刻ｔ２において、制御ロジック回路１により制御信号ＳＣＴＲＬがＬｏｗレベルからＨｉｇｈレベルにプルアップされたとする。図１０は、期間Ｔ２におけるハイサイドドライバＩＣ１０の動作を示す回路図であり、図１１は、期間Ｔ２におけるハイサイドドライバＩＣ１０の状態を示す断面図である。
Period T2:
Referring to FIG. 4, assume that control signal S CTRL is pulled up from Low level to High level by control logic circuit 1 at start time t2 of period T2 (time t2 to t4). FIG. 10 is a circuit diagram illustrating the operation of the high-
このとき、チャージポンプ２によって出力ＭＯＳトランジスタ４のゲート電位ＶＧが、電源供給端子７の電位ＶＣＣよりも高い電位（典型的には、２ＶＣＣ）に駆動され、出力ＭＯＳトランジスタ４がオンされる。このとき、出力端子８の電位ＶＯＵＴは、バッテリ９から供給される電源電圧（１４Ｖ）、即ち、電源供給端子７の電位ＶＣＣにプルアップされ、（時刻ｔ３）、バッテリ９からＤＣモータ１１への電力の供給が開始される。また、インバータ６から出力される制御信号ＳＣＴＲＬの反転信号はＬｏｗレベルであるため、短絡ＭＯＳトランジスタ５はオフされる。
At this time, the gate potential V G of the
また、短絡ＭＯＳトランジスタ５のＰ型ボディ領域３１の電位は、出力端子８の電位ＶＯＵＴ、即ち、電位ＶＣＣになり、且つ、Ｎ型エピタキシャル層２３の電位も電位ＶＣＣであるから、寄生バイポーラトランジスタ５ａはオフされる。Ｐ型ボディ領域３１が、ＮＰＮ型の寄生バイポーラトランジスタ５ａのベース、Ｎ型エピタキシャル層２３がエミッタとして機能することに留意されたい。よって、出力ＭＯＳトランジスタ４のゲート電位が、寄生バイポーラトランジスタ５ａによって低下する問題は起こらない。
The potential of the P-
また、バックゲート制御回路１５においては、制御信号ＳＣＴＲＬがＨｉｇｈレベルであることに応答してバックゲート制御トランジスタ１４がオンされるため、スイッチトランジスタ１２のバックゲートの電位が接地電位ＧＮＤになる。その一方で、短絡ＭＯＳトランジスタ５及びその寄生バイポーラトランジスタ５ａがいずれもオフされるので、スイッチトランジスタ１２のゲートとソースは、フローティングになる。この結果、スイッチトランジスタ１２はオン状態を維持する。スイッチトランジスタ１２は、ノーマリオンであることに留意されたい。このとき、図１１に図示されているように、スイッチトランジスタ１２、及び、バックゲート制御トランジスタ１４のＰ型ボディ領域４１、５１の電位、即ち、寄生バイポーラトランジスタ１２ａ、１４ａのベースの電位は、いずれも接地電位ＧＮＤであり、寄生バイポーラトランジスタ１２ａ、１４ａも、オフ状態になる。
In the back
期間Ｔ３：
その後、図４に示されているように、期間Ｔ３（時刻ｔ４〜ｔ６）の開始時刻ｔ４において、制御信号ＳＣＴＲＬがＨｉｇｈレベルからＬｏｗレベルにプルダウンされたとする。図１２は、期間Ｔ３におけるハイサイドドライバＩＣ１０の動作を示す回路図であり、図１３は、期間Ｔ３におけるハイサイドドライバＩＣ１０の状態を示す断面図である。
Period T3:
After that, as shown in FIG. 4, it is assumed that the control signal S CTRL is pulled down from the High level to the Low level at the start time t4 of the period T3 (time t4 to t6). 12 is a circuit diagram illustrating the operation of the high-
制御信号ＳＣＴＲＬがＬｏｗレベルにプルダウンされたことに応答して、チャージポンプ２は出力ＭＯＳトランジスタ４のゲートの駆動を停止する。一方、インバータ６から出力される制御信号ＳＣＴＲＬの反転信号はＨｉｇｈレベルであるため、短絡ＭＯＳトランジスタ５はオンされる。
In response to the control signal S CTRL being pulled down to the low level, the
また、バックゲート制御トランジスタ１４がオフされるため、スイッチトランジスタ１２のバックゲートの電位が、出力端子８の電位ＶＯＵＴになる。また、短絡ＭＯＳトランジスタ５はオンされるので、スイッチトランジスタ１２のソース及びゲートの電位は、出力端子８の電位ＶＯＵＴになる。この結果、スイッチトランジスタ１２はオンされる。このとき、出力ＭＯＳトランジスタ４のゲートは、短絡ＭＯＳトランジスタ５及びスイッチトランジスタ１２を介して出力ＭＯＳトランジスタ４のソースに短絡され、よって、出力ＭＯＳトランジスタ４はオフされる。
Since the back
ここで、ＤＣモータ１１の回転子が慣性によって回転し続けると、誘導起電力により電機子に電圧が発生し、その電圧が出力端子８に印加される。図４に図示されているように、誘電起電力によって出力端子８の電位ＶＯＵＴが１２Ｖになる場合、図１２、図１３に図示されているように、出力ＭＯＳトランジスタ４のゲート電位ＶＧも１２Ｖになる。
Here, when the rotor of the DC motor 11 continues to rotate due to inertia, a voltage is generated in the armature by the induced electromotive force, and the voltage is applied to the
このとき、図１３に図示されているように、短絡ＭＯＳトランジスタ５及びスイッチトランジスタ１２のＰ型ボディ領域３１、４１の電位は、いずれも、出力端子８の電位ＶＯＵＴ（１２Ｖ）であり、バックゲート制御トランジスタ１４のＰ型ボディ領域５１の電位は接地電位ＧＮＤである。よって、寄生バイポーラトランジスタ５ａ、１２ａ、１４ａは、オフ状態になる。
At this time, as shown in FIG. 13, the potentials of the P-
期間Ｔ４：
その後、図４に示されているように、期間Ｔ４（時刻ｔ６〜ｔ８）の開始時刻ｔ６においてバッテリ９の電圧が低下し始め、時刻ｔ７において１０Ｖになったとする。図１４は、時刻ｔ７におけるハイサイドドライバＩＣ１０の動作を示す回路図であり、図１５は、時刻ｔ７におけるハイサイドドライバＩＣ１０の状態を示す断面図である。このとき、制御信号ＳＣＴＲＬはＬｏｗレベルにプルダウンされたままなので、短絡ＭＯＳトランジスタ５及びスイッチトランジスタ１２はオン状態を維持する。よって、出力ＭＯＳトランジスタ４のソースとゲートが短絡され、出力ＭＯＳトランジスタ４もオフ状態に維持される。
Period T4:
Thereafter, as shown in FIG. 4, it is assumed that the voltage of the battery 9 starts to decrease at the start time t6 of the period T4 (time t6 to t8) and becomes 10 V at time t7. FIG. 14 is a circuit diagram illustrating the operation of the high-
その一方で、図１４、図１５に図示されているように、バッテリ９の電圧、即ち、電源供給端子７の電位ＶＣＣが低下することにより、出力端子８の電位ＶＯＵＴの電位が電源供給端子７の電位ＶＣＣとＰＮ接合の順方向電圧ＶＦ（Ｎ型エピタキシャル層２３がシリコンの場合、約０．７Ｖ）の和よりも高くなると、短絡ＭＯＳトランジスタ５とスイッチトランジスタ１２の寄生バイポーラトランジスタ５ａ、１２ａはオン状態になる。短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２のＰ型ボディ領域３１、４１の電位は、出力端子８の電位ＶＯＵＴの電位に一致し、また、Ｎ型エピタキシャル層２３の電位は、電源供給端子７の電位ＶＣＣに一致していることに留意されたい。寄生バイポーラトランジスタ５ａ、１２ａがオン状態になると、Ｐ型ボディ領域３１、４１の電位が、電源供給端子７の電位ＶＣＣとＰＮ接合の順方向電圧ＶＦの和、即ち、１０．７Ｖまで低下し、出力端子８の電位ＶＯＵＴも１０．７Ｖまで低下する。このとき、短絡ＭＯＳトランジスタ５及びスイッチトランジスタ１２がオンされて出力ＭＯＳトランジスタ４のソースとゲートが短絡されるため、出力ＭＯＳトランジスタ４のゲート電位も１０．７Ｖまで低下する。
On the other hand, FIG. 14, as illustrated in Figure 15, the voltage of the battery 9, i.e., by the potential V CC of the
ただし、制御信号ＳＣＴＲＬがＬｏｗレベルであり、元々、出力ＭＯＳトランジスタ４はオフ状態にあることが期待されているから、寄生バイポーラトランジスタ５ａ、１２ａがオンすることによる影響はない。
However, since the control signal S CTRL is at the low level and the
期間Ｔ５：
この状態で、図４に示されているように、期間Ｔ５（時刻ｔ８以降）の開始時刻ｔ８において、制御信号ＳＣＴＲＬがＬｏｗレベルからＨｉｇｈレベルにプルアップされたとする。図１６は、期間Ｔ５におけるハイサイドドライバＩＣ１０の動作を示す回路図であり、図１７は、期間Ｔ５におけるハイサイドドライバＩＣ１０の状態を示す断面図である。以下に詳細に議論するように、本実施形態のハイサイドドライバＩＣ１０においては、期間Ｔ５において、スイッチトランジスタ１２がオフされると共に、その寄生バイポーラトランジスタ１２ａがオフされ、出力ＭＯＳトランジスタ４のゲートをチャージポンプ２によって高電位（具体的には、２ＶＣＣ程度の電位）に駆動できることが重要である。
Period T5:
In this state, it is assumed that the control signal S CTRL is pulled up from the Low level to the High level at the start time t8 of the period T5 (after time t8) as shown in FIG. 16 is a circuit diagram illustrating the operation of the high-
詳細には、制御信号ＳＣＴＲＬがＨｉｇｈレベルにプルアップされたことに応答して、出力ＭＯＳトランジスタ４のゲート電位ＶＧが、チャージポンプ２によって電源供給端子７の電位ＶＣＣよりも高い電位（典型的には、２ＶＣＣ）に駆動される。また、インバータ６から出力される制御信号ＳＣＴＲＬの反転信号はＬｏｗレベルであるため、短絡ＭＯＳトランジスタ５はオフされる。
Specifically, in response to the control signal S CTRL being pulled up to a high level, the gate potential V G of the
ただし、短絡ＭＯＳトランジスタ５の寄生バイポーラトランジスタ５ａは、オン状態になる。詳細には、短絡ＭＯＳトランジスタ５のＰ型ボディ領域３１の電位は、出力端子８の電位ＶＯＵＴ（即ち、１２Ｖ）になり、且つ、Ｎ型エピタキシャル層２３の電位は電位ＶＣＣ（即ち１０Ｖ）になるから、寄生バイポーラトランジスタ５ａのベースの電位がエミッタの電位と順方向電圧ＶＦの和よりも高くなる。このため、寄生バイポーラトランジスタ５ａがオンされる。寄生バイポーラトランジスタ５ａがオン状態になると、スイッチトランジスタ１２のソース及びゲートの電位が、電位ＶＣＣ（即ち１０Ｖ）になる。
However, the parasitic
ここで、本実施形態では、バックゲート制御回路１５においては、制御信号ＳＣＴＲＬがＨｉｇｈレベルであることに応答してバックゲート制御トランジスタ１４がオンされるため、スイッチトランジスタ１２のバックゲート、即ちＰ型ボディ領域４１の電位が接地電位ＧＮＤになる。よって、スイッチトランジスタ１２のＮ型拡散層４４とＰ型ボディ領域４１の間に逆バイアスが印加されることになり、スイッチトランジスタ１２がオフされる。また、スイッチトランジスタ１２の寄生バイポーラトランジスタ１２ａについても、ベースとして機能するＰ型ボディ領域４１の電位が、エミッタとして機能するＮ型エピタキシャル層２３の電位よりも低くなるから、寄生バイポーラトランジスタ１２ａがオフされる。
Here, in the present embodiment, in the back
この結果、短絡ＭＯＳトランジスタ５の寄生バイポーラトランジスタ５ａがオン状態になっても、出力ＭＯＳトランジスタ４のゲートを高電位に駆動することができ、出力ＭＯＳトランジスタ４をオンさせることができるようになる。この結果、出力端子８の電位ＶＯＵＴは、バッテリ９から供給される電源電圧、即ち、電源供給端子７の電位ＶＣＣと同一の電位（１０Ｖ）になる。
As a result, even if the parasitic
なお、出力端子８の電位ＶＯＵＴが、電源供給端子７の電位ＶＣＣと同一の電位（１０Ｖ）になった後は、短絡ＭＯＳトランジスタ５のＰ型ボディ領域３１の電位も電源供給端子７の電位ＶＣＣと同一の電位になり、よって、寄生バイポーラトランジスタ５ａは、オフ状態に戻る。寄生バイポーラトランジスタ５ａがオフ状態になった後でも、出力ＭＯＳトランジスタ４のゲートを高電位に駆動することができることは、変わらないことに留意されたい。
Incidentally, the
以上に説明されているように、本実施形態のハイサイドドライバＩＣ１０においては、バッテリ９の電圧が低下して電源供給端子７の電位ＶＣＣが出力端子８の電位ＶＯＵＴよりも低くなったときに短絡ＭＯＳトランジスタ５の寄生バイポーラトランジスタ５ａが生じさせ得る問題を回避することができる。詳細には、電源供給端子７の電位ＶＣＣが出力端子８の電位ＶＯＵＴよりも低くなったときに制御信号ＳＣＴＲＬがＨｉｇｈレベルにプルアップされると、バックゲート制御回路１５の動作によってスイッチトランジスタ１２がオフされると共に、その寄生バイポーラトランジスタ１２ａがオフされる。このため、電源供給端子７の電位ＶＣＣの低下によって短絡ＭＯＳトランジスタ５の寄生バイポーラトランジスタ５ａがオンされても、出力ＭＯＳトランジスタ４のゲートが短絡ＭＯＳトランジスタ５から電気的に切り離される。よって、出力ＭＯＳトランジスタ４のゲートを高電位に駆動し、出力ＭＯＳトランジスタ４をオン状態にすることができる。
As described above, in the high-side driver IC10 of this embodiment, when the voltage of the battery 9 becomes lower than the potential V OUT of the potential V CC output terminal 8 of the
なお、上記の実施形態では、スイッチトランジスタ１２としてディプレッション型のＮチャネルＭＯＳトランジスタが用いられているが、スイッチトランジスタ１２の代わりに、下記のような条件を満たす他の構造のスイッチ素子を用いても良い：
（１）バッテリ９（即ち、電源）に接続された半導体基板に形成された半導体領域を有している。
（２）当該半導体領域に、短絡ＭＯＳトランジスタ５のドレインに接続された拡散層（不純物が高濃度ドープされた領域）と、出力ＭＯＳトランジスタ４のゲートに接続された拡散層とが形成されている。
（３）該半導体領域の電位をバックゲート制御回路１５によって制御することで、短絡ＭＯＳトランジスタ５のドレインと出力ＭＯＳトランジスタ４のゲートの間を電気的に接続し、又は、切り離すことができる。
In the above embodiment, a depletion type N-channel MOS transistor is used as the
(1) It has a semiconductor region formed on a semiconductor substrate connected to the battery 9 (ie, power source).
(2) A diffusion layer connected to the drain of the short-circuit MOS transistor 5 (a region heavily doped with impurities) and a diffusion layer connected to the gate of the
(3) By controlling the potential of the semiconductor region by the back
図１８は、上記の条件（１）〜（３）を満たす構造のスイッチ素子の他の例を示す断面図である。図１８には、短絡ＭＯＳトランジスタ５のドレインと出力ＭＯＳトランジスタ４のゲートの間に接続されたスイッチトランジスタ（図１８では、符号１２Ａによって参照）としてＪＦＥＴ（junction field effect transistor）が用いられた構造を示している。ＪＦＥＴも、ノーマリオンのトランジスタであることに留意されたい。詳細には、Ｎ型エピタキシャル層２３の表面部に、Ｐ型不純物がドープされたＰ型半導体領域６１が形成され、その内部に、Ｎ型不純物がドープされたＮ型ボディ領域６２が形成されている。Ｎ型ボディ領域６２の表面部には、Ｐ型不純物が高濃度ドープされたＰ型拡散層６３と、Ｎ型不純物が高濃度ドープされたＮ型拡散層６４、６５とが形成されている。このような構成のスイッチトランジスタ１２Ａでは、Ｐ型拡散層６３がゲート端子として機能し、Ｎ型拡散層６４がソース端子として機能し、Ｎ型拡散層６５がドレイン端子として機能する。
FIG. 18 is a cross-sectional view showing another example of a switch element having a structure satisfying the above conditions (1) to (3). FIG. 18 shows a structure in which a JFET (junction field effect transistor) is used as a switch transistor (referred to by reference numeral 12A in FIG. 18) connected between the drain of the short-
図１８の構成においても、負荷抵抗１３とバックゲート制御トランジスタ１４で構成されるバックゲート制御回路１５によってスイッチトランジスタ１２ＡのＮ型拡散層６４の電位、即ち、Ｎ型ボディ領域６２の電位を制御することで、スイッチトランジスタ１２Ａを、上述のスイッチトランジスタ１２と同様に動作させることができる。即ち、詳細には、電源供給端子７の電位ＶＣＣが出力端子８の電位ＶＯＵＴよりも低くなったときに制御信号ＳＣＴＲＬがＨｉｇｈレベルにプルアップされると、バックゲート制御回路１５の動作によってスイッチトランジスタ１２Ａがオフされる。このため、電源供給端子７の電位ＶＣＣの低下によって短絡ＭＯＳトランジスタ５の寄生バイポーラトランジスタ５ａがオンされても、出力ＭＯＳトランジスタ４のゲートが短絡ＭＯＳトランジスタ５から電気的に切り離される。よって、出力ＭＯＳトランジスタ４のゲートを高電位に駆動し、出力ＭＯＳトランジスタ４をオン状態にすることができる。
In the configuration of FIG. 18 as well, the potential of the N-
上述の図７、図９、図１１、図１３、図１５、図１７、図１８では、出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、スイッチトランジスタ（１２又は１２Ａ）及びバックゲート制御トランジスタ１４が、モノリシックに（即ち、同一の半導体基板に）集積化されている例を示した。しかし、後に詳細に説明するように、本実施形態の半導体装置は、例えば、出力ＭＯＳトランジスタ４が形成された半導体チップと、スイッチトランジスタ（１２又は１２Ａ）、バックゲート制御トランジスタ１４が集積化された半導体チップとを備える、マルチチップ構成の半導体装置として構成しても良い。
In FIGS. 7, 9, 11, 13, 15, 17, and 18, the
（第２の実施形態）
スイッチトランジスタ１２としてディプレッション型のＮチャネルＭＯＳトランジスタを用いる第１の実施形態のハイサイドドライバＩＣ１０に起こり得る一つの問題は、出力端子８の電位ＶＯＵＴが負電位になると、制御信号ＳＣＴＲＬがＬｏｗレベルであっても出力ＭＯＳトランジスタ４がオンする可能性があることである。制御信号ＳＣＴＲＬがＬｏｗレベルの場合、出力ＭＯＳトランジスタ４はオフ状態であることが期待されることに留意されたい。図１９は、この問題について説明する図である。
(Second Embodiment)
One problem that may occur in the high-
ＮチャネルＭＯＳトランジスタであるバックゲート制御トランジスタ１４には、ソースからドレインに順方向電流を流すことができるボディダイオードが形成される。また、スイッチトランジスタ１２においては、バックゲートからソースに順方向電流を流すことができる寄生ダイオードが形成され、また、バックゲートからドレインに順方向電流を流すことができる寄生ダイオードが形成される。このため、出力端子８の電位ＶＯＵＴが−２ＶＦよりも低くなると（ここで、ＶＦは、ダイオードの順方向電圧）、図１９の矢印１８で示された経路、即ち、接地端子１６から、バックゲート制御トランジスタ１４、スイッチトランジスタ１２、短絡ＭＯＳトランジスタ５を通過して出力端子８に到達する経路で電流が流れる。このとき、スイッチトランジスタ１２はオン状態であるから、出力ＭＯＳトランジスタ４のゲートの電位は、スイッチトランジスタ１２のソースの電位、即ち、−２ＶＦになる。
The back
ここで、出力端子８の電位ＶＯＵＴが、−２ＶＦ−ＶＴＨ（ここで、ＶＴＨは、出力ＭＯＳトランジスタ４の閾値電圧）よりも低い場合には、出力ＭＯＳトランジスタ４のソース−ゲート電圧が閾値電圧ＶＴＨよりも高くなり、出力ＭＯＳトランジスタ４がオンしてしまう。第２の実施形態では、このような問題に対処するためのハイサイドドライバＩＣ１０Ａの構成が提示される。
Here, when the potential V OUT of the
図２０は、第２の実施形態のハイサイドドライバＩＣ１０Ａの構成を示す回路図である。第２の実施形態では、接続ノードＮ１（スイッチトランジスタ１２のバックゲートに接続されたノード）と接地端子１６の間に、バックゲート制御トランジスタ１４と直列にダイオード１７が接続される。ダイオード１７は、接地端子１６から接続ノードＮ１に向かう電流を阻止するように（即ち、接地端子１６から接続ノードＮ１から向かう方向がダイオード１７の逆方向であるように）接続される。より具体的には、図２０の構成では、ダイオード１７のアノードが接続ノードＮ１に接続され、カソードがバックゲート制御トランジスタ１４のドレインに接続されている。
FIG. 20 is a circuit diagram illustrating a configuration of a high-side driver IC 10A according to the second embodiment. In the second embodiment, a diode 17 is connected in series with the back
このような構成によれば、図１９に図示されているような、接地端子１６からバックゲート制御トランジスタ１４、スイッチトランジスタ１２、短絡ＭＯＳトランジスタ５を通過して出力端子８に到達する経路で流れる電流を阻止することができる。よって、本実施形態のハイサイドドライバＩＣ１０Ａの構成によれば、出力端子８の電位ＶＯＵＴが負電位である場合に、制御信号ＳＣＴＲＬがＬｏｗレベルであっても出力ＭＯＳトランジスタ４がオンする可能性があるという問題を解消することができる。
According to such a configuration, as shown in FIG. 19, the current flowing through the path from the
なお、バックゲート制御トランジスタ１４とダイオード１７の位置は、交換されても良い。この場合、バックゲート制御トランジスタ１４のドレインが接続ノードＮ１に接続され、ソースがダイオード１７のアノードに接続され、カソードが接地端子１６に接続される。
The positions of the back
ダイオード１７は、図２１に図示されているように、出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２及びバックゲート制御トランジスタ１４と共に半導体基板２１に集積化されても良い。図２１は、ダイオード１７がハイサイドドライバＩＣ１０Ａが集積化された場合の、好適なダイオード１７の構造を示す断面図である。好適な実施形態では、ダイオード１７は、Ｎ型エピタキシャル層２３の上に形成された絶縁層７１の上に形成された、ポリシリコンのＰＮ接合ダイオードとして形成される。具体的には、ダイオード１７は、Ｐ型半導体領域７２及びＮ型半導体領域７３を含んでいる。Ｐ型半導体領域７２は、Ｐ型不純物が高濃度ドープされたポリシリコンで形成され、Ｎ型半導体領域７３は、Ｎ型不純物が高濃度ドープされたポリシリコンで形成される。このようなダイオード１７の構造は、不所望な寄生素子が形成されない点で好適である。ダイオード１７をＮ型エピタキシャル層２３にＰ型不純物及びＮ型不純物を拡散することで形成すると、不所望な寄生素子が形成される可能性がある。ダイオード１７をポリシリコンのＰＮ接合ダイオードとして形成することで、不所望な寄生素子が形成される懸念を排除することができる。
The diode 17 may be integrated on the
なお、上記の実施形態では、制御ロジック回路１、チャージポンプ２、ゲート抵抗３、出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、インバータ６、電源供給端子７、出力端子８、スイッチトランジスタ１２、負荷抵抗１３、バックゲート制御トランジスタ１４及び（存在する場合には）ダイオード１７が同一の半導体基板に集積化されている例を図示して説明しているがハイサイドドライバＩＣ１０、１０Ａの構成は、このような構成に限定されない。上述の実施形態による利点（即ち、寄生バイポーラトランジスタ５ａによる問題の解消）は、少なくとも、短絡ＭＯＳトランジスタ５とスイッチトランジスタ１２が形成された半導体基板が、出力ＭＯＳトランジスタ４のドレインと共通にバッテリ９（即ち、電源）に接続された構成について得ることができることに留意されたい。
In the above embodiment, the control logic circuit 1, the
図２２は、第１の実施形態の半導体装置（ハイサイドドライバＩＣ）をマルチチップ構成に変更した構成のハイサイドドライバ１０Ｂの構成の一例を示す回路図である。図２２のハイサイドドライバ１０Ｂは、出力トランジスタチップ２０Ａと、制御回路チップ２０Ｂとを備えている。出力トランジスタチップ２０Ａには、ゲート抵抗３と、出力ＭＯＳトランジスタ４とが集積化されている。出力ＭＯＳトランジスタ４のドレインは、バッテリ９（即ち、電源）に接続された電源供給端子７Ａに接続され、出力ＭＯＳトランジスタ４のソースは、出力端子８に接続されている。制御回路チップ２０Ｂには、制御ロジック回路１、チャージポンプ２、短絡ＭＯＳトランジスタ５、インバータ６、スイッチトランジスタ１２、負荷抵抗１３及びバックゲート制御トランジスタ１４が集積化されている。制御回路チップ２０Ｂは、電源供給端子７Ｂを有しており、電源供給端子７Ｂは、バッテリ９に接続されている。制御回路チップ２０Ｂに集積化された各回路は、バッテリ９から供給される電源電圧、又は、該電源電圧から発生した内部電源電圧の供給を受けて動作する。
FIG. 22 is a circuit diagram illustrating an example of a configuration of a high-side driver 10B having a configuration in which the semiconductor device (high-side driver IC) of the first embodiment is changed to a multichip configuration. The high-side driver 10B of FIG. 22 includes an
図２３は、ハイサイドドライバ１０Ｂの出力トランジスタチップ２０Ａ及び制御回路チップ２０Ｂの構造を部分的に示す断面図である。出力トランジスタチップ２０Ａは、半導体基板２１Ａを備えている。半導体基板２１Ａは、Ｎ＋型基板２２Ａと、そのＮ＋型基板２２Ａの上に形成されたＮ型エピタキシャル層２３Ａとを備えている。Ｎ＋型基板２２Ａは、Ｎ型不純物が高濃度ドープ（heavily doped）された半導体で形成されており、電源供給端子７Ａに接続されている。Ｎ型エピタキシャル層２３Ａは、Ｎ型不純物がドープされた半導体領域であり、そのＮ型エピタキシャル層２３Ａの表面部に、出力ＭＯＳトランジスタ４が形成されている。
FIG. 23 is a cross-sectional view partially showing the structures of the
制御回路チップ２０Ｂは、半導体基板２１Ｂを備えている。半導体基板２１Ｂは、Ｎ＋型基板２２Ｂと、そのＮ＋型基板２２Ｂの上に形成されたＮ型エピタキシャル層２３Ｂとを備えている。Ｎ＋型基板２２Ｂは、Ｎ型不純物が高濃度ドープ（heavily doped）された半導体で形成されており、電源供給端子７Ｂに接続されている。Ｎ型エピタキシャル層２３Ｂは、Ｎ型不純物がドープされた半導体領域であり、そのＮ型エピタキシャル層２３Ｂの表面部に、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２及びバックゲート制御トランジスタ１４が形成されている。
The
一方、図２４は、第２の実施形態の半導体装置（ハイサイドドライバＩＣ）をマルチチップ構成に変更した構成のハイサイドドライバ１０Ｃの構成の一例を示す回路図である。図２４のハイサイドドライバ１０Ｂは、図２２及び図２３に図示された構造の出力トランジスタチップ２０Ａと、制御回路チップ２０Ｃとを備えている。制御回路チップ２０Ｃは、制御回路チップ２０Ｂに、ダイオード１７を追加した構造を有している。
On the other hand, FIG. 24 is a circuit diagram showing an example of a configuration of a high-side driver 10C having a configuration in which the semiconductor device (high-side driver IC) of the second embodiment is changed to a multichip configuration. The high side driver 10B of FIG. 24 includes an
図２５は、ハイサイドドライバ１０Ｃの出力トランジスタチップ２０Ａ及び制御回路チップ２０Ｃの構造を部分的に示す断面図である。図２５の出力トランジスタチップ２０Ａの構造は、図２３に図示されている出力トランジスタチップ２０Ａと同様である。また、制御回路チップ２０Ｃの構造は、Ｎ型エピタキシャル層２３Ｂの上に形成された絶縁層７１の上に、ダイオード１７が形成されている点を除けば、図２４に図示された制御回路チップ２０Ｃの構造と同様である。図２５の構造では、ダイオード１７は、Ｐ型半導体領域７２と：Ｎ型半導体領域７３とを備える、ポリシリコンのＰＮ接合ダイオードとして形成されている。
FIG. 25 is a cross-sectional view partially showing the structure of the
また、マルチチップ構成が採用される場合には、出力トランジスタチップ２０Ａに設けられる出力トランジスタとして、出力ＭＯＳトランジスタ４の代わりにＩＧＢＴ（insulated gate bipolar transistor）が用いられてもよい。当業者には周知であるように、ＩＧＢＴは、ＭＯＳトランジスタにコレクタ領域を追加的に設けた構造を採用することで電子と正孔の両方をキャリアとして使用可能なデバイスである。したがって、出力トランジスタとして、ＭＯＳトランジスタ４の代わりにＩＧＢＴを用いても、本質的な動作は変わらない。
When a multi-chip configuration is adopted, an insulated gate bipolar transistor (IGBT) may be used instead of the
図２６は、図２３に図示されたハイサイドドライバ１０Ｂにおいて、出力トランジスタチップ２０Ａに設けられる出力トランジスタとして出力ＩＧＢＴ４Ａが用いられる場合の構成を示す断面図である。出力トランジスタチップ２０Ａは、半導体基板８１を備えている。半導体基板８１は、Ｐ型コレクタ領域８２と、Ｎ型ドレイン領域８３（Ｎ型バッファ領域ともいう）と、Ｎ型エピタキシャル層８４とを備えている。Ｐ型コレクタ領域８２は、Ｐ型不純物が高濃度ドープされた半導体で形成されており、Ｎ型ドレイン領域８３は、Ｎ型不純物が高濃度ドープされた半導体で形成されている。Ｐ型コレクタ領域８２は、バッテリ９（即ち、電源）に接続された電源供給端子７Ａに接続されており、コレクタ（第１端子）として機能する。Ｎ型ドレイン領域８３は、Ｐ型コレクタ領域８２の上に形成されており、ドレインとして機能する。Ｎ型エピタキシャル層８４は、Ｎ型不純物がドープされた半導体領域であり、Ｎ型ドレイン領域８３の上に形成されている。なお、Ｎ型ドレイン領域８３は、必ずしも必要というわけではなく、なくても構わない。
FIG. 26 is a cross-sectional view showing a configuration in the case where the
Ｎ型エピタキシャル層８４には、複数のＰ型ベース領域８５が形成されており、該Ｐ型ベース領域８５のそれぞれにはＮ型拡散層８６が形成されている。Ｐ型ベース領域８５は、Ｐ型不純物がドープされた半導体領域であり、また、Ｎ型拡散層８６は、Ｎ型不純物が高濃度ドープされた半導体領域である。Ｐ型ベース領域８５の表面部には、更に、Ｐ型不純物が高濃度ドープされたＰ型拡散層８７が形成されている。Ｐ型ベース領域８５は、離間的に設けられており、Ｎ型エピタキシャル層８４は、隣接するＰ型ベース領域８５の間を通って半導体基板８１の表側主面８１ａに到達している。また、Ｐ型拡散層８７及びＮ型拡散層８６は、出力ＩＧＢＴ４Ａのエミッタ（第２端子）として機能し、出力端子８に接続される。
A plurality of P-
更に、Ｐ型ベース領域８５、及び、Ｎ型エピタキシャル層８４の上面を部分的に被覆するようにゲート絶縁膜８８が形成され、そのゲート絶縁膜８８の上にゲート電極８９が形成される。ゲート電極８９は、Ｐ型ベース領域８５の上面の一部に対向していると共に、Ｎ型エピタキシャル層８４の上面の一部に対向するように設けられている。なお、ゲート絶縁膜８８及びゲート電極８９は、図３等のようなトレンチゲート構造であっても良い。
Further, a
当業者には周知であるように、ＩＧＢＴは、ＭＯＳトランジスタにコレクタ領域を追加的に設けた構造を採用することで電子と正孔の両方をキャリアとして使用可能なデバイスである。したがって、出力トランジスタチップ２０Ａの出力トランジスタとして、出力ＭＯＳトランジスタ４の代わりに出力ＩＧＢＴ４Ａを用いても、本質的な動作は変わらない。
As is well known to those skilled in the art, an IGBT is a device that can use both electrons and holes as carriers by adopting a structure in which a collector region is additionally provided in a MOS transistor. Therefore, even if the
図２５に図示されたハイサイドドライバ１０Ｂにおいても、出力トランジスタチップ２０Ａに設けられる出力トランジスタとして出力ＩＧＢＴ４Ａが用いてもよい。図２７は、図２５に図示されたハイサイドドライバ１０Ｂの出力トランジスタチップ２０Ａに出力ＩＧＢＴ４Ａを設けた場合のハイサイドドライバ１０Ｂの構成を示す断面図である。図２７に図示されている出力トランジスタチップ２０Ａの出力ＩＧＢＴ４Ａの構造は、図２６に図示されている構造と同一である。
Also in the high side driver 10B illustrated in FIG. 25, the
なお、上記の図２２〜図２７には、マルチチップ構造の半導体装置が図示されているが、出力ＭＯＳトランジスタ４、短絡ＭＯＳトランジスタ５、スイッチトランジスタ１２及びそれらを制御する回路群（上記の実施形態では、制御ロジック回路１、チャージポンプ２、ゲート抵抗３、インバータ６、負荷抵抗１３、バックゲート制御トランジスタ１４及び（存在する場合には）ダイオード１７）が同一の半導体基板に集積化される構成は、部品点数を低減するために好適であることに留意されたい。
22 to 27 show a multi-chip semiconductor device, the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
１００ ：ハイサイドドライバ
１００Ａ ：ハイサイドドライバＩＣ
１０１ ：制御ロジック回路
１０２ ：チャージポンプ
１０３ ：ゲート抵抗
１０４ ：出力ＭＯＳトランジスタ
１０５ ：短絡ＭＯＳトランジスタ
１０５ａ ：寄生バイポーラトランジスタ
１０６ ：インバータ
１０７ ：電源供給端子
１０８ ：出力端子
１０９ ：バッテリ
１１０ ：負荷
１１０Ａ ：ＤＣモータ
１１１ ：電機子インダクタンス
１１２ ：電機子抵抗
１１３ ：電圧源
１２１ ：半導体基板
１２２ ：Ｎ＋型基板
１２３ ：Ｎ型エピタキシャル層
１２４ ：Ｐ型ボディ領域
１２５ ：ゲート絶縁膜
１２６ ：ゲート電極
１２７ ：Ｎ型拡散層
１２８ ：Ｐ型拡散層
１３１ ：Ｐ型ボディ領域
１３２ ：ゲート絶縁膜
１３３ ：ゲート電極
１３４、１３５：Ｎ型拡散層
１３５ ：Ｎ型拡散層
１３６ ：Ｐ型拡散層
１０ ：ハイサイドドライバＩＣ
１ ：制御ロジック回路
２ ：チャージポンプ
３ ：ゲート抵抗
４ ：出力ＭＯＳトランジスタ
５ ：短絡ＭＯＳトランジスタ
５ａ ：寄生バイポーラトランジスタ
６ ：インバータ
７、７Ａ、７Ｂ：電源供給端子
８ ：出力端子
９ ：バッテリ
１０、１０Ａ：ハイサイドドライバＩＣ
１０Ｂ、１０Ｃ：ハイサイドドライバ
１１ ：ＤＣモータ
１１ａ ：電機子インダクタンス
１１ｂ ：電機子抵抗
１１ｃ ：電圧源
１２、１２Ａ：スイッチトランジスタ
１２ａ ：寄生バイポーラトランジスタ
１３ ：負荷抵抗
１４ ：バックゲート制御トランジスタ
１５ ：バックゲート制御回路
１６ ：接地端子
１７ ：ダイオード
１８ ：矢印
２１、２１Ａ、２１Ｂ：半導体基板
２２、２２Ａ、２２Ｂ ：Ｎ＋型基板
２３、２３Ａ、２３Ｂ ：Ｎ型エピタキシャル層
２４ ：Ｐ型ボディ領域
２５ ：ゲート絶縁膜
２６ ：ゲート電極
２７ ：Ｎ型拡散層
２８ ：Ｐ型拡散層
３１ ：Ｐ型ボディ領域
３２ ：ゲート絶縁膜
３３ ：ゲート電極
３４、３４：Ｎ型拡散層
３６ ：Ｐ型拡散層
４１ ：Ｐ型ボディ領域
４２ ：ゲート絶縁膜
４３ ：ゲート電極
４４、４５：Ｎ型拡散層
４６ ：Ｐ型拡散層
４７ ：Ｎ型チャネル領域
５１ ：Ｐ型ボディ領域
５２ ：ゲート絶縁膜
５３ ：ゲート電極
５４、５５：Ｎ型拡散層
５６ ：Ｐ型拡散層
６１ ：Ｐ型半導体領域
６２ ：Ｎ型ボディ領域
６３ ：Ｐ型拡散層
６４、６５：Ｎ型拡散層
７１ ：絶縁層
７２ ：Ｐ型半導体領域
７３ ：Ｎ型半導体領域
８１ ：半導体基板
８１ａ ：表側主面
８２ ：Ｐ型コレクタ領域
８３ ：Ｎ型ドレイン領域
８４ ：Ｎ型エピタキシャル層
８５ ：Ｐ型ベース領域
８６ ：Ｎ型拡散層
８７ ：Ｐ型拡散層
８８ ：ゲート絶縁膜
８９ ：ゲート電極
100: High-side driver 100A: High-side driver IC
DESCRIPTION OF SYMBOLS 101: Control logic circuit 102: Charge pump 103: Gate resistance 104: Output MOS transistor 105: Short
1: Control logic circuit 2: Charge pump 3: Gate resistor 4: Output MOS transistor 5: Short-
10B, 10C: High side driver 11: DC motor 11a: Armature inductance 11b: Armature resistor 11c: Voltage source 12, 12A: Switch transistor 12a: Parasitic bipolar transistor 13: Load resistor 14: Back gate control transistor 15: Back gate Control circuit 16: Ground terminal 17: Diode 18: Arrows 21, 21A, 21B: Semiconductor substrates 22, 22A, 22B: N + type substrates 23, 23A, 23B: N type epitaxial layer 24: P type body region 25: Gate insulation Film 26: Gate electrode 27: N type diffusion layer 28: P type diffusion layer 31: P type body region 32: Gate insulating film 33: Gate electrode 34, 34: N type diffusion layer 36: P type diffusion layer 41: P type Body region 42: Gate insulating film 43: Gate electrode 44, 45: N-type expansion Layer 46: P-type diffusion layer 47: N-type channel region 51: P-type body region 52: Gate insulating film 53: Gate electrode 54, 55: N-type diffusion layer 56: P-type diffusion layer 61: P-type semiconductor region 62: N type body region 63: P type diffusion layer 64, 65: N type diffusion layer 71: Insulating layer 72: P type semiconductor region 73: N type semiconductor region 81: Semiconductor substrate 81a: Front side main surface 82: P type collector region 83 : N-type drain region 84: N-type epitaxial layer 85: P-type base region 86: N-type diffusion layer 87: P-type diffusion layer 88: Gate insulating film 89: Gate electrode
Claims (5)
ゲート電極に入力された駆動電圧に基づく電源電圧を、出力端子に供給する出力トランジスタと、
前記出力トランジスタの前記ゲート電極と、前記出力端子とを接続する短絡トランジスタと、
前記出力トランジスタの前記ゲート電極と、前記短絡トランジスタのドレイン電極との間に直列に接続されたスイッチトランジスタと、
を具備し、
前記スイッチトランジスタは、前記スイッチトランジスタのバックゲートに印加された電圧によって制御される、
半導体装置。 A semiconductor device including a high-side driver,
An output transistor that supplies a power supply voltage based on the drive voltage input to the gate electrode to the output terminal;
A short-circuit transistor connecting the gate electrode of the output transistor and the output terminal;
A switch transistor connected in series between the gate electrode of the output transistor and a drain electrode of the short-circuit transistor;
Comprising
The switch transistor is controlled by a voltage applied to a back gate of the switch transistor;
Semiconductor device.
制御ロジック回路と、
バックゲート制御回路と、
をさらに含み、
前記制御ロジック回路は、前記出力トランジスタと、前記短絡トランジスタと、前記バックゲート制御回路とを制御し、
前記バックゲート制御回路は、前記電源電圧に基づいて、前記スイッチトランジスタのバックゲートを制御する、
半導体装置。 The semiconductor device according to claim 1,
A control logic circuit;
A back gate control circuit;
Further including
The control logic circuit controls the output transistor, the short circuit transistor, and the back gate control circuit,
The back gate control circuit controls a back gate of the switch transistor based on the power supply voltage;
Semiconductor device.
前記駆動電圧は、前記電源電圧より高い、
半導体装置。 The semiconductor device according to claim 1,
The drive voltage is higher than the power supply voltage;
Semiconductor device.
前記出力トランジスタは、半導体基板において縦型構造を有する、
半導体装置。 The semiconductor device according to claim 1,
The output transistor has a vertical structure in a semiconductor substrate.
Semiconductor device.
前記バックゲート制御回路は、前記出力トランジスタがオン状態にある時に、前記スイッチトランジスタのバックゲートに接地電圧を供給し、前記出力トランジスタがオフ状態にある時に、前記スイッチトランジスタのバックゲートに、前記出力端子から出力される出力電圧を供給する、
半導体装置。 The semiconductor device according to claim 2,
The back gate control circuit supplies a ground voltage to the back gate of the switch transistor when the output transistor is in an on state, and the output to the back gate of the switch transistor when the output transistor is in an off state. Supply the output voltage output from the terminal,
Semiconductor device.
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