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JP2017126783A - Solid state image pickup device and method of manufacturing the same - Google Patents

Solid state image pickup device and method of manufacturing the same Download PDF

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JP2017126783A JP2017075445A JP2017075445A JP2017126783A JP 2017126783 A JP2017126783 A JP 2017126783A JP 2017075445 A JP2017075445 A JP 2017075445A JP 2017075445 A JP2017075445 A JP 2017075445A JP 2017126783 A JP2017126783 A JP 2017126783A
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Abstract

PROBLEM TO BE SOLVED: To provide a technique advantageous in securely insulating a conductor arranged penetrating a semiconductor layer in a simple method.SOLUTION: A solid state image pickup device including a semiconductor layer and a multi-layer wiring layer includes: an opening which penetrates the semiconductor layer and reaching a conductive layer in the multi-layer wiring layer; a conductor disposed in the opening so as to be connected to the conductive layer; and a groove surrounding the opening and penetrating the semiconductor layer. The semiconductor layer includes a wall portion disposed between a side face of the opening and an inner side face of the groove so as to surround the conductor.SELECTED DRAWING: Figure 1

Description

本発明は、固体撮像装置およびその製造方法に関する。   The present invention relates to a solid-state imaging device and a manufacturing method thereof.

特許文献１には、受光部を構成する部材とそれを駆動する周辺回路を構成する部材とを結合して形成されたイメージセンサが開示されている。受光部を構成する部材は、マイクロレンズ、カラーフィルタ、フォトダイオード、トランスファートランジスタおよびメタルラインを有する。周辺回路を構成する部材は、受光部側のメタルラインと接続するためのメタルライン、ソース／ドレイン領域が形成された基板、絶縁膜、パッド、および、該絶縁膜および該基板を貫通して該パッドとメタルラインとを接続する接続部を有する。   Patent Document 1 discloses an image sensor formed by combining a member constituting a light receiving portion and a member constituting a peripheral circuit for driving the light receiving portion. The members constituting the light receiving unit include a micro lens, a color filter, a photodiode, a transfer transistor, and a metal line. The members constituting the peripheral circuit include a metal line for connecting to the metal line on the light receiving unit side, a substrate on which source / drain regions are formed, an insulating film, a pad, and the insulating film and the substrate through It has a connection part which connects a pad and a metal line.

特開２００６−１９１０８１公報JP 2006-191081 A

特許文献１に記載された構成では、基板を貫通した接続部が該基板と接触しているので、複数のパッドを設けた場合において、該複数のパッドの絶縁が不完全になりうる。基板に形成された貫通口の側面を絶縁体で覆った後に接続部を形成する方法も考えられるが、この場合、深い貫通口の側面に安定的に絶縁膜を形成することが要求される。   In the configuration described in Patent Document 1, since the connection portion penetrating the substrate is in contact with the substrate, the insulation of the plurality of pads may be incomplete when a plurality of pads are provided. A method of forming the connection portion after covering the side surface of the through-hole formed in the substrate with an insulator is also conceivable, but in this case, it is required to stably form an insulating film on the side surface of the deep through-hole.

本発明は、半導体層を貫通して配置される導電体の絶縁を簡単な方法で確実に行うために有利な技術を提供することを目的とする。   An object of the present invention is to provide an advantageous technique for reliably insulating a conductor disposed through a semiconductor layer by a simple method.

本発明の１つの側面は、半導体層および多層配線層を有する固体撮像装置に係り、前記固体撮像装置は、前記半導体層を貫通し、かつ前記多層配線層の中の導電層に至る開口と、前記導電層に接続されるように前記開口の中に配置された導電体と、前記開口を取り囲み、かつ前記半導体層を貫通した溝と、を備え、前記半導体層は、前記導電体を取り囲むように前記開口の側面と前記溝の内側側面との間に配置された壁部を含む。   One aspect of the present invention relates to a solid-state imaging device having a semiconductor layer and a multilayer wiring layer, and the solid-state imaging device includes an opening that penetrates the semiconductor layer and reaches a conductive layer in the multilayer wiring layer. A conductor disposed in the opening to be connected to the conductive layer; and a groove surrounding the opening and penetrating the semiconductor layer, wherein the semiconductor layer surrounds the conductor. A wall portion disposed between a side surface of the opening and an inner side surface of the groove.

本発明は、半導体層を貫通して配置される導電体の絶縁を簡単な方法で確実に行うために有利な技術を提供することを目的とする。   An object of the present invention is to provide an advantageous technique for reliably insulating a conductor disposed through a semiconductor layer by a simple method.

第１実施形態の固体撮像装置の断面構造を模式的に示す断面図。FIG. 3 is a cross-sectional view schematically showing a cross-sectional structure of the solid-state imaging device according to the first embodiment. 第１実施形態の固体撮像装置の平面レイアウトを模式的に示す図。The figure which shows typically the plane layout of the solid-state imaging device of 1st Embodiment. 第１実施形態の固体撮像装置の回路構成を示す図。1 is a diagram illustrating a circuit configuration of a solid-state imaging device according to a first embodiment. 第１実施形態の固体撮像装置の製造方法を説明する模式的断面図。FIG. 3 is a schematic cross-sectional view illustrating the method for manufacturing the solid-state imaging device according to the first embodiment. 第１実施形態の固体撮像装置の製造方法を説明する模式的断面図。FIG. 3 is a schematic cross-sectional view illustrating the method for manufacturing the solid-state imaging device according to the first embodiment. 第１実施形態の固体撮像装置の製造方法を説明する模式的断面図。FIG. 3 is a schematic cross-sectional view illustrating the method for manufacturing the solid-state imaging device according to the first embodiment. 第１実施形態の固体撮像装置の製造方法を説明する模式的断面図。FIG. 3 is a schematic cross-sectional view illustrating the method for manufacturing the solid-state imaging device according to the first embodiment. 第１実施形態の固体撮像装置の部分的な構成を模式的に示す図。The figure which shows typically the partial structure of the solid-state imaging device of 1st Embodiment. 第２実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 2nd Embodiment. 第３実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 3rd Embodiment. 第４実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 4th Embodiment. 第５実施形態の固体撮像装置の平面レイアウトを模式的に示す図。The figure which shows typically the plane layout of the solid-state imaging device of 5th Embodiment. 第６実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 6th Embodiment. 第７実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 7th Embodiment. 第８実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 8th Embodiment. 第９実施形態の固体撮像装置が配列されたウエハを模式的に示す図。The figure which shows typically the wafer in which the solid-state imaging device of 9th Embodiment was arranged. 第９実施形態の固体撮像装置の平面レイアウトを模式的に示す図。The figure which shows typically the plane layout of the solid-state imaging device of 9th Embodiment. 第９実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 9th Embodiment. 第１０実施形態の固体撮像装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-section of the solid-state imaging device of 10th Embodiment. 第１０実施形態の固体撮像装置の平面レイアウトを模式的に示す図。The figure which shows typically the plane layout of the solid-state imaging device of 10th Embodiment.

本発明の固体撮像装置は、例えば、ＭＯＳイメージセンサおよびＣＣＤイメージセンサなどの種々のイメージセンサに適用されうる。また、本発明の固体撮像装置は、光電変換部が形成された半導体層の２つの面のうち光入射面と反対側の面に多層配線層が配置された固体撮像装置、および、多層配線層に設けられた開口を通して光電変換部に光が入射する固体撮像装置の双方に適用されうる。前者は、いわゆる裏面照射型の固体撮像装置であり、ボンディング用の電極は、光入射面およびその反対側の面のいずれにも設けられうる。後者は、従来から主流の固体撮像装置であり、これを便宜的に表面照射型と呼ぶことにする。   The solid-state imaging device of the present invention can be applied to various image sensors such as a MOS image sensor and a CCD image sensor. The solid-state imaging device of the present invention includes a solid-state imaging device in which a multilayer wiring layer is disposed on the surface opposite to the light incident surface of the two surfaces of the semiconductor layer on which the photoelectric conversion unit is formed, and the multilayer wiring layer The present invention can be applied to both of solid-state imaging devices in which light enters the photoelectric conversion unit through an opening provided in the. The former is a so-called back-illuminated solid-state imaging device, and the electrode for bonding can be provided on either the light incident surface or the opposite surface. The latter is a conventional solid-state imaging device, which is referred to as a surface irradiation type for convenience.

以下、本発明の固体撮像装置およびその製造方法を裏面照射型の固体撮像装置およびその製造方法に適用した例を説明する。しかしながら、本発明は、表面照射型の固体撮像装置およびその製造方法にも適用可能である。本発明を表面照射型の固体撮像装置およびその製造方法に適用する場合、後者は、ボンディング用の電極は、典型的には、光電変換部が形成された半導体層の２つの面のうち光入射面とは反対側の面に配置されうる。   Hereinafter, an example in which the solid-state imaging device and the manufacturing method thereof of the present invention are applied to a back-illuminated solid-state imaging device and the manufacturing method thereof will be described. However, the present invention can also be applied to a surface irradiation type solid-state imaging device and a manufacturing method thereof. When the present invention is applied to a front-illuminated solid-state imaging device and a method for manufacturing the same, the latter is characterized in that the bonding electrode is typically light incident between two surfaces of the semiconductor layer on which the photoelectric conversion portion is formed. It can be arranged on the surface opposite to the surface.

［第１実施形態］
図３を参照しながら以下の各実施形態に共通に適用されうる固体撮像装置の回路構成を例示的に説明する。ここでは、一例として、信号電荷が電子である場合について説明する。固体撮像装置は、複数の光電変換部３０３が配列された画素部３０１と、画素部３０１から信号を読み出すための制御回路および読み出された信号を処理する信号処理回路を含む周辺回路部３０２とを有する。 [First Embodiment]
An exemplary circuit configuration of a solid-state imaging device that can be commonly applied to the following embodiments will be described with reference to FIG. Here, a case where the signal charge is an electron will be described as an example. The solid-state imaging device includes a pixel unit 301 in which a plurality of photoelectric conversion units 303 are arranged, a peripheral circuit unit 302 including a control circuit for reading a signal from the pixel unit 301 and a signal processing circuit for processing the read signal; Have

画素部３０１は、複数の光電変換部３０３と、複数の転送トランジスタ３０４と、複数の増幅トランジスタ３０６と、複数のリセットトランジスタ３０７とを含む。画素部３０１は、別の観点において、複数の画素を含み、各画素は、１つの光電変換部３０３を含む。図３に示された例では、各画素は、光電変換部３０３と、転送トランジスタ３０４と、増幅トランジスタ３０６と、リセットトランジスタ３０７とを含む。他の例においては、増幅トランジスタ３０６およびリセットトランジスタ３０７が複数の画素（複数の光電変換部３０３）によって共有されうる。   The pixel unit 301 includes a plurality of photoelectric conversion units 303, a plurality of transfer transistors 304, a plurality of amplification transistors 306, and a plurality of reset transistors 307. In another aspect, the pixel unit 301 includes a plurality of pixels, and each pixel includes one photoelectric conversion unit 303. In the example illustrated in FIG. 3, each pixel includes a photoelectric conversion unit 303, a transfer transistor 304, an amplification transistor 306, and a reset transistor 307. In another example, the amplification transistor 306 and the reset transistor 307 can be shared by a plurality of pixels (a plurality of photoelectric conversion units 303).

転送トランジスタ３０４のソースは光電変換部３０３と接続され、転送トランジスタ３０４のドレインは増幅トランジスタ３０６のゲート電極と接続されている。増幅トランジスタ３０６のゲート電極と同一のノードをノード３０５とする。リセットトランジスタ３０７はノード３０５に接続され、ノード３０５の電位を任意の電位（例えばリセット電位）に設定する。増幅トランジスタ３０６は、ソースフォロア回路の一部であり、ノード３０５の電位に応じた信号を信号線ＲＬに出力する。ノード３０５はフローティングディフュージョンと呼ばれうる。   The source of the transfer transistor 304 is connected to the photoelectric conversion unit 303, and the drain of the transfer transistor 304 is connected to the gate electrode of the amplification transistor 306. The same node as the gate electrode of the amplification transistor 306 is referred to as a node 305. The reset transistor 307 is connected to the node 305, and sets the potential of the node 305 to an arbitrary potential (for example, a reset potential). The amplification transistor 306 is a part of the source follower circuit, and outputs a signal corresponding to the potential of the node 305 to the signal line RL. Node 305 may be referred to as a floating diffusion.

周辺回路部３０２は、画素部３０１以外の部分として考えることができる。周辺回路部３０２は、画素部３０１のトランジスタのゲート電極へ制御信号を供給するための制御回路である垂直走査回路ＶＳＲを有しうる。また、周辺回路部３０２は、画素部３０１から出力された信号を保持し、増幅や加算やＡＤ変換などの信号処理を行う読み出し回路ＲＣを有しうる。また、周辺回路部３０２は、読み出し回路ＲＣから信号を順次出力するタイミングを制御する制御回路である水平走査回路ＨＳＲを有しうる。   The peripheral circuit portion 302 can be considered as a portion other than the pixel portion 301. The peripheral circuit portion 302 can include a vertical scanning circuit VSR that is a control circuit for supplying a control signal to the gate electrode of the transistor of the pixel portion 301. In addition, the peripheral circuit unit 302 may include a readout circuit RC that holds a signal output from the pixel unit 301 and performs signal processing such as amplification, addition, and AD conversion. In addition, the peripheral circuit unit 302 can include a horizontal scanning circuit HSR that is a control circuit that controls the timing of sequentially outputting signals from the readout circuit RC.

次に、図２を参照しながら固体撮像装置の平面レイアウトを例示的に説明する。固体撮像装置として構成されたチップ１１１は、画素部３０１、周辺回路部３０２およびパッド部Ｐを備えている。画素部３０１には光電変換部３０３が配置され、周辺回路部３０２には水平走査回路ＨＳＲ、垂直走査回路ＶＳＲおよび読み出し回路ＲＣが配置されている。パッド部Ｐは、開口１０８と、開口１０８の中に配置された金属電極（導電体）１１０と、開口１０８を取り囲む溝１０９とを有する。ここで、開口１０８の側面と溝１０９の内側側面との間には、半導体からなる壁部ＷＰが形成されている。壁部ＷＰは、以下で説明される半導体層の一部である。   Next, an exemplary planar layout of the solid-state imaging device will be described with reference to FIG. A chip 111 configured as a solid-state imaging device includes a pixel unit 301, a peripheral circuit unit 302, and a pad unit P. A photoelectric conversion unit 303 is disposed in the pixel portion 301, and a horizontal scanning circuit HSR, a vertical scanning circuit VSR, and a readout circuit RC are disposed in the peripheral circuit portion 302. The pad portion P includes an opening 108, a metal electrode (conductor) 110 disposed in the opening 108, and a groove 109 that surrounds the opening 108. Here, a wall portion WP made of a semiconductor is formed between the side surface of the opening 108 and the inner side surface of the groove 109. The wall portion WP is a part of a semiconductor layer described below.

図１は、図２のＸ−Ｘ’線の断面構造を模式的に示す断面図である。第１実施形態の固体撮像装置は、半導体層１０４および多層配線層１０２を有する。第１実施形態の固体撮像装置はまた、半導体層１０４を貫通し、かつ多層配線層１０２の中の導電層１０３に至る開口１０８と、開口１０８を取り囲み、かつ半導体層１０４を貫通した溝１０９とを備えている。第１実施形態の固体撮像装置はまた、導電層１０３に接続されるように開口１０８の中に配置された金属電極１１０を備えている。半導体層１０４は、金属電極１１０を取り囲むように開口１０８の側面と溝１０９の内側側面との間に配置された壁部ＷＰを含む。   FIG. 1 is a cross-sectional view schematically showing a cross-sectional structure taken along line X-X ′ of FIG. 2. The solid-state imaging device according to the first embodiment includes a semiconductor layer 104 and a multilayer wiring layer 102. The solid-state imaging device according to the first embodiment also includes an opening 108 that penetrates the semiconductor layer 104 and reaches the conductive layer 103 in the multilayer wiring layer 102, and a groove 109 that surrounds the opening 108 and penetrates the semiconductor layer 104. It has. The solid-state imaging device according to the first embodiment also includes a metal electrode 110 disposed in the opening 108 so as to be connected to the conductive layer 103. The semiconductor layer 104 includes a wall portion WP disposed between the side surface of the opening 108 and the inner side surface of the groove 109 so as to surround the metal electrode 110.

半導体層１０４は、例えば、シリコンなどの半導体で構成される。半導体層１０４には、光電変換部１０５（前述の光電変換部３０３に対応）が形成されている。ここで、一例において、半導体層１０４はｐ型半導体領域を含み、光電変換部１０５は電荷蓄積領域としてのｎ型半導体領域を含みうる。多層配線層１０２は、複数の金属配線と複数の層間絶縁膜（コンタクトプラグが形成された絶縁膜、ビアプラグが形成された絶縁膜）とが積層されて構成されている。複数の金属配線層には、金属電極１１０が接続される導電層１０３が含まれる。   The semiconductor layer 104 is made of a semiconductor such as silicon, for example. In the semiconductor layer 104, a photoelectric conversion unit 105 (corresponding to the above-described photoelectric conversion unit 303) is formed. Here, in one example, the semiconductor layer 104 may include a p-type semiconductor region, and the photoelectric conversion unit 105 may include an n-type semiconductor region as a charge storage region. The multilayer wiring layer 102 is configured by laminating a plurality of metal wirings and a plurality of interlayer insulating films (an insulating film in which contact plugs are formed and an insulating film in which via plugs are formed). The plurality of metal wiring layers include a conductive layer 103 to which the metal electrode 110 is connected.

多層配線層１０２の２つの面のうち半導体層１０４が配置された面と反対側の面には、支持基板１０１が結合されうる。支持基板１０１は、例えば、シリコン基板でありうる。接着剤を用いずに多層配線層１０２に支持基板１０１を結合させる場合、支持基板１０１としては、シリコン基板が適している。半導体層１０４の第２面（裏面）Ｓ２の側には、カラーフィルタ１０６、オンチップレンズ１０７、平坦化膜ＰＬが配置されうる。第１実施形態の固体撮像装置は、半導体層１０４の第２面（裏面）Ｓ２の側に配置されたオンチップレンズ１０７を通して光電変換部１０５に光が入射する裏面照射型の固体撮像装置である。   The support substrate 101 can be coupled to the surface opposite to the surface on which the semiconductor layer 104 is disposed of the two surfaces of the multilayer wiring layer 102. The support substrate 101 can be, for example, a silicon substrate. When the support substrate 101 is bonded to the multilayer wiring layer 102 without using an adhesive, a silicon substrate is suitable as the support substrate 101. On the second surface (back surface) S2 side of the semiconductor layer 104, a color filter 106, an on-chip lens 107, and a planarizing film PL may be disposed. The solid-state imaging device according to the first embodiment is a back-illuminated solid-state imaging device in which light is incident on the photoelectric conversion unit 105 through the on-chip lens 107 disposed on the second surface (back surface) S2 side of the semiconductor layer 104. .

開口１０８は、半導体層１０４の第２面（裏面）Ｓ２の側から半導体層１０４を貫通し、多層配線層１０２の中の導電層１０３に達するように形成されている。開口１０８を取り囲む溝１０９は、半導体層１０４の第２面（裏面）Ｓ２の側から半導体層１０４を貫通するように形成されている。溝１０９は、図２に例示されように、複数の開口１０８を相互に分離するように配置されている。   The opening 108 is formed so as to penetrate the semiconductor layer 104 from the second surface (back surface) S <b> 2 side of the semiconductor layer 104 and reach the conductive layer 103 in the multilayer wiring layer 102. The groove 109 surrounding the opening 108 is formed so as to penetrate the semiconductor layer 104 from the second surface (back surface) S2 side of the semiconductor layer 104. As illustrated in FIG. 2, the groove 109 is arranged to separate the plurality of openings 108 from each other.

開口１０８の中には、金属電極１１０が配置されている。金属電極１１０は、チップ１１１を封止したパッケージのピンに対してボンディングワイヤによって接続されうる。金属電極１１０は、多層配線層１０２の導電層１０３に接続されている。金属電極１１０は、例えば、ボンディング、バンプまたはめっき等の方法によって形成されうる。金属電極１１０は、例えば、金、銀またはアルミニウム等の材料で形成されうる。溝１０９の中には、固体が存在しない空間が存在する。   A metal electrode 110 is disposed in the opening 108. The metal electrode 110 can be connected to a pin of a package in which the chip 111 is sealed by a bonding wire. The metal electrode 110 is connected to the conductive layer 103 of the multilayer wiring layer 102. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating. The metal electrode 110 can be formed of a material such as gold, silver, or aluminum. In the groove 109, there is a space where no solid exists.

図４Ａ〜図４Ｄを参照しながら第１実施形態の固体撮像装置の製造方法を説明する。図４Ａ〜図４Ｄは、図１と同様の部分（図２のＸ−Ｘ’線の断面）を示す断面図である。図４Ａを参照して説明する。半導体層１０４を準備する。半導体層１０４は、例えばシリコン基板である。まず、半導体層１０４の第１面（表面）Ｓ１に素子分離（不図示）を形成する。素子分離は、シリコン酸化膜などの絶縁層を含み、例えばＳＴＩ構造を有する。次いで、半導体層１０４にウエル（不図示）を形成する。その後、光電変換部１０５、並びに、トランジスタ（不図示）を構成するｎ型半導体領域（不図示）およびｐ型半導体領域（不図示）を形成する。また、半導体層１０４の上に、ゲート酸化膜を介してゲート電極層を形成する。ゲート電極層は、例えば、ポリシリコン層の堆積及びパターニングによって形成され、ゲート電極のほか、それに接続された配線も含みうる。   A method of manufacturing the solid-state imaging device according to the first embodiment will be described with reference to FIGS. 4A to 4D. 4A to 4D are cross-sectional views showing the same portion as FIG. 1 (cross section taken along line X-X ′ of FIG. 2). This will be described with reference to FIG. 4A. The semiconductor layer 104 is prepared. The semiconductor layer 104 is, for example, a silicon substrate. First, element isolation (not shown) is formed on the first surface (front surface) S1 of the semiconductor layer 104. The element isolation includes an insulating layer such as a silicon oxide film and has, for example, an STI structure. Next, a well (not shown) is formed in the semiconductor layer 104. Thereafter, the photoelectric conversion unit 105 and an n-type semiconductor region (not shown) and a p-type semiconductor region (not shown) constituting a transistor (not shown) are formed. A gate electrode layer is formed over the semiconductor layer 104 with a gate oxide film interposed therebetween. The gate electrode layer is formed, for example, by depositing and patterning a polysilicon layer, and may include a wiring connected to the gate electrode in addition to the gate electrode.

次いで、半導体層１０４の第１面（表面）Ｓ１の上に多層配線層１０２を形成する。具体的には、まず、ゲート電極層を覆うように層間絶縁膜となる膜を形成する。具体的には、層間絶縁膜となる膜にコンタクトホールを形成し、バリアメタル及びタングステンの膜を形成し、バリアメタル及びタングステンの膜の余分な部分を除去することで層間絶縁膜とコンタクトプラグを形成する。そして、層間絶縁膜の上にバリアメタル及びアルミニウムの膜を成膜し、これらをパターニングすることで配線層を形成する。更に、層間絶縁膜となる膜の形成、ビアホールおよびビアプラグの形成、配線層の形成を繰り返すことで、多層配線層１０２を形成する。配線層及びその形成には、銅配線及びダマシンプロセスを用いることができる。以上によって、図４Ａに示す構成が得られる。導電層１０３は、図４Ａに示す例では、多層配線層１０２の最上層に配置されているが、導電層１０３は、この例に限定されず、多層配線層１０２中のどの層に配されても構わない。   Next, the multilayer wiring layer 102 is formed on the first surface (front surface) S <b> 1 of the semiconductor layer 104. Specifically, first, a film to be an interlayer insulating film is formed so as to cover the gate electrode layer. Specifically, a contact hole is formed in a film to be an interlayer insulating film, a barrier metal and a tungsten film are formed, and an unnecessary portion of the barrier metal and the tungsten film is removed to thereby remove the interlayer insulating film and the contact plug. Form. Then, a barrier metal film and an aluminum film are formed on the interlayer insulating film and patterned to form a wiring layer. Further, the multilayer wiring layer 102 is formed by repeating the formation of a film to be an interlayer insulating film, the formation of via holes and via plugs, and the formation of a wiring layer. Copper wiring and damascene process can be used for the wiring layer and its formation. With the above, the configuration shown in FIG. 4A is obtained. In the example shown in FIG. 4A, the conductive layer 103 is disposed on the uppermost layer of the multilayer wiring layer 102. However, the conductive layer 103 is not limited to this example, and is disposed on any layer in the multilayer wiring layer 102. It doesn't matter.

図４Ｂを参照して説明を続ける。多層配線層１０２の上面に支持基板１０１の下面を結合させる。多層配線層１０２の上面は、絶縁膜で構成され、ＣＭＰやエッチングなどで平坦化されている。支持基板１０１の下面も平坦な状態である。支持基板１０１は、例えばシリコン基板またはガラス基板などでありうる。多層配線層１０２に対する支持基板１０１の結合は、真空中または不活性ガス雰囲気中で行うことが好ましい。また、結合の前に、多層配線層１０２の上面および支持基板１０１の下面に対してプラズマ照射を行うことが望ましい。このプラズマ照射を行うことで、プラズマ照射を行わない場合に比べて、シリコン酸化膜やシリコン窒化膜などの絶縁膜同士の接合がより強固なものとなる。また、プラズマ照射の他に薬液処理によって結合面を活性化する方法も適用可能である。また、結合に接着剤を用いることも可能である。接着剤としては、例えばベンゾシクロブテン等が使用可能で、ベンゾシクロブテンの場合、摂氏２５０℃程度で結合を行うことができる。また、接着剤による結合において要求される多層配線層１０２の上面および支持基板１０１の下面の平坦性は、接着材を用いない場合に比べて低い。   The description will be continued with reference to FIG. 4B. The lower surface of the support substrate 101 is bonded to the upper surface of the multilayer wiring layer 102. The upper surface of the multilayer wiring layer 102 is made of an insulating film and is flattened by CMP, etching, or the like. The lower surface of the support substrate 101 is also flat. The support substrate 101 can be, for example, a silicon substrate or a glass substrate. The support substrate 101 is preferably bonded to the multilayer wiring layer 102 in a vacuum or in an inert gas atmosphere. In addition, it is desirable to perform plasma irradiation on the upper surface of the multilayer wiring layer 102 and the lower surface of the support substrate 101 before bonding. By performing this plasma irradiation, the bonding between insulating films such as a silicon oxide film and a silicon nitride film becomes stronger than when plasma irradiation is not performed. In addition to plasma irradiation, a method of activating the bonding surface by chemical treatment is also applicable. It is also possible to use an adhesive for bonding. As the adhesive, for example, benzocyclobutene can be used. In the case of benzocyclobutene, bonding can be performed at about 250 ° C. Further, the flatness of the upper surface of the multilayer wiring layer 102 and the lower surface of the support substrate 101 required for bonding with an adhesive is lower than when no adhesive is used.

図４Ｃを参照して説明を続ける。半導体層１０４を第２面（裏面）Ｓ２の側からを薄膜化する。薄膜化は、研削、ＣＭＰまたはエッチング等の方法によって行うことができる。半導体層１０４を薄膜化することで、入射光が光電変換部１０５に効率良く到達する。これは感度の向上に寄与する。半導体層１０４は、薄膜化を通して支持基板１０１よりも薄くされうる。   The description will be continued with reference to FIG. 4C. The semiconductor layer 104 is thinned from the second surface (back surface) S2 side. Thinning can be performed by a method such as grinding, CMP, or etching. By making the semiconductor layer 104 thinner, incident light efficiently reaches the photoelectric conversion unit 105. This contributes to an improvement in sensitivity. The semiconductor layer 104 can be made thinner than the support substrate 101 through thinning.

図４Ｄを参照して説明を続ける。半導体層１０４の第２面（裏面）Ｓ２に、樹脂からなる平坦化層ＰＬ１、カラーフィルタ１０６、樹脂からなる平坦化層ＰＬ２、オンチップレンズ１０７をこの順で形成する。以下では、平坦化層ＰＬ１、ＰＬ２を合わせて平坦化層ＰＬをして説明する。更に、半導体層１０４および多層配線層１０２に開口１０８および溝１０９を形成する。開口１０８は、半導体層１０４を貫通し、かつ導電層１０３に達するように形成される。溝１０９は、半導体層１０４を貫通し、かつ複数の開口１０８を相互に分離するように形成される。   The description will be continued with reference to FIG. 4D. On the second surface (back surface) S2 of the semiconductor layer 104, a planarizing layer PL1 made of resin, a color filter 106, a planarizing layer PL2 made of resin, and an on-chip lens 107 are formed in this order. In the following description, the planarization layers PL1 and PL2 are combined to form the planarization layer PL. Further, an opening 108 and a groove 109 are formed in the semiconductor layer 104 and the multilayer wiring layer 102. The opening 108 is formed so as to penetrate the semiconductor layer 104 and reach the conductive layer 103. The groove 109 is formed so as to penetrate the semiconductor layer 104 and separate the plurality of openings 108 from each other.

開口１０８および溝１０９は、開口１０８および溝１０９を形成すべき領域に開口を有するレジストパターンを形成し、これをエッチングマスクとして平坦化層ＰＬ、半導体層１０４および多層配線層１０２をエッチングすることによって形成することができる。具体的には、レジストを平坦化膜ＰＬおよびオンチップレンズ１０７を覆うように塗布し、これを露光および現像することによってレジストパターンを形成する。次いで、例えばＣ４Ｆ８を含むガスを用いて平坦化層ＰＬをドライエッチングすることによって半導体層１０４を露出させる。更に、例えば、ＳＦ６を含むガスを用い半導体層１０４をエッチングするステップと、Ｃ４Ｆ８を含むガスを使ってレジストパターンを保護するステップとを繰り返しながら半導体層１０４を貫通させる。更に、例えば、Ｃ４Ｆ８を含むガスを使って開口１０８が導電層１０３に達するまで多層配線層１０２をエッチングする。この際に、開口１０８および溝１０９が同時に形成される。   The opening 108 and the groove 109 are formed by forming a resist pattern having an opening in a region where the opening 108 and the groove 109 are to be formed, and etching the planarization layer PL, the semiconductor layer 104, and the multilayer wiring layer 102 using the resist pattern as an etching mask. Can be formed. Specifically, a resist is applied so as to cover the planarizing film PL and the on-chip lens 107, and this is exposed and developed to form a resist pattern. Next, the semiconductor layer 104 is exposed by dry-etching the planarization layer PL using, for example, a gas containing C4F8. Further, for example, the semiconductor layer 104 is penetrated while repeating a step of etching the semiconductor layer 104 using a gas containing SF6 and a step of protecting the resist pattern using a gas containing C4F8. Further, the multilayer wiring layer 102 is etched using, for example, a gas containing C 4 F 8 until the opening 108 reaches the conductive layer 103. At this time, the opening 108 and the groove 109 are formed simultaneously.

ここで、開口１０８を形成するためのエッチングは、導電層１０３に到達した時点で停止するが、溝１０９が導電層１０３と同一の層に突き当たらない場合には、エッチングが停止しない。よって、溝１０９が導電層１０３と同一の層に突き当たる部分では、開口１０８の深さと溝１０９の深さとが同じになるが、溝１０９が導電層１０３と同一の層に突き当たらない部分では、溝１０９の深さが開口１０８の深さよりも深くなりうる。開口１０８および溝１０９の形成の後、レジストパターンの表面の硬化層を、ＣＦ４を含むガスを使ってドライエッチングによって除去する。その後、Ｏ２を含むガスを用いてレジストパターンを除去する。   Here, the etching for forming the opening 108 stops when the conductive layer 103 is reached, but the etching does not stop when the groove 109 does not hit the same layer as the conductive layer 103. Therefore, in the portion where the groove 109 hits the same layer as the conductive layer 103, the depth of the opening 108 is the same as the depth of the groove 109, but in the portion where the groove 109 does not hit the same layer as the conductive layer 103, The depth of the groove 109 can be deeper than the depth of the opening 108. After the formation of the opening 108 and the groove 109, the hardened layer on the surface of the resist pattern is removed by dry etching using a gas containing CF4. Thereafter, the resist pattern is removed using a gas containing O2.

以下、図５を参照しながら開口１０８、溝１０９および導電層１０３の関係を説明する。図５は、開口１０８、溝１０９および導電層１０３の各領域を模式的に示す透視図である。開口１０８は、導電層１０３の領域内に形成されうる。溝１０９は、その全体が導電層１０３の領域内に形成されてもよいが、図５に例示されるように、溝１０９は、その一部が導電層１０３の領域の外側に配置されてもよい。図５に示す例では、領域２０１においては、溝１０９は、導電層１０３に接続された配線１０３ａの領域上に形成される。ここで、導電層１０３と配線１０３ａとは、同一の層に形成されたパターンである。領域２０２においては、溝１０９の底には、導電層１０３および配線１０３ａが存在しない。   Hereinafter, the relationship among the opening 108, the groove 109, and the conductive layer 103 will be described with reference to FIG. FIG. 5 is a perspective view schematically showing each region of the opening 108, the groove 109, and the conductive layer 103. The opening 108 can be formed in the region of the conductive layer 103. The groove 109 may be entirely formed in the region of the conductive layer 103, but as illustrated in FIG. 5, the groove 109 may be partially disposed outside the region of the conductive layer 103. Good. In the example illustrated in FIG. 5, in the region 201, the groove 109 is formed over the region of the wiring 103 a connected to the conductive layer 103. Here, the conductive layer 103 and the wiring 103a are patterns formed in the same layer. In the region 202, the conductive layer 103 and the wiring 103 a do not exist at the bottom of the groove 109.

導電層１０３および配線１０３ａは、コンタクトプラグ１２４を介して、導電層１０３および配線１０３ａとは別の層の配線１２５に接続されている。導電層１０３は、例えば、一辺が５０〜１００μｍ程度でありうる。開口１０８は、導電層１０３よりもやや小さく形成され、例えば、導電層１０３の一辺が１００μｍである場合は、開口１０８の一辺は９０μｍ程度でありうる。図５において、導電層１０３と開口１０８は、正方形であるが、他の形状でもよい。溝１０９は、例えば、その幅が数μｍ程度でありうる。半導体層１０４及び多層配線層１０２の厚さは、例えば、数μｍ程度でありうる。   The conductive layer 103 and the wiring 103a are connected to a wiring 125 in a layer different from the conductive layer 103 and the wiring 103a through a contact plug 124. For example, the conductive layer 103 may have a side of about 50 to 100 μm. The opening 108 is formed slightly smaller than the conductive layer 103. For example, when one side of the conductive layer 103 is 100 μm, one side of the opening 108 can be about 90 μm. In FIG. 5, the conductive layer 103 and the opening 108 are square, but may have other shapes. The groove 109 may have a width of about several μm, for example. The thickness of the semiconductor layer 104 and the multilayer wiring layer 102 can be about several μm, for example.

開口１０８および溝１０９の形成の後に、図１に例示されるように、開口１０８の中に金属電極１１０を形成する。金属電極１１０は、導電層１０３と接続されるように形成される。金属電極１１０は、例えば、ボンディング、バンプ、めっき等の方法によって形成されうる。金属電極１１０は、例えば、金、銀、アルミニウム等の材料で形成されうる。溝１０９の中には、固体が存在しない空間が形成されている。溝１０９は、それによって囲まれた金属電極１１０を絶縁する機能を有する。   After the formation of the opening 108 and the groove 109, a metal electrode 110 is formed in the opening 108 as illustrated in FIG. The metal electrode 110 is formed so as to be connected to the conductive layer 103. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating. The metal electrode 110 can be formed of a material such as gold, silver, or aluminum. In the groove 109, a space where no solid exists is formed. The groove 109 has a function of insulating the metal electrode 110 surrounded by the groove 109.

ここで、金属電極１１０は、半導体層１０４に接触して配置される可能性がある。また、固体撮像装置１００の使用中の変形によって金属電極１１０が半導体層１０４に接触する可能性がある。金属電極１１０が半導体層１０４に接触すると、その金属電極１１０は、半導体層１０４を介して他の金属電極１１０に電気的に接続されうる。このようにして、金属電極１１０が他の金属電極１１０と電気的に接続されると、固体撮像装置が正常に動作しなくなる。例えば、金属電極１１０と他の金属電極１１０との間に微小な電流が流れる場合であっても、それによって特性が低下したり、誤動作が起こったりしうる。   Here, the metal electrode 110 may be disposed in contact with the semiconductor layer 104. Further, the metal electrode 110 may come into contact with the semiconductor layer 104 due to deformation during use of the solid-state imaging device 100. When the metal electrode 110 contacts the semiconductor layer 104, the metal electrode 110 can be electrically connected to another metal electrode 110 through the semiconductor layer 104. In this way, when the metal electrode 110 is electrically connected to another metal electrode 110, the solid-state imaging device does not operate normally. For example, even when a minute current flows between the metal electrode 110 and another metal electrode 110, the characteristics may deteriorate or malfunction may occur.

第１実施形態によれば、多層配線層１０２の導電層１０３に接続された金属電極１１０が形成された開口１０８の周囲に、半導体層１０４を貫通するように溝１０９が形成されている。したがって、金属電極１１０が半導体層１０４に接触することがあっても、異なる金属電極１１０の間での導通が起こることはない。開口１０８と溝１０９とは、同時に形成することができるので、工程数の増加を抑えることができ、これにより製造コストの上昇を抑えることができる。   According to the first embodiment, the groove 109 is formed so as to penetrate the semiconductor layer 104 around the opening 108 where the metal electrode 110 connected to the conductive layer 103 of the multilayer wiring layer 102 is formed. Therefore, even if the metal electrode 110 contacts the semiconductor layer 104, conduction between different metal electrodes 110 does not occur. Since the opening 108 and the groove 109 can be formed at the same time, an increase in the number of steps can be suppressed, and thereby an increase in manufacturing cost can be suppressed.

本発明の固体撮像装置の製造方法は、上記の製造方法に限定されるものではなく、種々の変更が可能である。例えば、平坦化層ＰＬ、カラーフィルタ１０６およびオンチップレンズ１０７の形成の前に開口１０８および溝１０９を形成してもよい。その場合は、開口１０８および溝１０９を形成した後にそれらに樹脂を充填して平坦化することが好ましい。何故なら、カラーフィルタ１０６およびオンチップレンズ１０７を高い精度で形成するためには、それらの下地に段差がない方が好ましいからである。そのようにすると、カラーフィルタ１０６およびオンチップレンズ１０７を形成した後に、開口１０８および溝１０９に充填された樹脂を取り除く工程が必要になる。これは、開口１０８および溝１０９に対応する部分に開口を有するレジストパターンを形成し、これをマスクとして樹脂をエッチングまたはアッシングすることによってなされうる。あるいは、樹脂が絶縁体である場合、開口１０８および溝１０９のうち開口１０８の中の樹脂のみを除去してもよい。   The manufacturing method of the solid-state imaging device of the present invention is not limited to the above manufacturing method, and various modifications are possible. For example, the opening 108 and the groove 109 may be formed before the formation of the planarizing layer PL, the color filter 106, and the on-chip lens 107. In that case, it is preferable that the openings 108 and the grooves 109 are formed and then filled with a resin to be flattened. This is because, in order to form the color filter 106 and the on-chip lens 107 with high accuracy, it is preferable that there are no steps on the base. In such a case, after the color filter 106 and the on-chip lens 107 are formed, a process of removing the resin filled in the opening 108 and the groove 109 becomes necessary. This can be done by forming a resist pattern having openings in portions corresponding to the openings 108 and the grooves 109, and etching or ashing the resin using the resist pattern as a mask. Alternatively, when the resin is an insulator, only the resin in the opening 108 of the opening 108 and the groove 109 may be removed.

半導体層１０４は、例えば、バルクの半導体基板またはＳＯＩ（Silicon On Insulator又はSemiconductor On Insulator）基板を利用して形成されうる。   The semiconductor layer 104 can be formed using, for example, a bulk semiconductor substrate or an SOI (Silicon On Insulator or Semiconductor On Insulator) substrate.

［第２実施形態］
図６を参照しながら本発明の第２実施形態の固体撮像装置およびその製造方法を説明する。図６は、第２実施形態において援用される図２のＸ−Ｘ’線の断面構造を模式的に示す断面図である。ここで言及しない事項は、第１実施形態に従いうる。第２実施形態では、開口１０８、溝１０９および金属電極１１０は、光電変換部１０５が形成された半導体層（第２半導体層）１０４の第１面Ｓ１および第２面Ｓ２のうち第１面の側に配置された支持基板１０１としての半導体層に形成される。つまり、第２実施形態では、開口１０８、溝１０９および金属電極１１０は、光入射面とは反対側の面に形成される。第２実施形態の固体撮像装置もまた、半導体層１０４の第１面Ｓ１および第２面（裏面）Ｓ２のうち第２面の側に配置されたオンチップレンズ１０７を通して光電変換部１０５に光が入射する裏面照射型の固体撮像装置である。 [Second Embodiment]
A solid-state imaging device and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to FIG. FIG. 6 is a cross-sectional view schematically showing a cross-sectional structure taken along line XX ′ of FIG. 2 used in the second embodiment. Matters not mentioned here can follow the first embodiment. In the second embodiment, the opening 108, the groove 109, and the metal electrode 110 are formed on the first surface S1 and the second surface S2 of the semiconductor layer (second semiconductor layer) 104 in which the photoelectric conversion unit 105 is formed. It is formed in the semiconductor layer as the support substrate 101 arranged on the side. That is, in the second embodiment, the opening 108, the groove 109, and the metal electrode 110 are formed on the surface opposite to the light incident surface. Also in the solid-state imaging device of the second embodiment, light is transmitted to the photoelectric conversion unit 105 through the on-chip lens 107 arranged on the second surface side of the first surface S1 and the second surface (back surface) S2 of the semiconductor layer 104. This is an incident back-illuminated solid-state imaging device.

半導体層１０４、光電変換部１０５、多層配線層１０２、導電層１０３、カラーフィルタ１０６およびオンチップレンズ１０７については、第１実施形態と同様である。支持基板１０１は、多層配線層１０２に結合されて、多層配線層１０２および半導体層１０４を支持する。第２実施形態の固体撮像装置は、支持基板１０１と半導体層１０４との間に多層配線層１０２が配置された構造を有する。   The semiconductor layer 104, the photoelectric conversion unit 105, the multilayer wiring layer 102, the conductive layer 103, the color filter 106, and the on-chip lens 107 are the same as in the first embodiment. The support substrate 101 is coupled to the multilayer wiring layer 102 and supports the multilayer wiring layer 102 and the semiconductor layer 104. The solid-state imaging device according to the second embodiment has a structure in which a multilayer wiring layer 102 is disposed between a support substrate 101 and a semiconductor layer 104.

支持基板１０１としての半導体層は、シリコン基板等の半導体基板で構成されうる。多層配線層１０２に対する支持基板１０１の結合のために接着剤を使用しない場合、支持基板１０１は、シリコン基板であることが好ましい。   The semiconductor layer as the support substrate 101 can be composed of a semiconductor substrate such as a silicon substrate. When an adhesive is not used for bonding the support substrate 101 to the multilayer wiring layer 102, the support substrate 101 is preferably a silicon substrate.

開口１０８は、支持基板１０１としての半導体層を貫通し、多層配線層１０２の中の導電層１０３に達するように形成されている。開口１０８を取り囲む溝１０９は、支持基板１０１としての半導体層を貫通するように形成されている。溝１０９は、図２に例示されるように、複数の開口１０８を相互に分離するように配置されている。導電層１０３は、図６に示す例では、多層配線層１０２の最上層に配置されているが、導電層１０３は、この例に限定されず、多層配線層１０２中のどの層に配されても構わない。   The opening 108 is formed so as to penetrate the semiconductor layer as the support substrate 101 and reach the conductive layer 103 in the multilayer wiring layer 102. A groove 109 surrounding the opening 108 is formed so as to penetrate the semiconductor layer as the support substrate 101. As illustrated in FIG. 2, the groove 109 is disposed so as to separate the plurality of openings 108 from each other. In the example shown in FIG. 6, the conductive layer 103 is disposed in the uppermost layer of the multilayer wiring layer 102, but the conductive layer 103 is not limited to this example, and is disposed in any layer in the multilayer wiring layer 102. It doesn't matter.

開口１０８の中には、金属電極１１０が配置されている。金属電極１１０は、チップ１１１を封止したパッケージのピンに対してボンディングワイヤによって接続されうる。金属電極１１０は、多層配線層１０２の導電層１０３に接続されている。金属電極１１０は、例えば、ボンディング、バンプまたはめっき等の方法によって形成されうる。金属電極１１０がバンプなどで構成される場合、第２実施形態の固体撮像装置は、第１実施形態の固体撮像装置よりもパッケージ面積を小さくするために有利である。   A metal electrode 110 is disposed in the opening 108. The metal electrode 110 can be connected to a pin of a package in which the chip 111 is sealed by a bonding wire. The metal electrode 110 is connected to the conductive layer 103 of the multilayer wiring layer 102. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating. When the metal electrode 110 is configured by bumps or the like, the solid-state imaging device of the second embodiment is advantageous for reducing the package area than the solid-state imaging device of the first embodiment.

［第３実施形態］
図７を参照しながら本発明の第３実施形態の固体撮像装置およびその製造方法を説明する。図７は、第３実施形態において援用される図２のＸ−Ｘ’線の断面構造を模式的に示す断面図である。ここで言及しない事項は、第１実施形態に従いうる。第３実施形態の固体撮像装置は、第１部材３０８と第２部材３０９とを結合して構成される。第１部材３０８は、光電変換部１０５が形成された半導体層１０４と、多層配線層１０２とを有する。第２部材３０９は、支持基板１０１としての半導体層と、多層配線層１２２とを有する。第１部材３０８の多層配線層１０２と第２部材３０９の多層配線層１２２とで１つの多層配線層が形成される。支持基板１０１としての半導体層には、周辺回路部３０２のトランジスタを構成する半導体領域１２０が配置され、該半導体層の上には、該トランジスタのゲート電極１２１が形成されている。半導体層１０４および支持基板１０１としては、ＳＯＩ基板を利用してもよい。 [Third Embodiment]
A solid-state imaging device and a manufacturing method thereof according to a third embodiment of the present invention will be described with reference to FIG. FIG. 7 is a cross-sectional view schematically showing a cross-sectional structure taken along line XX ′ of FIG. 2 used in the third embodiment. Matters not mentioned here can follow the first embodiment. The solid-state imaging device according to the third embodiment is configured by combining a first member 308 and a second member 309. The first member 308 includes the semiconductor layer 104 in which the photoelectric conversion unit 105 is formed and the multilayer wiring layer 102. The second member 309 includes a semiconductor layer as the support substrate 101 and a multilayer wiring layer 122. The multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309 form one multilayer wiring layer. A semiconductor region 120 constituting a transistor of the peripheral circuit portion 302 is disposed on the semiconductor layer as the supporting substrate 101, and a gate electrode 121 of the transistor is formed on the semiconductor layer. As the semiconductor layer 104 and the support substrate 101, an SOI substrate may be used.

第１部材３０８と第２部材３０９とをそれぞれ別々に形成した後、第１部材３０８の多層配線層１０２と第２部材３０９の多層配線層１２２とが結合面１２３で結合される。半導体層１０４、および支持基板１０１としての半導体層は、シリコン基板等の半導体基板で構成されうる。第１部材３０８と第２部材３０９との結合方法は、第１実施形態における多層配線層１０２と支持基板１０１との結合方法にしたがいうる。第１部材３０８の多層配線層１０２および第２部材３０９の多層配線層１２２は、金属で形成された配線層がむき出しになっており、第１部材３０８と第２部材３０９との結合によって、これらの配線層が相互に金属接合されうる。あるいは、多層配線層１０２と多層配線層１２２とをマイクロバンプを用いて金属接合させ、隙間に有機充填材を挿入してもよい。   After the first member 308 and the second member 309 are separately formed, the multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309 are coupled at the coupling surface 123. The semiconductor layer 104 and the semiconductor layer as the support substrate 101 can be formed of a semiconductor substrate such as a silicon substrate. The method for joining the first member 308 and the second member 309 may be in accordance with the method for joining the multilayer wiring layer 102 and the support substrate 101 in the first embodiment. In the multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309, the wiring layer formed of metal is exposed. These wiring layers can be metal-bonded to each other. Alternatively, the multilayer wiring layer 102 and the multilayer wiring layer 122 may be metal-bonded using micro bumps, and an organic filler may be inserted into the gap.

半導体層１０４の第２面（裏面）Ｓ２の側には、カラーフィルタ１０６、オンチップレンズ１０７および平坦化膜ＰＬが配置されうる。第３実施形態の固体撮像装置もまた、半導体層１０４の第２面（裏面）Ｓ２の側に配置されたオンチップレンズ１０７を通して光電変換部１０５に光が入射する裏面照射型の固体撮像装置である。   On the second surface (back surface) S2 side of the semiconductor layer 104, a color filter 106, an on-chip lens 107, and a planarizing film PL may be disposed. The solid-state imaging device according to the third embodiment is also a back-illuminated solid-state imaging device in which light is incident on the photoelectric conversion unit 105 through the on-chip lens 107 disposed on the second surface (back surface) S2 side of the semiconductor layer 104. is there.

開口１０８は、半導体層１０４の第２面（裏面）Ｓ２の側から半導体層１０４を貫通し、第１部材３０８の多層配線層１０２および第２部材３０９の多層配線層１２２のいずれかの中に配置された導電層１０３に達するように形成されている。開口１０８を取り囲む溝１０９は、半導体層１０４の第２面（裏面）Ｓ２の側から半導体層１０４を貫通するように形成されている。溝１０９は、図２に例示されように、複数の開口１０８を相互に分離するように配置されている。開口１０８の中には、金属電極１１０が配置されている。金属電極１１０は、チップ１１１を封止したパッケージのピンに対してボンディングワイヤによって接続されうる。金属電極１１０は、多層配線層１０２の導電層１０３に接続されている。   The opening 108 penetrates the semiconductor layer 104 from the second surface (back surface) S2 side of the semiconductor layer 104, and is in one of the multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309. It is formed so as to reach the arranged conductive layer 103. The groove 109 surrounding the opening 108 is formed so as to penetrate the semiconductor layer 104 from the second surface (back surface) S2 side of the semiconductor layer 104. As illustrated in FIG. 2, the groove 109 is arranged to separate the plurality of openings 108 from each other. A metal electrode 110 is disposed in the opening 108. The metal electrode 110 can be connected to a pin of a package in which the chip 111 is sealed by a bonding wire. The metal electrode 110 is connected to the conductive layer 103 of the multilayer wiring layer 102.

第１部材３０８と第２部材３０９とを結合して固体撮像装置を形成することにより、光電変換部１０５の感度を向上させたり、画素密度を高めたりすることが容易になる。ここで、図３を参照しながら第１部材３０８および第２部材３０９への回路素子の割り振りの例を説明する。第１部材３０８には、光電変換部３０３および転送トランジスタ３０４が配置されうる。第２部材３０９には、増幅トランジスタ３０６、リセットトランジスタ３０７、および、部３０２の回路の少なくとも一部が配置されうる。第２部材３０９に配置された周辺回路部３０２から第１部材３０８に配置された転送トランジスタ３０４のゲート電極には、接合部であるノード３１０を介して制御信号が供給される。第１部材３０８の光電変換部３０３で発生した信号は、転送トランジスタ３０４のドレイン領域、即ちノード３０５に転送される。ノード３０５は、第１部材３０８に配置された部分と第２部材３０９に配置された部分とを含む。   By combining the first member 308 and the second member 309 to form a solid-state imaging device, it becomes easy to improve the sensitivity of the photoelectric conversion unit 105 and increase the pixel density. Here, an example of allocation of circuit elements to the first member 308 and the second member 309 will be described with reference to FIG. The photoelectric conversion unit 303 and the transfer transistor 304 can be disposed on the first member 308. On the second member 309, the amplification transistor 306, the reset transistor 307, and at least part of the circuit of the unit 302 can be disposed. A control signal is supplied from the peripheral circuit section 302 disposed on the second member 309 to the gate electrode of the transfer transistor 304 disposed on the first member 308 via the node 310 that is a junction. A signal generated in the photoelectric conversion unit 303 of the first member 308 is transferred to the drain region of the transfer transistor 304, that is, the node 305. Node 305 includes a portion disposed on first member 308 and a portion disposed on second member 309.

このような構成によれば、１つの部材（即ち１つの基板）に画素部の構成要素の全てを配置する場合に比べて、光電変換部３０３の面積を大きくすることができ、これにより感度を向上させることができる。また、１つの部材（即ち１つの基板）に画素部の構成要素の全てを配置する場合に比べて、光電変換部の面積を同一とするならば、光電変換部３０３の数を増加させることができ、多画素化が可能となる。また、１つの部材（即ち１つの基板）に画素部の構成要素の全てを配置する場合に比べて、画素部と周辺回路部との作り分けが容易となる。   According to such a configuration, the area of the photoelectric conversion unit 303 can be increased as compared with the case where all the components of the pixel unit are arranged on one member (that is, one substrate). Can be improved. In addition, the number of photoelectric conversion units 303 can be increased if the areas of the photoelectric conversion units are the same as compared to the case where all the components of the pixel unit are arranged on one member (that is, one substrate). This makes it possible to increase the number of pixels. In addition, it is easier to make a pixel portion and a peripheral circuit portion than when all the components of the pixel portion are arranged on one member (that is, one substrate).

［第４実施形態］
図８を参照しながら本発明の第４実施形態の固体撮像装置およびその製造方法を説明する。図８は、第４実施形態において援用される図２のＸ−Ｘ’線の断面構造を模式的に示す断面図である。ここで言及しない事項は、第１〜第３実施形態に従いうる。第４実施形態では、開口１０８、溝１０９および金属電極１１０は、光電変換部１０５が形成された半導体層（第２半導体層）１０４の第１面Ｓ１の側に配置された支持基板１０１としての半導体層に形成される。つまり、第４実施形態では、開口１０８、溝１０９および金属電極１１０は、光入射面とは反対側の面に形成される。第４実施形態の固体撮像装置もまた、半導体層１０４の第２面（裏面）Ｓ２の側に配置されたオンチップレンズ１０７を通して光電変換部１０５に光が入射する裏面照射型の固体撮像装置である。 [Fourth Embodiment]
A solid-state imaging device and a manufacturing method thereof according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 8 is a cross-sectional view schematically showing a cross-sectional structure taken along line XX ′ of FIG. 2 used in the fourth embodiment. Matters not mentioned here can follow the first to third embodiments. In the fourth embodiment, the opening 108, the groove 109, and the metal electrode 110 serve as the support substrate 101 disposed on the first surface S1 side of the semiconductor layer (second semiconductor layer) 104 in which the photoelectric conversion unit 105 is formed. Formed in the semiconductor layer. That is, in the fourth embodiment, the opening 108, the groove 109, and the metal electrode 110 are formed on the surface opposite to the light incident surface. The solid-state imaging device of the fourth embodiment is also a back-illuminated solid-state imaging device in which light enters the photoelectric conversion unit 105 through the on-chip lens 107 disposed on the second surface (back surface) S2 side of the semiconductor layer 104. is there.

第４実施形態の固体撮像装置は、第３実施形態と同様に、第１部材３０８と第２部材３０９とを結合して構成される。第１部材３０８は、光電変換部１０５が形成された半導体層１０４と、多層配線層１０２とを有する。第２部材３０９は、支持基板１０１としての半導体層と、多層配線層１２２とを有する。第１部材３０８の多層配線層１０２と第２部材３０９の多層配線層１２２とで１つの多層配線層が形成される。支持基板１０１としての半導体層には、周辺回路部３０２のトランジスタを構成する半導体領域１２０が配置され、該半導体層の上には、該トランジスタのゲート電極１２１が形成されている。半導体層１０４および支持基板１０１としては、ＳＯＩ基板を利用してもよい。   The solid-state imaging device according to the fourth embodiment is configured by combining a first member 308 and a second member 309, as in the third embodiment. The first member 308 includes the semiconductor layer 104 in which the photoelectric conversion unit 105 is formed and the multilayer wiring layer 102. The second member 309 includes a semiconductor layer as the support substrate 101 and a multilayer wiring layer 122. The multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309 form one multilayer wiring layer. A semiconductor region 120 constituting a transistor of the peripheral circuit portion 302 is disposed on the semiconductor layer as the supporting substrate 101, and a gate electrode 121 of the transistor is formed on the semiconductor layer. As the semiconductor layer 104 and the support substrate 101, an SOI substrate may be used.

開口１０８は、支持基板１０１としての半導体層を貫通し、第１部材３０８の多層配線層１０２および第２部材３０９の多層配線層１２２のいずれかの中に配置された導電層１０３に達するように形成されている。開口１０８を取り囲む溝１０９は、支持基板１０１としての半導体層を貫通するように形成されている。溝１０９は、図２に例示されるように、複数の開口１０８を相互に分離するように配置されている。開口１０８および溝１０９の形成前に支持基板１０１としての半導体層を薄膜化してもよい。開口１０８の中には、金属電極１１０が配置されている。金属電極１１０は、チップ１１１を封止したパッケージのピンに対してボンディングワイヤによって接続されうる。金属電極１１０は、多層配線層１０２の導電層１０３に接続されている。金属電極１１０は、例えば、ボンディング、バンプまたはめっき等の方法によって形成されうる。   The opening 108 penetrates the semiconductor layer as the support substrate 101 and reaches the conductive layer 103 disposed in one of the multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309. Is formed. A groove 109 surrounding the opening 108 is formed so as to penetrate the semiconductor layer as the support substrate 101. As illustrated in FIG. 2, the groove 109 is disposed so as to separate the plurality of openings 108 from each other. The semiconductor layer as the support substrate 101 may be thinned before the opening 108 and the groove 109 are formed. A metal electrode 110 is disposed in the opening 108. The metal electrode 110 can be connected to a pin of a package in which the chip 111 is sealed by a bonding wire. The metal electrode 110 is connected to the conductive layer 103 of the multilayer wiring layer 102. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating.

［第５実施形態］
図９を参照しながら本発明の第５実施形態を説明する。第５実施形態は、開口１０８と溝１０９との関係の変形例であり、第５実施形態は、他の全ての実施形態に適用可能である。図９は、固体撮像装置の平面レイアウトを例示する図である。第５実施形態では、符号２００で示されるように、複数の開口１０８ａ、１０８ｂを取り囲んだ溝１０９を有する。つまり、開口１０８ａと開口１０８ｂとの間には溝１０９が設けられていない。
このような構成は、開口１０８ａ、１０８ｂに配置された金属電極１１０に共通の電圧（例えば、電源電圧、接地電圧）が印加される場合や、開口１０８ａ、１０８ｂに配置された金属電極１１０から同一信号が出力される場合に有用である。ここで、電源電圧は、例えば、３．３Ｖでありうる。 [Fifth Embodiment]
A fifth embodiment of the present invention will be described with reference to FIG. The fifth embodiment is a modified example of the relationship between the opening 108 and the groove 109, and the fifth embodiment is applicable to all other embodiments. FIG. 9 is a diagram illustrating a planar layout of the solid-state imaging device. In the fifth embodiment, as indicated by reference numeral 200, a groove 109 surrounding the plurality of openings 108a and 108b is provided. That is, the groove 109 is not provided between the opening 108a and the opening 108b.
Such a configuration is the same when a common voltage (for example, a power supply voltage or a ground voltage) is applied to the metal electrodes 110 disposed in the openings 108a and 108b, or from the metal electrode 110 disposed in the openings 108a and 108b. This is useful when a signal is output. Here, the power supply voltage may be 3.3 V, for example.

［第６実施形態］
図１０を参照しながら本発明の第６実施形態の固体撮像装置およびその製造方法を説明する。図１０は、第６実施形態において援用される図２のＹ−Ｙ’線の断面構造を模式的に示す断面図である。ここで言及しない事項は、第１〜第５実施形態に従いうる。第６実施形態は、２つの部材を結合して形成される固体撮像装置に適用されうる。 [Sixth Embodiment]
A solid-state imaging device and a manufacturing method thereof according to a sixth embodiment of the present invention will be described with reference to FIG. FIG. 10 is a cross-sectional view schematically showing a cross-sectional structure taken along the line YY ′ of FIG. 2 used in the sixth embodiment. Matters not mentioned here can follow the first to fifth embodiments. The sixth embodiment can be applied to a solid-state imaging device formed by combining two members.

第６実施形態の固体撮像装置では、第１部材３０８の多層配線層１０２と第２部材３０９の多層配線層１２２とで１つの多層配線層ＭＬが形成されている。第６実施形態の固体撮像装置は、シール部２０３ａ、２０３ｂおよび２０４の少なくとも１つを有する。シール部２０３ａは、多層配線層ＭＬの外縁に沿って多層配線層ＭＬに配置されている。シール部２０３ｂは、溝２０９を取り囲むように多層配線層ＭＬに配置されている。シール部２０４は、多層配線層ＭＬにおける開口１０８と溝１０９との間に配置されている。   In the solid-state imaging device of the sixth embodiment, one multilayer wiring layer ML is formed by the multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309. The solid-state imaging device according to the sixth embodiment includes at least one of seal portions 203a, 203b, and 204. The seal portion 203a is disposed in the multilayer wiring layer ML along the outer edge of the multilayer wiring layer ML. The seal portion 203b is disposed in the multilayer wiring layer ML so as to surround the groove 209. The seal portion 204 is disposed between the opening 108 and the groove 109 in the multilayer wiring layer ML.

以下、第６実施形態の固体撮像装置の製造方法を例示的に説明する。まず、第１部材３０８の半導体層１０４に素子分離１２６を形成する。素子分離１２６は、シリコン酸化膜などの絶縁層を含み、例えばＳＴＩ構造を有する。次いで、半導体層１０４にトランジスタを形成るためのウエル領域になりうるｐ型の半導体領域１２７を形成する。次いで、ｐ型の半導体領域１２７にトランジスタを構成するソース・ドレイン領域になりうるｎ型導電型の半導体領域１２８を形成する。一方、第２部材３０９においても、素子分離１２９、ｐ型の半導体領域１３０、ｎ型の半導体領域１２０を形成する。第１部材３０８と第２部材３０９とで、素子分離の形状や製法、半導体領域の濃度や深さなどは同じにする必要はない。   Hereinafter, a method for manufacturing the solid-state imaging device according to the sixth embodiment will be exemplarily described. First, the element isolation 126 is formed in the semiconductor layer 104 of the first member 308. The element isolation 126 includes an insulating layer such as a silicon oxide film and has, for example, an STI structure. Next, a p-type semiconductor region 127 that can be a well region for forming a transistor is formed in the semiconductor layer 104. Next, an n-type conductivity type semiconductor region 128 that can be a source / drain region constituting a transistor is formed in the p-type semiconductor region 127. On the other hand, also in the second member 309, the element isolation 129, the p-type semiconductor region 130, and the n-type semiconductor region 120 are formed. It is not necessary for the first member 308 and the second member 309 to have the same element isolation shape, manufacturing method, semiconductor region concentration, depth, and the like.

更に、第１部材３０８に光電変換部１０５および多層配線層１０２を形成し、第２部材３０９に多層配線層１２２を形成し、第１部材３０８の多層配線層１０２側と第２部材３０９の多層配線層１２２側とを結合面１２３で結合する。第６実施形態では、開口１０８、溝１０９および金属電極１１０は、光入射面とは反対側の面に形成される。第６実施形態の固体撮像装置もまた、半導体層１０４の第２面（裏面）Ｓ２の側に配置されたオンチップレンズ１０７を通して光電変換部１０５に光が入射する裏面照射型の固体撮像装置である。半導体層１０４および支持基板１０１としては、ＳＯＩ基板を利用してもよい。   Furthermore, the photoelectric conversion unit 105 and the multilayer wiring layer 102 are formed on the first member 308, the multilayer wiring layer 122 is formed on the second member 309, and the multilayer wiring layer 102 side of the first member 308 and the multilayer of the second member 309 are formed. The wiring layer 122 side is coupled with the coupling surface 123. In the sixth embodiment, the opening 108, the groove 109, and the metal electrode 110 are formed on the surface opposite to the light incident surface. The solid-state imaging device of the sixth embodiment is also a back-illuminated solid-state imaging device in which light enters the photoelectric conversion unit 105 through the on-chip lens 107 disposed on the second surface (back surface) S2 side of the semiconductor layer 104. is there. As the semiconductor layer 104 and the support substrate 101, an SOI substrate may be used.

開口１０８は、半導体層１０４を貫通し、更に第１部材３０８の多層配線層１０２を貫通し、第2部材３０９の多層配線層１２２の中に配置された導電層１０３に達するように形成されている。開口１０８を取り囲む溝１０９もまた、半導体層１０４を貫通し、更に第１部材３０８の多層配線層１０２を貫通し、第2部材３０９の多層配線層１２２の中に配置された導電層１０３に達するように形成されている。溝１０９は、図２に例示されるように、複数の開口１０８を相互に分離するように配置されている。開口１０８の中には、金属電極１１０が配置されている。金属電極１１０は、チップ１１１を封止したパッケージのピンに対してボンディングワイヤによって接続されうる。金属電極１１０は、導電層１０３に接続されている。金属電極１１０は、例えば、ボンディング、バンプまたはめっき等の方法によって形成されうる。   The opening 108 penetrates the semiconductor layer 104 and further penetrates the multilayer wiring layer 102 of the first member 308 and reaches the conductive layer 103 disposed in the multilayer wiring layer 122 of the second member 309. Yes. The groove 109 surrounding the opening 108 also penetrates the semiconductor layer 104, further penetrates the multilayer wiring layer 102 of the first member 308, and reaches the conductive layer 103 disposed in the multilayer wiring layer 122 of the second member 309. It is formed as follows. As illustrated in FIG. 2, the groove 109 is disposed so as to separate the plurality of openings 108 from each other. A metal electrode 110 is disposed in the opening 108. The metal electrode 110 can be connected to a pin of a package in which the chip 111 is sealed by a bonding wire. The metal electrode 110 is connected to the conductive layer 103. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating.

シール部２０３ａ、２０３ｂ、２０４は、多層配線層１０２、１２２における配線のための金属膜、コンタクトプラグ、ビアプラグと同一材料で、これらと同時に形成されうる。つまり、シール部２０３、２０４は、多層配線層１０２、１２２における配線のための金属膜と、コンタクトプラグおよびビアプラグを構成する金属との金属接合によって構成されうる。   The seal portions 203a, 203b, and 204 can be formed of the same material as the metal film, contact plug, and via plug for wiring in the multilayer wiring layers 102 and 122, and can be formed at the same time. That is, the seal portions 203 and 204 can be formed by metal bonding between the metal film for wiring in the multilayer wiring layers 102 and 122 and the metal constituting the contact plug and the via plug.

第６実施形態において、導電層１０３は、第２部材３０９の多層配線層１２２に配置されている。この場合、開口１０８および溝１０９は、前述のように、第２部材３０９の多層配線層１２２の導電層１０３に達する。そのため、開口１０８および溝１０９は、結合面１２３、多層配線層１０２の積層構造、多層配線層１２２の積層構造を剥き出しにしている。しかし、第６実施形態によれば、シール部２０３ａ、２０３ｂおよび２０４によって、外部からの水分やイオンの浸入を防ぎ、回路素子を保護することができる。   In the sixth embodiment, the conductive layer 103 is disposed on the multilayer wiring layer 122 of the second member 309. In this case, the opening 108 and the groove 109 reach the conductive layer 103 of the multilayer wiring layer 122 of the second member 309 as described above. Therefore, the opening 108 and the groove 109 expose the coupling surface 123, the multilayer structure of the multilayer wiring layer 102, and the multilayer structure of the multilayer wiring layer 122. However, according to the sixth embodiment, the seal portions 203a, 203b, and 204 can prevent moisture and ions from entering from the outside and protect the circuit elements.

また、第６実施形態では、シール部２０３ａ、２０３ｂ、２０４は、半導体領域１２８、１２０と接合されている。そして、半導体領域１２８、１２０と半導体領域１２７、１３０により保護ダイオードが形成されている。このため、シール部２０３ａ、２０３ｂ、２０４の構成は、外部からのノイズによる影響を低減する機能を有する。   In the sixth embodiment, the seal portions 203a, 203b, and 204 are joined to the semiconductor regions 128 and 120. The semiconductor regions 128 and 120 and the semiconductor regions 127 and 130 form a protection diode. For this reason, the structure of seal part 203a, 203b, 204 has the function to reduce the influence by the noise from the outside.

シール部２０３ａ、２０３ｂ、２０４の構成は、上記の構成に限定されるものではない。例えば、シール部２０４は、シール部２０３ａ、２０３ｂのような構成を有してもよい。例えば、溝１０９が結合面１２３に達しておらず、多層配線層１０２の途中までしか達していない場合、溝１０９の外側を取り囲むようにシール部２０３ｂは、多層配線層１０２にのみ配置されてもよい。   The configuration of the seal portions 203a, 203b, and 204 is not limited to the above configuration. For example, the seal portion 204 may have a configuration like the seal portions 203a and 203b. For example, when the groove 109 does not reach the coupling surface 123 and reaches only part of the multilayer wiring layer 102, the seal portion 203b may be disposed only in the multilayer wiring layer 102 so as to surround the outside of the groove 109. Good.

上記の例では、トランジスタを構成するウエル領域になりうる半導体領域がｐ型であり、トランジスタを構成するソース・ドレイン領域になりうる半導体領域がｎ型である。しかしながら、これは一例に過ぎず、パッドの電位や基板の極性により、トランジスタを構成するウエル領域になりうる半導体領域をｎ型にし、トランジスタを構成するソース・ドレイン領域になりうる半導体領域をｐ型としてもよい。   In the above example, the semiconductor region that can be the well region constituting the transistor is p-type, and the semiconductor region that can be the source / drain region constituting the transistor is n-type. However, this is only an example, and a semiconductor region that can be a well region constituting a transistor is made n-type and a semiconductor region that can be a source / drain region constituting a transistor is p-type depending on the potential of the pad and the polarity of the substrate. It is good.

［第７実施形態］
図１１を参照しながら本発明の第７実施形態の固体撮像装置およびその製造方法を説明する。図１１は、第７実施形態において援用される図２のＹ−Ｙ’線の断面構造を模式的に示す断面図である。ここで言及しない事項は、第１〜第６実施形態に従いうる。第７実施形態は、２つの部材を結合して形成される固体撮像装置に適用されうる。 [Seventh Embodiment]
A solid-state imaging device and a manufacturing method thereof according to a seventh embodiment of the present invention will be described with reference to FIG. FIG. 11 is a cross-sectional view schematically showing a cross-sectional structure taken along line YY ′ of FIG. 2 used in the seventh embodiment. Matters not mentioned here can follow the first to sixth embodiments. The seventh embodiment can be applied to a solid-state imaging device formed by combining two members.

第７実施形態の固体撮像装置では、第１部材３０８の多層配線層１０２と第２部材３０９の多層配線層１２２とで１つの多層配線層ＭＬが形成されている。第７実施形態の固体撮像装置は、シール部２０３ａ、２０３ｂ、２０４の少なくとも１つを有する。シール部２０３ａは、多層配線層ＭＬの外縁に沿って多層配線層ＭＬに配置されている。シール部２０３ｂは、溝２０９を取り囲むように多層配線層ＭＬに配置されている。シール部２０４は、多層配線層ＭＬにおける開口１０８と溝１０９との間に配置されている。   In the solid-state imaging device of the seventh embodiment, one multilayer wiring layer ML is formed by the multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309. The solid-state imaging device according to the seventh embodiment includes at least one of seal portions 203a, 203b, and 204. The seal portion 203a is disposed in the multilayer wiring layer ML along the outer edge of the multilayer wiring layer ML. The seal portion 203b is disposed in the multilayer wiring layer ML so as to surround the groove 209. The seal portion 204 is disposed between the opening 108 and the groove 109 in the multilayer wiring layer ML.

以下、第７実施形態の固体撮像装置の製造方法を例示的に説明する。まず、第１の部材３０８の半導体層１０４に素子分離１２６を形成する。素子分離１２６は、シリコン酸化膜などの絶縁層を含み、例えばＳＴＩ構造を有する。次いで、半導体層１０４にゲート酸化膜（不図示）とゲート電極１１４を形成する。一方、第２部材３０９においても、素子分離１２９、ゲート酸化膜（不図示）、ゲート電極１２１を形成する。第１部材３０８と第２部材３０９とで、素子分離の形状や製法、ゲート酸化膜及びゲート電極の厚さや種類などは同じにする必要はない。   Hereinafter, a method for manufacturing the solid-state imaging device according to the seventh embodiment will be exemplarily described. First, the element isolation 126 is formed in the semiconductor layer 104 of the first member 308. The element isolation 126 includes an insulating layer such as a silicon oxide film and has, for example, an STI structure. Next, a gate oxide film (not shown) and a gate electrode 114 are formed on the semiconductor layer 104. On the other hand, the element isolation 129, the gate oxide film (not shown), and the gate electrode 121 are also formed on the second member 309. The first member 308 and the second member 309 need not have the same element isolation shape and manufacturing method, and the thickness and type of the gate oxide film and the gate electrode.

更に、第１部材３０８に光電変換部１０５および多層配線層１０２を形成し、第２部材３０９に多層配線層１２２を形成し、第１部材３０８の多層配線層１０２側と第２部材３０９の多層配線層１２２側を結合面１２３で結合する。第７実施形態では、開口１０８、溝１０９および金属電極１１０は、光入射面とは反対側の面に形成される。第７実施形態の固体撮像装置もまた、半導体層１０４の第２面（裏面）Ｓ２の側に配置されたオンチップレンズ１０７を通して光電変換部１０５に光が入射する裏面照射型の固体撮像装置である。半導体層１０４および支持基板１０１としては、ＳＯＩ基板を利用してもよい。   Furthermore, the photoelectric conversion unit 105 and the multilayer wiring layer 102 are formed on the first member 308, the multilayer wiring layer 122 is formed on the second member 309, and the multilayer wiring layer 102 side of the first member 308 and the multilayer of the second member 309 are formed. The wiring layer 122 side is coupled with the coupling surface 123. In the seventh embodiment, the opening 108, the groove 109, and the metal electrode 110 are formed on the surface opposite to the light incident surface. The solid-state imaging device of the seventh embodiment is also a back-illuminated solid-state imaging device in which light is incident on the photoelectric conversion unit 105 through the on-chip lens 107 disposed on the second surface (back surface) S2 side of the semiconductor layer 104. is there. As the semiconductor layer 104 and the support substrate 101, an SOI substrate may be used.

開口１０８は、半導体層１０４を貫通し、更に第１部材３０８の多層配線層１０２を貫通し、第2部材３０９の多層配線層１２２の中に配置された導電層１０３に達するように形成されている。開口１０８を取り囲む溝１０９もまた、半導体層１０４を貫通し、更に第１部材３０８の多層配線層１０２を貫通し、第2部材３０９の多層配線層１２２の中に配置された導電層１０３に達するように形成されている。溝１０９は、図２に例示されるように、複数の開口１０８を相互に分離するように配置されている。開口１０８の中には、金属電極１１０が配置されている。金属電極１１０は、チップ１１１を封止したパッケージのピンに対してボンディングワイヤによって接続されうる。金属電極１１０は、多層配線層１０２の導電層１０３に接続されている。金属電極１１０は、導電層１０３に接続されている。金属電極１１０は、例えば、ボンディング、バンプまたはめっき等の方法によって形成されうる。   The opening 108 penetrates the semiconductor layer 104 and further penetrates the multilayer wiring layer 102 of the first member 308 and reaches the conductive layer 103 disposed in the multilayer wiring layer 122 of the second member 309. Yes. The groove 109 surrounding the opening 108 also penetrates the semiconductor layer 104, further penetrates the multilayer wiring layer 102 of the first member 308, and reaches the conductive layer 103 disposed in the multilayer wiring layer 122 of the second member 309. It is formed as follows. As illustrated in FIG. 2, the groove 109 is disposed so as to separate the plurality of openings 108 from each other. A metal electrode 110 is disposed in the opening 108. The metal electrode 110 can be connected to a pin of a package in which the chip 111 is sealed by a bonding wire. The metal electrode 110 is connected to the conductive layer 103 of the multilayer wiring layer 102. The metal electrode 110 is connected to the conductive layer 103. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating.

シール部２０３ａ、２０３ｂ、２０４は、多層配線層１０２、１２２における配線のための金属膜、コンタクトプラグ、ビアプラグと同一材料で、これらと同時に形成されうる。つまり、シール部２０３、２０４は、多層配線層１０２、１２２における配線のための金属膜と、コンタクトプラグおよびビアプラグを構成する金属との金属接合によって構成されうる。第７実施形態においても、第６実施形態と同様の効果が得られる。   The seal portions 203a, 203b, and 204 can be formed of the same material as the metal film, contact plug, and via plug for wiring in the multilayer wiring layers 102 and 122, and can be formed at the same time. That is, the seal portions 203 and 204 can be formed by metal bonding between the metal film for wiring in the multilayer wiring layers 102 and 122 and the metal constituting the contact plug and the via plug. In the seventh embodiment, the same effect as in the sixth embodiment can be obtained.

［第８実施形態］
図１２を参照しながら本発明の第８実施形態の固体撮像装置およびその製造方法を説明する。図１２は、第８実施形態において援用される図２のＸ−Ｘ’線の断面構造を模式的に示す断面図である。ここで言及しない事項は、第１〜第７実施形態に従いうる。第８実施形態の固体撮像装置は、開口１０８および溝１０９の形成によって露出した半導体層１０４の面を保護する保護層１３１を有する。 [Eighth Embodiment]
A solid-state imaging device and a manufacturing method thereof according to an eighth embodiment of the present invention will be described with reference to FIG. FIG. 12 is a cross-sectional view schematically showing a cross-sectional structure taken along line XX ′ of FIG. 2 used in the eighth embodiment. Matters not mentioned here can follow the first to seventh embodiments. The solid-state imaging device according to the eighth embodiment includes a protective layer 131 that protects the surface of the semiconductor layer 104 exposed by forming the opening 108 and the groove 109.

第８実施形態の固体撮像装置は、半導体層１０４の形成および薄膜化までは、第１実施形態の製造方法に従って製造されうる。半導体層１０４を薄膜化した後、半導体層１０４および多層配線層１０２に開口１０８および溝１０９を形成する。開口１０８は、半導体層１０４を貫通し、かつ導電層１０３に達するように形成される。溝１０９は、半導体層１０４を貫通し、かつ複数の開口１０８を相互に分離するように形成される。   The solid-state imaging device of the eighth embodiment can be manufactured according to the manufacturing method of the first embodiment until the semiconductor layer 104 is formed and thinned. After the semiconductor layer 104 is thinned, an opening 108 and a groove 109 are formed in the semiconductor layer 104 and the multilayer wiring layer 102. The opening 108 is formed so as to penetrate the semiconductor layer 104 and reach the conductive layer 103. The groove 109 is formed so as to penetrate the semiconductor layer 104 and separate the plurality of openings 108 from each other.

開口１０８および溝１０９の形成の後、保護層となりうるシリコン窒化膜などの膜をプラズマＣＶＤ法などの方法によって、半導体層１０４の第２面（裏面）Ｓ２、および、開口１０８および溝１０９に露出した側面を覆うように形成する。次に、半導体層１０４の第２面（裏面）Ｓ２の側に、カラーフィルタ１０６、オンチップレンズ１０７、平坦化膜ＰＬを形成する。   After the formation of the opening 108 and the groove 109, a film such as a silicon nitride film that can serve as a protective layer is exposed to the second surface (back surface) S2 of the semiconductor layer 104 and the opening 108 and the groove 109 by a method such as plasma CVD. It is formed so as to cover the side face. Next, the color filter 106, the on-chip lens 107, and the planarizing film PL are formed on the second surface (back surface) S2 side of the semiconductor layer 104.

次いで、開口１０８および溝１０９を覆っている部分の平坦化膜ＰＬおよび開口１０８の底部のシリコン窒化膜をエッチングなどで除去し、導電層１０３を露出させ、シリコン窒化膜からなる保護層１３１を形成する。更に、開口１０８の中に金属電極１１０を形成する。金属電極１１０は、導電層１０３と接続されるように形成される。金属電極１１０は、例えば、ボンディング、バンプ、めっき等の方法によって形成されうる。金属電極１１０は、例えば、金、銀、アルミニウム等の材料で形成されうる。平坦化層ＰＬ、カラーフィルタ１０６、オンチップレンズ１０７の形成と保護層１３１の形成とは、順番が変更されてもよい。第８実施形態と第６又は第７実施形態との組み合わせによりシール効果を更に高めることができる。   Next, the planarizing film PL covering the opening 108 and the groove 109 and the silicon nitride film at the bottom of the opening 108 are removed by etching or the like to expose the conductive layer 103 and form a protective layer 131 made of a silicon nitride film. To do. Further, the metal electrode 110 is formed in the opening 108. The metal electrode 110 is formed so as to be connected to the conductive layer 103. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating. The metal electrode 110 can be formed of a material such as gold, silver, or aluminum. The order of forming the planarizing layer PL, the color filter 106, and the on-chip lens 107 and the protective layer 131 may be changed. The combination of the eighth embodiment and the sixth or seventh embodiment can further enhance the sealing effect.

第８実施形態によれば、保護層１３１によって半導体層１０４の第２面（裏面）Ｓ２が保護されるとともに、開口１０８および溝１０９の側面も保護される。   According to the eighth embodiment, the protective layer 131 protects the second surface (back surface) S2 of the semiconductor layer 104, and also protects the side surfaces of the opening 108 and the groove 109.

［第９実施形態］
図１３〜図１５を参照しながら第９実施形態の固体撮像装置およびその製造方法を説明する。ここで言及しない事項は、第１〜第８実施形態に従いうる。図１３（ａ）は、固体撮像装置が形成されるウエハを示す平面図、図１３（ｂ）は、図１３（ａ）のウエハにおける１つのチップ１１１およびその周辺を模式的に示す図、図１４は、チップ１１１の平面レイアウトを模式的に示す図である。図１５は、図１４（ｃ）のＺ−Ｚ’線の断面構造を模式的に示す断面図である。 [Ninth Embodiment]
A solid-state imaging device and a manufacturing method thereof according to the ninth embodiment will be described with reference to FIGS. Matters not mentioned here can follow the first to eighth embodiments. FIG. 13A is a plan view showing a wafer on which a solid-state imaging device is formed, and FIG. 13B is a diagram schematically showing one chip 111 and its periphery in the wafer of FIG. 14 is a diagram schematically showing a planar layout of the chip 111. FIG. 15 is a cross-sectional view schematically showing a cross-sectional structure taken along the line ZZ ′ of FIG.

第９実施形態の固体撮像装置は、チップ１１１（他の観点では、半導体層１０４）の外縁に沿って該外縁の内側に配置された第２の溝１３２を有する。第２の溝１３２によってチップ１１１の外縁とチップ１１１の内部とを分離することができる。また、第２の溝１３２は、ウエハをダイシングライン１３３でダイシングする際にチップ１１１の内部にクラックが形成されることを防止する機能も有する。第９実施形態の特徴は、第１〜第８実施形態のそれぞれの特徴と組み合わせて実施することができる。   The solid-state imaging device according to the ninth embodiment includes the second groove 132 disposed inside the outer edge along the outer edge of the chip 111 (in another aspect, the semiconductor layer 104). The outer edge of the chip 111 and the inside of the chip 111 can be separated by the second groove 132. The second groove 132 also has a function of preventing cracks from forming inside the chip 111 when the wafer is diced by the dicing line 133. The features of the ninth embodiment can be implemented in combination with the features of the first to eighth embodiments.

第９実施形態の固体撮像装置は、半導体層１０４の形成および薄膜化までは、第１実施形態の製造方法に従って製造されうる。半導体層１０４を薄膜化した後、半導体層１０４および多層配線層１０２に開口１０８、溝１０９および第２の溝１３２を形成する。開口１０８は、半導体層１０４を貫通し、かつ導電層１０３に達するように形成される。溝１０９は、半導体層１０４を貫通し、かつ複数の開口１０８を相互に分離するように形成される。第２の溝１３２は、半導体層１０４の外縁（他の観点では、ダイシングライン１３３）に沿って該外縁の内側に、半導体層１０４を貫通するように形成される。   The solid-state imaging device of the ninth embodiment can be manufactured according to the manufacturing method of the first embodiment until the semiconductor layer 104 is formed and thinned. After the semiconductor layer 104 is thinned, the opening 108, the groove 109, and the second groove 132 are formed in the semiconductor layer 104 and the multilayer wiring layer 102. The opening 108 is formed so as to penetrate the semiconductor layer 104 and reach the conductive layer 103. The groove 109 is formed so as to penetrate the semiconductor layer 104 and separate the plurality of openings 108 from each other. The second groove 132 is formed so as to penetrate the semiconductor layer 104 on the inner side of the outer edge along the outer edge of the semiconductor layer 104 (in other aspects, the dicing line 133).

開口１０８、溝１０９および第２の溝１３２の形成の後、保護層となりうるシリコン窒化膜等の膜をプラズマＣＶＤ法等の方法によって半導体層１０４の第２面（裏面）Ｓ２、及び、開口１０８、溝１０９及び第２の溝１３２に露出した側面を覆うように形成する。次に、半導体層１０４の第２面（裏面）Ｓ２の側に、カラーフィルタ１０６、オンチップレンズ１０７、平坦化膜ＰＬを形成する。   After the formation of the opening 108, the groove 109, and the second groove 132, a film such as a silicon nitride film that can serve as a protective layer is formed on the second surface (back surface) S2 of the semiconductor layer 104 and the opening 108 by a method such as plasma CVD. The side surface exposed to the groove 109 and the second groove 132 is formed to cover the side surface. Next, the color filter 106, the on-chip lens 107, and the planarizing film PL are formed on the second surface (back surface) S2 side of the semiconductor layer 104.

次いで、開口１０８、溝１０９および第２の溝１３２を覆っている部分の平坦化膜ＰＬおよび開口１０８の底部のシリコン窒化膜をエッチングなどで除去し、導電層１０３を露出させ、シリコン窒化膜からなる保護層１３１を形成する。更に、開口１０８の中に金属電極１１０を形成する。金属電極１１０は、導電層１０３と接続されるように形成される。金属電極１１０は、例えば、ボンディング、バンプ、めっき等の方法によって形成されうる。金属電極１１０は、例えば、金、銀、アルミニウム等の材料で形成されうる。平坦化層ＰＬ、カラーフィルタ１０６、オンチップレンズ１０７の形成と保護層１３２の形成とは、順番が変更されてもよい。更に、複数の固体撮像装置（チップ１１１）が形成されたウエハをダイシングライン１３３で切断することによってダイシングし、図１５に模式的に示す構成が得られる。   Next, the planarizing film PL covering the opening 108, the groove 109, and the second groove 132 and the silicon nitride film at the bottom of the opening 108 are removed by etching or the like to expose the conductive layer 103, thereby removing the silicon nitride film from the silicon nitride film. A protective layer 131 is formed. Further, the metal electrode 110 is formed in the opening 108. The metal electrode 110 is formed so as to be connected to the conductive layer 103. The metal electrode 110 can be formed by a method such as bonding, bumping, or plating. The metal electrode 110 can be formed of a material such as gold, silver, or aluminum. The order of forming the planarizing layer PL, the color filter 106, and the on-chip lens 107 and the protective layer 132 may be changed. Further, the wafer on which a plurality of solid-state imaging devices (chips 111) are formed is diced by cutting with a dicing line 133, and the configuration schematically shown in FIG. 15 is obtained.

第９実施形態によれば、半導体層１０４の第２面（裏面）Ｓ２および側面を保護するとともに、ダイシングによってチップ１１１の内部にクラックが生じることを防止することができる。また、金属電極１１０の形成用の開口１０８の形成、複数の金属電極１１０の相互間の電気的な分離用の溝１０９の形成、および、ダイシングによってチップ１１１の内部にクラックが生じることの防止用の第２の溝１３２の形成を同時に行うことができる。   According to the ninth embodiment, the second surface (back surface) S2 and the side surface of the semiconductor layer 104 can be protected, and cracks can be prevented from occurring inside the chip 111 due to dicing. Further, the formation of the opening 108 for forming the metal electrode 110, the formation of the groove 109 for electrical separation between the plurality of metal electrodes 110, and the prevention of cracks in the chip 111 due to dicing. The second groove 132 can be formed simultaneously.

［第１０実施形態］
図１６および図１７を参照しながら第１０実施形態の固体撮像装置およびその製造方法を説明する。ここで言及しない事項は、第１〜第９実施形態に従いうる。図１７は、固体撮像装置（チップ）の平面レイアウトを模式的に示す図である。図１６は、図１７のＶ−Ｖ’線の断面構造を模式的に示す断面図である。 [Tenth embodiment]
A solid-state imaging device and a manufacturing method thereof according to the tenth embodiment will be described with reference to FIGS. 16 and 17. Matters not mentioned here can follow the first to ninth embodiments. FIG. 17 is a diagram schematically showing a planar layout of a solid-state imaging device (chip). 16 is a cross-sectional view schematically showing a cross-sectional structure taken along the line VV ′ of FIG.

第１０実施形態では、第１部材３０８の多層配線層１０２の配線と第２部材３０９の多層配線層１２２の配線との接続を導電体１６１、１６２および接続部１６３で行う。第１０実施形態の特徴は、第１〜第９実施形態のそれぞれの特徴と組み合わせて実施することができる。   In the tenth embodiment, the conductors 161 and 162 and the connecting portion 163 connect the wiring of the multilayer wiring layer 102 of the first member 308 and the wiring of the multilayer wiring layer 122 of the second member 309. The features of the tenth embodiment can be implemented in combination with the features of the first to ninth embodiments.

第１部材３０８と第２部材３０９との結合までは、第３実施形態（図７）に従って実施しうる。ただし、第１部材３０８の多層配線層１０２および第２部材３０９の多層配線層１２２は、この結合によって互いに配線が接続されないように形成される。第１部材３０８と第２部材３０９とが結合された後に、半導体層１０４の第２面（裏面）Ｓ２の上に絶縁膜１９０を形成する。絶縁膜１９０は、平坦化膜（前述の平坦化膜ＰＬ１）として機能しうる。次いで、絶縁膜１９０および半導体層１０４を貫通し、多層配線層ＭＬの中の相互に接続すべき導電層１９１、１９２にそれぞれ達するように開口１５２、１５３を形成する。次いで、必要に応じて開口１５１、１５３の側面に絶縁膜６７を形成した後、開口１５２、１５３に導電体１６１、１６２を形成する。次いで、開口１５２、１５３のそれぞれの中に形成された導電体１６１、１６２を相互に接続する接続部１６３を形成する。   Up to the coupling of the first member 308 and the second member 309 can be performed according to the third embodiment (FIG. 7). However, the multilayer wiring layer 102 of the first member 308 and the multilayer wiring layer 122 of the second member 309 are formed so that the wiring is not connected to each other by this coupling. After the first member 308 and the second member 309 are coupled, an insulating film 190 is formed on the second surface (back surface) S2 of the semiconductor layer 104. The insulating film 190 can function as a planarization film (the above-described planarization film PL1). Next, openings 152 and 153 are formed so as to penetrate through the insulating film 190 and the semiconductor layer 104 and reach the conductive layers 191 and 192 to be connected to each other in the multilayer wiring layer ML. Next, an insulating film 67 is formed on the side surfaces of the openings 151 and 153 as necessary, and then conductors 161 and 162 are formed in the openings 152 and 153. Next, a connection portion 163 that connects the conductors 161 and 162 formed in each of the openings 152 and 153 is formed.

次いで、半導体層１０４の第２面（裏面）Ｓ２の側にカラーフィルタ１０６、平坦化膜ＰＬおよびオンチップレンズ１０７を形成する。次いで、開口１５１、１５２および接続部１６３が配置された領域を取り囲むように溝１０９を形成する。溝１０９は、開口１５２、１５２と同時に形成されてもよい。溝１０９は、第１〜第９実施形態において説明された金属電極１１０を取り囲む溝１０９と同様のものである。   Next, the color filter 106, the planarizing film PL, and the on-chip lens 107 are formed on the second surface (back surface) S2 side of the semiconductor layer 104. Next, the groove 109 is formed so as to surround the region where the openings 151 and 152 and the connection portion 163 are disposed. The groove 109 may be formed simultaneously with the openings 152 and 152. The groove 109 is the same as the groove 109 surrounding the metal electrode 110 described in the first to ninth embodiments.

接続部１６３は、パッドとして利用されてもよい。図１６には示されていないが、図１７に示されているように、第１０実施形態の固体撮像装置は、ボンディング用の金属電極１１０を備えている。   The connection unit 163 may be used as a pad. Although not shown in FIG. 16, as shown in FIG. 17, the solid-state imaging device of the tenth embodiment includes a metal electrode 110 for bonding.

［応用例］
以下、上記の各実施形態に係る固定撮像装置の応用例として、該固定撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固定撮像装置と、該固定撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。 [Application example]
Hereinafter, as an application example of the fixed imaging device according to each of the above embodiments, a camera in which the fixed imaging device is incorporated will be exemplarily described. The concept of a camera includes not only a device mainly intended for photographing but also a device (for example, a personal computer or a portable terminal) that is supplementarily provided with a photographing function. The camera includes a fixed imaging device according to the present invention exemplified as the above embodiment, and a processing unit that processes a signal output from the fixed imaging device. The processing unit may include, for example, an A / D converter and a processor that processes digital data output from the A / D converter.

１０２：多層配線層、１０３：導電層、１０４：半導体層、１０８：開口、１０９：溝、１１０：導電体、ＷＰ：壁部。   102: Multilayer wiring layer, 103: Conductive layer, 104: Semiconductor layer, 108: Opening, 109: Groove, 110: Conductor, WP: Wall part.

Claims (1)

半導体層および多層配線層を有する固体撮像装置であって、
前記半導体層を貫通し、かつ前記多層配線層の中の導電層に至る開口と、
前記導電層に接続されるように前記開口の中に配置された導電体と、
前記開口を取り囲み、かつ前記半導体層を貫通した溝と、を備え、
前記半導体層は、前記導電体を取り囲むように前記開口の側面と前記溝の内側側面との間に配置された壁部を含む、
ことを特徴とする固体撮像装置。 A solid-state imaging device having a semiconductor layer and a multilayer wiring layer,
An opening extending through the semiconductor layer and reaching the conductive layer in the multilayer wiring layer;
A conductor disposed in the opening to be connected to the conductive layer;
A groove surrounding the opening and penetrating the semiconductor layer,
The semiconductor layer includes a wall portion disposed between a side surface of the opening and an inner side surface of the groove so as to surround the conductor.
A solid-state imaging device.
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