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JP2017116941A - Electronic device - Google Patents

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Publication number
JP2017116941A
JP2017116941A JP2017002030A JP2017002030A JP2017116941A JP 2017116941 A JP2017116941 A JP 2017116941A JP 2017002030 A JP2017002030 A JP 2017002030A JP 2017002030 A JP2017002030 A JP 2017002030A JP 2017116941 A JP2017116941 A JP 2017116941A
Authority
JP
Japan
Prior art keywords
film
tft
pixel
gate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2017002030A
Other languages
Japanese (ja)
Inventor
小山 潤
Jun Koyama
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2017002030A priority Critical patent/JP2017116941A/en
Publication of JP2017116941A publication Critical patent/JP2017116941A/en
Withdrawn legal-status Critical Current

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  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

PROBLEM TO BE SOLVED: To achieve clear multi-level color display by reducing variations in the electrical characteristics of a semiconductor element.SOLUTION: A part of a semiconductor layer used for a semiconductor element is utilized as a resistor. Specifically, a display device has the semiconductor element and a light-emitting element electrically connected to the semiconductor layer included in the semiconductor element. The semiconductor layer has a region which can be regarded as a resistor disposed between the semiconductor element and the light-emitting element. The influence of variations in the electrical characteristics of the semiconductor element can be reduced owing to the presence of the region which can be regarded as the resistor.SELECTED DRAWING: Figure 2

Description

本願発明は半導体素子(半導体薄膜を用いた素子)を基板上に作り込んで形成されたE
L(エレクトロルミネッセンス)表示装置及びそのEL表示装置を表示ディスプレイとし
て有する電子装置(電子デバイス)に関する。
The present invention is an E formed by forming a semiconductor element (an element using a semiconductor thin film) on a substrate.
The present invention relates to an L (electroluminescence) display device and an electronic device (electronic device) having the EL display device as a display display.

近年、基板上にTFTを形成する技術が大幅に進歩し、アクティブマトリクス型表示装
置への応用開発が進められている。特に、ポリシリコン膜を用いたTFTは、従来のアモ
ルファスシリコン膜を用いたTFTよりも電界効果移動度(モビリティともいう)が高い
ので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制
御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
In recent years, a technology for forming a TFT on a substrate has greatly advanced, and application development to an active matrix display device has been advanced. In particular, a TFT using a polysilicon film has higher field effect mobility (also referred to as mobility) than a conventional TFT using an amorphous silicon film, and thus can operate at high speed. For this reason, it is possible to control a pixel, which has been conventionally performed by a drive circuit outside the substrate, with a drive circuit formed on the same substrate as the pixel.

このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り
込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減
など、様々な利点が得られるとして注目されている。
Such an active matrix display device has various advantages such as a reduction in manufacturing cost, a reduction in size of the display device, an increase in yield, and a reduction in throughput by forming various circuits and elements on the same substrate. It is attracting attention as.

従来、アクティブマトリクス型EL表示装置の画素構造は図3に示すようなものが一般
的であった。図3において、301はスイッチング素子として機能するTFT(以下、ス
イッチング用TFTという)、302はEL素子303に供給する電流を制御するための
素子(電流制御素子)として機能するTFT(以下、電流制御用TFTという)、304
はコンデンサ(保持容量)である。スイッチング用TFT301はゲート配線305及び
ソース配線(データ配線)306に接続されている。また、電流制御用TFT302はの
ドレインはEL素子303に、ソースは電源供給線307に接続されている。
Conventionally, the pixel structure of an active matrix EL display device is generally as shown in FIG. In FIG. 3, reference numeral 301 denotes a TFT functioning as a switching element (hereinafter referred to as a switching TFT), and 302 denotes a TFT functioning as an element (current control element) for controlling the current supplied to the EL element 303 (hereinafter referred to as current control). 304)
Is a capacitor (holding capacity). The switching TFT 301 is connected to a gate wiring 305 and a source wiring (data wiring) 306. The drain of the current control TFT 302 is connected to the EL element 303, and the source is connected to the power supply line 307.

ゲート配線305が選択されるとスイッチング用TFT301のゲートが開き、ソース
配線306のデータ信号がコンデンサ304に蓄積され、電流制御用TFT302のゲー
トが開く。そして、スイッチング用TFT301のゲートが閉じた後、コンデンサ304
に蓄積された電荷によって電流制御用TFT302のゲートは開いたままとなり、その間
、EL素子303が発光する。このEL素子303の発光量は流れる電流量で変化する。
When the gate wiring 305 is selected, the gate of the switching TFT 301 is opened, the data signal of the source wiring 306 is accumulated in the capacitor 304, and the gate of the current control TFT 302 is opened. Then, after the gate of the switching TFT 301 is closed, the capacitor 304
The gate of the current control TFT 302 is kept open by the charge accumulated in the EL element 303, and the EL element 303 emits light during that period. The amount of light emitted from the EL element 303 varies depending on the amount of current flowing.

このとき、EL素子303に供給される電流量は電流制御用TFT302のゲート電圧
によって制御される。その様子を図4に示す。
At this time, the amount of current supplied to the EL element 303 is controlled by the gate voltage of the current control TFT 302. This is shown in FIG.

図4(A)は電流制御用TFTのトランジスタ特性を示すグラフであり、401はId
−Vg特性(又はId−Vg曲線)と呼ばれている。ここでIdはドレイン電流であり、
Vgはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知
ることができる。
FIG. 4A is a graph showing the transistor characteristics of the current control TFT, and 401 denotes Id.
-Vg characteristic (or Id-Vg curve). Where Id is the drain current,
Vg is a gate voltage. From this graph, the amount of current flowing for an arbitrary gate voltage can be known.

通常、EL素子を駆動するにあたって、上記Id−Vg特性の点線402で示した領域
を用いる。402で囲んだ領域の拡大図を図4(B)に示す。
Usually, in driving the EL element, the region indicated by the dotted line 402 of the Id-Vg characteristic is used. An enlarged view of the area surrounded by 402 is shown in FIG.

図4(B)において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際
にはしきい値電圧(Vth)近傍又はそれ以下のゲート電圧である領域を指し、この領域
ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使って
ゲート電圧による電流制御を行う。
In FIG. 4B, the shaded area is called a subthreshold area. Actually, it indicates a region having a gate voltage near or below the threshold voltage (Vth), and in this region, the drain current changes exponentially with respect to the change of the gate voltage. This region is used for current control by gate voltage.

スイッチング用TFT301が開いて画素内に入力されたデータ信号は、まずコンデン
サ304に蓄積され、そのデータ信号がそのまま電流制御用TFT302のゲート電圧と
なる。このとき、図4(A)に示したId−Vg特性に従ってゲート電圧に対してドレイ
ン電流が1対1で決まる。即ち、データ信号に対応して所定の電流がEL素子303を流
れ、その電流量に対応した発光量で前記EL素子303が発光する。
The data signal input to the pixel after the switching TFT 301 is opened is first stored in the capacitor 304, and the data signal directly becomes the gate voltage of the current control TFT 302. At this time, the drain current is determined one-to-one with respect to the gate voltage in accordance with the Id-Vg characteristics shown in FIG. That is, a predetermined current flows through the EL element 303 corresponding to the data signal, and the EL element 303 emits light with a light emission amount corresponding to the current amount.

以上のように、データ信号によってEL素子の発光量が制御され、その発光量の制御に
よって階調表示がなされる。この方式はいわゆるアナログ階調と呼ばれる方式であり、信
号の振幅の変化で階調表示が行われる。
As described above, the light emission amount of the EL element is controlled by the data signal, and gradation display is performed by controlling the light emission amount. This method is a so-called analog gradation method, and gradation display is performed by changing the amplitude of a signal.

しかしながら、上記アナログ階調方式はTFTの特性バラツキに非常に弱いという欠点
がある。例えばスイッチング用TFTのId−Vg特性が同じ階調を表示する隣接画素の
スイッチング用TFTと異なる場合(全体的にプラス又はマイナス側へシフトした場合)
を想定する。
However, the analog gray scale method has a drawback that it is very weak in TFT characteristic variation. For example, when the Id-Vg characteristics of the switching TFT are different from those of the adjacent pixel that displays the same gradation (when shifted to the plus or minus side as a whole).
Is assumed.

その場合、各スイッチング用TFTのドレイン電流はバラツキの程度にもよるが異なる
ものとなり、各画素の電流制御用TFTには異なるゲート電圧がかかることになる。即ち
、各EL素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示
を行えなくなる。
In this case, the drain current of each switching TFT differs depending on the degree of variation, and a different gate voltage is applied to the current control TFT of each pixel. That is, different currents flow for each EL element, resulting in different light emission amounts, and the same gradation display cannot be performed.

また、仮に各画素の電流制御用TFTに等しいゲート電圧がかかったとしても、電流制
御用TFTのId−Vg特性にバラツキがあれば、同じドレイン電流を出力することはで
きない。さらに、図4(A)からも明らかなようにゲート電圧の変化に対して指数関数的
にドレイン電流が変化するような領域を使っているため、Id−Vg特性が僅かでもずれ
れば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生
じうる。こうなってしまうとEL素子の発光量が隣接画素で大きく異なってしまう。
Even if an equal gate voltage is applied to the current control TFT of each pixel, the same drain current cannot be output if the Id-Vg characteristics of the current control TFT vary. Further, as apparent from FIG. 4A, since a region in which the drain current changes exponentially with respect to the change in the gate voltage is used, it is equal if the Id-Vg characteristic is slightly shifted. Even when the gate voltage is applied, the amount of output current may vary greatly. In this case, the light emission amount of the EL element is greatly different between adjacent pixels.

実際には、スイッチング用TFTと電流制御用TFTとの、両者のバラツキの相乗効果
となるので条件的にはさらに厳しい。このように、アナログ階調方式はTFTの特性バラ
ツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型EL表示装置の
多色カラー化における障害となっていた。
In practice, the switching TFT and the current control TFT have a synergistic effect of the variation between the two, so that the conditions are more severe. As described above, the analog gray scale method is extremely sensitive to variations in TFT characteristics, and this point has been an obstacle to the multicolor colorization of the conventional active matrix EL display device.

本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能な
アクティブマトリクス型EL表示装置を提供することを課題とする。そして、そのような
アクティブマトリクス型EL表示装置を表示用ディスプレイとして具備する高性能な電子
装置(電子デバイス)を提供することを課題とする。
The present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix EL display device capable of clear multi-tone color display. It is another object of the present invention to provide a high-performance electronic device (electronic device) including such an active matrix EL display device as a display for display.

本出願人はアナログ階調方式の問題はEL素子に流れる電流制御用TFTの特性バラツ
キ、特に電流制御用TFTのオン抵抗のバラツキに起因することを見いだした。なお、オ
ン抵抗とはTFTのドレイン電圧をその時に流れているドレイン電流で割った値である。
The present applicant has found that the problem of the analog gradation method is caused by variation in characteristics of the current control TFT flowing through the EL element, in particular, variation in on-resistance of the current control TFT. The on-resistance is a value obtained by dividing the drain voltage of the TFT by the drain current flowing at that time.

即ち、電流制御用TFTのオン抵抗がTFT間でばらつくために同一条件でも異なる電
流(ドレイン電流)が流れてしまい、その結果、所望の階調が得られないという不具合が
生じるのである。
That is, since the on-resistance of the current control TFT varies between TFTs, different currents (drain currents) flow even under the same conditions, and as a result, a problem that a desired gradation cannot be obtained occurs.

そこで本願発明では、電流制御用TFTのドレインとEL素子との間に抵抗体(R)を
直列に接続し、その抵抗体によって電流制御用TFTからEL素子へ供給される電流量を
制御することを目的とする。このためには、電流制御用TFTのオン抵抗よりも十分に抵
抗の高い抵抗体を設ける必要がある。抵抗値としては1kΩ〜50MΩ(好ましくは10
kΩ〜10MΩ、さらに好ましくは50kΩ〜1MΩ)の範囲から選択すれば良い。
Therefore, in the present invention, a resistor (R) is connected in series between the drain of the current control TFT and the EL element, and the amount of current supplied from the current control TFT to the EL element is controlled by the resistor. With the goal. For this purpose, it is necessary to provide a resistor having a resistance sufficiently higher than the on-resistance of the current control TFT. The resistance value is 1 kΩ to 50 MΩ (preferably 10
(kΩ to 10 MΩ, more preferably 50 kΩ to 1 MΩ).

また、本願発明を実施する場合、EL素子に流れる電流量が抵抗体(R)の抵抗値で決
まり、供給される電流は常に一定となる。即ち、従来のような電流値を制御して階調表示
を行うアナログ階調方式は使えない。そこで本願発明では電流制御用TFTを単に電流供
給用のスイッチング素子として用いた時間分割方式の階調表示(以下、時分割階調という
)を用いることを特徴としている。
When the present invention is implemented, the amount of current flowing through the EL element is determined by the resistance value of the resistor (R), and the supplied current is always constant. That is, the conventional analog gray scale method for performing gray scale display by controlling the current value cannot be used. Therefore, the present invention is characterized by using a time-division gradation display (hereinafter referred to as a time-division gradation) in which the current control TFT is simply used as a switching element for supplying current.

具体的には以下のようにして時分割階調表示を行う。ここでは8ビットデジタル駆動方
式により256階調(1677万色)のフルカラー表示を行う場合について説明する。
Specifically, time-division gradation display is performed as follows. Here, a case will be described in which full-color display of 256 gradations (16.77 million colors) is performed by the 8-bit digital driving method.

まず、画像1フレームを8つのサブフレームに分割する。なお、表示領域の全画素にデ
ータを入力する1周期を1フレームと呼び、通常のELディスプレイでは発振周波数は6
0Hz、即ち1秒間に60フレームが形成される。1秒間のフレーム数がこれ以下になる
と視覚的にフリッカ等の画像のちらつきが目立ち始める。なお、1フレームをさらに複数
に分割したフレームをサブフレームと呼ぶ。
First, one image frame is divided into eight subframes. One cycle in which data is input to all the pixels in the display area is called one frame, and an oscillation frequency is 6 in a normal EL display.
60 frames are formed at 0 Hz, that is, 1 second. When the number of frames per second becomes less than this, flickering of images such as flicker starts to stand out visually. A frame obtained by dividing one frame into a plurality of frames is called a subframe.

1つのサブフレームはアドレス期間(Ta)とサステイン期間(Ts)とに分けられる。
アドレス期間とは、1サブフレーム期間中、全画素にデータを入力するのに要する時間全
体であり、サステイン期間(点灯期間と言っても良い)とは、EL素子を発光させている
期間を示している。(図10)
One subframe is divided into an address period (Ta) and a sustain period (Ts).
The address period is the entire time required to input data to all the pixels in one subframe period, and the sustain period (also referred to as a lighting period) indicates a period during which the EL element emits light. ing. (Fig. 10)

ここで1つ目のサブフレームをSF1と呼び、以下2つ目のサブフレームから8つ目の
サブフレームまでをSF2〜SF8と呼ぶ。また、アドレス期間(Ta)はSF1〜SF
8まで一定である。一方、SF1〜SF8のサステイン期間(Ts)をそれぞれTs1〜Ts
8とする。
Here, the first subframe is referred to as SF1, and the second to eighth subframes are hereinafter referred to as SF2 to SF8. The address period (Ta) is SF1 to SF.
It is constant up to 8. On the other hand, the sustain periods (Ts) of SF1 to SF8 are set to Ts1 to Ts, respectively.
8

この時、Ts1:Ts2:Ts3:Ts4:Ts5:Ts6:Ts7:Ts8=1:1/2:1/4:1
/8:1/16:1/32:1/64:1/128となるようにサステイン期間を設定す
る。但し、SF1〜SF8を出現させる順序はどのようにしても良い。このサステイン期
間の組み合わせで256階調のうち所望の階調表示を行うことができる。
At this time, Ts1: Ts2: Ts3: Ts4: Ts5: Ts6: Ts7: Ts8 = 1: 1/2: 1/4: 1
The sustain period is set to be / 8: 1/16: 1/32: 1/64: 1/128. However, the order in which SF1 to SF8 appear may be any way. A desired gradation display among 256 gradations can be performed by combining the sustain periods.

まず、画素が有するEL素子の対向電極(TFTに接続されていない側の電極を指す。
通常は陰極となる。)に電圧を加えない(選択しない)状態としておき、EL素子を発光
させずに各画素にデータ信号を入力していく。この期間がアドレス期間となる。そして、
全ての画素にデータが入力されてアドレス期間が終了したら、対向電極に電圧を加えて(
選択して)一斉にEL素子を発光させる。この期間がサステイン期間となる。また、発光
させる(画素を点灯させる)期間はTs1〜Ts8までのいずれかの期間である。ここではT
s8の期間、所定の画素を点灯させたとする。
First, a counter electrode (an electrode on the side not connected to the TFT) of the EL element included in the pixel is indicated.
Usually the cathode. ), A voltage is not applied (not selected), and a data signal is input to each pixel without causing the EL element to emit light. This period is an address period. And
When data is input to all pixels and the address period ends, a voltage is applied to the counter electrode (
The EL elements emit light all at once. This period is the sustain period. In addition, the period during which light is emitted (pixels are lit) is any period from Ts1 to Ts8. Here T
Assume that a predetermined pixel is lit during the period of s8.

次に、再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入
る。このときはTs1〜Ts7のいずれかの期間がサステイン期間となる。
ここではTs7の期間、所定の画素を点灯させたとする。
Next, the address period starts again, and when a data signal is input to all pixels, the sustain period starts. At this time, any period from Ts1 to Ts7 is a sustain period.
Here, it is assumed that a predetermined pixel is lit during the period of Ts7.

以下、残りの6つのサブフレームについて同様の動作を繰り返し、順次Ts6、Ts5…T
s1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする
Thereafter, the same operation is repeated for the remaining six subframes, and Ts6, Ts5.
Assume that s1 and the sustain period are set, and a predetermined pixel is turned on in each subframe.

8つのサブフレームが出現したら1フレームを終えたことになる。このとき、サステイ
ン期間の積算によってその画素の階調を制御する。例えば、Ts1とTs2を選択した場合に
は全灯を100%としたうちの75%の輝度を表現でき、Ts3とTs5とTs8を選択した場
合には16%の輝度を表現できる。
When eight subframes appear, one frame is finished. At this time, the gradation of the pixel is controlled by integrating the sustain period. For example, when Ts1 and Ts2 are selected, it is possible to express 75% of the luminance when all lamps are 100%, and when Ts3, Ts5, and Ts8 are selected, 16% of luminance can be expressed.

なお、以上は256階調の場合について説明したが、他の階調表示を行うことも可能で
ある。
In the above, the case of 256 gradations has been described, but other gradation display can be performed.

nビット(nは2以上の整数)の階調(2n階調)の表示を行う場合には、まず1フレ
ームをnビットの階調に対応させてn枚のサブフレーム(SF1、SF2、SF3…SF(n-
1)、SF(n)と表す)に分割する。階調が多くなるにつれて1フレームの分割数も増え、
駆動回路を高い周波数で駆動しなければならない。
When displaying n-bit (n is an integer of 2 or more) gradation (2 n gradation), first, n subframes (SF1, SF2,. SF3 ... SF (n-
1) and SF (n)). As the number of tones increases, the number of divisions per frame increases.
The drive circuit must be driven at a high frequency.

さらに、これらn枚の各サブフレームはアドレス期間(Ta)及びサステイン期間(Ts
)に分離される。即ち、全てのEL素子に共通な対向電極に対して電圧を加えるか加えな
いかを選択することによってアドレス期間とサステイン期間を選択する。
Further, each of these n subframes has an address period (Ta) and a sustain period (Ts).
). That is, the address period and the sustain period are selected by selecting whether to apply a voltage to the counter electrode common to all EL elements.

そして、n枚の各サブフレームのサステイン期間(但し、SF1、SF2、SF3…SF(
n-1)、SF(n)に対応するサステイン期間を各々Ts1、Ts2、Ts3…Ts(n-1)、Ts(n)と
表す)をTs1:Ts2:Ts3:…:Ts(n-1):Ts(n)=20:2-1:2-2:…:2-(n-2)
-(n-1)となるように処理する。
The sustain period of each of n subframes (where SF1, SF2, SF3... SF (
n-1) and the sustain period corresponding to SF (n) are expressed as Ts1, Ts2, Ts3... Ts (n-1) and Ts (n), respectively, and Ts1: Ts2: Ts3: ): Ts (n) = 2 0 : 2 −1 : 2 −2 :...: 2 − (n−2) :
Processing is performed so that 2- (n-1) is obtained.

この状態で、任意の1サブフレームでは順次画素が選択され(厳密には各画素のスイッ
チング用TFTが選択され)、電流制御用TFTのゲート電極に所定のゲート電圧(デー
タ信号に対応する)が加わる。このとき、電流制御用TFTが導通状態になるようなデー
タ信号が入力された画素のEL素子は、アドレス期間終了後、そのサブフレームに割り当
てられたサステイン期間だけ発光する、即ち所定の画素が点灯する。
In this state, pixels are sequentially selected in any one subframe (strictly, the switching TFT of each pixel is selected), and a predetermined gate voltage (corresponding to the data signal) is applied to the gate electrode of the current control TFT. Join. At this time, the EL element of the pixel to which the data signal that causes the current control TFT to be turned on emits light only during the sustain period assigned to the subframe after the address period ends, that is, the predetermined pixel is turned on. To do.

この動作をn枚のサブフレーム全てにおいて繰り返し、そのサステイン期間の積算によ
って各画素の階調が制御される。従って、任意の一画素に注目すると、その画素が各サブ
フレームでどれだけの期間点灯したか(どれだけのサステイン期間を経由したか)によっ
て、その一画素の階調が制御される。
This operation is repeated in all n subframes, and the gradation of each pixel is controlled by integration of the sustain period. Accordingly, when attention is paid to an arbitrary pixel, the gradation of the pixel is controlled depending on how long the pixel is lit in each subframe (how much the sustain period has passed).

以上のように、アクティブマトリクス型EL表示装置において、電流制御用TFTのド
レインとEL素子との間に抵抗体(R)を設け、EL素子を流れる電流を常に一定とした
上で、時分割階調表示を行う点が本願発明の特徴である。この構成によりTFTの特性バ
ラツキによる階調不良を防ぐことができる。
As described above, in the active matrix EL display device, the resistor (R) is provided between the drain of the current control TFT and the EL element so that the current flowing through the EL element is always constant, The feature of the present invention is that the key is displayed. With this configuration, it is possible to prevent gradation failure due to variation in TFT characteristics.

本願発明を実施することで、TFTの特性バラツキに影響されない鮮明な多階調カラー
表示が可能なアクティブマトリクス型EL表示装置を得ることができる。具体的には、画
素部に設ける電流制御用TFTとEL素子との間に抵抗体を設け、その抵抗体の抵抗値に
よって電流値を決定する。その上でデジタル信号により時分割階調表示を行い、電流制御
用TFTの特性バラツキによる階調不良のない、色再現性の良い高精細な画像を得る。
By implementing the present invention, an active matrix EL display device capable of clear multi-tone color display that is not affected by variation in TFT characteristics can be obtained. Specifically, a resistor is provided between the current control TFT provided in the pixel portion and the EL element, and the current value is determined by the resistance value of the resistor. Then, time-division gradation display is performed using a digital signal, and a high-definition image with good color reproducibility without gradation defects due to characteristic variations of the current control TFT is obtained.

また、基板上に形成されるTFT自体も各回路又は素子が必要とする性能に併せて最適
な構造のTFTを配置することで、信頼性の高いアクティブマトリクス型EL表示装置を
実現している。
In addition, the TFT itself formed on the substrate is provided with a TFT having an optimum structure in accordance with the performance required for each circuit or element, thereby realizing a highly reliable active matrix EL display device.

そして、そのようなアクティブマトリクス型EL表示装置を表示ディスプレイとして具
備することで、画像品質が良く、信頼性の高い高性能な電子装置を生産することが可能と
なる。
By providing such an active matrix EL display device as a display display, it is possible to produce a high-performance electronic device with high image quality and high reliability.

EL表示装置の構成を示す図。FIG. 11 illustrates a structure of an EL display device. EL表示装置の断面構造を示す図。FIG. 11 illustrates a cross-sectional structure of an EL display device. 従来のEL表示装置における画素部の構成を示す図。FIG. 10 shows a structure of a pixel portion in a conventional EL display device. アナログ階調方式で利用するTFT特性を説明する図。10A and 10B illustrate TFT characteristics used in an analog gradation method. EL表示装置の作製工程を示す図。10A and 10B illustrate a manufacturing process of an EL display device. EL表示装置の作製工程を示す図。10A and 10B illustrate a manufacturing process of an EL display device. EL表示装置の作製工程を示す図。10A and 10B illustrate a manufacturing process of an EL display device. EL表示装置の作製工程を示す図。10A and 10B illustrate a manufacturing process of an EL display device. EL表示装置の画素部を拡大した図。The figure which expanded the pixel part of EL display apparatus. 時分割階調方式の動作モードを説明する図。The figure explaining the operation mode of a time division gradation system. ELモジュールの外観を示す図。The figure which shows the external appearance of EL module. ELモジュールの外観を示す図。The figure which shows the external appearance of EL module. コンタクト構造の作製工程を示す図。The figure which shows the preparation process of contact structure. EL表示装置の画素部の構成を示す図。FIG. 11 illustrates a structure of a pixel portion of an EL display device. EL表示装置の断面構造を示す図。FIG. 11 illustrates a cross-sectional structure of an EL display device. EL表示装置の画素部の上面構造を示す図。FIG. 14 illustrates a top structure of a pixel portion of an EL display device. EL表示装置の画素部の上面構造を示す図。FIG. 14 illustrates a top structure of a pixel portion of an EL display device. 電子装置の具体例を示す図。FIG. 11 is a diagram illustrating a specific example of an electronic device. ポリシリコン膜の電子線回折像を示す図面代用写真。The drawing substitute photograph which shows the electron beam diffraction image of a polysilicon film. EL表示装置の回路構成を示す図。FIG. 11 illustrates a circuit configuration of an EL display device. EL表示装置の回路構成を示す図。FIG. 11 illustrates a circuit configuration of an EL display device. EL表示装置の回路構成を示す図。FIG. 11 illustrates a circuit configuration of an EL display device. EL素子の電気特性を示す図。The figure which shows the electrical property of EL element.

まず、本願発明のアクティブマトリクス型EL表示装置の回路構成を図1(A)に示す
。図1(A)のアクティブマトリクス型EL表示装置は、基板上に形成されたTFTによ
って画素部101、画素部の周辺に配置されたデータ信号側駆動回路102及びゲート信
号側駆動回路103が形成される。なお、データ側信号側駆動回路とゲート信号側駆動回
路はどちらも画素部を挟んで1対で設けても構わない。
First, FIG. 1A shows a circuit configuration of an active matrix EL display device of the present invention. In the active matrix EL display device of FIG. 1A, a pixel portion 101, a data signal side driver circuit 102 and a gate signal side driver circuit 103 which are arranged around the pixel portion are formed by TFTs formed on a substrate. The Note that both the data side signal side driver circuit and the gate signal side driver circuit may be provided in a pair with the pixel portion interposed therebetween.

データ信号側駆動回路102は基本的にシフトレジスタ102a、ラッチ(A)102b
、ラッチ(B)102cを含む。また、シフトレジスタ102aにはクロックパルス(CK
)及びスタートパルス(SP)が入力され、ラッチ(A)102bにはデジタルデータ信
号(Digital Data Signals)が入力され、ラッチ(B)102cにはラッチ信号(Latch S
ignals)が入力される。
The data signal side driving circuit 102 basically includes a shift register 102a and a latch (A) 102b.
Latch (B) 102c. The shift register 102a has a clock pulse (CK
) And a start pulse (SP) are input, a digital data signal (Digital Data Signals) is input to the latch (A) 102b, and a latch signal (Latch S) is input to the latch (B) 102c.
ignals) is entered.

本願発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置
と異なり電圧階調表示ではないので、「0」または「1」の情報を有するデジタルデータ
信号がそのまま画素部へと入力される。
In the present invention, the data signal input to the pixel portion is a digital signal, and unlike the liquid crystal display device, it is not a voltage gradation display. Therefore, the digital data signal having information “0” or “1” is directly input to the pixel portion. Is entered.

画素部101にはマトリクス状に複数の画素104が配列される。画素104の拡大図
を図1(B)に示す。図1(B)において、105はスイッチング用TFTであり、ゲー
ト信号を入力するゲート配線106とデータ信号を入力するデータ配線(ソース配線とも
いう)107に接続されている。
A plurality of pixels 104 are arranged in a matrix in the pixel portion 101. An enlarged view of the pixel 104 is shown in FIG. In FIG. 1B, reference numeral 105 denotes a switching TFT, which is connected to a gate wiring 106 for inputting a gate signal and a data wiring (also referred to as a source wiring) 107 for inputting a data signal.

また、108は電流制御用TFTであり、そのゲートはスイッチング用TFT105の
ドレインに接続される。そして、電流制御用TFT108のドレインは抵抗体109を介
してEL素子110に接続され、ソースは電源供給線111に接続される。EL素子11
0は電流制御用TFT108に接続された陽極(画素電極)と、EL層を挟んで陽極に対
向して設けられた陰極(対向電極)とでなり、陰極は所定の電源112に接続されている
Reference numeral 108 denotes a current control TFT whose gate is connected to the drain of the switching TFT 105. The drain of the current control TFT 108 is connected to the EL element 110 via the resistor 109, and the source is connected to the power supply line 111. EL element 11
Reference numeral 0 is an anode (pixel electrode) connected to the current control TFT 108 and a cathode (counter electrode) provided opposite the anode across the EL layer, and the cathode is connected to a predetermined power source 112. .

なお、抵抗体109は電流制御用TFT108のオン抵抗よりも十分に大きい抵抗値を
示す素子であれば良いため構造等に限定はない。抵抗値の高い半導体層を用いると形成が
容易であり好ましい。
Note that the resistor 109 may be any element that has a resistance value sufficiently larger than the on-resistance of the current control TFT 108, and thus the structure and the like are not limited. The use of a semiconductor layer having a high resistance value is preferable because it can be easily formed.

また、スイッチング用TFT105が非選択状態(オフ状態)にある時、電流制御用T
FT108のゲート電圧を保持するためにコンデンサ113が設けられる。このコンデン
サ113はスイッチング用TFT105のドレインと電源供給線111とに接続されてい
る。
When the switching TFT 105 is in a non-selected state (off state), the current control T
A capacitor 113 is provided to hold the gate voltage of the FT 108. The capacitor 113 is connected to the drain of the switching TFT 105 and the power supply line 111.

以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回
路114にて形成される。この回路ではアナログ信号又はデジタル信号でなるビデオ信号
(画像情報を含む信号)を、時分割階調を行うためのデジタルデータ信号に変換すると共
に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。
The digital data signal input to the pixel portion as described above is formed by the time division gradation data signal generation circuit 114. In this circuit, a video signal (a signal including image information) composed of an analog signal or a digital signal is converted into a digital data signal for performing time-division gradation, and a timing pulse necessary for performing time-division gradation display. And the like.

典型的には、時分割階調データ信号発生回路114には、1フレームをnビット(nは
2以上の整数)の階調に対応した複数のサブフレームに分割する手段と、それら複数のサ
ブフレームにおいてアドレス期間及びサステイン期間を選択する手段と、そのサステイン
期間をTs1:Ts2:Ts3:…:Ts(n-1):Ts(n)=20:2-1:2-2:…:2-(n-2):2-
(n-1)となるように設定する手段とが含まれる。
Typically, the time division gradation data signal generation circuit 114 includes means for dividing one frame into a plurality of subframes corresponding to gradations of n bits (n is an integer of 2 or more), and the plurality of subframes. Means for selecting an address period and a sustain period in a frame, and the sustain period are set to Ts1: Ts2: Ts3:...: Ts (n-1): Ts (n) = 2 0 : 2 −1 : 2 −2:. 2 - (n-2): 2 -
means for setting to be (n-1) .

この時分割階調データ信号発生回路114は、本願発明のEL表示装置の外部に設けら
れても良い。その場合、そこで形成されたデジタルデータ信号が本願発明のEL表示装置
に入力される構成となる。この場合、本願発明のEL表示装置をディスプレイとして有す
る電子装置は、本願発明のEL表示装置と時分割階調データ信号発生回路を別の部品とし
て含むことになる。
The time-division gradation data signal generation circuit 114 may be provided outside the EL display device of the present invention. In that case, the digital data signal formed there is input to the EL display device of the present invention. In this case, an electronic device having the EL display device of the present invention as a display includes the EL display device of the present invention and a time-division gradation data signal generation circuit as separate components.

また、時分割階調データ信号発生回路114をICチップなどの形で本願発明のEL表
示装置に実装しても良い。その場合、そのICチップで形成されたデジタルデータ信号が
本願発明のEL表示装置に入力される構成となる。この場合、本願発明のEL表示装置を
ディスプレイとして有する電子装置は、時分割階調データ信号発生回路を含むICチップ
を実装した本願発明のEL表示装置を部品として含むことになる。
Further, the time division gradation data signal generation circuit 114 may be mounted on the EL display device of the present invention in the form of an IC chip or the like. In that case, a digital data signal formed by the IC chip is input to the EL display device of the present invention. In this case, an electronic device having the EL display device of the present invention as a display includes the EL display device of the present invention on which an IC chip including a time division gradation data signal generation circuit is mounted as a component.

また最終的には、時分割階調データ信号発生回路114を画素部104、データ信号側
駆動回路102及びゲート信号側駆動回路と同一の基板上にTFTでもって形成しうる。
この場合、EL表示装置に画像情報を含むビデオ信号を入力すれば全て基板上で処理する
ことができる。勿論、この場合の時分割階調データ信号発生回路は本願発明で用いるポリ
シリコン膜を活性層とするTFTで形成することが望ましい。また、この場合、本願発明
のEL表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路
がEL表示装置自体に内蔵されており、電子装置の小型化を図ることが可能である。
Finally, the time division gradation data signal generation circuit 114 can be formed with TFTs on the same substrate as the pixel portion 104, the data signal side drive circuit 102, and the gate signal side drive circuit.
In this case, if a video signal including image information is input to the EL display device, all can be processed on the substrate. Of course, it is desirable that the time-division gradation data signal generation circuit in this case is formed of a TFT having a polysilicon film used in the present invention as an active layer. In this case, in the electronic device having the EL display device of the present invention as a display, the time-division gradation data signal generation circuit is built in the EL display device itself, and the electronic device can be miniaturized. .

次に、本願発明のアクティブマトリクス型EL表示装置について、断面構造の概略を図
2に示す。
Next, an outline of a cross-sectional structure of the active matrix EL display device of the present invention is shown in FIG.

図2において、11は基板、12は下地となる絶縁膜(以下、下地膜という)
である。基板11としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミ
ックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。
In FIG. 2, 11 is a substrate, 12 is a base insulating film (hereinafter referred to as a base film).
It is. As the substrate 11, a light-transmitting substrate, typically a glass substrate, a quartz substrate, a glass ceramic substrate, or a crystallized glass substrate can be used. However, it must withstand the maximum processing temperature during the fabrication process.

また、下地膜12は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有
効であるが、石英基板には設けなくても構わない。下地膜12としては、珪素(シリコン
)を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具
体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜(SiOxNy:x、yは任意
の整数、で示される)など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜
を指す。
The base film 12 is particularly effective when a substrate containing mobile ions or a conductive substrate is used, but it need not be provided on the quartz substrate. As the base film 12, an insulating film containing silicon may be used. Note that in this specification, an “insulating film containing silicon” specifically refers to silicon such as a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film (SiOxNy: x and y are each represented by an arbitrary integer). On the other hand, it refers to an insulating film containing oxygen or nitrogen at a predetermined ratio.

201はスイッチング用TFT、202は電流制御用TFTであり、どちらもnチャネ
ル型TFTで形成されている。nチャネル型TFTの電界効果移動度はpチャネル型TF
Tの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ
電流量を流すにもTFTサイズはnチャネル型TFTの方が小さくできる。そのため、n
チャネル型TFTを電流制御用TFTとして用いた方が画像表示部の有効発光面積が広く
なるので好ましい。
Reference numeral 201 denotes a switching TFT, and 202 denotes a current control TFT, both of which are formed by n-channel TFTs. The field effect mobility of the n-channel TFT is p-channel TF
Since it is larger than the field effect mobility of T, the operation speed is high and a large current is likely to flow. Even when the same amount of current flows, the n-channel TFT can be made smaller in TFT size. Therefore, n
It is preferable to use a channel type TFT as a current control TFT because the effective light emitting area of the image display portion is widened.

ただし、本願発明において、スイッチング用TFTと電流制御用TFTをnチャネル型
TFTに限定する必要はなく、両方又はどちらか片方にpチャネル型TFTを用いること
も可能である。
However, in the present invention, it is not necessary to limit the switching TFT and the current control TFT to n-channel TFTs, and it is also possible to use p-channel TFTs for both or one of them.

スイッチング用TFT201は、ソース領域13、ドレイン領域14、LDD領域15
a〜15d、分離領域16及びチャネル形成領域17a、17bを含む活性層、ゲート絶縁膜
18、ゲート電極19a、19b、第1層間絶縁膜20、ソース配線21並びにドレイン配
線22を有して形成される。なお、ゲート絶縁膜18又は第1層間絶縁膜20は基板上の
全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。
The switching TFT 201 includes a source region 13, a drain region 14, and an LDD region 15.
a to 15d, an active layer including an isolation region 16 and channel forming regions 17a and 17b, a gate insulating film 18, gate electrodes 19a and 19b, a first interlayer insulating film 20, a source wiring 21 and a drain wiring 22; The Note that the gate insulating film 18 or the first interlayer insulating film 20 may be common to all TFTs on the substrate, or may be different depending on a circuit or an element.

また、図2に示すスイッチング用TFT201はゲート電極19a、19bが電気的に接
続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけで
なく、トリプルゲート構造などいわゆるマルチゲート構造(直列に接続された二つ以上の
チャネル形成領域を有する活性層を含む構造)であっても良い。
Further, the switching TFT 201 shown in FIG. 2 has a so-called double gate structure in which the gate electrodes 19a and 19b are electrically connected. Needless to say, not only a double gate structure but also a so-called multi-gate structure (a structure including an active layer having two or more channel formation regions connected in series) such as a triple gate structure may be used.

マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用TFT
のオフ電流を十分に低くすれば、それだけ図1(B)に示すコンデンサ112に必要な容
量を小さくすることができる。即ち、コンデンサ112の専有面積を小さくすることがで
きるので、マルチゲート構造とすることはEL素子109の有効発光面積を広げる上でも
有効である。
Multi-gate structure is extremely effective in reducing off current, and switching TFT
If the off current is sufficiently low, the capacity required for the capacitor 112 shown in FIG. 1B can be reduced accordingly. That is, since the area occupied by the capacitor 112 can be reduced, the multi-gate structure is also effective in increasing the effective light emitting area of the EL element 109.

さらに、スイッチング用TFT201においては、LDD領域15a〜15dは、ゲート
絶縁膜18を介してゲート電極17a、17bと重ならないように設ける。このような構造
はオフ電流を低減する上で非常に効果的である。また、LDD領域15a〜15dの長さ(
幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。
Further, in the switching TFT 201, the LDD regions 15a to 15d are provided so as not to overlap the gate electrodes 17a and 17b with the gate insulating film 18 interposed therebetween. Such a structure is very effective in reducing off current. Further, the lengths of the LDD regions 15a to 15d (
The width) may be 0.5 to 3.5 μm, typically 2.0 to 2.5 μm.

なお、チャネル形成領域とLDD領域との間にオフセット領域(チャネル形成領域と同
一組成の半導体層でなり、ゲート電圧が印加されない領域)を設けることはオフ電流を下
げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合
、チャネル形成領域の間に設けられた分離領域16(ソース領域又はドレイン領域と同一
の濃度で同一の不純物元素が添加された領域)がオフ電流の低減に効果的である。
Note that it is more preferable to provide an offset region (a region including a semiconductor layer having the same composition as the channel formation region and to which no gate voltage is applied) between the channel formation region and the LDD region in order to reduce off-state current. In the case of a multi-gate structure having two or more gate electrodes, an isolation region 16 (a region to which the same impurity element is added at the same concentration as the source region or the drain region) provided between the channel formation regions is provided. It is effective for reducing the off current.

次に、電流制御用TFT202は、ソース領域26、ドレイン領域27、LDD領域2
8及びチャネル形成領域29を含む活性層、ゲート絶縁膜18、ゲート電極30、第1層
間絶縁膜20、ソース配線31並びにドレイン配線32を有して形成される。但し、図2
の場合はドレイン領域27とドレイン配線32との間に抵抗体33、接続領域34とが設
けられている。
Next, the current control TFT 202 includes the source region 26, the drain region 27, and the LDD region 2.
8 and the channel formation region 29, the gate insulating film 18, the gate electrode 30, the first interlayer insulating film 20, the source wiring 31, and the drain wiring 32. However, FIG.
In this case, a resistor 33 and a connection region 34 are provided between the drain region 27 and the drain wiring 32.

抵抗体33は図1(B)の抵抗体109に相当し、接続領域34は抵抗体33とドレイ
ン配線32とを電気的に接続するための高濃度不純物領域(ドレイン領域27と同じ組成
の不純物領域)である。なお、ここでは電流制御用TFT202の活性層を延長させて同
TFTと抵抗体33とを電気的に接続しているが、電気的な接続方法はこの構造に限定す
る必要はない。
The resistor 33 corresponds to the resistor 109 of FIG. 1B, and the connection region 34 is a high-concentration impurity region (impurity having the same composition as the drain region 27) for electrically connecting the resistor 33 and the drain wiring 32. Area). Here, the active layer of the current control TFT 202 is extended and the TFT and the resistor 33 are electrically connected, but the electrical connection method is not necessarily limited to this structure.

なお、55で示される薄膜は抵抗体33を形成する際にドーピングマスクとして用いる
薄膜(以下、マスク膜という)であり、ここではゲート電極30と同時に形成される。図
2の場合、マスク膜55はゲート電極30と同一材料でなる導電膜だが電気的に孤立させ
ておけば良い。
A thin film indicated by 55 is a thin film used as a doping mask (hereinafter referred to as a mask film) when the resistor 33 is formed, and is formed simultaneously with the gate electrode 30 here. In the case of FIG. 2, the mask film 55 is a conductive film made of the same material as the gate electrode 30 but may be electrically isolated.

図2の構造とする場合、抵抗体33はLDD領域28と同一組成の不純物領域で形成さ
れる。そして、抵抗体の長さと断面積で抵抗値が決定される。何も不純物を添加しない真
性な半導体層で形成することも可能であるが、抵抗値の制御が困難になるので、不純物を
添加して制御する方が好ましい。
In the case of the structure of FIG. 2, the resistor 33 is formed of an impurity region having the same composition as the LDD region 28. The resistance value is determined by the length and cross-sectional area of the resistor. Although it is possible to form an intrinsic semiconductor layer to which no impurities are added, it is difficult to control the resistance value, so it is preferable to control by adding impurities.

なお、上記のように抵抗体33を半導体層で形成する場合、EL素子から発した光が抵
抗体に当たると抵抗値が変化する可能性がある。従って、図2のように遮光性を有するマ
スク膜を設けておいて遮光膜として用いることは、抵抗値の変化を防ぐという意味で有効
である。
When the resistor 33 is formed of a semiconductor layer as described above, the resistance value may change when light emitted from the EL element hits the resistor. Therefore, providing a mask film having a light shielding property as shown in FIG. 2 and using it as a light shielding film is effective in preventing a change in resistance value.

また、図1(B)に示すように、スイッチング用TFTのドレインは電流制御用TFT
のゲートに接続されている。具体的には電流制御用TFT202のゲート電極30はスイ
ッチング用TFT201のドレイン領域14とドレイン配線(接続配線とも言える)22
を介して電気的に接続されている。なお、ゲート電極30はシングルゲート構造となって
いるが、マルチゲート構造であっても良い。
また、ソース配線31は図1(B)の電源供給線110に接続される。
As shown in FIG. 1B, the drain of the switching TFT is the current control TFT.
Connected to the gate. Specifically, the gate electrode 30 of the current control TFT 202 is connected to the drain region 14 of the switching TFT 201 and the drain wiring (also referred to as connection wiring) 22.
It is electrically connected via. The gate electrode 30 has a single gate structure, but may have a multi-gate structure.
Further, the source wiring 31 is connected to the power supply line 110 in FIG.

電流制御用TFT202はEL素子に注入される電流量を制御するための素子であり、
比較的多くの電流が流れる。そのため、チャネル幅(W)はスイッチング用TFTのチャ
ネル幅よりも大きく設計することが好ましい。また、電流制御用TFT202に過剰な電
流が流れないように、チャネル長(L)は長めに設計することが好ましい。望ましくは一
画素あたり0.5〜2μA(好ましくは1〜1.5μA)となるようにする。
The current control TFT 202 is an element for controlling the amount of current injected into the EL element.
A relatively large amount of current flows. Therefore, it is preferable to design the channel width (W) to be larger than the channel width of the switching TFT. Further, it is preferable to design the channel length (L) to be long so that an excessive current does not flow through the current control TFT 202. Desirably, it is set to 0.5 to 2 μA (preferably 1 to 1.5 μA) per pixel.

以上のことを踏まえると、図9に示すようにスイッチング用TFTのチャネル長をL1
(但しL1=L1a+L1b)、チャネル幅をW1とし、電流制御用TFTのチャネル長を
L2、チャネル幅をW2とした時、W1は0.1〜5μm(代表的には1〜3μm)、W2
は0.5〜30μm(代表的には2〜10μm)とするのが好ましい。また、L1は0.2
〜18μm(代表的には2〜15μm)、L2は0.1〜50μm(代表的には1〜20μm
)とするのが好ましい。但し、以上の数値に限定する必要はない。なお、図9に記載され
たL3は抵抗体の長さ、W3は抵抗体の幅である。
Considering the above, the channel length of the switching TFT is set to L1 as shown in FIG.
(However, when L1 = L1a + L1b), the channel width is W1, the channel length of the current control TFT is L2, and the channel width is W2, W1 is 0.1 to 5 μm (typically 1 to 3 μm), W2
Is preferably 0.5 to 30 μm (typically 2 to 10 μm). L1 is 0.2
-18 μm (typically 2 to 15 μm), L2 is 0.1 to 50 μm (typically 1 to 20 μm)
) Is preferred. However, it is not necessary to limit to the above numerical values. In FIG. 9, L3 is the length of the resistor, and W3 is the width of the resistor.

また、図2に示したEL表示装置は、電流制御用TFT202において、ドレイン領域
27とチャネル形成領域29との間にLDD領域28が設けられ、且つ、LDD領域28
がゲート絶縁膜18を介してゲート電極30に重なっている領域と重なっていない領域と
を有する点にも特徴がある。
In the EL display device shown in FIG. 2, in the current control TFT 202, the LDD region 28 is provided between the drain region 27 and the channel formation region 29, and the LDD region 28.
Is characterized in that it has a region overlapping with the gate electrode 30 through a gate insulating film 18 and a region not overlapping.

電流制御用TFT202は、EL素子203を発光させるために比較的多くの電流を流
すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。また、黒色を
表示する際は、電流制御用TFT202をオフ状態にしておくが、その際、オフ電流が高
いときれいな黒色表示ができなくなり、コントラストの低下等を招く。従って、オフ電流
も抑える必要がある。
Since the current control TFT 202 allows a relatively large amount of current to flow to cause the EL element 203 to emit light, it is desirable to take measures against deterioration due to hot carrier injection. In addition, when displaying black, the current control TFT 202 is turned off. If the off-current is high at that time, a clear black display cannot be performed, and the contrast is lowered. Therefore, it is necessary to suppress the off current.

ホットキャリア注入による劣化に関しては、ゲート電極に対してLDD領域が重なった
構造が非常に効果的であることが知られている。しかしながら、LDD領域全体を重ねて
しまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重な
らないLDD領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ
電流対策とを同時に解決している。
Regarding deterioration due to hot carrier injection, it is known that a structure in which an LDD region overlaps a gate electrode is very effective. However, since the off-current increases when the entire LDD region is overlapped, the applicant of the present invention has a new structure in which an LDD region that does not overlap with the gate electrode is provided in series in addition to the above-described structure. Solves current countermeasures at the same time.

この時、ゲート電極に重なったLDD領域の長さは0.1〜3μm(好ましくは0.3
〜1.5μm)にすれば良い。長すぎては寄生容量を大きくしてしまい、短すぎてはホッ
トキャリアを防止する効果が弱くなってしまう。また、ゲート電極に重ならないLDD領
域の長さは1.0〜3.5μm(好ましくは1.5〜2.0μm)にすれば良い。長すぎ
ると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。
At this time, the length of the LDD region overlapping the gate electrode is 0.1 to 3 μm (preferably 0.3 μm).
To 1.5 μm). If it is too long, the parasitic capacitance is increased, and if it is too short, the effect of preventing hot carriers is weakened. The length of the LDD region that does not overlap with the gate electrode may be 1.0 to 3.5 μm (preferably 1.5 to 2.0 μm). If it is too long, it will not be possible to pass a sufficient current, and if it is too short, the effect of reducing off current will be weak.

また、上記構造においてゲート電極とLDD領域とが重なった領域では寄生容量が形成
されてしまうため、ソース領域26とチャネル形成領域29との間には設けない方が好ま
しい。電流制御用TFTはキャリア(ここでは電子)の流れる方向が常に同一であるので
、ドレイン領域側のみにLDD領域を設けておけば十分である。
Further, in the above structure, a parasitic capacitance is formed in a region where the gate electrode and the LDD region overlap with each other. Therefore, it is preferable not to provide between the source region 26 and the channel formation region 29. Since the current control TFT always has the same direction of carrier (electrons) flow, it is sufficient to provide an LDD region only on the drain region side.

また、流しうる電流量を多くするという観点から見れば、電流制御用TFT202の活
性層(特にチャネル形成領域)の膜厚を厚くする(好ましくは50〜100nm、さらに
好ましくは60〜80nm)ことも有効である。逆に、スイッチング用TFT201の場
合はオフ電流を小さくするという観点から見れば、活性層(特にチャネル形成領域)の膜
厚を薄くする(好ましくは20〜50nm、さらに好ましくは25〜40nm)ことも有
効である。
Further, from the viewpoint of increasing the amount of current that can be passed, the thickness of the active layer (especially the channel formation region) of the current control TFT 202 may be increased (preferably 50 to 100 nm, more preferably 60 to 80 nm). It is valid. On the contrary, in the case of the switching TFT 201, from the viewpoint of reducing the off-state current, the thickness of the active layer (especially the channel formation region) may be reduced (preferably 20 to 50 nm, more preferably 25 to 40 nm). It is valid.

以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路
も形成される。図2には駆動回路を形成する基本単位となるCMOS回路が図示されてい
る。
Although the above has described the structure of the TFT provided in the pixel, a driving circuit is also formed at this time. FIG. 2 shows a CMOS circuit as a basic unit for forming a driving circuit.

図2においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させ
る構造を有するTFTをCMOS回路のnチャネル型TFT204として用いる。なお、
ここでいう駆動回路としては、図1に示したデータ信号駆動回路102、ゲート信号駆動
回路103を指す。勿論、他の論理回路(レベルシフタ、A/Dコンバータ、信号分割回
路等)を形成することも可能である。
In FIG. 2, a TFT having a structure for reducing hot carrier injection while reducing the operating speed as much as possible is used as the n-channel TFT 204 of the CMOS circuit. In addition,
The driving circuit here refers to the data signal driving circuit 102 and the gate signal driving circuit 103 shown in FIG. Of course, other logic circuits (level shifter, A / D converter, signal dividing circuit, etc.) can be formed.

nチャネル型205の活性層は、ソース領域35、ドレイン領域36、LDD領域37
及びチャネル形成領域38を含み、LDD領域37はゲート絶縁膜18を介してゲート電
極39と重なっている。
The active layer of the n-channel type 205 includes a source region 35, a drain region 36, and an LDD region 37.
The LDD region 37 overlaps the gate electrode 39 with the gate insulating film 18 interposed therebetween.

ドレイン領域側のみにLDD領域を形成しているのは、動作速度を落とさないための配
慮である。また、このnチャネル型TFT205はオフ電流値をあまり気にする必要はな
く、それよりも動作速度を重視した方が良い。従って、LDD領域37は完全にゲート電
極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセッ
トはなくした方がよい。
The reason why the LDD region is formed only on the drain region side is to prevent the operation speed from being lowered. In addition, the n-channel TFT 205 does not need to care about the off-current value, and it is better to focus on the operation speed than that. Therefore, it is desirable that the LDD region 37 is completely overlapped with the gate electrode and the resistance component is reduced as much as possible. That is, it is better to eliminate the so-called offset.

また、CMOS回路のpチャネル型TFT205は、ホットキャリア注入による劣化が
殆ど気にならないので、特にLDD領域を設けなくても良い。従って活性層はソース領域
40、ドレイン領域41及びチャネル形成領域42を含み、その上にはゲート絶縁膜18
とゲート電極43が設けられる。勿論、nチャネル型TFT204と同様にLDD領域を
設け、ホットキャリア対策を講じることも可能である。
In addition, since the p-channel TFT 205 of the CMOS circuit is hardly concerned with deterioration due to hot carrier injection, it is not particularly necessary to provide an LDD region. Therefore, the active layer includes the source region 40, the drain region 41, and the channel formation region 42, on which the gate insulating film 18 is formed.
And a gate electrode 43 are provided. Of course, it is also possible to provide an LDD region in the same manner as the n-channel TFT 204 and take measures against hot carriers.

また、nチャネル型TFT204及びpチャネル型TFT205はそれぞれ第1層間絶
縁膜20に覆われ、ソース配線44、45が形成される。また、ドレイン配線46によっ
て両者は電気的に接続される。
Further, the n-channel TFT 204 and the p-channel TFT 205 are covered with the first interlayer insulating film 20, respectively, and source wirings 44 and 45 are formed. Further, the two are electrically connected by the drain wiring 46.

次に、47は第1パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは2
00〜500nm)とすれば良い。材料としては、珪素を含む絶縁膜(特に窒化酸化珪素
膜又は窒化珪素膜が好ましい)を用いることができる。このパッシベーション膜47は形
成されたTFTをアルカリ金属や水分から保護する役割をもつ。最終的にTFTの上方に
設けられるEL層にはナトリウム等のアルカリ金属が含まれている。即ち、第1パッシベ
ーション膜47はこれらのアルカリ金属(可動イオン)をTFT側に侵入させない保護層
としても働く。
Next, reference numeral 47 denotes a first passivation film having a thickness of 10 nm to 1 μm (preferably 2).
(00 to 500 nm). As a material, an insulating film containing silicon (in particular, a silicon nitride oxide film or a silicon nitride film is preferable) can be used. The passivation film 47 has a role of protecting the formed TFT from alkali metal and moisture. The EL layer finally provided above the TFT contains an alkali metal such as sodium. That is, the first passivation film 47 also functions as a protective layer that prevents these alkali metals (movable ions) from entering the TFT side.

また、48は第2層間絶縁膜であり、TFTによってできる段差の平坦化を行う平坦化
膜としての機能を有する。第2層間絶縁膜48としては、有機樹脂膜が好ましく、ポリイ
ミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低い
という利点を有する。EL層は凹凸に非常に敏感であるため、TFTによる段差は第2層
間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とEL素
子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けて
おくことが望ましい。従って、膜厚は0.5〜5μm(好ましくは1.5〜2.5μm)が
好ましい。
Reference numeral 48 denotes a second interlayer insulating film having a function as a flattening film for flattening a step formed by the TFT. The second interlayer insulating film 48 is preferably an organic resin film, such as polyimide, polyamide, acrylic, BCB (benzocyclobutene).
Etc. may be used. These organic resin films have an advantage that they can easily form a good flat surface and have a low relative dielectric constant. Since the EL layer is very sensitive to unevenness, it is desirable that the step due to the TFT is almost absorbed by the second interlayer insulating film. Further, in order to reduce the parasitic capacitance formed between the gate wiring or the data wiring and the cathode of the EL element, it is desirable to provide a thick material having a low relative dielectric constant. Therefore, the film thickness is preferably 0.5 to 5 μm (preferably 1.5 to 2.5 μm).

また、49は透明導電膜でなる画素電極(EL素子の陽極)であり、第2層間絶縁膜4
8及び第1パッシベーション膜47にコンタクトホール(開孔)を開けた後、形成された
開孔部において電流制御用TFT202のドレイン配線32に接続されるように形成され
る。なお、図2のように画素電極49とドレイン領域27とが直接接続されないようにし
ておくと、EL層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐこと
ができる。
Reference numeral 49 denotes a pixel electrode (EL element anode) made of a transparent conductive film, and the second interlayer insulating film 4.
8 and the first passivation film 47 are formed so as to be connected to the drain wiring 32 of the current control TFT 202 in the formed opening. If the pixel electrode 49 and the drain region 27 are not directly connected as shown in FIG. 2, it is possible to prevent the alkali metal of the EL layer from entering the active layer via the pixel electrode.

画素電極49の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第3層間絶
縁膜50が0.3〜1μmの厚さに設けられる。この第3層間絶縁膜50は画素電極49
の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるように
エッチングする。テーパーの角度は10〜60°(好ましくは30〜50°)とすると良
い。
A third interlayer insulating film 50 made of a silicon oxide film, a silicon nitride oxide film, or an organic resin film is provided on the pixel electrode 49 to a thickness of 0.3 to 1 μm. The third interlayer insulating film 50 is formed of the pixel electrode 49.
An opening is provided on the upper portion by etching, and the edge of the opening is etched so as to have a tapered shape. The taper angle may be 10 to 60 ° (preferably 30 to 50 °).

第3層間絶縁膜50の上にはEL層51が設けられる。EL層51は単層又は積層構造
で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注
入層/正孔輸送層/発光層/電子輸送層の順に形成されるが、正孔輸送層/発光層/電子
輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層のような構造
でも良い。本願発明では公知のいずれの構造を用いても良いし、EL層に対して蛍光性色
素等をドーピングしても良い。
An EL layer 51 is provided on the third interlayer insulating film 50. The EL layer 51 is used in a single layer or a laminated structure, but the light emission efficiency is better when it is used in a laminated structure. In general, the hole injection layer / hole transport layer / light emitting layer / electron transport layer are formed on the pixel electrode in this order, but the hole transport layer / light emitting layer / electron transport layer, or hole injection layer / positive layer are formed. A structure such as a hole transport layer / a light emitting layer / an electron transport layer / an electron injection layer may be used. In the present invention, any known structure may be used, and the EL layer may be doped with a fluorescent dye or the like.

有機EL材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用い
ることができる。米国特許第4,356,429号、 米国特許第4,539,507号
、 米国特許第4,720,432号、 米国特許第4,769,292号、 米国特許
第4,885,211号、 米国特許第4,950,950号、 米国特許第5,059
,861号、 米国特許第5,047,687号、 米国特許第5,073,446号、
米国特許第5,059,862号、 米国特許第5,061,617号、 米国特許第
5,151,629号、 米国特許第5,294,869号、 米国特許第5,294,
870号、特開平10−189525号公報、特開平8−241048号公報、特開平8
−78159号公報。
As the organic EL material, for example, materials disclosed in the following US patents or publications can be used. U.S. Patent No. 4,356,429, U.S. Patent No. 4,539,507, U.S. Patent No. 4,720,432, U.S. Patent No. 4,769,292, U.S. Patent No. 4,885,211, US Pat. No. 4,950,950, US Pat. No. 5,059
861, U.S. Pat. No. 5,047,687, U.S. Pat. No. 5,073,446,
US Patent No. 5,059,862, US Patent No. 5,061,617, US Patent No. 5,151,629, US Patent No. 5,294,869, US Patent No. 5,294,
No. 870, JP-A-10-189525, JP-A-8-241048, JP-A-8.
-78159.

なお、EL表示装置には大きく分けて四つのカラー化表示方式があり、R(赤)G(緑
)B(青)に対応した三種類のEL素子を形成する方式、白色発光のEL素子とカラーフ
ィルターを組み合わせた方式、青色又は青緑発光のEL素子と蛍光体(蛍光性の色変換層
:CCM)とを組み合わせた方式、陰極(対向電極)
に透明電極を使用してRGBに対応したEL素子を重ねる方式、がある。
The EL display device can be roughly divided into four color display methods, a method of forming three types of EL elements corresponding to R (red), G (green), and B (blue), a white light emitting EL element, and A combination of color filters, a combination of blue or blue-green light emitting elements and phosphors (fluorescent color conversion layer: CCM), cathode (counter electrode)
There is a method in which EL elements corresponding to RGB are stacked using transparent electrodes.

図2の構造はRGBに対応した三種類のEL素子を形成する方式を用いた場合の例であ
る。なお、図2には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青の
それぞれの色に対応して形成され、これによりカラー表示を行うことができる。
The structure of FIG. 2 is an example in the case of using a method of forming three types of EL elements corresponding to RGB. Although only one pixel is shown in FIG. 2, pixels having the same structure are formed corresponding to the respective colors of red, green, and blue, so that color display can be performed.

本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本
願発明に用いることができる。しかし、蛍光体はELに比べて応答速度が遅く残光が問題
となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となる
カラーフィルターもなるべく使わない方が望ましいと言える。
The present invention can be implemented regardless of the light emission method, and all the above four methods can be used in the present invention. However, since phosphors have a slower response speed than EL and afterglow can be a problem, a method that does not use phosphors is desirable. In addition, it can be said that it is desirable not to use a color filter which causes a decrease in the emission luminance as much as possible.

EL層51の上にはEL素子の陰極52が設けられる。陰極52としては、仕事関数の
小さいマグネシウム(Mg)、リチウム(Li)若しくはカルシウム(Ca)を含む材料
を用いる。好ましくはMgAg(MgとAgをMg:Ag=10:1で混合した材料)で
なる電極を用いれば良い。他にもMgAgAl電極、LiAl電極、また、LiFAl電
極が挙げられる。
On the EL layer 51, a cathode 52 of an EL element is provided. As the cathode 52, a material containing magnesium (Mg), lithium (Li), or calcium (Ca) having a small work function is used. An electrode made of MgAg (a material in which Mg and Ag are mixed at Mg: Ag = 10: 1) is preferably used. Other examples include MgAgAl electrodes, LiAl electrodes, and LiFAl electrodes.

陰極52はEL層51を形成した後、大気解放しないで連続的に形成することが望まし
い。陰極52とEL層51との界面状態はEL素子の発光効率に大きく影響するからであ
る。なお、本明細書中では、画素電極(陽極)、EL層及び陰極で形成される発光素子を
EL素子と呼ぶ。
The cathode 52 is desirably formed continuously after the EL layer 51 is formed without being released to the atmosphere. This is because the interface state between the cathode 52 and the EL layer 51 greatly affects the luminous efficiency of the EL element. Note that in this specification, a light-emitting element formed using a pixel electrode (anode), an EL layer, and a cathode is referred to as an EL element.

EL層51と陰極52とでなる積層体は、各画素で個別に形成する必要があるが、EL
層51は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない
。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズ
マCVD法等の気相法で選択的に形成することが好ましい。
A laminate composed of the EL layer 51 and the cathode 52 needs to be formed individually for each pixel.
Since the layer 51 is very sensitive to moisture, a normal photolithography technique cannot be used. Accordingly, it is preferable to use a physical mask material such as a metal mask and selectively form the film by a vapor phase method such as a vacuum deposition method, a sputtering method, or a plasma CVD method.

なお、EL層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又
はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成がで
きないので、上述の方法の方が好ましいと言える。
In addition, as a method for selectively forming the EL layer, an ink jet method, a screen printing method, a spin coating method, or the like can be used. Can be said to be preferable.

また、53は保護電極であり、陰極52を外部の水分等から保護すると同時に、各画素
の陰極52を接続するための電極である。保護電極53としては、アルミニウム(Al)
、銅(Cu)若しくは銀(Ag)を含む低抵抗な材料を用いることが好ましい。この保護
電極53にはEL層の発熱を緩和する放熱効果も期待できる。また、上記EL層51、陰
極52を形成した後、大気解放しないで連続的に保護電極53まで形成することも有効で
ある。
Reference numeral 53 denotes a protective electrode, which protects the cathode 52 from external moisture and the like, and at the same time connects the cathode 52 of each pixel. As the protective electrode 53, aluminum (Al)
It is preferable to use a low-resistance material containing copper (Cu) or silver (Ag). The protective electrode 53 can also be expected to have a heat dissipation effect that alleviates the heat generation of the EL layer. It is also effective to form the protective layer 53 continuously after the EL layer 51 and the cathode 52 are formed without being released to the atmosphere.

また、54は第2パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは2
00〜500nm)とすれば良い。第2パッシベーション膜54を設ける目的は、EL層
51を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し
、上述のようにEL層は熱に弱いので、なるべく低温(好ましくは室温から120℃まで
の温度範囲)で成膜するのが望ましい。従って、プラズマCVD法、スパッタ法、真空蒸
着法、イオンプレーティング法又は溶液塗布法(スピンコーティング法)が望ましい成膜
方法と言える。
Reference numeral 54 denotes a second passivation film having a thickness of 10 nm to 1 μm (preferably 2).
(00 to 500 nm). The purpose of providing the second passivation film 54 is mainly to protect the EL layer 51 from moisture, but it is also effective to have a heat dissipation effect. However, since the EL layer is vulnerable to heat as described above, it is desirable to form the film at as low a temperature as possible (preferably in a temperature range from room temperature to 120 ° C.). Therefore, the plasma CVD method, the sputtering method, the vacuum deposition method, the ion plating method, or the solution coating method (spin coating method) can be said to be a preferable film forming method.

なお、図2に図示されたTFTは全て、本願発明で用いるポリシリコン膜を活性層とし
て有することは言うまでもない。
Needless to say, all the TFTs shown in FIG. 2 have the polysilicon film used in the present invention as an active layer.

本願発明の主旨は、TFTの活性層として結晶粒界の連続性が高く、結晶方位の揃った
特異な結晶構造でなるポリシリコン膜を用いることで高い動作速度を示すTFTを形成し
、それにより駆動回路一体型のアクティブマトリクス型EL表示装置の時分割階調表示が
可能となるというものである。従って、図2のEL表示装置の構造に限定されるものでは
なく、図2の構造は本願発明を実施する上での好ましい形態の一つに過ぎない。
The gist of the present invention is that a TFT having a high operation speed is formed by using a polysilicon film having a high crystal grain boundary continuity and a unique crystal structure with a uniform crystal orientation as an active layer of the TFT. It is possible to perform time-division gray scale display of an active matrix EL display device integrated with a drive circuit. Therefore, it is not limited to the structure of the EL display device of FIG. 2, and the structure of FIG. 2 is only one preferred form for carrying out the present invention.

上記ポリシリコン膜を用いたTFTは、高い動作速度を示すが故にホットキャリア注入
などの劣化も起こりやすい。そのため、図2のように、画素内において機能に応じて構造
の異なるTFT(オフ電流の十分に低いスイッチング用TFTと、ホットキャリア注入に
強い電流制御用TFT)を形成することは、高い信頼性を有し、且つ、良好な画像表示が
可能な(動作性能の高い)EL表示装置を作製する上で非常に有効である。
Since the TFT using the polysilicon film exhibits a high operation speed, deterioration such as hot carrier injection is likely to occur. Therefore, as shown in FIG. 2, it is highly reliable to form TFTs having different structures (a switching TFT having a sufficiently low off-current and a current control TFT resistant to hot carrier injection) having different structures depending on functions in the pixel. And an EL display device capable of displaying a good image (high operation performance) is very effective.

本発明の実施例について図5〜図8を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路部のTFTを同時に作製する方法について説明する。但し、説明を簡
単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする
An embodiment of the present invention will be described with reference to FIGS. Here, a method for simultaneously manufacturing a TFT of a pixel portion and a driver circuit portion provided around the pixel portion will be described. However, in order to simplify the explanation, a CMOS circuit which is a basic unit with respect to the drive circuit is illustrated.

まず、図5(A)に示すように、下地膜(図示せず)を表面に設けた基板501を用意
する。本実施例では結晶化ガラス上に下地膜として100nm厚の窒化酸化珪素膜を20
0nm厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の
窒素濃度を10〜25wt%としておくと良い。勿論、下地膜を設けずに石英基板上に直
接素子を形成しても良い。
First, as shown in FIG. 5A, a substrate 501 having a base film (not shown) provided on the surface is prepared. In this embodiment, a silicon nitride oxide film having a thickness of 100 nm is formed on the crystallized glass as a base film.
A silicon nitride oxide film having a thickness of 0 nm is stacked and used. At this time, the nitrogen concentration in contact with the crystallized glass substrate is preferably 10 to 25 wt%. Of course, the element may be formed directly on the quartz substrate without providing a base film.

次に基板501の上に45nmの厚さのアモルファスシリコン膜502を公知の成膜法
で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半
導体膜(微結晶半導体膜を含む)であれば良い。さらに非晶質シリコンゲルマニウム膜な
どの非晶質構造を含む化合物半導体膜でも良い。
Next, an amorphous silicon film 502 having a thickness of 45 nm is formed on the substrate 501 by a known film formation method. Note that the semiconductor film is not limited to an amorphous silicon film, and any semiconductor film including an amorphous structure (including a microcrystalline semiconductor film) may be used. Further, a compound semiconductor film including an amorphous structure such as an amorphous silicon germanium film may be used.

ここから図5(C)までの工程は本出願人による特開平10−247735号公報を完
全に引用することができる。同公報ではNi等の元素を触媒として用いた半導体膜の結晶
化方法に関する技術を開示している。
The process from here to FIG. 5 (C) can be completely referred to Japanese Patent Laid-Open No. 10-247735 by the present applicant. This publication discloses a technique related to a method for crystallizing a semiconductor film using an element such as Ni as a catalyst.

まず、開口部503a、503bを有する保護膜504を形成する。本実施例では150
nm厚の酸化珪素膜を用いる。そして、保護膜504の上にスピンコート法によりニッケ
ル(Ni)を含有する層(Ni含有層)505を形成する。このNi含有層の形成に関し
ては、前記公報を参考にすれば良い。
First, a protective film 504 having openings 503a and 503b is formed. In this embodiment, 150
A silicon oxide film having a thickness of nm is used. Then, a layer (Ni-containing layer) 505 containing nickel (Ni) is formed on the protective film 504 by spin coating. Regarding the formation of this Ni-containing layer, the above publication may be referred to.

次に、図5(B)に示すように、不活性雰囲気中で570℃14時間の加熱処理を加え
、アモルファスシリコン膜502を結晶化する。この際、Niが接した領域(以下、Ni
添加領域という)506a、506bを起点として、基板と概略平行に結晶化が進行し、棒
状結晶が集まって並んだ結晶構造でなるポリシリコン膜507が形成される。この時点に
おいて、電子線回折写真には図12(A)に示したような{110}配向に対応する回折
斑点が観測されることが判っている。
Next, as shown in FIG. 5B, a heat treatment is performed at 570 ° C. for 14 hours in an inert atmosphere to crystallize the amorphous silicon film 502. At this time, the Ni contact area (hereinafter referred to as Ni
Crystallization proceeds substantially parallel to the substrate starting from 506a and 506b (referred to as added regions), and a polysilicon film 507 having a crystal structure in which rod-like crystals are gathered and arranged is formed. At this time, it is known that diffraction spots corresponding to the {110} orientation as shown in FIG. 12A are observed in the electron diffraction photograph.

次に、図5(C)に示すように、保護膜505をそのままマスクとして15族に属する
元素(好ましくはリン)をNi添加領域506a、506bに添加する。
こうして高濃度にリンが添加された領域(以下、リン添加領域という)508a、508b
が形成される。
Next, as shown in FIG. 5C, an element belonging to Group 15 (preferably phosphorus) is added to the Ni-added regions 506a and 506b using the protective film 505 as a mask as it is.
Thus, regions where phosphorus is added at a high concentration (hereinafter referred to as phosphorus-added regions) 508a and 508b.
Is formed.

次に、図5(C)に示すように、不活性雰囲気中で600℃12時間の加熱処理を加え
る。この熱処理によりポリシリコン膜507中に存在するNiは移動し、最終的には殆ど
全て矢印が示すようにリン添加領域508a、508bに捕獲されてしまう。これはリンに
よる金属元素(本実施例ではNi)のゲッタリング効果による現象であると考えられる。
Next, as shown in FIG. 5C, heat treatment is performed in an inert atmosphere at 600 ° C. for 12 hours. By this heat treatment, Ni existing in the polysilicon film 507 moves, and finally, almost all of the Ni is captured in the phosphorus-added regions 508a and 508b as indicated by arrows. This is considered to be a phenomenon due to the gettering effect of the metal element (Ni in this embodiment) by phosphorus.

この工程によりポリシリコン膜509中に残るNiの濃度はSIMS(質量二次イオン
分析)による測定値で少なくとも2×1017atoms/cm3にまで低減される。Niは半導体
にとってライフタイムキラーであるが、この程度まで低減されるとTFT特性には何ら悪
影響を与えることはない。また、この濃度は殆ど現状のSIMS分析の測定限界であるの
で、実際にはさらに低い濃度(2×1017atoms/cm3以下)であると考えられる。
By this step, the concentration of Ni remaining in the polysilicon film 509 is reduced to at least 2 × 10 17 atoms / cm 3 as measured by SIMS (mass secondary ion analysis). Ni is a lifetime killer for semiconductors, but if it is reduced to this level, TFT characteristics are not adversely affected. Further, since this concentration is almost the limit of measurement of the current SIMS analysis, it is considered that the concentration is actually lower (2 × 10 17 atoms / cm 3 or less).

こうして触媒を用いた結晶化され、且つ、その触媒がTFTの動作に支障を与えないレ
ベルにまで低減されたポリシリコン膜509が得られる。その後、このポリシリコン膜5
09のみを用いた活性層510〜513をパターニング工程により形成する。なお、活性
層513の一部は後に抵抗体となる半導体層も含まれる。また、この時、後のパターニン
グにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成する
と良い。(図5(D))
Thus, a polysilicon film 509 crystallized using a catalyst and reduced to a level at which the catalyst does not hinder the operation of the TFT is obtained. Thereafter, the polysilicon film 5
Active layers 510 to 513 using only 09 are formed by a patterning process. Note that a part of the active layer 513 includes a semiconductor layer to be a resistor later. At this time, a marker for performing mask alignment in later patterning may be formed using the polysilicon film. (Fig. 5 (D))

次に、図5(E)に示すように、50nm厚の窒化酸化シリコン膜をプラズマCVD法
により形成し、その上で酸化雰囲気中で950℃1時間の加熱処理を加え、熱酸化工程を
行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気で
も良い。
Next, as shown in FIG. 5E, a silicon nitride oxide film having a thickness of 50 nm is formed by a plasma CVD method, and then a heat treatment is performed in an oxidizing atmosphere at 950 ° C. for 1 hour to perform a thermal oxidation step. . Note that the oxidizing atmosphere may be an oxygen atmosphere or an oxygen atmosphere to which a halogen element is added.

この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約15
nm厚のポリシリコン膜が酸化されて約30nm厚の酸化シリコン膜が形成される。即ち
、30nm厚の酸化シリコン膜と50nm厚の窒化酸化シリコン膜が積層されてなる80
nm厚のゲート絶縁膜514が形成される。また、活性層510〜513の膜厚はこの熱
酸化工程によって30nmとなる。
In this thermal oxidation process, the oxidation proceeds at the interface between the active layer and the silicon nitride oxide film, and about 15
The polysilicon film having a thickness of nm is oxidized to form a silicon oxide film having a thickness of about 30 nm. That is, 80 nm is formed by stacking a 30 nm thick silicon oxide film and a 50 nm thick silicon nitride oxide film.
A gate insulating film 514 having a thickness of nm is formed. The film thickness of the active layers 510 to 513 is 30 nm by this thermal oxidation process.

次に、図6(A)に示すように、レジストマスク515を形成し、ゲート絶縁膜514
を介してp型を付与する不純物元素(以下、p型不純物元素という)を添加する。p型不
純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを
用いることができる。この工程(チャネルドープ工程という)はTFTのしきい値電圧を
制御するための工程である。
Next, as illustrated in FIG. 6A, a resist mask 515 is formed, and a gate insulating film 514 is formed.
An impurity element imparting p-type (hereinafter referred to as a p-type impurity element) is added through the step. As the p-type impurity element, typically, an element belonging to Group 13, typically boron or gallium can be used. This step (referred to as channel doping step) is a step for controlling the threshold voltage of the TFT.

なお、本実施例ではジボラン(B26)を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。この工程により1×1015〜1×1018atoms/cm3(代表的には5×1016
5×1017atoms/cm3)の濃度でボロンを含む不純物領域516〜518が形成される。
In this embodiment, boron is added by an ion doping method in which diborane (B 2 H 6 ) is plasma-excited without mass separation. Of course, an ion implantation method for performing mass separation may be used. By this process, 1 × 10 15 to 1 × 10 18 atoms / cm 3 (typically 5 × 10 16 to
Impurity regions 516 to 518 containing boron at a concentration of 5 × 10 17 atoms / cm 3 are formed.

次に、図6(B)に示すように、レジストマスク519a、519bを形成し、ゲート絶
縁膜514を介してn型を付与する不純物元素(以下、n型不純物元素という)を添加す
る。なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリン又
は砒素を用いることができる。なお、本実施例ではフォスフィン(PH3)を質量分離し
ないでプラズマ励起したプラズマドーピング法を用い、リンを1×1018atoms/cm3の濃
度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
Next, as illustrated in FIG. 6B, resist masks 519 a and 519 b are formed, and an impurity element imparting n-type (hereinafter referred to as an n-type impurity element) is added through the gate insulating film 514. Note that as the n-type impurity element, an element typically belonging to Group 15, typically phosphorus or arsenic can be used. In this embodiment, phosphorus is added at a concentration of 1 × 10 18 atoms / cm 3 using a plasma doping method in which phosphine (PH 3 ) is plasma-excited without mass separation. Of course, an ion implantation method for performing mass separation may be used.

この工程により形成されるn型不純物領域520、521には、n型不純物元素が2×
1016〜5×1019atoms/cm3(代表的には5×1017〜5×1018atoms/cm3)の濃度で
含まれるようにドーズ量を調節する。
In the n-type impurity regions 520 and 521 formed by this step, an n-type impurity element is 2 ×
The dose is adjusted so as to be contained at a concentration of 10 16 to 5 × 10 19 atoms / cm 3 (typically 5 × 10 17 to 5 × 10 18 atoms / cm 3 ).

次に、図6(C)に示すように、添加されたn型不純物元素及びp型不純物元素の活性
化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜514が設けられてい
るので電熱炉を用いたファーネスアニール処理が好ましい。また、図6(A)の工程でチ
ャネル形成領域となる部分の活性層/ゲート絶縁膜界面にダメージを与えてしまっている
可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。
Next, as shown in FIG. 6C, an activation process of the added n-type impurity element and p-type impurity element is performed. Although there is no need to limit the activation means, since the gate insulating film 514 is provided, furnace annealing using an electric furnace is preferable. In addition, since there is a possibility that the active layer / gate insulating film interface in the portion to be a channel formation region is damaged in the step of FIG. 6A, it is preferable to perform the heat treatment at as high a temperature as possible.

本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を800
℃1時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして
熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。
In the case of this example, crystallized glass with high heat resistance is used, so the activation step is 800.
It is performed by furnace annealing at 1 ° C. for 1 hour. Note that thermal oxidation may be performed with the treatment atmosphere being an oxidizing atmosphere, or heat treatment may be performed in an inert atmosphere.

この工程によりn型不純物領域520、521の端部、即ち、n型不純物領域520、
521の周囲に存在するn型不純物元素を添加していない領域(図6(A)の工程で形成
されたp型不純物領域)との境界部(接合部)が明確になる。
このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非
常に良好な接合部を形成しうることを意味する。
By this step, end portions of the n-type impurity regions 520 and 521, that is, the n-type impurity regions 520,
A boundary portion (junction portion) with a region to which the n-type impurity element existing around 521 is not added (p-type impurity region formed in the step of FIG. 6A) becomes clear.
This means that when the TFT is later completed, the LDD region and the channel formation region can form a very good junction.

次に、200〜400nm厚の導電膜を形成し、パターニングしてゲート電極522〜
525及び抵抗体を形成するためのマスク膜526を形成する。このゲート電極522〜
525の線幅によって各TFTのチャネル長の長さが決定する。また、マスク膜526の
線幅によって抵抗体の抵抗値が決定する。
Next, a conductive film having a thickness of 200 to 400 nm is formed and patterned to form gate electrodes 522 to 522.
A mask film 526 for forming 525 and a resistor is formed. This gate electrode 522-
The channel length of each TFT is determined by the line width of 525. Further, the resistance value of the resistor is determined by the line width of the mask film 526.

なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といっ
た積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることが
できる。具体的には、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タング
ステン(W)、クロム(Cr)、シリコン(Si)から選ばれた元素でなる膜、または前
記元素の窒化物でなる膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン
膜)、または前記元素を組み合わせた合金膜(代表的にはMo−W合金、Mo−Ta合金
)、または前記元素のシリサイド膜(代表的にはタングステンシリサイド膜、チタンシリ
サイド膜)を用いることができる。勿論、単層で用いても積層して用いても良い。
Note that although the gate electrode may be formed of a single-layer conductive film, it is preferably a stacked film of two layers or three layers as necessary. A known conductive film can be used as the material of the gate electrode. Specifically, a film made of an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), chromium (Cr), and silicon (Si), or a nitride of the element. A film (typically a tantalum nitride film, a tungsten nitride film, a titanium nitride film), an alloy film (typically a Mo—W alloy or a Mo—Ta alloy), or a silicide film of the element. (Typically, a tungsten silicide film or a titanium silicide film) can be used. Of course, it may be used as a single layer or may be laminated.

本実施例では、50nm厚の窒化タングステン(WN)膜と、350nm厚のタングス
テン(W)膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパ
ッタガスとしてキセノン(Xe)、ネオン(Ne)等の不活性ガスを添加すると応力によ
る膜はがれを防止することができる。
In this embodiment, a stacked film including a tungsten nitride (WN) film having a thickness of 50 nm and a tungsten (W) film having a thickness of 350 nm is used. This may be formed by sputtering. Further, when an inert gas such as xenon (Xe) or neon (Ne) is added as a sputtering gas, peeling of the film due to stress can be prevented.

またこの時、ゲート電極523、525はそれぞれn型不純物領域520、521の一
部とゲート絶縁膜514を介して重なるように形成する。この重なった部分が後にゲート
電極と重なったLDD領域となる。なお、ゲート電極524a、524bは断面では二つに
見えるが、実際は電気的に接続されている。
At this time, the gate electrodes 523 and 525 are formed so as to overlap part of the n-type impurity regions 520 and 521 with the gate insulating film 514 interposed therebetween. This overlapped portion later becomes an LDD region overlapping with the gate electrode. The gate electrodes 524a and 524b appear to be two in the cross section, but are actually electrically connected.

次に、図7(A)に示すように、ゲート電極522〜525及びマスク膜526をマス
クとして自己整合的にn型不純物元素(本実施例ではリン)を添加する。こうして形成さ
れる不純物領域527〜533にはn型不純物領域520、521の1/2〜1/10(
代表的には1/3〜1/4)の濃度でリンが添加されるように調節する。具体的には、1
×1016〜5×1018atoms/cm3(典型的には3×1017〜3×1018atoms/cm3)の濃度
が好ましい。
Next, as shown in FIG. 7A, an n-type impurity element (phosphorus in this embodiment) is added in a self-aligning manner using the gate electrodes 522 to 525 and the mask film 526 as a mask. Impurity regions 527 to 533 thus formed have 1/2 to 1/10 of n-type impurity regions 520 and 521 (
The concentration is adjusted so that phosphorus is typically added at a concentration of 1/3 to 1/4). Specifically, 1
A concentration of × 10 16 to 5 × 10 18 atoms / cm 3 (typically 3 × 10 17 to 3 × 10 18 atoms / cm 3 ) is preferable.

次に、図7(B)に示すように、ゲート電極等を覆う形でレジストマスク534a〜5
34dを形成し、n型不純物元素(本実施例ではリン)を添加して高濃度にリンを含む不
純物領域535〜542を形成する。ここでもフォスフィン(PH3)を用いたイオンド
ープ法で行い、この領域のリンの濃度は1×1020〜1×1021atoms/cm3(代表的には
2×1020〜5×1021atoms/cm3)となるように調節する。
Next, as shown in FIG. 7B, resist masks 534a to 534a are formed so as to cover the gate electrodes and the like.
34d is formed, and an n-type impurity element (phosphorus in this embodiment) is added to form impurity regions 535 to 542 containing phosphorus at a high concentration. Here again, ion doping using phosphine (PH 3 ) is performed, and the concentration of phosphorus in this region is 1 × 10 20 to 1 × 10 21 atoms / cm 3 (typically 2 × 10 20 to 5 × 10 21. atoms / cm 3 ).

この工程によってnチャネル型TFTのソース領域若しくはドレイン領域が形成される
が、スイッチング用TFTは、図7(A)の工程で形成したn型不純物領域530〜53
2の一部を残す。この残された領域が、図2におけるスイッチング用TFTのLDD領域
15a〜15dに対応する。
In this step, the source region or drain region of the n-channel TFT is formed. The switching TFT is formed of the n-type impurity regions 530 to 53 formed in the step of FIG.
Leave part of 2. This remaining region corresponds to the LDD regions 15a to 15d of the switching TFT in FIG.

次に、図7(C)に示すように、レジストマスク534a〜534cを除去し、新たにレ
ジストマスク543を形成する。そして、p型不純物元素(本実施例ではボロン)を添加
し、高濃度にボロンを含む不純物領域544、545を形成する。ここではジボラン(B
26)を用いたイオンドープ法により3×1020〜3×1021atoms/cm3(代表的には5
×1020〜1×1021atoms/cm3ノ)濃度となるようにボロンを添加する。
Next, as illustrated in FIG. 7C, the resist masks 534a to 534c are removed, and a resist mask 543 is newly formed. Then, a p-type impurity element (boron in this embodiment) is added to form impurity regions 544 and 545 containing boron at a high concentration. Here, diborane (B
2 × 6 20 to 3 × 10 21 atoms / cm 3 (typically 5 × 10 2 ) by ion doping using 2 H 6 ).
Boron is added so that the concentration becomes × 10 20 to 1 × 10 21 atoms / cm 3 .

なお、不純物領域544、545には既に1×1020〜1×1021atoms/cm3の濃度で
リンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添
加される。そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型
の不純物領域として機能する。
Note that phosphorus is already added to the impurity regions 544 and 545 at a concentration of 1 × 10 20 to 1 × 10 21 atoms / cm 3 , but the boron added here is added at a concentration of at least three times that of that. Is done. Therefore, the n-type impurity region formed in advance is completely inverted to the P-type and functions as a P-type impurity region.

次に、図7(D)に示すように、レジストマスク543を除去した後、第1層間絶縁膜
546を形成する。第1層間絶縁膜546としては、珪素を含む絶縁膜を単層で用いるか
、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400nm〜1.5μmと
すれば良い。本実施例では、200nm厚の窒化酸化珪素膜の上に800nm厚の酸化珪
素膜を積層した構造とする。
Next, as shown in FIG. 7D, after the resist mask 543 is removed, a first interlayer insulating film 546 is formed. As the first interlayer insulating film 546, an insulating film containing silicon may be used as a single layer, or a laminated film combined therewith may be used. The film thickness may be 400 nm to 1.5 μm. In this embodiment, a structure is formed in which a silicon oxide film having a thickness of 800 nm is stacked on a silicon nitride oxide film having a thickness of 200 nm.

その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。活性化
手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲
気中、550℃、4時間の熱処理を行う。
Thereafter, the n-type or p-type impurity element added at each concentration is activated. As the activation means, a furnace annealing method is preferable. In this embodiment, heat treatment is performed in an electric furnace in a nitrogen atmosphere at 550 ° C. for 4 hours.

さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱
処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結
合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマに
より励起された水素を用いる)を行っても良い。
Further, a hydrogenation treatment is performed by performing a heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. This step is a step in which the dangling bonds of the semiconductor film are terminated with hydrogen by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.

なお、水素化処理は第1層間絶縁膜546を形成する間に入れても良い。即ち、200
nm厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り8
00nm厚の酸化珪素膜を形成しても構わない。
Note that the hydrogenation treatment may be performed while the first interlayer insulating film 546 is formed. That is, 200
After forming a silicon nitride oxide film having a thickness of nm, hydrogenation is performed as described above, and then the remaining 8
A silicon oxide film having a thickness of 00 nm may be formed.

次に、図8(A)に示すように、第1層間絶縁膜546に対してコンタクトホールを形
成し、ソース配線547〜550と、ドレイン配線551〜553を形成する。なお、本
実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、
Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜とする。勿論、他の導電
膜でも良い。
Next, as shown in FIG. 8A, contact holes are formed in the first interlayer insulating film 546, and source wirings 547 to 550 and drain wirings 551 to 553 are formed. In this embodiment, this electrode is made of a Ti film of 100 nm, an aluminum film containing Ti of 300 nm,
A laminated film having a three-layer structure in which a Ti film of 150 nm is continuously formed by sputtering is used. Of course, other conductive films may be used.

次に、50〜500nm(代表的には200〜300nm)の厚さで第1パッシベーシ
ョン膜554を形成する。本実施例では第1パッシベーション膜554として300nm
厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。
Next, a first passivation film 554 is formed with a thickness of 50 to 500 nm (typically 200 to 300 nm). In this embodiment, the first passivation film 554 is 300 nm.
A thick silicon nitride oxide film is used. This may be replaced by a silicon nitride film.

この時、窒化酸化シリコン膜の形成に先立ってH2、NH3等水素を含むガスを用いてプ
ラズマ処理を行うことは有効である。この前処理により励起された水素が第1層間絶縁膜
546に供給され、熱処理を行うことで、第1パッシベーション膜554の膜質が改善さ
れる。それと同時に、第1層間絶縁膜546に添加された水素が下層側に拡散するため、
効果的に活性層を水素化することができる。
At this time, it is effective to perform plasma treatment using a gas containing hydrogen such as H 2 or NH 3 prior to the formation of the silicon nitride oxide film. Hydrogen excited by this pretreatment is supplied to the first interlayer insulating film 546 and heat treatment is performed, whereby the film quality of the first passivation film 554 is improved. At the same time, hydrogen added to the first interlayer insulating film 546 diffuses to the lower layer side,
The active layer can be effectively hydrogenated.

次に、図8(B)に示すように、有機樹脂からなる第2層間絶縁膜555を形成する。
有機樹脂としてはポリイミド、アクリル、BCB(ベンゾシクロブテン)等を使用するこ
とができる。特に、第2層間絶縁膜555はTFTが形成する段差を平坦化する必要があ
るので、平坦性に優れたアクリル膜が好ましい。本実施例では2.5μmの厚さでアクリ
ル膜を形成する。
Next, as shown in FIG. 8B, a second interlayer insulating film 555 made of an organic resin is formed.
As the organic resin, polyimide, acrylic, BCB (benzocyclobutene), or the like can be used. In particular, since the second interlayer insulating film 555 needs to flatten a step formed by the TFT, an acrylic film having excellent flatness is preferable. In this embodiment, an acrylic film is formed with a thickness of 2.5 μm.

次に、第2層間絶縁膜555、第1パッシベーション膜554にドレイン配線553に
達するコンタクトホールを形成し、画素電極(陽極)556を形成する。本実施例では酸
化インジウム・スズ(ITO)膜を110nmの厚さに形成し、パターニングを行って画
素電極とする。また、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明
導電膜を用いても良い。この画素電極がEL素子の陽極となる。
Next, a contact hole reaching the drain wiring 553 is formed in the second interlayer insulating film 555 and the first passivation film 554, and a pixel electrode (anode) 556 is formed. In this embodiment, an indium tin oxide (ITO) film having a thickness of 110 nm is formed and patterned to form a pixel electrode. Alternatively, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used. This pixel electrode becomes the anode of the EL element.

次に、珪素を含む絶縁膜(本実施例では酸化珪素膜)を500nmの厚さに形成し、画
素電極556に対応する位置に開口部を形成して第3層間絶縁膜557を形成する。開口
部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とする
ことができる。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕
著な問題となってしまう。
Next, an insulating film containing silicon (silicon oxide film in this embodiment) is formed to a thickness of 500 nm, an opening is formed at a position corresponding to the pixel electrode 556, and a third interlayer insulating film 557 is formed. When the opening is formed, a tapered sidewall can be easily formed by using a wet etching method. If the side wall of the opening is not sufficiently gentle, the deterioration of the EL layer due to the step becomes a significant problem.

次に、EL層558及び陰極(MgAg電極)559を、真空蒸着法を用いて大気解放
しないで連続形成する。 なお、EL層558の膜厚は800〜200nm(典型的には
100〜120nm)、陰極559の厚さは180〜300nm(典型的には200〜2
50nm)とすれば良い。
Next, an EL layer 558 and a cathode (MgAg electrode) 559 are continuously formed using a vacuum deposition method without being released to the atmosphere. Note that the EL layer 558 has a thickness of 800 to 200 nm (typically 100 to 120 nm), and the cathode 559 has a thickness of 180 to 300 nm (typically 200 to 2 nm).
50 nm).

この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対
して順次EL層及び陰極を形成する。但し、EL層は溶液に対する耐性に乏しいためフォ
トリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスク
を用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層及び陰極を形成するのが好
ましい。
In this step, an EL layer and a cathode are sequentially formed for a pixel corresponding to red, a pixel corresponding to green, and a pixel corresponding to blue. However, since the EL layer has poor resistance to the solution, it has to be formed individually for each color without using a photolithography technique. Therefore, it is preferable to hide other than the desired pixels using a metal mask, and selectively form the EL layer and the cathode only at necessary portions.

即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のEL層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて緑色発光のEL層及び陰極を選択的に形成す
る。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを
用いて青色発光のEL層及び陰極を選択的に形成する。なお、ここでは全て異なるマスク
を用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に
EL層及び陰極を形成するまで真空を破らずに処理することが好ましい。
That is, first, a mask that hides all pixels other than those corresponding to red is set, and an EL layer and a cathode emitting red light are selectively formed using the mask. Next, a mask for hiding all but the pixels corresponding to green is set, and the EL layer and the cathode emitting green light are selectively formed using the mask. Next, similarly, a mask for hiding all but the pixels corresponding to blue is set, and an EL layer and a cathode emitting blue light are selectively formed using the mask. Note that although all the different masks are described here, the same mask may be used. Further, it is preferable to perform processing without breaking the vacuum until the EL layer and the cathode are formed on all the pixels.

なお、EL層558としては公知の材料を用いることができる。公知の材料としては、
駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、
発光層及び電子注入層でなる4層構造をEL層とすれば良い。
また、本実施例ではEL素子の陰極としてMgAg電極を用いた例を示すが、公知の他の
材料であっても良い。
Note that a known material can be used for the EL layer 558. Known materials include
Considering the driving voltage, it is preferable to use an organic material. For example, hole injection layer, hole transport layer,
A four-layer structure including a light-emitting layer and an electron injection layer may be an EL layer.
In this embodiment, an example in which an MgAg electrode is used as the cathode of the EL element is shown, but other known materials may be used.

また、保護電極560としてはアルミニウムを主成分とする導電膜を用いれば良い。保
護電極560はEL層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成
すれば良い。また、EL層及び陰極を形成した後で大気解放しないで連続的に形成するこ
とが好ましい。
As the protective electrode 560, a conductive film containing aluminum as its main component may be used. The protective electrode 560 may be formed by a vacuum evaporation method using a mask different from that used when the EL layer and the cathode are formed. In addition, it is preferable that the EL layer and the cathode are formed continuously without being released to the atmosphere after forming the EL layer and the cathode.

最後に、窒化珪素膜でなる第2パッシベーション膜561を300nmの厚さに形成す
る。実際には保護電極560がEL層を水分等から保護する役割を果たすが、さらに第2
パッシベーション膜561を形成しておくことで、EL素子の信頼性をさらに高めること
ができる。
Finally, a second passivation film 561 made of a silicon nitride film is formed to a thickness of 300 nm. Actually, the protective electrode 560 serves to protect the EL layer from moisture and the like.
By forming the passivation film 561, the reliability of the EL element can be further increased.

こうして図8(C)に示すような構造のアクティブマトリクス型EL表示装置が完成す
る。なお、実際には、図8(C)まで完成したら、さらに外気に曝されないように気密性
の高い保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やセラミックス
製シーリングカンなどのハウジング材でパッケージング(封入)することが好ましい。そ
の際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリ
ウム)を配置することでEL層の信頼性(寿命)が向上する。
Thus, an active matrix EL display device having a structure as shown in FIG. 8C is completed. Actually, when completed up to FIG. 8C, packaging with a housing material such as a highly airtight protective film (laminate film, UV curable resin film, etc.) or ceramic sealing can so as not to be exposed to the outside air. (Encapsulation) is preferable. At that time, the reliability (life) of the EL layer is improved by making the inside of the housing material an inert atmosphere or disposing a hygroscopic material (for example, barium oxide) inside.

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクター(フレキシブル
プリントサーキット:FPC)を取り付けて製品として完成する。このような出荷できる
状態にまでしたEL表示装置を本明細書中ではELモジュールという。
In addition, when the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal routed from the element or circuit formed on the substrate and the external signal terminal is attached. Completed as a product. In this specification, an EL display device that can be shipped is referred to as an EL module.

ここで本実施例のアクティブマトリクス型EL表示装置の構成を図11の斜視図を用い
て説明する。本実施例のアクティブマトリクス型EL表示装置は、ガラス基板601上に
形成された、画素部602と、ゲート側駆動回路603と、ソース側駆動回路604で構
成される。画素部のスイッチング用TFT605はnチャネル型TFTであり、ゲート側
駆動回路603に接続されたゲート配線606、ソース側駆動回路604に接続されたソ
ース配線607の交点に配置されている。また、スイッチング用TFT605のドレイン
は電流制御用TFT608のゲートに接続されている。
Here, the configuration of the active matrix EL display device of this embodiment will be described with reference to the perspective view of FIG. The active matrix EL display device of this embodiment includes a pixel portion 602, a gate side driver circuit 603, and a source side driver circuit 604 formed on a glass substrate 601. The switching TFT 605 in the pixel portion is an n-channel TFT, and is arranged at the intersection of the gate wiring 606 connected to the gate side driving circuit 603 and the source wiring 607 connected to the source side driving circuit 604. The drain of the switching TFT 605 is connected to the gate of the current control TFT 608.

さらに、電流制御用TFT606のソース側は電源供給線609に接続される。本実施
例のような構造では、電源供給線609には接地電位(アース電位)が与えられている。
また、電流制御用TFT608のドレインには抵抗体610を介してEL素子611が接
続されている。また、このEL素子611のカソードには所定の電圧(本実施例では10
〜12V)が加えられる。
Further, the source side of the current control TFT 606 is connected to the power supply line 609. In the structure as in this embodiment, a ground potential (ground potential) is applied to the power supply line 609.
Further, an EL element 611 is connected to the drain of the current control TFT 608 through a resistor 610. Further, a predetermined voltage (10 in this embodiment) is applied to the cathode of the EL element 611.
~ 12V) is added.

そして、外部入出力端子となるFPC612には駆動回路まで信号を伝達するための入
出力配線(接続配線)613、614、及び電源供給線609に接続された入出力配線6
15が設けられている。
The FPC 612 serving as an external input / output terminal has input / output wirings (connection wirings) 613 and 614 for transmitting signals to the drive circuit, and input / output wiring 6 connected to the power supply line 609.
15 is provided.

さらに、ハウジング材をも含めた本実施例のELモジュールについて図12(A)、(
B)を用いて説明する。なお、必要に応じて図11で用いた符号を引用することにする。
Further, the EL module of this example including the housing material is shown in FIGS.
A description will be given using B). Note that the reference numerals used in FIG. 11 are cited as necessary.

基板1200上には画素部1201、データ信号側駆動回路1202、ゲート信号側駆
動回路1203が形成されている。それぞれの駆動回路からの各種配線は、入出力配線6
13〜615を経てFPC612に至り外部機器へと接続される。
On the substrate 1200, a pixel portion 1201, a data signal side driver circuit 1202, and a gate signal side driver circuit 1203 are formed. Various wirings from each drive circuit are input / output wirings 6.
Through 13 to 615, it reaches the FPC 612 and is connected to an external device.

このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジン
グ材1204を設ける。なお、ハウジング材1204はEL素子の外寸よりも内寸が大き
い凹部を有する形状又はシート形状であり、接着剤1205によって、基板1200と共
同して密閉空間を形成するようにして基板1200に固着される。このとき、EL素子は
完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジ
ング材1204は複数設けても構わない。
At this time, a housing material 1204 is provided so as to surround at least the pixel portion, preferably the driver circuit and the pixel portion. Note that the housing member 1204 has a recess or sheet shape whose inner dimension is larger than the outer dimension of the EL element, and is fixed to the substrate 1200 by an adhesive 1205 so as to form a sealed space in cooperation with the substrate 1200. Is done. At this time, the EL element is completely enclosed in the sealed space and is completely shielded from the outside air. A plurality of housing materials 1204 may be provided.

また、ハウジング材1204の材質はガラス、ポリマー等の絶縁性物質が好ましい。例
えば、非晶質ガラス(硼硅酸塩ガラス、石英等)、結晶化ガラス、セラミックスガラス、
有機系樹脂(アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹
脂等)、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接
着剤1205が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能で
ある。
The material of the housing material 1204 is preferably an insulating material such as glass or polymer. For example, amorphous glass (borosilicate glass, quartz, etc.), crystallized glass, ceramic glass,
Examples thereof include organic resins (acrylic resins, styrene resins, polycarbonate resins, epoxy resins, etc.) and silicone resins. Ceramics may also be used. Further, if the adhesive 1205 is an insulating substance, a metal material such as a stainless alloy can be used.

また、接着剤1205の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用
いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いること
もできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。
The material of the adhesive 1205 can be an adhesive such as an epoxy resin or an acrylate resin. Furthermore, a thermosetting resin or a photocurable resin can also be used as an adhesive. However, it is necessary that the material does not transmit oxygen and moisture as much as possible.

さらに、ハウジング材と基板1200との間の空隙1206は不活性ガス(アルゴン、
ヘリウム、窒素等)を充填しておくことが望ましい。また、ガスに限らず不活性液体(パ
ーフルオロアルカンに代表されるの液状フッ素化炭素等)を用いることも可能である。不
活性液体に関しては特開平8−78519号で用いられているような材料で良い。
Further, the gap 1206 between the housing material and the substrate 1200 is an inert gas (argon,
It is desirable to fill with helium, nitrogen, or the like. Moreover, it is also possible to use not only gas but inert liquid (liquid fluorinated carbon represented by perfluoroalkane etc.). As for the inert liquid, a material as used in JP-A-8-78519 may be used.

また、空隙1206に乾燥剤を設けておくことも有効である。乾燥剤としては特開平9
−148066号公報に記載されているような材料を用いることができる。典型的には酸
化バリウムを用いれば良い。
It is also effective to provide a desiccant in the gap 1206. As a desiccant, JP-A-9
Materials such as those described in -148066 can be used. Typically, barium oxide may be used.

また、図12(B)に示すように、画素部には個々に孤立したEL素子を有する複数の
画素が設けられ、それらは全て保護電極1207を共通電極として有している。本実施例
では、EL層、陰極(MgAg電極)及び保護電極を大気解放しないで連続形成すること
が好ましいとしたが、EL層と陰極とを同じマスク材を用いて形成し、保護電極だけ別の
マスク材で形成すれば図12(B)の構造を実現することができる。
As shown in FIG. 12B, a plurality of pixels each having an isolated EL element are provided in the pixel portion, and all of them have a protective electrode 1207 as a common electrode. In this embodiment, the EL layer, the cathode (MgAg electrode) and the protective electrode are preferably formed continuously without being released to the atmosphere. However, the EL layer and the cathode are formed using the same mask material, and only the protective electrode is separated. If the mask material is used, the structure shown in FIG. 12B can be realized.

このとき、EL層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない
。勿論、駆動回路上に設けられていても問題とはならないが、EL層にアルカリ金属が含
まれていることを考慮すると設けない方が好ましい。
At this time, the EL layer and the cathode need only be provided in the pixel portion, and need not be provided over the driver circuit. Of course, there is no problem even if it is provided on the driver circuit, but it is preferable not to provide it in consideration of the fact that the EL layer contains an alkali metal.

なお、保護電極1207は1208で示される領域において、画素電極と同一材料でな
る接続配線1209を介して入出力配線1210に接続される。入出力配線1210は保
護電極1207に所定の電圧(本実施例では接地電位、具体的には0V)を与えるための
電源供給線であり、導電性ペースト材料1211を介してFPC611に接続される。
Note that the protective electrode 1207 is connected to the input / output wiring 1210 via a connection wiring 1209 made of the same material as the pixel electrode in a region indicated by 1208. The input / output wiring 1210 is a power supply line for applying a predetermined voltage (ground potential, specifically 0 V in this embodiment) to the protective electrode 1207, and is connected to the FPC 611 through the conductive paste material 1211.

ここで領域1208におけるコンタクト構造を実現するための作製工程について図13
を用いて説明する。
Here, a manufacturing process for realizing a contact structure in the region 1208 is described with reference to FIG.
Will be described.

まず、本実施例の工程に従って図8(A)の状態を得る。このとき、基板端部(図12
(B)において1208で示される領域)において第1層間絶縁膜544及びゲート絶縁
膜514を除去し、その上に入出力配線1210を形成する。
勿論、図8(A)のソース配線及びドレイン配線と同時に形成される。(図13(A))
First, the state of FIG. 8A is obtained according to the steps of this embodiment. At this time, the edge of the substrate (FIG. 12
In (B), the first interlayer insulating film 544 and the gate insulating film 514 are removed, and the input / output wiring 1210 is formed thereon.
Of course, it is formed simultaneously with the source wiring and drain wiring of FIG. (FIG. 13 (A))

次に、図8(B)において第2層間絶縁膜553及び第1パッシベーション膜552を
エッチングする際に、1301で示される領域を除去し、且つ開孔部1802を形成する
。そして、開孔部1302を覆うようにして接続配線1209を形成する。勿論、この接
続配線1209は図8(B)において画素電極554と同時に形成される。(図13(B
))
Next, in FIG. 8B, when the second interlayer insulating film 553 and the first passivation film 552 are etched, a region indicated by 1301 is removed and an opening 1802 is formed. Then, the connection wiring 1209 is formed so as to cover the opening portion 1302. Of course, the connection wiring 1209 is formed at the same time as the pixel electrode 554 in FIG. (Fig. 13 (B
))

この状態で画素部ではEL素子の形成工程(第3層間絶縁膜、EL層及び陰極の形成工
程)が行われる。この際、図13に示される領域ではマスク等を用いて第3層間絶縁膜や
EL素子が形成されないようにする。そして、陰極557を形成した後、別のマスクを用
いて保護電極558を形成する。これにより保護電極558と入出力配線1210とが接
続配線1209を介して電気的に接続される。さらに、第2パッシベーション膜559を
設けて図13(C)の状態を得る。
In this state, an EL element forming step (third interlayer insulating film, EL layer and cathode forming step) is performed in the pixel portion. At this time, in the region shown in FIG. 13, a mask or the like is used so that the third interlayer insulating film and the EL element are not formed. Then, after forming the cathode 557, the protective electrode 558 is formed using another mask. Accordingly, the protective electrode 558 and the input / output wiring 1210 are electrically connected via the connection wiring 1209. Further, a second passivation film 559 is provided to obtain the state of FIG.

以上の工程により図12(B)の1208で示される領域のコンタクト構造が実現され
る。そして、入出力配線1210はハウジング材1204と基板1200との間を隙間(
但し接着剤1205で充填されている。即ち、接着剤1205は入出力配線の段差を十分
に平坦化しうる厚さが必要である。)を通ってFPC611に接続される。なお、ここで
は入出力配線1210について説明したが、他の出力配線612〜614も同様にしてハ
ウジング材1204の下を通ってFPC611に接続される。
Through the above steps, a contact structure in a region indicated by 1208 in FIG. 12B is realized. The input / output wiring 1210 has a gap between the housing member 1204 and the substrate 1200 (
However, it is filled with an adhesive 1205. That is, the adhesive 1205 needs to have a thickness that can sufficiently flatten the step of the input / output wiring. ) To be connected to the FPC 611. Although the input / output wiring 1210 has been described here, the other output wirings 612 to 614 are similarly connected to the FPC 611 under the housing material 1204.

本実施例では、画素の構成を図1(B)に示した構成と異なるものとした例を図14に
示す。
In this embodiment, an example in which the pixel configuration is different from the configuration shown in FIG. 1B is shown in FIG.

本実施例では、図1(B)に示した二つの画素を、接地電位を与えるための電源供給線
111について対称となるように配置する。即ち、図14に示すように、電源供給線11
1を隣接する二つの画素間で共通化することで必要とする配線の本数を低減する。なお、
画素内に配置されるTFT構造等はそのままで良い。
In this embodiment, the two pixels shown in FIG. 1B are arranged symmetrically with respect to the power supply line 111 for applying the ground potential. That is, as shown in FIG.
By sharing 1 between two adjacent pixels, the number of wirings required is reduced. In addition,
The TFT structure or the like disposed in the pixel can be left as it is.

このような構成とすれば、より高精細な画素部を作製することが可能となり、画像の品
質が向上する。
With such a configuration, a higher-definition pixel portion can be manufactured, and the image quality is improved.

また、電源供給線111を共通化することで、電源供給線111の線幅のマージンが広
がり、画像の明るさを落とすことなく電源供給線111の線幅を広げることができる。そ
れにより電源供給線111の電圧降下の影響を低減することができ、画素の位置によって
電源供給線111から供給される電圧が異なるようなことを防ぐことが可能である。
Further, by sharing the power supply line 111, the margin of the line width of the power supply line 111 is widened, and the line width of the power supply line 111 can be increased without reducing the brightness of the image. Accordingly, the influence of the voltage drop of the power supply line 111 can be reduced, and it is possible to prevent the voltage supplied from the power supply line 111 from being different depending on the position of the pixel.

なお、本実施例の構成は実施例1の作製工程に従って容易に実現することが可能である
Note that the configuration of this embodiment can be easily realized in accordance with the manufacturing steps of Embodiment 1.

本実施例では、図1と異なる構造の画素部を形成する場合について図15を用いて説明
する。なお、第2層間絶縁膜48を形成する工程までは実施例1に従えば良い。また、第
2層間絶縁膜48で覆われたスイッチング用TFT201、電流制御用TFT202は図
1と同じ構造であるので、ここでの説明は省略する。
In this embodiment, the case where a pixel portion having a structure different from that in FIG. 1 is formed will be described with reference to FIGS. The first embodiment may be followed up to the step of forming the second interlayer insulating film 48. Further, the switching TFT 201 and the current control TFT 202 covered with the second interlayer insulating film 48 have the same structure as that shown in FIG.

本実施例の場合、第2層間絶縁膜48及び第1パッシベーション膜47に対してコンタ
クトホールを形成したら、画素電極61を形成する。本実施例では画素電極61として、
200nm厚のアルミニウム合金膜(1wt%のチタンを含有したアルミニウム膜)を設け
る。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の
高い材料であることが好ましい。
In the case of the present embodiment, when contact holes are formed in the second interlayer insulating film 48 and the first passivation film 47, the pixel electrode 61 is formed. In this embodiment, as the pixel electrode 61,
A 200 nm thick aluminum alloy film (aluminum film containing 1 wt% titanium) is provided. The material for the pixel electrode may be any material as long as it is a metal material, but is preferably a material having high reflectivity.

そして、その上に酸化珪素膜でなる第3層間絶縁膜62を300nmの厚さに形成し、
陰極63として230nm厚のMgAg電極、EL層64として下から電子輸送層20n
m、発光層40nm、正孔輸送層30nmを形成する。但し、EL層64は陰極63より
も若干大きいパターンとなるように形成しておく必要がある。こうすることで陰極63が
後に形成する陽極65と短絡することを防ぐことができる。
Then, a third interlayer insulating film 62 made of a silicon oxide film is formed thereon with a thickness of 300 nm,
The cathode 63 has a 230 nm thick MgAg electrode, and the EL layer 64 has an electron transport layer 20 n from below.
m, a light emitting layer of 40 nm, and a hole transport layer of 30 nm are formed. However, the EL layer 64 needs to be formed so as to have a slightly larger pattern than the cathode 63. By doing so, it is possible to prevent the cathode 63 from being short-circuited with the anode 65 to be formed later.

このとき、陰極63とEL層64はマルチチャンバー方式(クラスターツール方式とも
いう)の真空蒸着機を用いて大気解放しないで連続的に形成するが、まず第1マスクで全
画素に陰極63を形成し、次いで第2マスクで赤色発光のEL層を形成する。そして、第
2マスクを精密に制御しながらずらして順次緑色発光のEL層、青色発光のEL層を形成
する。
At this time, the cathode 63 and the EL layer 64 are continuously formed by using a multi-chamber method (also referred to as a cluster tool method) without being exposed to the atmosphere, but first, the cathode 63 is formed on all pixels with the first mask. Next, an EL layer emitting red light is formed using a second mask. Then, the second mask is shifted while being precisely controlled to sequentially form a green light emitting EL layer and a blue light emitting EL layer.

なお、RGBに対応する画素がストライプ状に並んでいる時は上記のような方法で第2
マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、
緑色発光のEL層用に第3マスク、青色発光のEL層用に第4マスクを別途用いても構わ
ない。
When pixels corresponding to RGB are arranged in a stripe, the second method is used.
It is only necessary to shift the mask, but in order to realize a pixel structure called delta arrangement,
A third mask may be separately used for the green light-emitting EL layer and a fourth mask may be separately used for the blue light-emitting EL layer.

こうしてEL層65まで形成したら、その上に透明導電膜(本実施例ではITO膜に1
0wt%の酸化亜鉛を含有させた薄膜)でなる陽極65を110nmの厚さに形成する。こ
うしてEL素子206が形成され、実施例1に示した材料でもって第2パッシベーション
膜66を形成すれば図15に示すような構造の画素が完成する。なお、この場合、図1と
は陰極及び陽極の位置が逆になるため、電流制御用TFT202のソース配線に接続され
る電源供給線には10〜12Vの電圧が与えられ、陽極65に接続される電源には0V(
接地電位)が与えられる。
When the EL layer 65 is formed in this way, a transparent conductive film (in this embodiment, 1 on the ITO film) is formed thereon.
An anode 65 made of a thin film containing 0 wt% zinc oxide is formed to a thickness of 110 nm. Thus, the EL element 206 is formed, and if the second passivation film 66 is formed with the material shown in Embodiment 1, a pixel having a structure as shown in FIG. 15 is completed. In this case, since the positions of the cathode and the anode are opposite to those in FIG. 1, a voltage of 10 to 12 V is applied to the power supply line connected to the source wiring of the current control TFT 202 and is connected to the anode 65. 0V (
Ground potential).

本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はTFTが形
成された基板とは反対側に放射される。そのため、画素内のほぼ全域、即ちTFTが形成
された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面
積が大幅に向上し、画像の明るさやコントラスト比(明暗の比)が向上する。
In the case of the structure of this embodiment, red, green, or blue light generated in each pixel is emitted to the opposite side of the substrate on which the TFT is formed. Therefore, almost the entire region in the pixel, that is, the region where the TFT is formed can be used as an effective light emitting region. As a result, the effective light emission area of the pixel is greatly improved, and the brightness and contrast ratio (brightness / darkness ratio) of the image are improved.

なお、本実施例の構成は、実施例1、2のいずれの構成とも自由に組み合わせることが
可能である。
The configuration of this embodiment can be freely combined with any of the configurations of Embodiments 1 and 2.

本実施例では、実施例1によって作製されたアクティブマトリクス型EL表示装置の画
素構造の一例を説明する。説明には図16を用いる。なお、図16において図1又は図2
と対応する部分には適宜、図1又は図2の符号を引用する。
In this embodiment, an example of a pixel structure of an active matrix EL display device manufactured according to Embodiment 1 will be described. FIG. 16 is used for the description. In FIG. 16, FIG. 1 or FIG.
Where appropriate, the reference numerals in FIG. 1 or FIG.

図16において、201はスイッチング用TFTであり、ソース領域13、ドレイン領
域14、ゲート配線(ゲート配線を兼ねる)106を含む。また、202は電流制御用T
FTであり、ソース領域26、ドレイン領域27、ゲート電極30を含む。また、電流制
御用TFT202のドレインは抵抗体33(但し、図16においてマスク膜55の下に存
在する半導体層を指す)、接続領域34及びドレイン配線32を介して画素電極49と電
気的に接続される。なお、51,52で示される点線はEL層51と陰極52の形成位置
を示し、画素電極49、EL層51及び陰極52でEL素子203を形成している。
In FIG. 16, reference numeral 201 denotes a switching TFT, which includes a source region 13, a drain region 14, and a gate wiring (also serving as a gate wiring) 106. Reference numeral 202 denotes a current control T.
The FT includes a source region 26, a drain region 27, and a gate electrode 30. Further, the drain of the current control TFT 202 is electrically connected to the pixel electrode 49 through the resistor 33 (referring to a semiconductor layer existing under the mask film 55 in FIG. 16), the connection region 34 and the drain wiring 32. Is done. The dotted lines 51 and 52 indicate the positions where the EL layer 51 and the cathode 52 are formed, and the EL element 203 is formed by the pixel electrode 49, the EL layer 51, and the cathode 52.

このとき、スイッチング用TFT201のドレイン配線22はコンタクト部1601に
て電流制御用TFT202のゲート電極30に電気的に接続される。また、そのゲート電
極30は電流制御用TFT202のソース配線31と重なる部分において保持容量113
を形成する。このソース配線31は接地電位を与える電源供給線111と電気的に接続さ
れている。
At this time, the drain wiring 22 of the switching TFT 201 is electrically connected to the gate electrode 30 of the current control TFT 202 through the contact portion 1601. In addition, the gate electrode 30 has a storage capacitor 113 in a portion overlapping the source wiring 31 of the current control TFT 202.
Form. The source wiring 31 is electrically connected to a power supply line 111 that applies a ground potential.

なお、本実施例において図16に示した画素構造は本願発明を何ら限定するものではな
く、好ましい一例に過ぎない。スイッチング用TFT、電流制御用TFT又は保持容量を
どのような位置に形成するかは実施者が適宜設計すれば良い。
本実施例は、実施例1〜3のいずれの構成とも自由に組み合わせて実施することが可能で
ある。
In this embodiment, the pixel structure shown in FIG. 16 does not limit the present invention in any way, but is only a preferable example. The position of the switching TFT, the current control TFT, or the storage capacitor may be appropriately designed by the practitioner.
This embodiment can be implemented by freely combining with any configuration of Embodiments 1 to 3.

本実施例では、アクティブマトリクス型EL表示装置の画素構造を実施例4とは異なる
構造とした場合の一例を説明する。具体的には、図16に示した画素構造において、ゲー
ト配線の材料を異なるものとした例を図17に示す。なお、図17は図16のゲート配線
の構成のみが異なるだけでその他は同じであるので、特に詳細な説明は省略する。
In this embodiment, an example in which the pixel structure of the active matrix EL display device is different from that of Embodiment 4 will be described. Specifically, FIG. 17 shows an example in which the gate wiring material is different in the pixel structure shown in FIG. Note that FIG. 17 is the same except for the configuration of the gate wiring of FIG.

図17において、71a、71bは実施例1のゲート電極と同様に窒化タングステン膜と
タングステン膜の積層膜で形成されたゲート電極である。これらは図17に示すように各
々孤立したパターンとしても良いし、各々電気的に接続されたパターンとしても良いが、
形成された時点では電気的にフローティング状態にある。
In FIG. 17, reference numerals 71a and 71b denote gate electrodes formed of a laminated film of a tungsten nitride film and a tungsten film as in the gate electrode of the first embodiment. These may be isolated patterns as shown in FIG. 17 or electrically connected patterns.
When formed, it is in an electrically floating state.

ゲート電極71a、71bとしては窒化タンタル膜とタンタル膜の積層膜やモリブデンと
タングステンの合金膜など他の導電膜を用いても良い。しかしながら、3μm以下(好ま
しくは2μm以下)の微細な線幅を形成しうる加工性に優れた膜であることが望ましい。
また、ゲート絶縁膜を拡散して活性層中へ侵入するような元素を含む膜でないことが望ま
しい。
As the gate electrodes 71a and 71b, another conductive film such as a laminated film of a tantalum nitride film and a tantalum film or an alloy film of molybdenum and tungsten may be used. However, it is desirable that the film has excellent processability and can form a fine line width of 3 μm or less (preferably 2 μm or less).
Further, it is desirable that the gate insulating film is not a film containing an element that diffuses into the active layer.

これに対して、ゲート配線72としてゲート電極71a、71bよりも低抵抗な導電膜、
代表的にはアルミニウムを主成分とする合金膜や銅を主成分とする合金膜を用いる。ゲー
ト配線72には特に微細な加工性は要求されない。また、活性層と重なることもないので
絶縁膜中を拡散しやすいアルミニウムや銅を含んでいても問題とはならない。
On the other hand, a conductive film having a lower resistance than the gate electrodes 71a and 71b as the gate wiring 72,
Typically, an alloy film mainly containing aluminum or an alloy film mainly containing copper is used. The gate wiring 72 is not required to have particularly fine workability. Further, since it does not overlap with the active layer, it does not matter if it contains aluminum or copper that easily diffuses in the insulating film.

本実施例の構造とする場合、実施例1の図7(D)の工程において第1層間絶縁膜54
4を形成する前に活性化工程を行えば良い。この場合、ゲート電極71a、71bが露呈し
た状態で熱処理を加えることになるが、十分に不活性な雰囲気、好ましくは酸素濃度が1
ppm以下である不活性雰囲気で熱処理を行う分にはゲート電極71a、71bが酸化される
ことはない。即ち、酸化により抵抗値が増加することもないし、除去の困難は絶縁膜(酸
化膜)で覆われてしまうようなこともない。
In the case of the structure of the present embodiment, the first interlayer insulating film 54 in the step of FIG.
An activation step may be performed before forming 4. In this case, heat treatment is performed with the gate electrodes 71a and 71b exposed, but a sufficiently inert atmosphere, preferably with an oxygen concentration of 1.
The gate electrodes 71a and 71b are not oxidized by heat treatment in an inert atmosphere of ppm or less. That is, the resistance value does not increase due to oxidation, and the removal is not covered with an insulating film (oxide film).

そして、活性化工程が終了したら、アルミニウム又は銅を主成分とする導電膜を形成し
、パターニングによりゲート配線72を形成すればよい。この時点でゲート電極71a、
71bとゲート配線72との接触する部分では良好なオーミックコンタクトが確保され、
ゲート電極71a、71bに所定のゲート電圧を加えることが可能となる。
When the activation step is completed, a conductive film containing aluminum or copper as a main component is formed, and the gate wiring 72 may be formed by patterning. At this point, the gate electrode 71a,
Good ohmic contact is ensured at the portion where 71b and gate wiring 72 are in contact with each other,
A predetermined gate voltage can be applied to the gate electrodes 71a and 71b.

本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。
その理由を以下に説明する。
The structure of the present embodiment is particularly effective when the area of the image display area is increased.
The reason will be described below.

本願発明のEL表示装置は1フレームを複数のサブフレームに分割して駆動するため、
画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負
荷(配線抵抗、寄生容量またはTFTの書き込み容量など)を可能な限り低減することが
好ましい。
Since the EL display device of the present invention is driven by dividing one frame into a plurality of sub-frames,
The burden on the drive circuit that drives the pixel portion is large. In order to reduce this, it is preferable to reduce as much as possible the load (wiring resistance, parasitic capacitance, TFT write capacitance, etc.) of the pixel portion.

TFTの書き込み容量は本願発明で用いるポリシリコン膜によって非常に動作性能の高
いTFTが実現できるためさほど問題とはならない。また、データ配線やゲート配線に付
加される寄生容量は大部分がそれら配線の上に形成されたEL素子の陰極(または保護電
極)との間で形成されるが、この点については第2層間絶縁膜として比誘電率の低い有機
樹脂膜を1.5〜2.5μmという厚さで形成するので寄生容量は殆ど無視できる。
The writing capacity of the TFT is not a problem because a TFT having very high operation performance can be realized by the polysilicon film used in the present invention. Further, most of the parasitic capacitance added to the data wiring and the gate wiring is formed between the cathode (or protective electrode) of the EL element formed on the wiring. Since an organic resin film having a low relative dielectric constant is formed as an insulating film with a thickness of 1.5 to 2.5 μm, parasitic capacitance is almost negligible.

このことより本願発明を画素部の面積の大きいEL表示装置に実施する上で最も障害と
なるのはデータ配線やゲート配線の配線抵抗となる。勿論、データ信号側駆動回路を複数
に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆
動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなこ
とも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じ
てしまう。
For this reason, the most difficult obstacle to implementing the present invention in an EL display device having a large pixel area is the wiring resistance of data wiring and gate wiring. Of course, the data signal side drive circuit is divided into a plurality of parts for parallel processing, or the data signal side drive circuit and the gate signal side drive circuit are provided across the pixel portion to send signals from both directions, and the drive circuit is substantially It is also possible to reduce the operating frequency. However, in this case, another problem such as an increase in the area occupied by the drive circuit occurs.

従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、
本願発明を実施する上で非常に有効である。なお、本実施例において図17に示した画素
構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。また、本実施例
は、実施例1〜3のいずれの構成とも自由に組み合わせて実施することが可能である。
Therefore, to reduce the wiring resistance of the gate wiring as much as possible by the structure as in this embodiment,
This is very effective in carrying out the present invention. In this embodiment, the pixel structure shown in FIG. 17 does not limit the present invention at all, but is only a preferable example. In addition, this embodiment can be implemented by freely combining with any configuration of Embodiments 1 to 3.

本願発明のように1フレームを複数のサブフレームに分割する時分割階調を行うには極
めて高速に駆動するデータ信号側駆動回路が必要となる。即ち、非常に動作速度(応答速
度)の速いTFTを用いることが好ましい。本実施例では、非常に高速で駆動することの
できるTFTを作製する上で極めて適したシリコン膜を活性層として用いる例を示す。
As in the present invention, a data signal side driving circuit that drives at a very high speed is required to perform time-division gradation that divides one frame into a plurality of subframes. That is, it is preferable to use a TFT having a very high operation speed (response speed). In this embodiment, an example is shown in which a silicon film that is extremely suitable for manufacturing a TFT that can be driven at a very high speed is used as an active layer.

実施例1に従って図5(E)の工程まで行うと、特異な結晶構造でなるシリコン膜(実
施例1ではポリシリコン膜)が得られる。このシリコン膜は結晶粒界の連続性が高く、且
つ結晶方位が揃っており、TFTの活性層とすることで非常に高い動作速度を示すTFT
が得られる。本明細書中では本実施例で説明するシリコン膜を連続粒界結晶シリコン膜と
呼ぶことにする。以下に、上記連続粒界結晶シリコン膜を試作して観察した結果について
説明する。
When the process up to the step of FIG. 5E is performed according to the first embodiment, a silicon film having a unique crystal structure (polysilicon film in the first embodiment) is obtained. This silicon film has a high continuity of crystal grain boundaries and a uniform crystal orientation, and it has a very high operating speed when used as an active layer of a TFT.
Is obtained. In this specification, the silicon film described in this embodiment is called a continuous grain boundary crystalline silicon film. Hereinafter, the results of the trial production and observation of the continuous grain boundary crystalline silicon film will be described.

連続粒界結晶シリコン膜は、微視的に見れば複数の針状又は棒状の結晶(以下、棒状結
晶という)が集まって並んだ結晶構造を有する。このことはTEM(透過型電子顕微鏡法
)による観察で容易に確認できた。
When viewed microscopically, the continuous grain boundary crystalline silicon film has a crystal structure in which a plurality of needle-like or rod-like crystals (hereinafter referred to as rod-like crystals) are gathered and arranged. This was easily confirmed by observation with TEM (transmission electron microscopy).

また、連続粒界結晶シリコン膜についてスポット径1.35μmの電子線回折像を詳細
に観察した結果、僅かなゆらぎはあるものの{110}面に対応する回折斑点がきれいに
現れており、結晶軸に多少のずれが含まれているものの主たる配向面として{110}面
を有することが確認できた。
Moreover, as a result of observing the electron diffraction pattern having a spot diameter of 1.35 μm in detail with respect to the continuous grain boundary crystalline silicon film, diffraction spots corresponding to the {110} plane appear neatly although there are slight fluctuations. Although some deviation was included, it was confirmed that the main orientation plane had {110} plane.

図19(A)は連続粒界結晶シリコン膜にスポット径1.35μmの電子線を照射して
得た電子線回折像である。一方、図19(B)は従来のポリシリコン膜に同条件で電子線
を照射して得た電子線回折像である。なお、いずれも写真中央が電子線の照射された位置
(電子線の照射点)である。
FIG. 19A is an electron beam diffraction image obtained by irradiating a continuous grain boundary crystalline silicon film with an electron beam having a spot diameter of 1.35 μm. On the other hand, FIG. 19B is an electron beam diffraction image obtained by irradiating a conventional polysilicon film with an electron beam under the same conditions. In both cases, the center of the photograph is the position irradiated with the electron beam (electron beam irradiation point).

図19(A)の方は{110}面に対応する回折斑点が比較的きれいに現れているのに
対し、図19(B)の方はまるで不規則であり、配向面がばらばらであることが一目瞭然
である。このように連続粒界結晶シリコン膜は電子線回折写真を見れば、ただちに従来の
半導体膜と区別することができる。
In FIG. 19A, the diffraction spots corresponding to the {110} plane appear relatively fine, whereas in FIG. 19B, it is almost irregular, and the orientation plane is scattered. It is obvious. Thus, the continuous grain boundary crystalline silicon film can be immediately distinguished from the conventional semiconductor film by looking at the electron diffraction pattern.

なお、図19(A)の電子線回折像において{110}面に対応する回折斑点が現れて
いることは、{110}配向の単結晶シリコンウェハの電子線回折像と比較すれば明らか
である。また、単結晶シリコンウェハの回折斑点は鋭い点で見えるのに対し、連続粒界結
晶シリコン膜の回折斑点は電子線の照射点を中心とした同心円上に広がりを有する。
Note that the appearance of diffraction spots corresponding to the {110} plane in the electron diffraction image of FIG. 19A is apparent when compared with the electron diffraction image of a {110} oriented single crystal silicon wafer. . In addition, the diffraction spots of the single crystal silicon wafer appear as sharp points, whereas the diffraction spots of the continuous grain boundary crystal silicon film have a concentric circle centered on the electron beam irradiation point.

これは連続粒界結晶シリコン膜の特徴でもある。各結晶粒は個々に{110}面を配向
面としているため、一つの結晶粒について見れば単結晶シリコンと同様の回折斑点が得ら
れると予想される。しかし、実際には複数の結晶粒の集合体であるため、各結晶粒は{1
10}面を配向面としているものの、それぞれが結晶軸周りに僅かな回転を含み、それぞ
れの結晶粒に対応する回折点が同心円上に複数個現れる。それらが重なって広がりを見せ
るのである。
This is also a feature of the continuous grain boundary crystalline silicon film. Since each crystal grain has an {110} plane as an orientation plane individually, it is expected that a diffraction spot similar to that of single crystal silicon can be obtained with respect to one crystal grain. However, since it is actually an aggregate of a plurality of crystal grains, each crystal grain has {1
Although the 10} plane is an orientation plane, each includes a slight rotation around the crystal axis, and a plurality of diffraction points corresponding to each crystal grain appear on concentric circles. They overlap and show a spread.

但し、個々の結晶粒は後述するように極めて整合性の良い結晶粒界を形成するため、結
晶軸周りの僅かな回転は結晶性を損なう要因とはならない。従って、連続粒界結晶シリコ
ン膜の電子線回折像は、実質的には{110}配向の単結晶シリコンウェハの電子線回折
像と差異はないと言える。
However, since individual crystal grains form crystal grain boundaries with extremely good consistency as will be described later, slight rotation around the crystal axis does not impair crystallinity. Therefore, it can be said that the electron diffraction image of the continuous grain boundary crystalline silicon film is substantially not different from the electron diffraction image of the {110} oriented single crystal silicon wafer.

以上のことから、本実施例においてTFTの活性層として用いるシリコン膜は、{11
0}配向に対応する電子線回折像を示すシリコン膜であると言って差し支えないと考える
From the above, the silicon film used as the active layer of the TFT in this example is {11
It can be said that the silicon film shows an electron diffraction image corresponding to the 0} orientation.

次に、連続粒界結晶シリコン膜の結晶粒界について述べる。なお、説明の便宜上、結晶
粒界と呼んでいるが、ある結晶粒とそこから派生した(枝分かれした)
別の結晶粒との界面とも考えられる。いずれにしても、本明細書中では前述のような界面
をも含めて結晶粒界と呼ぶ。
Next, the crystal grain boundaries of the continuous grain boundary crystalline silicon film will be described. For convenience of explanation, it is called a crystal grain boundary, but it is derived from a certain crystal grain (branched).
It can be considered as an interface with another crystal grain. In any case, in this specification, the term “crystal grain boundary” includes the above-described interface.

本出願人は個々の棒状結晶が接して形成する結晶粒界をHR−TEM(高分解能透過型
電子顕微鏡法)により観察し、結晶粒界において結晶格子に連続性があることを確認した
。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認
できた。
The present applicant observed the grain boundaries formed by the contact of individual rod-like crystals by HR-TEM (high resolution transmission electron microscopy), and confirmed that the crystal lattice has continuity at the grain boundaries. This was easily confirmed because the observed lattice fringes were continuously connected at the grain boundaries.

なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ;Ryuichi Sh
imokawa and Yutaka Hayashi,Japanese Journal of Applied Physics vol.27,No.5,pp
.751-758,1988」に記載された「Planar boundary 」である。
Note that the continuity of the crystal lattice at the crystal grain boundary results from the fact that the crystal grain boundary is a grain boundary called a “planar grain boundary”. The definition of a planar grain boundary in this specification is “Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ; Ryuichi Sh
imokawa and Yutaka Hayashi, Japanese Journal of Applied Physics vol.27, No.5, pp
.751-758, 1988 ”is“ Planar boundary ”.

上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
According to the above paper, planar grain boundaries include twin grain boundaries, special stacking faults, and special twist grain boundaries. This planar grain boundary is characterized by being electrically inactive. That is, although it is a crystal grain boundary, it does not function as a trap that inhibits the movement of carriers, and thus can be regarded as substantially nonexistent.

特に結晶軸(結晶面に垂直な軸)が〈110〉軸である場合、{211}双晶粒界や{
111}双晶粒界はΣ3の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られて
いる。
In particular, when the crystal axis (axis perpendicular to the crystal plane) is the <110> axis, {211} twin grain boundaries and {
The 111} twin grain boundary is also called the corresponding grain boundary of Σ3. The Σ value is a parameter that serves as a guideline indicating the degree of consistency of the corresponding grain boundary. It is known that the smaller the Σ value, the better the grain boundary.

連続粒界結晶シリコン膜をTEM観察した結果、結晶粒界の殆どがΣ3の対応粒界であ
ることが判明した。これは、二つの結晶粒の間に形成された結晶粒界において、両方の結
晶粒の面方位が{110}である場合、{111}面に対応する格子縞がなす角をθとす
ると、θ=70.5°の時にΣ3の対応粒界となることから判断した。
As a result of TEM observation of the continuous grain boundary crystalline silicon film, it was found that most of the crystal grain boundaries were Σ3 corresponding grain boundaries. This is because, in a crystal grain boundary formed between two crystal grains, when the plane orientation of both crystal grains is {110}, if the angle formed by lattice fringes corresponding to the {111} plane is θ, Judging from the fact that the grain boundary corresponds to Σ3 when = 70.5 °.

なお、θ=38.9°の時にはΣ9の対応粒界となるが、この様な他の結晶粒界も存在
した。
In addition, when θ = 38.9 °, a corresponding grain boundary of Σ9 is obtained, but such other crystal grain boundaries also existed.

この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、連続粒界結晶
シリコン膜は面方位が概略{110}で揃っているからこそ、広範囲に渡ってこの様な対
応粒界を形成し得たと言える。
Such a corresponding grain boundary is formed only between crystal grains having the same plane orientation. That is, it can be said that such a corresponding grain boundary can be formed over a wide range because the continuous grain boundary crystalline silicon film has a plane orientation of approximately {110}.

この様な結晶構造(正確には結晶粒界の構造)は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見
なすことができる。
Such a crystal structure (exactly, the structure of the crystal grain boundary) indicates that two different crystal grains are joined with extremely good consistency at the crystal grain boundary. That is, the crystal lattice is continuously connected at the crystal grain boundary, and the trap level caused by crystal defects or the like is very difficult to create. Therefore, the semiconductor thin film having such a crystal structure can be regarded as having substantially no grain boundary.

またさらに、連続粒界結晶シリコン膜を形成する際に700〜1150℃の加熱処理を
工程途中で行うことによって、結晶粒内に存在する欠陥(積層欠陥等)
が殆ど消滅することがTEM観察によって確認されている。これはこの熱処理工程の前後
で欠陥数が大幅に低減されていることからも明らかである。
Furthermore, when a continuous grain boundary crystalline silicon film is formed, a heat treatment at 700 to 1150 ° C. is performed in the middle of the process, so that defects existing in the crystal grains (stacking defects and the like) exist.
It is confirmed by TEM observation that almost disappears. This is also clear from the fact that the number of defects is greatly reduced before and after this heat treatment step.

この欠陥数の差は電子スピン共鳴分析(Electron Spin Resonance :ESR)
によってスピン密度の差となって現れる。現状では連続粒界結晶シリコン膜のスピン密度
は少なくとも 5×1017spins/cm3以下(好ましくは 3×1017spins/cm3以下)であることが
判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のス
ピン密度はさらに低いと予想される。
This difference in the number of defects is determined by electron spin resonance analysis (ESR).
Appears as a difference in spin density. At present, it has been found that the spin density of the continuous grain boundary crystalline silicon film is at least 5 × 10 17 spins / cm 3 or less (preferably 3 × 10 17 spins / cm 3 or less). However, since this measured value is close to the detection limit of existing measuring devices, the actual spin density is expected to be even lower.

なお、連続粒界結晶シリコン膜についてのさらに詳細な説明は、本出願人による特願平
10−044659号出願明細書、特願平10−152316号出願明細書、特願平10
−152308号出願明細書または特願平10−152305号出願明細書を参照すれば
良い。
Further details of the continuous grain boundary crystalline silicon film are described in Japanese Patent Application No. 10-044659, Japanese Patent Application No. 10-152316, Japanese Patent Application No. 10
-152308 application specification or Japanese Patent Application No. 10-152305 application specification may be referred to.

また、連続粒界結晶シリコン膜を活性層として試作したTFTは、MOSFETに匹敵
する電気特性を示した。本出願人が試作したTFT(但し、活性層の膜厚は30nm、ゲ
ート絶縁膜の膜厚は100nm)からは次に示す様なデータが得られている。
Further, a TFT fabricated using a continuous grain boundary crystalline silicon film as an active layer exhibited electrical characteristics comparable to a MOSFET. The following data is obtained from the TFT manufactured by the present applicant (however, the thickness of the active layer is 30 nm and the thickness of the gate insulating film is 100 nm).

(1)スイッチング性能(オン/オフ動作切り換えの俊敏性)の指標となるサブスレッ
ショルド係数が、Nチャネル型TFTおよびPチャネル型TFTともに60〜100mV/decade
(代表的には60〜85mV/decade )と小さい。
(2)TFTの動作速度の指標となる電界効果移動度(μFE)が、Nチャネル型TFT
で 200〜650cm2/Vs (代表的には 300〜500cm2/Vs )、Pチャネル型TFTで100〜300cm
2/Vs(代表的には 150〜200cm2/Vs)と大きい。
(3)TFTの駆動電圧の指標となるしきい値電圧(Vth)が、Nチャネル型TFTで
-0.5〜1.5 V、Pチャネル型TFTで-1.5〜0.5 Vと小さい。
(1) The subthreshold coefficient, which is an index of switching performance (ON / OFF operation switching agility), is 60 to 100 mV / decade for both N-channel and P-channel TFTs.
(Typically 60-85mV / decade)
(2) Field-effect mobility (μ FE ), which is an indicator of TFT operating speed, is N-channel TFT
200-650cm 2 / Vs (typically 300-500cm 2 / Vs), P-channel TFT 100-300cm
2 / Vs (typically 150 to 200 cm 2 / Vs).
(3) The threshold voltage (V th ), which serves as an indicator of TFT driving voltage, is N-channel TFT.
-0.5 to 1.5 V, P-channel TFT is as small as -1.5 to 0.5 V.

以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。さらに、上記TFTを用いて試作したリングオシレータでは最大で約
1GHzの発振周波数を得ることができた。なお、試作したリングオシレータの構成は次
の様になっている。
段数:9段 TFTのゲート絶縁膜の膜厚:30nm及び50nm TFTのゲート長
(チャネル長):0.6μm
また、実際にシフトレジスタを試作して動作周波数を確認した。その結果、ゲート絶縁
膜の膜厚30nm、ゲート長0.6μm、電源電圧5V、段数50段のシフトレジスタに
おいて動作周波数100MHzの出力パルスが得られた。
As described above, it has been confirmed that extremely excellent switching characteristics and high-speed operation characteristics can be realized. Furthermore, the ring oscillator prototyped using the TFT described above was able to obtain an oscillation frequency of about 1 GHz at the maximum. The configuration of the prototype ring oscillator is as follows.
Number of stages: 9 stages Film thickness of gate insulating film of TFT: 30 nm and 50 nm TFT gate length (channel length): 0.6 μm
In addition, we actually manufactured a shift register and confirmed the operating frequency. As a result, an output pulse with an operating frequency of 100 MHz was obtained in a shift register having a gate insulating film thickness of 30 nm, a gate length of 0.6 μm, a power supply voltage of 5 V, and a number of stages of 50.

以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、連続粒界結晶シ
リコン膜を活性層とするTFTが、単結晶シリコンを用いたMOSFETに匹敵する、若
しくは凌駕する動作性能をもつことを示唆する。
The amazing data of the ring oscillator and shift register as described above suggests that TFTs with a continuous grain boundary crystalline silicon film as an active layer have an operating performance comparable to or surpassing that of MOSFETs using single crystalline silicon. To do.

以上のように、連続粒界結晶シリコン膜を用いることで極めて動作速度の速いTFTが
形成され、そのTFTで駆動回路を形成することで高速動作の可能な駆動回路を実現する
ことができる。即ち、以上のようなTFTを、本願発明を実施する上で用いることは極め
て有効である。
As described above, a TFT having an extremely high operation speed is formed by using a continuous grain boundary crystal silicon film, and a drive circuit capable of high-speed operation can be realized by forming a drive circuit using the TFT. In other words, it is extremely effective to use the TFT as described above in carrying out the present invention.

また、連続粒界結晶シリコン膜を用いたTFTは駆動回路に限らず、画素部に配置する
スイッチング用TFTや電流制御用TFTに用いることも有効である。
動作速度が速くなることで保持容量への書き込み時間も短縮され、EL素子を発光させる
応答速度も速くなるため、より明るく鮮明な画像を提供しうる。
In addition, a TFT using a continuous grain boundary crystal silicon film is not limited to a driving circuit, and it is also effective to use it for a switching TFT or a current control TFT arranged in a pixel portion.
By increasing the operation speed, the writing time to the storage capacitor is shortened, and the response speed for causing the EL element to emit light is also increased, so that a brighter and clearer image can be provided.

実施例6では非常に高速で駆動しうるTFTを用いて駆動回路を形成する例を示したが
、本実施例では、本願発明を実施する上で有効な画素部の駆動方法について説明する。説
明には図20を用いる。
In the sixth embodiment, an example in which a driver circuit is formed using TFTs that can be driven at a very high speed has been described. In this embodiment, a method for driving a pixel portion that is effective in implementing the present invention will be described. FIG. 20 is used for the description.

本実施例では、画素部80を二つの画素部80a、80bに分け、画素部80aをデータ
信号側駆動回路81a及びゲート信号側駆動回路82aで駆動し、画素部80bをデータ信
号側駆動回路81b及びゲート信号側駆動回路82bで駆動する。
In this embodiment, the pixel unit 80 is divided into two pixel units 80a and 80b, the pixel unit 80a is driven by the data signal side driving circuit 81a and the gate signal side driving circuit 82a, and the pixel unit 80b is driven by the data signal side driving circuit 81b. And it drives with the gate signal side drive circuit 82b.

この場合、画素部80a、80bを同時に同じ周波数で駆動すれば、データ信号側駆動回
路81a、81b及びゲート信号側駆動回路82a、82bの動作周波数を半分に落とすこと
ができる。そのため、動作マージンが広がり、信頼性が高く、消費電力の少ないEL表示
装置を得ることができる。
In this case, if the pixel portions 80a and 80b are simultaneously driven at the same frequency, the operating frequencies of the data signal side drive circuits 81a and 81b and the gate signal side drive circuits 82a and 82b can be reduced to half. Therefore, an EL display device with a wide operation margin, high reliability, and low power consumption can be obtained.

さらに、動作周波数を変えなければアドレス期間を半分にすることができるため、その
分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保するこ
とができるため、画像の明るさを向上させることができる。
Furthermore, since the address period can be halved if the operating frequency is not changed, the sustain period can be made longer accordingly. That is, since the light emission time can be secured longer, the brightness of the image can be improved.

また、画素部80aと80bとを併せて1画像を表示することもできるし、画素部80a
と80bとで各々異なる画像を表示させても良い。例えば、どちらか片方が静止画で他方
が動画という場合もありうる。即ち、画素部80に動画と静止画が混在するような場合が
あっても良い。
Further, the pixel portions 80a and 80b can be combined to display one image, or the pixel portion 80a.
And 80b may display different images. For example, either one may be a still image and the other a moving image. That is, there may be a case where a moving image and a still image are mixed in the pixel unit 80.

なお、本実施例では画素部を二つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わ
せて実施することが可能である。
Although the pixel portion is divided into two in this embodiment, it can be further divided into a plurality of pixel portions. In addition, the configuration of this embodiment can be implemented by freely combining with any of the configurations of Embodiments 1 to 6.

本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例7と
は異なる駆動方法とした場合を示す。説明には図21を用いる。
In this embodiment, the pixel portion driving method effective for carrying out the present invention is shown as a driving method different from that of the seventh embodiment. FIG. 21 is used for the description.

本実施例では、画素部83を四つの画素部83a〜83dに分け、画素部83a〜83dを
各々データ信号側駆動回路84a〜84d及びゲート信号側駆動回路85a〜85dで駆動す
る。
In this embodiment, the pixel portion 83 is divided into four pixel portions 83a to 83d, and the pixel portions 83a to 83d are driven by data signal side drive circuits 84a to 84d and gate signal side drive circuits 85a to 85d, respectively.

この場合、画素部83a〜83dを同時に同じ周波数で駆動することでデータ信号側駆動
回路84a〜84d及びゲート信号側駆動回路85a〜85dの動作周波数を各々1/4に落
とすことができる。そのため、実施例7の場合よりも動作マージンが広がり、信頼性が高
く、消費電力の少ないEL表示装置を得ることができる。
In this case, the operating frequencies of the data signal side drive circuits 84a to 84d and the gate signal side drive circuits 85a to 85d can be lowered to ¼ by simultaneously driving the pixel portions 83a to 83d at the same frequency. Therefore, an EL display device with a wider operation margin, higher reliability, and lower power consumption than in the case of Embodiment 7 can be obtained.

さらに、動作周波数を変えなければアドレス期間を1/4にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
Furthermore, since the address period can be reduced to ¼ if the operating frequency is not changed, the sustain period can be made longer accordingly. That is, since the light emission time can be secured longer, the brightness of the image can be improved.

また、画素部83a〜83d全てを併せて1画像を表示することができる。さらに画素部
83a、83bで1画像を表示し、画素部83c、83dで1画像を表示し、結果的に異なる
2枚の画像を同時に表示することも可能である。さらに画素部83a、83bでなる画像を
静止画とし、画素部83c、83dでなる画像を動画とすることも可能である。即ち、画素
部83に動画と静止画とが混在するような場合があっても良い。
Further, all the pixel portions 83a to 83d can be combined to display one image. Furthermore, it is also possible to display one image on the pixel portions 83a and 83b, display one image on the pixel portions 83c and 83d, and consequently display two different images simultaneously. Furthermore, an image formed by the pixel portions 83a and 83b can be a still image, and an image formed by the pixel portions 83c and 83d can be a moving image. That is, there may be a case where a moving image and a still image are mixed in the pixel unit 83.

なお、本実施例では画素部を四つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わ
せて実施することが可能である。
Although the pixel portion is divided into four in this embodiment, it can be further divided into a plurality of pixel portions. In addition, the configuration of this embodiment can be implemented by freely combining with any of the configurations of Embodiments 1 to 6.

本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例8と
は異なる駆動方法とした場合を示す。説明には図22を用いる。
In this embodiment, a case where the driving method of the pixel portion effective for carrying out the present invention is different from that of the eighth embodiment is shown. FIG. 22 is used for the description.

本実施例では、画素部86を四つの画素部86a〜86dに分け、画素部86aをデータ
信号側駆動回路87a及びゲート信号側駆動回路88aで駆動し、画素部86bをデータ信
号側駆動回路87b及びゲート信号側駆動回路88aで駆動する。同様に、画素部86cを
データ信号側駆動回路87c及びゲート信号側駆動回路88bで駆動し、画素部86dをデ
ータ信号側駆動回路87d及びゲート信号側駆動回路88bで駆動する。
In this embodiment, the pixel portion 86 is divided into four pixel portions 86a to 86d, the pixel portion 86a is driven by the data signal side drive circuit 87a and the gate signal side drive circuit 88a, and the pixel portion 86b is driven by the data signal side drive circuit 87b. And it drives with the gate signal side drive circuit 88a. Similarly, the pixel portion 86c is driven by the data signal side drive circuit 87c and the gate signal side drive circuit 88b, and the pixel portion 86d is driven by the data signal side drive circuit 87d and the gate signal side drive circuit 88b.

この場合、画素部86a〜86dを同時に同じ周波数で駆動することでデータ信号側駆動
回路87a〜87dの動作周波数を各々1/4に落とすことができ、ゲート信号側駆動回路
88a、88bの動作周波数を各々1/2に落とすことができる。そのため、実施例7の場
合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないEL表示装置を得るこ
とができる。
In this case, by simultaneously driving the pixel portions 86a to 86d at the same frequency, the operating frequency of the data signal side driving circuits 87a to 87d can be lowered to 1/4, and the operating frequency of the gate signal side driving circuits 88a and 88b. Can be reduced to ½ each. Therefore, an EL display device with a wider operation margin, higher reliability, and lower power consumption than in the case of Embodiment 7 can be obtained.

さらに、動作周波数を変えなければアドレス期間を1/4にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
Furthermore, since the address period can be reduced to ¼ if the operating frequency is not changed, the sustain period can be made longer accordingly. That is, since the light emission time can be secured longer, the brightness of the image can be improved.

また、画素部86a〜86d全てを併せて1画像を表示することもできるし、画素部86
a〜86dにおいて各々異なる画像を表示させても良い。勿論、86a〜86cで1画像を表
示し、画素部86dのみ異なる画像とすることも可能である。
また、画素部86に動画と静止画とが混在する場合があっても良い。
Further, all the pixel portions 86a to 86d can be combined to display one image, or the pixel portion 86 can be displayed.
Different images may be displayed in a to 86d. Of course, it is also possible to display one image with 86a to 86c and make only the pixel portion 86d different.
Further, there may be a case where a moving image and a still image are mixed in the pixel portion 86.

なお、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
In addition, the structure of a present Example can be implemented in combination freely with any structure of Examples 1-6.

実施例1の図2に示した構造において、活性層と基板11との間に設けられる下地膜1
2として、放熱効果の高い材料を用いることは有効である。特に電流制御用TFTは長時
間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が
問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することで
TFTの熱劣化を抑制することができる。
In the structure shown in FIG. 2 of the first embodiment, the base film 1 provided between the active layer and the substrate 11.
For example, it is effective to use a material having a high heat dissipation effect. In particular, the current control TFT flows a relatively large amount of current over a long period of time, so it tends to generate heat, and deterioration due to self-heating can be a problem. In such a case, the thermal deterioration of the TFT can be suppressed because the base film has a heat dissipation effect as in this embodiment.

放熱効果をもつ透光性材料としては、B(ホウ素)、C(炭素)、N(窒素)
から選ばれた少なくとも一つの元素と、Al(アルミニウム)、Si(珪素)、P(リン
)から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。
Translucent materials with a heat dissipation effect include B (boron), C (carbon), and N (nitrogen).
And an insulating film containing at least one element selected from Al and at least one element selected from Al (aluminum), Si (silicon), and P (phosphorus).

例えば、窒化アルミニウム(AlxNy)に代表されるアルミニウムの窒化物、炭化珪
素(SixCy)に代表される珪素の炭化物、窒化珪素(SixNy)
に代表される珪素の窒化物、窒化ホウ素(BxNy)に代表されるホウ素の窒化物、リン
化ホウ素(BxPy)に代表されるホウ素のリン化物を用いることが可能である。また、
酸化アルミニウム(AlxOy)に代表されるアルミニウムの酸化物は透光性に優れ、熱
伝導率が20Wm-1-1であり、好ましい材料の一つと言える。なお、上記透光性材料に
おいて、x、yは任意の整数である。
For example, aluminum nitride represented by aluminum nitride (AlxNy), silicon carbide represented by silicon carbide (SixCy), silicon nitride (SixNy)
It is possible to use silicon nitride typified by boron, boron nitride typified by boron nitride (BxNy), and boron phosphide typified by boron phosphide (BxPy). Also,
Aluminum oxide typified by aluminum oxide (AlxOy) is excellent in light-transmitting property and has a thermal conductivity of 20 Wm −1 K −1 and can be said to be one of preferable materials. In the translucent material, x and y are arbitrary integers.

また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウム
に窒素を添加して、AlNxOyで示される窒化酸化アルミニウムを用いることも可能で
ある。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある
。なお、上記窒化酸化アルミニウムにおいて、x、yは任意の整数である。
In addition, other elements can be combined with the above compound. For example, it is possible to use aluminum nitride oxide represented by AlNxOy by adding nitrogen to aluminum oxide. This material has not only a heat dissipation effect but also an effect of preventing moisture, alkali metal and the like from entering. In the aluminum nitride oxide, x and y are arbitrary integers.

また、特開昭62−90260号公報に記載された材料を用いることができる。即ち、
Si、Al、N、O、Mを含む絶縁膜(但し、Mは希土類元素の少なくとも一種、好まし
くはCe(セリウム),Yb(イッテルビウム),Sm(サマリウム),Er(エルビウ
ム),Y(イットリウム)、La(ランタン)、Gd(ガドリニウム)、Dy(ジスプロ
シウム)、Nd(ネオジウム)から選ばれた少なくとも一つの元素)を用いることもでき
る。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果があ
る。
Moreover, the material described in Unexamined-Japanese-Patent No. 62-90260 can be used. That is,
Insulating film containing Si, Al, N, O, and M (where M is at least one rare earth element, preferably Ce (cerium), Yb (ytterbium), Sm (samarium), Er (erbium), Y (yttrium) , La (lanthanum), Gd (gadolinium), Dy (dysprosium), and Nd (neodymium). These materials have not only a heat dissipation effect but also an effect of preventing intrusion of moisture, alkali metals, and the like.

また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜(特にダイヤモンドに
特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。)を含む炭素膜を用いるこ
ともできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜
厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚(好ましくは5〜
100nm)で用いることが好ましい。
In addition, a carbon film including at least a diamond thin film or an amorphous carbon film (in particular, a material having characteristics close to diamond, called diamond-like carbon) can be used. These have very high thermal conductivity and are extremely effective as a heat dissipation layer. However, as the film thickness increases, it becomes brown and the transmittance decreases, so that the film thickness is as thin as possible (preferably 5 to 5).
100 nm).

また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの
薄膜と、珪素を含む絶縁膜とを積層して用いても良い。
Moreover, although the thin film which consists of a material with the said heat dissipation effect can also be used alone, you may laminate | stack and use these thin films and the insulating film containing silicon.

なお、本実施例の構成は、実施例1〜9のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
In addition, the structure of a present Example can be implemented in combination with any structure of Examples 1-9 freely.

実施例1ではEL層として有機EL材料を用いることが好ましいとしたが、本願発明は
無機EL材料を用いても実施できる。但し、現在の無機EL材料は非常に駆動電圧が高い
ため、そのような駆動電圧に耐えうる耐圧特性を有するTFTを用いなければならない。
In Example 1, it was preferable to use an organic EL material as the EL layer, but the present invention can also be implemented using an inorganic EL material. However, since the current inorganic EL material has a very high driving voltage, a TFT having a withstand voltage characteristic that can withstand such a driving voltage must be used.

または、将来的にさらに駆動電圧の低い無機EL材料が開発されれば、本願発明に適用
することは可能である。
Alternatively, if an inorganic EL material with a lower driving voltage is developed in the future, it can be applied to the present invention.

また、本実施例の構成は、実施例1〜10のいずれの構成とも自由に組み合わせること
が可能である。
Moreover, the structure of a present Example can be freely combined with any structure of Examples 1-10.

本願発明を実施して形成されたアクティブマトリクス型EL表示装置(ELモジュール
)は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そ
のため本願発明は直視型のELディスプレイ(ELモジュールを組み込んだ表示ディスプ
レイを指す)に対して実施することが可能である。ELディスプレイとしてはパソコンモ
ニタ、TV放送受信用モニタ、広告表示モニタ等が挙げられる。
An active matrix EL display device (EL module) formed by carrying out the present invention is a self-luminous type, and therefore has better visibility in a bright place than a liquid crystal display device. Therefore, the present invention can be implemented for a direct-view type EL display (referring to a display display incorporating an EL module). Examples of the EL display include a personal computer monitor, a TV broadcast reception monitor, and an advertisement display monitor.

また、本願発明は上述のELディスプレイも含めて、表示ディスプレイを部品として含
むあらゆる電子装置に対して実施することが可能である。
In addition, the present invention can be implemented for any electronic device including a display display as a component, including the above-described EL display.

そのような電子装置としては、ELディスプレイ、ビデオカメラ、デジタルカメラ、頭
部取り付け型ディスプレイ(ヘッドマウントディスプレイ等)、カーナビゲーション、パ
ーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍
等)、記録媒体を備えた画像再生装置(具体的にはコンパクトディスク(CD)、レーザ
ーディスク(LD)又はデジタルビデオディスク(DVD)等の記録媒体を再生し、その
画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子装置の例を
図18に示す。
Such electronic devices include EL displays, video cameras, digital cameras, head mounted displays (head mounted displays, etc.), car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.), Image reproducing apparatus provided with a recording medium (specifically, an apparatus including a display capable of reproducing a recording medium such as a compact disc (CD), a laser disc (LD), or a digital video disc (DVD) and displaying the image) ) And the like. Examples of these electronic devices are shown in FIG.

図18(A)はパーソナルコンピュータであり、本体2001、筐体2002、表示装
置2003、キーボード2004等を含む。本願発明は表示装置2003に用いることが
できる。
FIG. 18A illustrates a personal computer, which includes a main body 2001, a housing 2002, a display device 2003, a keyboard 2004, and the like. The present invention can be used for the display device 2003.

図18(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2
103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本願発
明を表示装置2102に用いることができる。
FIG. 18B illustrates a video camera, which includes a main body 2101, a display device 2102, and an audio input unit 2.
103, an operation switch 2104, a battery 2105, an image receiving unit 2106, and the like. The present invention can be used for the display device 2102.

図18(C)は頭部取り付け型のELディスプレイの一部(右片側)であり、本体23
01、信号ケーブル2302、頭部固定バンド2303、表示モニタ2304、光学系2
305、表示装置2306等を含む。本発明は表示装置2306に用いることができる。
FIG. 18C shows a part of the head-mounted EL display (on the right side).
01, signal cable 2302, head fixing band 2303, display monitor 2304, optical system 2
305, a display device 2306, and the like. The present invention can be used for the display device 2306.

図18(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)
であり、本体2401、記録媒体(CD、LDまたはDVD等)2402、操作スイッチ
2403、表示装置(a)2404、表示装置(b)2405等を含む。表示装置(a)
は主として画像情報を表示し、表示装置(b)は主として文字情報を表示するが、本発明
はこれら表示装置(a)、(b)に用いることができる。なお、記録媒体を備えた画像再
生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。
FIG. 18D shows an image playback device (specifically a DVD playback device) provided with a recording medium.
A main body 2401, a recording medium (CD, LD, DVD or the like) 2402, an operation switch 2403, a display device (a) 2404, a display device (b) 2405, and the like. Display device (a)
Displays mainly image information, and the display device (b) mainly displays character information, but the present invention can be used for these display devices (a) and (b). Note that the present invention can be used for a CD playback device, a game machine, or the like as an image playback device provided with a recording medium.

図18(E)は携帯型(モバイル)コンピュータであり、本体2501、カメラ部25
02、受像部2503、操作スイッチ2504、表示装置2505等を含む。本発明は表
示装置2505に用いることができる。
FIG. 18E illustrates a portable (mobile) computer, which includes a main body 2501 and a camera unit 25.
02, an image receiving unit 2503, an operation switch 2504, a display device 2505, and the like. The present invention can be used for the display device 2505.

また、将来的にEL材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジ
ェクターに用いることも可能となる。
Further, if the emission luminance of the EL material is increased in the future, it can be used for a front type or rear type projector.

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例1〜11のどのような組み合わせか
らなる構成を用いても実現することができる。
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic device of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-11.

本実施例では、実際のEL表示装置(但しモノクロ表示)の仕様に沿って電流制御用T
FTとEL素子との間に設ける抵抗体の抵抗値を決めた例を示す。
In this embodiment, the current control T is in accordance with the specifications of the actual EL display device (but monochrome display).
An example in which the resistance value of the resistor provided between the FT and the EL element is determined will be described.

まずEL層として用いるEL材料を決定する。本実施例では、ITOでなる陽極上に、
正孔輸送層として50nm厚のTPD、EL層として50nm厚のAlqを形成し、その
上にMgAgでなる陰極を設けた構造のEL素子を作製した。
但し、ストライプ状のITOパターン(2mm幅)上にEL層を全面蒸着し、ITOパタ
ーンと直交するようにストライプ状のMgAg電極(2mm幅)を形成した。
First, an EL material used for the EL layer is determined. In this example, on the anode made of ITO,
An EL element having a structure in which a 50 nm thick TPD was formed as a hole transport layer and a 50 nm thick Alq was formed as an EL layer, and a cathode made of MgAg was provided thereon.
However, an EL layer was vapor-deposited on the entire surface of the striped ITO pattern (2 mm width) to form a striped MgAg electrode (2 mm width) so as to be orthogonal to the ITO pattern.

このとき作製したEL素子の駆動電圧(Voltage)と電流密度(Current Density)の関
係を図23(A)に示す。また、電流密度と発光の輝度(Luminance)
の関係を図23(B)に示す。なお、本実施例のEL素子は524nm付近の波長に発光
ピークをもち、色度座標はx=0.30、y=0.57であった。
FIG. 23A shows the relationship between the drive voltage (Voltage) and current density (Current Density) of the EL element manufactured at this time. Also, current density and luminance of light emission (Luminance)
The relationship is shown in FIG. The EL device of this example had a light emission peak at a wavelength near 524 nm, and the chromaticity coordinates were x = 0.30 and y = 0.57.

図23(B)によれば5000cd/m2の輝度を出すためには約100mA/cm2
電流密度が必要となる。そこで一辺約156μmの正方形の画素をマトリクス状に備えた
対角5インチの画素部を有するEL表示装置を考えると、一画素あたりに必要な電流は約
24μAとなる。
According to FIG. 23B, a current density of about 100 mA / cm 2 is required to obtain a luminance of 5000 cd / m 2 . Therefore, when considering an EL display device having a pixel portion of 5 inches diagonally provided with a matrix of square pixels of about 156 μm on a side, the current required per pixel is about 24 μA.

図23(A)に示すように、本実施例で用いるEL材料は10V加えた時に100mA
/cm2の電流密度で電流が流れるので、10Vを加えた時に約24μAの電流を安定に
流すためには約420kΩの抵抗が必要となる。
As shown in FIG. 23A, the EL material used in this example is 100 mA when 10 V is applied.
Since a current flows at a current density of / cm 2 , a resistance of about 420 kΩ is required to stably supply a current of about 24 μA when 10 V is applied.

従って、図1(B)に示す抵抗体109として420kΩの抵抗体を設ければEL素子
110には常に約24μAという定電流を安定して供給することができる。その結果、発
光輝度を約5000cd/m2として明るい画像を表示することが可能である。
Therefore, if a resistor of 420 kΩ is provided as the resistor 109 shown in FIG. 1B, a constant current of about 24 μA can always be stably supplied to the EL element 110. As a result, a bright image can be displayed with a light emission luminance of about 5000 cd / m 2 .

勿論、EL層の寿命を延ばすには、抵抗体の抵抗値をさらに高めてEL素子に流れる電
流を抑えれば良い。その代わり、発光輝度はやや落ちることになる。例えば1000cd
/m2程度の輝度で十分であれば必要な電流密度は30mA/cm2程度、EL素子の駆動
電圧は約6Vであるので、一画素あたり7.3μAの電流が流れれば良い。従って、約8
20kΩの抵抗体が必要となる。
Of course, in order to extend the life of the EL layer, the resistance value of the resistor may be further increased to suppress the current flowing through the EL element. Instead, the emission luminance is slightly reduced. For example 1000cd
If the luminance of about / m 2 is sufficient, the required current density is about 30 mA / cm 2 and the driving voltage of the EL element is about 6 V. Therefore, it is sufficient that a current of 7.3 μA flows per pixel. Therefore, about 8
A 20 kΩ resistor is required.

このように、EL表示装置の各パラメータを用いれば本願発明に必要な抵抗体の抵抗値
を容易に導くことができる。
As described above, if each parameter of the EL display device is used, the resistance value of the resistor necessary for the present invention can be easily derived.

Claims (1)

基板上にTFTで形成された画素部、データ信号側駆動回路及びゲート信号側駆動回路を有し、前記画素部において時分割駆動により画像の階調表示が行なわれるEL表示装置であって、
前記画素部に設けられた電流制御用TFTとEL素子との間には、抵抗体が設けられていることを特徴とするEL表示装置。
An EL display device having a pixel portion formed of TFTs on a substrate, a data signal side driving circuit, and a gate signal side driving circuit, and performing gradation display of an image by time division driving in the pixel portion,
An EL display device, wherein a resistor is provided between a current control TFT provided in the pixel portion and an EL element.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08305325A (en) * 1995-04-27 1996-11-22 Semiconductor Energy Lab Co Ltd Picture display device
JPH0946618A (en) * 1995-07-28 1997-02-14 Fujitsu General Ltd Multi-panel display device
JPH09130708A (en) * 1995-10-31 1997-05-16 Victor Co Of Japan Ltd Liquid crystal image display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08305325A (en) * 1995-04-27 1996-11-22 Semiconductor Energy Lab Co Ltd Picture display device
JPH0946618A (en) * 1995-07-28 1997-02-14 Fujitsu General Ltd Multi-panel display device
JPH09130708A (en) * 1995-10-31 1997-05-16 Victor Co Of Japan Ltd Liquid crystal image display device

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