JP2017108166A - 半導体装置及び半導体装置の動作方法 - Google Patents

Abstract

【課題】半導体装置及び半導体装置の動作方法を提供する。【解決手段】テスト電圧を生成する電圧生成器と、テスト電圧に基づいてゲート・ソース電圧を印加されるグラフェントランジスタと、ゲート・ソース電圧がグラフェントランジスタのディラック電圧であるかどうかを検出し、ゲート・ソース電圧がディラック電圧であるかどうかを示すフィードバック信号を出力する検出器と、を備え、フィードバック信号は、電圧生成器に印加される半導体装置。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の動作方法に関する。

グラフェン（ｇｒａｐｈｅｎｅ）は、炭素原子が単一層の六角形格子に形成されたものである。グラフェンは、化学的に非常に安定しており、伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）と価電子帯（ｖａｌａｎｃｅ ｂａｎｄ）とがただ一点、すなわち、ディラックポイント（Ｄｉｒａｃ ｐｏｉｎｔ）で重なる半導体特性を持つ。また、グラフェン内の電荷移動度は非常に高い。

したがって、グラフェントランジスタを備える半導体装置及びグラフェントランジスタを備える半導体装置の効率的な動作方法が要求される。

韓国特許出願公開第１０−２０１１−００１８８５１号公報 韓国特許出願公開第１０−２０１０−０１１１９９９号公報 特開２００９−１１１３７号公報 米国特許出願公開第２０１０／０１２７３１２号明細書 特開２０１１−１１４２９９号公報

本発明が解決しようとする技術的課題は、グラフェントランジスタを備える半導体装置、及びグラフェントランジスタを備える半導体装置の効率的な動作方法を提供することにある。

前記技術的課題を達成するための本発明の一実施形態による半導体装置は、テスト電圧を生成する電圧生成器と、前記テスト電圧に基づいてゲート・ソース電圧を印加されるグラフェントランジスタと、前記ゲート・ソース電圧が前記グラフェントランジスタのディラック電圧であるかどうかを検出し、前記ゲート・ソース電圧が前記ディラック電圧であるかどうかを示すフィードバック信号を出力する検出器と、を備え、前記フィードバック信号は、前記電圧生成器に印加される。

前記検出器は、前記ゲート・ソース電圧が印加された前記グラフェントランジスタがオフ状態であるかどうかを検出し、前記グラフェントランジスタが前記オフ状態であると検出されれば、前記ゲート・ソース電圧を前記ディラック電圧として検出する。

前記検出器は、前記グラフェントランジスタの前記オフ状態如何を、前記グラフェントランジスタのドレイン・ソース電圧及びドレイン・ソース電流のうち一つ以上に基づいて検出する。

前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記電圧生成器は、前記テスト電圧を変更する。

前記電圧生成器は、保存部に保存されているデータに基づいて前記テスト電圧を生成する電圧調節部と、前記フィードバック信号に基づいて、前記保存部に保存されている前記データを調節する保存調節部と、を備える。

前記電圧調節部は、第１可変抵抗器及び第２可変抵抗器を備え、前記電圧調節部は、前記第１可変抵抗器の第１抵抗及び前記第２可変抵抗器の第２抵抗の比に基づいて前記テスト電圧を生成し、前記第１抵抗及び前記第２抵抗の比は、前記データに基づいて定められる。

検出区間中、前記保存調節部は、前記テスト電圧が周期的に増大するように前記データを変更する。

前記検出区間は、イネーブル信号に基づいて開始し、前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧であると示していれば、完了する。

前記イネーブル信号は、製造時点、パワーオン時点及び初期化時点のうち一つ以上の時点で前記検出区間の開始を示す。

前記グラフェントランジスタは、グラフェンを含む第１領域に形成されており、前記電圧生成器及び前記検出器は、前記グラフェンを含んでいない第２領域に形成されている。

前記第２領域に形成されており、前記第２領域から入力信号を受信し、前記入力信号が変換された出力信号を出力する信号変換器をさらに備え、前記出力信号は、前記第１領域に提供される。

前記入力信号はオフ電圧及び電源電圧を含み、前記信号変換器は、前記オフ電圧を前記ディラック電圧に変換し、前記電源電圧を前記グラフェントランジスタの動作電圧に変換する。

前記技術的課題を達成するための本発明の他の実施形態による半導体装置は、第１テスト電圧を生成する電圧生成器と、前記第１テスト電圧に基づいて第１ゲート・ソース電圧を印加されるグラフェントランジスタと、前記第１ゲート・ソース電圧が前記グラフェントランジスタのディラック電圧であるかどうかを検出し、前記第１ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す第１フィードバック信号を出力する検出器と、を備え、前記第１フィードバック信号は、前記電圧生成器に印加される。

前記第１フィードバック信号が、前記第１ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記電圧生成器は第２テスト電圧を生成し、前記グラフェントランジスタは、前記第２テスト電圧に基づいて第２ゲート・ソース電圧を印加され、前記検出器は、前記第２ゲート・ソース電圧が前記ディラック電圧であるかどうかを検出し、前記第２ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す第２フィードバック信号を出力し、前記第２フィードバック信号は、前記電圧生成器に印加される。

前記技術的課題を達成するための本発明のさらに他の実施形態によるグラフェントランジスタを備える半導体装置の動作方法が提供される。前記半導体装置の動作方法は、テスト電圧を生成する段階と、前記テスト電圧に基づいて前記グラフェントランジスタにゲート・ソース電圧を印加する段階と、前記ゲート・ソース電圧が前記グラフェントランジスタのディラック電圧であるかどうかを検出する段階と、前記ゲート・ソース電圧が前記ディラック電圧であるかどうかを示すフィードバック信号を生成する段階と、前記フィードバック信号に基づいて前記テスト電圧の変更如何を定める段階と、を含む。

前記ゲート・ソース電圧が前記グラフェントランジスタのディラック電圧であるかどうかを検出する段階は、前記グラフェントランジスタに前記ゲート・ソース電圧を印加して、前記グラフェントランジスタがオフ状態であるかどうかを検出する段階と、前記グラフェントランジスタが前記オフ状態であると検出されれば、前記ゲート・ソース電圧を前記ディラック電圧として検出する段階と、を含む。

前記テスト電圧は、保存部に保存されているデータに基づいて生成される。

前記フィードバック信号に基づいて前記テスト電圧の変更如何を定める段階は、前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記保存部に保存されているデータを変更する段階と、前記変更されたデータに基づいて前記テスト電圧を変更する段階と、を含む。

第２領域から受信された入力信号を変換する段階と、前記入力信号が変換された出力信号を第１領域に供給する段階と、をさらに含み、前記第１領域は、前記グラフェントランジスタが形成されている領域である。

前記入力信号はオフ電圧及び電源電圧を含み、前記入力信号を変換する段階は、前記オフ電圧を前記ディラック電圧に変換する段階と、前記電源電圧を前記グラフェントランジスタの動作電圧に変換する段階と、を含む。

本発明の実施形態によれば、グラフェントランジスタを備える半導体装置、及びグラフェントランジスタを備える半導体装置の効率的な動作方法が提供される。

本発明の一実施形態による半導体装置を示す図面である。 図１の半導体装置の動作方法を示すフローチャートである。 グラフェントランジスタの特性を示す図面である。 図１の半導体装置に備えられる電圧発生器の一例を示す図面である。 図１の半導体装置に備えられる電圧発生器の他の例を示す図面である。 図５の電圧生成器に印加される信号及び電圧生成器で生成されるテスト電圧の関係の一例を示す図面である。 図１の半導体装置の一例を示す図面である。 図１の半導体装置の他の例を示す図面である。 本発明の他の実施形態による半導体装置を示す図面である。 本発明のさらに他の実施形態による半導体装置を示す図面である。 本発明のさらに他の実施形態による半導体装置を示す図面である。 図１１の信号変換器の一例を示す図面である。 図１２の信号変換器の入力信号及び出力信号の関係の一例を示す図面である。

以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。

本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記の実施形態は色々な他の形態に変形され、本発明の範囲が下記の実施形態に限定されるものではない。かえって、これらの実施形態は、本開示をさらに充実かつ完全にし、当業者に本発明の思想を完全に伝達するために提供されるものである。

本明細書で使われた用語は、特定の実施形態を説明するために使われ、本発明を制限するためのものではない。本明細書で使われたように、単数の形態は文脈上他の場合を明確に示すものでなければ、複数の形態を含む。また、本明細書で使われる“含む。（ｃｏｍｐｒｉｓｅ）”及び／または“含む（ｃｏｍｐｒｉｓｉｎｇ）”は、言及した形状、数字、段階、動作、部材、要素及び／またはこれらグループの存在を特定するものであり、一つ以上の他の形状、数字、動作、部材、要素及び／またはこれらグループの存在または付加を排除するものではない。本明細書で使われたように、用語“及び／または”は、当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。

本明細書で第１、第２などの用語が、多様な部材、領域及び／または部位を説明するために使われるが、これら部材、部品、領域、層及び／または部位は、これら用語により限定されてはならない。これら用語は、特定順序や上下、または優劣を意味するものではなく、ただ、一つの部材、領域または部位を他の部材、領域または部位と区別するために使われる。したがって、以下で述べる第１部材、領域または部位は、本発明の趣旨を逸脱せずに第２部材、領域または部位を称することができる。

以下、本発明の実施形態は、本発明の実施形態を概略的に示す図面を参照して説明する。図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想される。したがって、本発明の実施形態は、本明細書に示した領域の特定形状に制限されてはならず、例えば、製造上招来される形状の変化を含まねばならない。

図１は、本発明の一実施形態による半導体装置を示す図面であり、図２は、図１の半導体装置の動作方法を示すフローチャートである。

図１及び図２を参考にすれば、半導体装置ＳＣＤは、グラフェントランジスタＧＴｒ、電圧生成器ＶＧＥＮ及び検出器ＤＴＥＣを備える。

グラフェントランジスタＧＴｒは、半導体としてグラフェンを用いたトランジスタである。以下、グラフェントランジスタと区別するためにグラフェンではない半導体を用いたトランジスタは、一般トランジスタという。一般トランジスタは、主にシリコンを半導体として用いる。本明細書で特別にグラフェントランジスタと称しないトランジスタは、いずれも一般トランジスタであると仮定する。

図３は、グラフェントランジスタの特性を示す図面である。ｘ軸は、グラフェントランジスタのゲート・ソース電圧Ｖｇｓを表し、ｙ軸は、グラフェントランジスタのドレイン・ソース電流Ｉｄｓを表す。図３は、グラフェントランジスタのドレイン・ソース電圧は一定であると仮定したものである。

図３を参考にすれば、グラフェントランジスタのディラック電圧Ｖｄｒを基準として、ゲート・ソース電圧Ｖｇｓに対するドレイン・ソース電流Ｉｄｓの関係が変わる。

ゲート・ソース電圧Ｖｇｓがディラック電圧Ｖｄｒより大きければ、ゲート・ソース電圧Ｖｇｓが増大するほどドレイン・ソース電流Ｉｄｓも増大する。ゲート・ソース電圧Ｖｇｓがディラック電圧Ｖｄｒより小さければ、ゲート・ソース電圧Ｖｇｓが増大するほどドレイン・ソース電流Ｉｄｓは減少する。

ゲート・ソース電圧Ｖｇｓがディラック電圧Ｖｄｒと同じならば、ドレイン・ソース電流Ｉｄｓは最小電流Ｉｍｉｎになる。すなわち、グラフェントランジスタのゲート・ソース電圧Ｖｇｓがディラック電圧Ｖｄｒになれば、グラフェントランジスタの伝導性が最小になる。以下、ディラック電圧Ｖｄｒは、グラフェントランジスタの伝導性を最小にするゲート・ソース電圧Ｖｇｓであると定義する。ディラック電圧Ｖｄｒは、ディラックポイントに対応する。また、グラフェントランジスタの伝導性が最小になる場合、グラフェントランジスタがオフ状態であるという。

ところが、ディラック電圧Ｖｄｒは常に固定されるものではない。ディラック電圧Ｖｄｒは、電荷を帯びる不純物によりシフトされる。

図３のようにディラック電圧Ｖｄｒがシフトされた場合を仮定する。ディラック電圧Ｖｄｒがシフトされる前、動作電圧Ｖｏｐに対する電流利得は、第１電流利得ｄＩ１という。ディラック電圧Ｖｄｒがシフトされた後、動作電圧Ｖｏｐに対する電流利得は、第２電流利得ｄＩ２という。第１電流利得ｄＩ１と第２電流利得ｄＩ２とを比較すれば、第２電流利得ｄＩ２は、第１電流利得ｄＩ１より小さい。

ディラック電圧Ｖｄｒがシフトされる場合、電流利得が減少し、グラフェントランジスタ動作にエラーが発生し、漏れ電流が発生する。

再び図１ないし図３を参考にすれば、電圧生成器ＶＧＥＮは、テスト電圧Ｖｔを生成する（Ｓ１１０）。グラフェントランジスタＧＴｒに、テスト電圧Ｖｔに基づいてゲート・ソース電圧Ｖｇｓが印加される（Ｓ１２０）。

検出器ＤＴＥＣは、ゲート・ソース電圧ＶｇｓがグラフェントランジスタＧＴｒのディラック電圧Ｖｄｒであるかどうかを検出する（Ｓ１３０）。ディラック電圧Ｖｄｒであるかどうかを検出するために、検出器ＤＴＥＣは、グラフェントランジスタＧＴｒのオフ状態如何を検出できる。グラフェントランジスタＧＴｒがオフ状態であると検出されれば、検出器ＤＴＥＣは、ゲート・ソース電圧Ｖｇｓをディラック電圧Ｖｄｒに検出できる。検出器ＤＴＥＣは、グラフェントランジスタＧＴｒのオフ状態如何を、グラフェントランジスタＧＴｒのドレイン・ソース電圧Ｖｄｓ及びドレイン・ソース電流Ｉｄｓのうち一つ以上に基づいて検出できる。

検出器ＤＴＥＣは、ゲート・ソース電圧Ｖｇｓがディラック電圧Ｖｄｒであるかどうかを示すフィードバック信号Ｓｆｂを出力する（Ｓ１４０）。フィードバック信号Ｓｆｂは、電圧生成器ＶＧＥＮに印加される。

電圧生成器ＶＧＥＮは、フィードバック信号Ｓｆｂに基づいてテスト電圧Ｖｔの変更如何を定める（Ｓ１５０）。フィードバック信号Ｓｆｂが、ゲート・ソース電圧Ｖｇｓがディラック電圧Ｖｄｒではないと示していれば、電圧生成器ＶＧＥＮはテスト電圧Ｖｔを変更できる。電圧生成器ＶＧＥＮは、ゲート・ソース電圧Ｖｇｓがディラック電圧Ｖｄｒであることを示すフィードバック信号Ｓｆｂを印加されるまで、テスト電圧Ｖｔを変更できる。

このように、本発明の実施形態によれば、グラフェントランジスタＧＴｒのディラック電圧Ｖｄｒを検出できる。ディラック電圧Ｖｄｒを検出することで、グラフェントランジスタの誤動作が防止される。

図４は、図１の半導体装置に備えられる電圧発生器の一例を示す図面である。

図４を参考にすれば、電圧発生器ＶＧＥＮは、保存部ＳＵ、保存調節部ＳＲＥＧ及び電圧調節部ＶＲＥＧを備える。

電圧調節部ＶＲＥＧは、保存部ＳＵに保存されているデータＤＴＡに基づいてテスト電圧Ｖｔを生成する。保存調節部ＳＲＥＧは、保存部ＳＵを制御して保存部ＳＵに保存されるデータＤＴＡを調節できる。保存調節部ＳＲＥＧは、フィードバック信号Ｓｆｂに基づいてデータＤＴＡを調節できる。

電圧調節部ＶＲＥＧは、第１可変抵抗器１１０と第２可変抵抗器１２０、増幅器１３０、トランジスタ１４０及びキャパシタ１５０を備える。トランジスタ１４０は、Ｐ型トランジスタでありうる。第１可変抵抗器１１０の抵抗を第１抵抗Ｒｄ１、第２可変抵抗器１２０の抵抗を第２抵抗Ｒｄ２という。

第１可変抵抗器１１０及び第２可変抵抗器１２０は、直列に連結されている。第１抵抗Ｒｄ１及び第２抵抗Ｒｄ２の比に基づいて、テスト電圧Ｖｔとバイアス電圧ＶＢＢとの間の分割電圧Ｖｄｖが生成される。バイアス電圧ＶＢＢは負の電圧でありうる。分割電圧Ｖｄｖは、次の数式のように定められる。

Ｖｄｖ＝［（Ｖｔ−ＶＢＢ）Ｒｄ１／（Ｒｄ１＋Ｒｄ２）］＋ＶＢＢ （数式１）

増幅器１３０は、第１基準電圧Ｖｒｅｆ１と分割電圧Ｖｄｖとを入力されて、増幅電圧を出力する。増幅電圧は、トランジスタ１４０のゲート端子に印加される。

分割電圧Ｖｄｖが第１基準電圧Ｖｒｅｆ１より小さければ、増幅電圧はロー状態になってトランジスタ１４０がターンオンされる。トランジスタ１４０のターンオンでキャパシタ１５０が充電され、テスト電圧Ｖｔは段々増大する。分割電圧Ｖｄｖも数式１によって段々増大する。

分割電圧Ｖｄｖが段々増大して第１基準電圧Ｖｒｅｆ１より大きくなれば、増幅電圧はハイ状態になってトランジスタ１４０がターンオフされる。トランジスタ１４０のターンオフでキャパシタ１５０は放電されて、テスト電圧Ｖｔが低減する。

分割電圧Ｖｄｖが低減して第１基準電圧Ｖｒｅｆ１より小さくなれば、再びトランジスタ１４０がターンオンされてテスト電圧Ｖｔが増大する。

すなわち、トランジスタ１４０のターンオン及びターンオフが反復して、分割電圧Ｖｄｖは第１基準電圧Ｖｒｅｆ１に収められ、テスト電圧Ｖｔは次の数式に定められる。

Ｖｔ＝［（Ｖｒｅｆ１−ＶＢＢ）（Ｒｄ１＋Ｒｄ２）／Ｒｄ１］＋ＶＢＢ （数式２）

第１抵抗Ｒｄ１及び第２抵抗Ｒｄ２の比は、保存部ＳＵに保存されているデータＤＴＡにより調節され、データＤＴＡは、保存調節部ＳＲＥＧにより調節される。したがって、データＤＴＡが変われば、テスト電圧Ｖｔが変わる。

図５は、図１の半導体装置に備えられる電圧発生器の他の例を示す図面である。図５の電圧発生器は、図４の電圧発生器が変形されたものでありうる。したがって、図４と重なる内容は省略する。

図５を参考にすれば、第１、第２可変抵抗器１１０ａ、１１０ｂは、複数の抵抗器Ｒ０〜Ｒ８及び複数のスイッチトランジスタＳ０〜Ｓ７を備える。保存部ＳＵは、複数のラッチＬ０〜Ｌ７を備える。保存調節部ＳＲＥＧは、カウンタＣＯＵＮ及びＡＮＤゲートＡＮＤを備える。図５は例示であるため、図５により複数の抵抗器Ｒ０〜Ｒ８の数、複数のスイッチトランジスタＳ０〜Ｓ７数及び複数のラッチＬ０〜Ｌ７の数が制限されるものではない。

各スイッチトランジスタＳ０〜Ｓ７のドレイン端子とソース端子とは、対応する抵抗器Ｒ０〜Ｒ７の両端に連結されている。例えば、第２スイッチトランジスタＳ２は、第２抵抗器Ｒ２の両端に連結されている。各スイッチトランジスタＳ０〜Ｓ７のゲート端子は、対応するラッチＬ０〜Ｌ７に連結されている。例えば、第３スイッチトランジスタＳ３は、第３ラッチＬ３に連結されている。

各スイッチトランジスタＳ０〜Ｓ７のターンオン如何は、対応するラッチＬ０〜Ｌ７により制御される。例えば、第３ラッチＬ３に‘０’が保存されているならば、第３スイッチトランジスタＳ３はターンオフされる。

カウンタＣＯＵＮから出力されるデータＤＴＡは、保存部ＳＵの複数のラッチＬ０〜Ｌ７に保存される。例えば、データＤＴＡのサイズが８ビットである場合、データＤＴＡの最下位ビットから最上位ビットまでは、順次に第０ラッチＬ０から第７ラッチＬ７まで保存される。もし、データＤＴＡが‘０ｂ１１００ １０００’ならば、第０ラッチＬ０にはＬＳＢである‘０’が保存され、第１ラッチＬ１には２番目のビットである‘０’が保存される方法で、複数のラッチＬ０〜Ｌ７にデータＤＴＡが保存される。ただし、これは例示であり、データＤＴＡが複数のラッチＬ０〜Ｌ７に保存される方法は多様である。

もし、第０ラッチＬ０から第７ラッチまで順次に‘１１００ １０００’が保存されているならば、第３、第６及び第７トランジスタＳ３、Ｓ６、Ｓ７がターンオンされる。したがって、第１抵抗Ｒｄ１は‘Ｒ０＋Ｒ１＋Ｒ２’になり、第２抵抗Ｒｄ２は‘Ｒ４＋Ｒ５＋Ｒ８’になる。

複数の抵抗器Ｒ０〜Ｒ８の抵抗は多様に設定される。各抵抗器Ｒ０〜Ｒ８の抵抗は同一であるか、または互いに異なる。また、複数の抵抗器Ｒ０〜Ｒ８の抵抗は、データＤＴＡの値が増加するほど‘（Ｒｄ１＋Ｒｄ２）／Ｒｄ１’が増加するように設定されてもよい。この場合、データＤＴＡの値が増加するほどテスト電圧Ｖｔが増加する（数式２参照）。

保存調節部ＳＲＥＧのカウンタＣＯＵＮは、データＤＴＡの値を調節する。カウンタＣＯＵＮは、リセット端子ＲＴ、クロック端子ＣＴ及び出力端子ＯＴを備える。リセット端子ＲＴは、リセット信号ＲＳＴを印加され、クロック端子ＣＴは、ＡＮＤゲートＡＮＤの出力であるゲート出力信号Ｓａｇを印加される。出力端子ＯＴは保存部ＳＵと連結されており、データＤＴＡを出力する。出力されたデータＤＴＡは保存部ＳＵに保存される。

リセット端子ＲＴにリセット信号ＲＳＴが印加されれば、カウンタＣＯＵＮは初期化する。

保存調節部ＳＲＥＧのＡＮＤゲートＡＮＤは、ゲート出力信号ＳａｇをカウンタＣＯＵＮのクロック端子ＣＴに印加する。ゲート出力信号Ｓａｇは、イネーブル信号ＥＮ、クロック信号ＣＬＫ及びフィードバック信号ＳｆｂがＡＮＤ演算された信号である。

カウンタＣＯＵＮは、クロック端子ＣＴに印加されるゲート出力信号Ｓａｇに基づいて保存部ＳＵに保存されるデータＤＴＡの値を調節し、調節されたデータＤＴＡを出力端子ＯＴを通じて出力する。

図６は、図５の電圧生成器に印加される信号及び電圧生成器で生成されるテスト電圧の関係の一例を示す図面である。ただし図６は、説明の便宜のための例示であるだけで、図６は、電圧生成器の動作を制限するものではない。

図５及び図６を参考にすれば、カウンタＣＯＵＮにハイ状態ＨＳのリセット信号ＲＳＴが印加されて、カウンタＣＯＵＮは初期化する。ＡＮＤゲートＡＮＤにハイ状態ＨＳのイネーブル信号ＥＮが印加されるまで、カウンタＣＯＵＮのクロック端子ＣＬＫに印加されるゲート出力信号Ｓａｇはロー状態ＬＳであるため、カウンタＣＯＵＮが動作しない。

イネーブル信号ＥＮがロー状態ＬＳからハイ状態ＨＳに変わりつつ、検出区間ＤＴが開始する。検出区間ＤＴ中、カウンタＣＯＵＮのクロック端子ＣＴには、クロック信号ＣＬＫの波形と同じ波形を持つゲート出力信号Ｓａｇが供給される。カウンタＣＯＵＮは、検出区間ＤＴ内のクロック信号ＣＬＫの周期Ｔ１〜Ｔ５ごとに１ずつ増加するデータＤＴＡの値が増加するデータＤＴＡを出力し、出力されたデータＤＴＡは保存部ＳＵに保存される。

検出区間ＤＴ内の第１周期Ｔ１で、カウンタＣＯＵＮの出力端子ＯＴはデータＤＴＡに０（＝０ｂ００００ ００００）を出力する。検出区間ＤＴが開始する前に、カウンタＣＯＵＮはリセット信号ＲＳＴにより初期化するので、カウンタＣＯＵＮは０からカウンティングを開始する。出力されたデータＤＴＡは保存部ＳＵに保存される。

電圧生成器ＶＧＥＮの電圧調節部ＶＲＥＧは、保存部ＳＵに保存されている０のデータＤＴＡに基づいてテスト電圧Ｖｔを生成し、第１周期Ｔ１中にテスト電圧Ｖｔは第１テスト電圧Ｖｔ１に収められる。

第１周期Ｔ１中、フィードバック信号Ｓｆｂはロー状態ＬＳを維持するので、カウンタＣＯＵＮは、第２周期Ｔ２でデータＤＴＡの値を、０（＝０ｂ０００ ０００００）から１（＝０ｂ００００ ０００１）に増加させる。第２周期Ｔ２で電圧生成器ＶＧＥＮは、増加されたデータＤＴＡに基づいてテスト電圧Ｖｔを生成し、第２周期Ｔ２中にテスト電圧Ｖｔは、第２テスト電圧Ｖｔ２に収められる。

これらの方式で、第５周期Ｔ５でデータＤＴＡは４（＝０ｂ ００００ ０１００）になり、データＤＴＡに対応するテスト電圧Ｖｔが生成され、第５周期Ｔ５中にテスト電圧Ｖｔは第５テスト電圧Ｖｔ５に収められる。

第５周期Ｔ５で、ロー状態ＬＳからハイ状態ＨＳにトリガーされるフィードバック信号Ｓｆｂが印加される。トリガーされるフィードバック信号Ｓｆｂは、検出器（図１のＤＴＥＣ）がディラック電圧（図３のＶｄｒ）を検出することを意味する。これについての詳細な説明は後述する。

フィードバック信号Ｓｆｂがハイ状態ＨＳに変われば、ゲート出力信号Ｓａｇはロー状態ＬＳに変わるので、カウンタＣＯＵＮは動作しない。したがって、保存部ＳＵに保存されているデータＤＴＡは４に固定される。

イネーブル信号ＥＮに基づいて開始される検出区間ＤＴは、フィードバック信号Ｓｆｂに基づいて満了する。

検出区間ＤＴは、様々な開始パターンがある。例えば、検出区間ＤＴは、半導体装置（図１のＳＣＤ）の製造時点、パワーオン時点、初期化時点などで開始する。イネーブル信号ＥＮは、製造時点、パワーオン時点、初期化時点のうちいずれか一つ以上の時点で検出区間ＤＴの開始を示しうる。

または周期的または非周期的に検出区間ＤＴが開始してもよい。非周期的に検出区間ＤＴを開始する場合、温度補償回路を通じて温度変化が臨界値以上である場合、検出区間ＤＴが開始する。ただし、これは例示であるだけで、検出区間ＤＴの開始条件を制限するものではない。

図７は、図１の半導体装置の一例を示す図面である。図７は、図１の半導体装置ＳＣＤで検出器ＤＴＥＣを詳細に示すものである。検出器ＤＴＥＣを除外すれば、前述した内容がいずれも適用される。したがって、重なる内容は省略する。

図７を参考にすれば、半導体装置ＳＣＤの検出器ＤＴＥＣは、電流源２１０及び増幅器２２０を備える。電流源２１０は、基準電流Ｉｒを供給する。電流源２１０は、グラフェントランジスタＧＴｒのドレイン端子に連結されている。増幅器２２０は、グラフェントランジスタＧＴｒのドレイン端子と連結されている。

増幅器２２０は、グラフェントランジスタＧＴｒのドレイン端子の電圧である検出電圧Ｖｄと第２基準電圧Ｖｒｅｆ２とを入力されて、フィードバック信号Ｓｆｂを出力する。

検出電圧Ｖｄが第２基準電圧Ｖｒｅｆ２より小さければ、フィードバック信号Ｓｆｂはロー状態になる。検出電圧Ｖｄが第２基準電圧Ｖｒｅｆ２より大きくなれば、フィードバック信号Ｓｆｂはロー状態からハイ状態にトリガーされる。

フィードバック信号Ｓｆｂは、電圧生成器ＶＧＥＮにフィードバックされる。検出器ＤＴＥＣは、フィードバック信号Ｓｆｂを保存することができる検出保存部ＤＳＵをさらに備える。

グラフェントランジスタＧＴｒのゲート端子は、電圧生成器ＶＧＥＮで生成されたテスト電圧Ｖｔを印加される。グラフェントランジスタＧＴｒのソース端子は、接地電圧ＶＳＳを印加される。グラフェントランジスタＧＴｒのドレイン端子は、検出器ＤＴＥＣと連結されている。したがって、検出電圧Ｖｄは、グラフェントランジスタＧＴｒのドレイン・ソース電圧である。

グラフェントランジスタＧＴｒのドレイン・ソース電流は基準電流Ｉｒであって、一定であるので、グラフェントランジスタＧＴｒの検出電圧Ｖｄは、ゲート・ソース電圧であるテスト電圧Ｖｔによって定められる。グラフェントランジスタＧＴｒは、テスト電圧Ｖｔによって抵抗が制御される抵抗器として動作し、検出電圧Ｖｄは、基準電流Ｉｒ及び抵抗に定められる。

テスト電圧Ｖｔがディラック電圧（図３のＶｄｒ）ならば、グラフェントランジスタＧＴｒはオフされて伝導性が最小になるので、抵抗が最大となる。したがって、検出電圧Ｖｄが最大となる。例えば、検出電圧Ｖｄの最大値は、電源電圧ＶＤＤでありうる。

第２基準電圧Ｖｒｅｆ２は、最大検出電圧Ｖｄが検出されるように設定される。例えば、第２基準電圧Ｖｒｅｆ２が最大ドレイン電圧より若干小さな値に設定されれば、グラフェントランジスタＧＴｒがオフされて検出電圧Ｖｄが最大になれば、フィードバック信号Ｓｆｂがロー状態からハイ状態にトリガーされる。フィードバック信号Ｓｆｂをトリガーさせるテスト電圧Ｖｔがディラック電圧に検出される。再び図６を参考にすれば、テスト電圧Ｖｔが第５テスト電圧Ｖｔ５である時、フィードバック信号Ｓｆｂがロー状態ＬＳからハイ状態ＨＳにトリガーされる。したがって、第５テスト電圧Ｖｔ４がディラック電圧に検出される。

図８は、図１の半導体装置の他の例を示す図面である。

図８を参考にすれば、グラフェントランジスタＧＴｒのゲート端子は、固定されたゲート電圧Ｖｇｆを印加される。グラフェントランジスタＧＴｒのソース端子は、電圧生成器ＶＧＥＮで生成されたテスト電圧Ｖｔを印加される。グラフェントランジスタＧＴｒのドレイン端子は検出器ＤＴＥＣと連結されている。

図８の検出器ＤＴＥＣの構造は、図７の検出器ＤＴＥＣと同一である。したがって、図７の検出器ＤＴＥＣについて説明した内容が、図８の検出器ＤＴＥＣにも適用される。

ただし、図７のグラフェントランジスタＧＴｒのゲート端子はテスト電圧Ｖｔを印加され、ソース端子は接地電圧ＶＳＳを印加される。すなわち、図７で、グラフェントランジスタＧＴｒのゲート・ソース電圧はテスト電圧Ｖｔであり、図８で、グラフェントランジスタＧＴｒのゲート・ソース電圧は、固定されたゲート電圧Ｖｇｆとテスト電圧Ｖｔとの差である。また、図７で、検出電圧Ｖｄは、グラフェントランジスタＧＴｒのドレイン・ソース電圧であるが、図８で、検出電圧Ｖｄは、テスト電圧ＶｔとグラフェントランジスタＧＴｒのドレイン・ソース電圧との和である。

テスト電圧Ｖｔが印加される端子及び検出電圧Ｖｄに差異点はあるが、図７及び図８いずれも、グラフェントランジスタＧＴｒに、テスト電圧Ｖｔに基づいてゲート・ソース電圧が印加されるので、グラフェントランジスタＧＴｒのディラック電圧を検出する原理は同一である。

電圧発生器ＶＧＥＮは、保存部ＳＵ、保存調節部ＳＲＥＧ及び電圧調節部ＶＲＥＧを備える。保存部ＳＵ及び保存調節部ＳＲＥＧは、図４ないし図６で説明した内容が適用される。

図８の電圧調節部ＶＲＥＧは、第１可変抵抗器１１０と第２可変抵抗器１２０、増幅器１３０ｐ、１３０ｎ、トランジスタ１４０ｐ、１４０ｎ及びキャパシタ１５０を備える。図８の電圧調節部ＶＲＥＧの構造は、図４及び図５の電圧調節部ＶＲＥＧの構造とほぼ同一である。ただし、図８の増幅器１３０ｐ、１３０ｎは、第１増幅器１３０ｐ及び第２増幅器１３０ｐ、１３０ｎを備え、図８のトランジスタ１４０ｐ、１４０ｎは、第１トランジスタ１４０ｐ及び第２トランジスタ１４０ｐ、１４０ｎを備える。第１トランジスタ１４０ｐはＰ型トランジスタであり、第２トランジスタ１４０ｎはＮ型トランジスタである。

第１増幅器１３０ｐの出力は、第１トランジスタ１４０ｐのゲート端子に印加される。第１トランジスタ１４０ｐは、分割電圧Ｖｄｖが第３基準電圧Ｖｒｅｆ３より小さな場合にターンオンされ、分割電圧Ｖｄｖが第３基準電圧Ｖｒｅｆ３より大きい場合にターンオフされる。

第２増幅器１３０ｎの出力は、第２トランジスタ１４０ｎのゲート端子に印加される。第２トランジスタ１４０ｎは、分割電圧Ｖｄｖが第４基準電圧Ｖｒｅｆ４より大きい場合にターンオンされ、分割電圧Ｖｄｖが第４基準電圧Ｖｒｅｆ４より小さな場合にターンオフされる。

テスト電圧Ｖｔの生成初期に、分割電圧Ｖｄｖが第３基準電圧Ｖｒｅｆ３より小さく、第４基準電圧Ｖｒｅｆ４よりも小さいならば、第１トランジスタ１４０ｐのみターンオンされて正のテスト電圧Ｖｔが生成される。

初期の分割電圧Ｖｄｖが第３基準電圧Ｖｒｅｆ３より大きく、第４基準電圧Ｖｒｅｆ４よりも大きいならば、第２トランジスタ１４０ｎのみターンオンされて負のテスト電圧Ｖｔが生成される。

初期の分割電圧Ｖｄｖは、接地電圧ＶＳＳとバイアス電圧ＶＢＢとの間で第１抵抗Ｒｄ１及び第２抵抗Ｒｄ２の比に基づいて定められる。多様な第１抵抗Ｒｄ１及び第２抵抗Ｒｄ２の比に基づいて、テスト電圧Ｖｔは、負の電圧から正の電圧まで多様に生成される。

図９は、本発明の他の実施形態による半導体装置を示す図面である。

図９を参考にすれば、半導体装置ＳＣＤは、第１領域ＲＧ１及び第２領域ＲＧ２を備える。第１領域ＲＧ１は、グラフェンを含む領域であり、第２領域ＲＧ２は、グラフェンを含んでいない領域である。グラフェントランジスタＧＴｒは、第１領域ＲＧ１に形成される。電圧生成器ＶＧＥＮ（図１）及び検出器ＤＴＥＣ（図１）は、第２領域ＲＧ２に形成される。第２領域ＲＧ２は、グラフェンの代わりにシリコン（Ｓｉ）を含む。第２領域ＲＧ２に形成されるトランジスタ（例えば、図４の１４０）は、グラフェントランジスタではない一般トランジスタである。

第１領域ＲＧ１は、第１パッドＰＤ１を備え、第２領域ＲＧ２は、第２パッドＰＤ２を備える。第１領域ＲＧ１の第１パッドＰＤ１と第２領域ＲＧ２の第２パッドＰＤ２とは、信号線ＳＬを通じて連結される。図９では、各領域ＲＧ１、ＬＡ２が一つのパッドＰＤ１、ＰＤ２を備えると示したが、これは例示に過ぎない。各領域ＲＧ１、ＲＧ２は、複数のパッドを備え、各パッドを通じて、第１領域ＲＧ１は第２領域ＲＧ２と信号を交換できる。

図１０は、本発明のさらに他の実施形態による半導体装置を示す図面である。

図１０を参考にすれば、半導体装置ＳＣＤは、第１層ＬＡ１及び第２層ＬＡ２を備える。第１層ＬＡ１は、グラフェンを含む層であり、第２層ＬＡ２は、グラフェンを含んでいない層である。グラフェントランジスタＧＴｒは、第１層ＬＡ１に形成される。電圧生成器ＶＧＥＮ（図１）及び検出器ＤＴＥＣ（図１）は、第２層ＬＡ２に形成される。第２層ＬＡ２は、グラフェンの代わりにシリコン（Ｓｉ）を含む。第２層ＬＡ２に形成されるトランジスタ（例えば、図４の１４０）は、グラフェントランジスタではない一般トランジスタである。

第１層ＬＡ１は、第１パッドＰＤ１を備え、第２層ＬＡ２は、第２パッドＰＤ２を備える。第１層ＬＡ１の第１パッドＰＤ１と第２層ＬＡ２の第２パッドＰＤ２とは、信号線ＳＬを通じて連結される。図１０では、各層ＬＡ１、ＬＡ２が一つのパッドＰＤ１、ＰＤ２を備えると示したが、これは例示に過ぎない。各層ＬＡ１、ＬＡ２は複数のパッドを備え、各パッドを通じて、第１層ＬＡ１は第２層ＬＡ２と信号を交換できる。

図１０では、第１層ＬＡ１と第２層ＬＡ２との間に、パッドＰＤ１、ＰＤ２を用いて信号を交換すると示したが、第１層ＬＡ１と第２層ＬＡ２とは、コンタクトなどの公知の方法で信号を交換してもよい。

図９及び図１０のように、グラフェントランジスタが形成される領域ＲＧ１またはＬＡ１と、グラフェンを用いない一般トランジスタが形成される領域ＲＧ２またはＬＡ２とは、物理的に分離される。

図１１は、本発明のさらに他の実施形態による半導体装置を示す図面である。

図１１を参考にすれば、半導体装置ＳＣＤの第１領域ＲＧ１及び第２領域ＲＧ２を備える（図９参照）。または半導体装置ＳＣＤは、図１０のように垂直的に第１層ＬＡ１及び第２層ＬＡ２を備えてもよい。

第１領域ＲＧ１には、複数のグラフェントランジスタＧＴｒ１〜ＧＴｒＮが形成される。第２領域ＲＧ２には、電圧生成器ＶＧＥＮ、検出器ＤＴＥＣ及び信号変換器ＣＯＮＶが形成される。

半導体装置ＳＣＤは、電圧生成器ＶＧＥＮ及び検出器ＤＴＥＣを通じて第１グラフェントランジスタＧＴｒ１のディラック電圧Ｖｄｒを検出する。ディラック電圧Ｖｄｒの検出のために、第１領域ＲＧ１の複数のグラフェントランジスタＧＴｒ１〜ＧＴｒＮのうち一つの第１グラフェントランジスタＧＴｒ１が用いられる。第１グラフェントランジスタＧＴｒ１から検出されたディラック電圧Ｖｄｒは、複数のグラフェントランジスタＧＴｒ１〜ＧＴｒＮに共通するディラック電圧Ｖｄｒであると仮定できる。

または、複数のグラフェントランジスタＧＴｒ１〜ＧＴｒＮごとにディラック電圧Ｖｄｒを検出してもよい。または、複数のグラフェントランジスタＧＴｒ１〜ＧＴｒＮを、隣接するグラフェントランジスタ同士でグループ化できる。各グループ当り一つのグラフェントランジスタのディラック電圧Ｖｄｒを検出し、各グループに共通のディラック電圧として用いてもよい。ディラック電圧Ｖｄｒを検出する方法は、前述したので省略する。

グラフェントランジスタＧＴｒをオフさせるディラック電圧Ｖｄｒと、一般トランジスタをオフさせるオフ電圧とは相異なる。また、グラフェントランジスタＧＴｒを駆動する動作電圧と、一般トランジスタを駆動する電源電圧とは相異なる。したがって、第１領域ＲＧ１と第２領域ＲＧ２との間に信号を交換する時、ディラック電圧Ｖｄｒとオフ電圧との差と、動作電圧と電源電圧との差によって漏れ電流が発生する恐れがある。

これを防止するために、信号変換器ＣＯＮＶは、一般トランジスタの信号をグラフェントランジスタＧＴｒの信号に変換できる。信号変換器ＣＯＮＶは、第２領域ＲＧ２から入力信号ＩＮを受信し、入力信号ＩＮが変換された出力信号ＯＵＴを出力する。出力信号ＯＵＴは、第１領域ＲＧ１に提供される。

図１２は、図１１の信号変換器の一例を示す図面であり、図１３は、図１２の信号変換器の入力信号及び出力信号の関係の一例を示す図面である。

図１１ないし図１３を参考にすれば、信号変換器ＣＯＮＶは、一般トランジスタのオフ電圧Ｖｏｆｆ（例えば、０Ｖ）をディラック電圧Ｖｄｒに変換するか、または一般トランジスタの電源電圧ＶＤＤをグラフェントランジスタＧＴｒの動作電圧Ｖｏｐに変換する。

信号変換器ＣＯＮＶは、複数のトランジスタＴＲ１〜ＴＲ４及びインバータＩＮＶを備える。この時、第１及び第２トランジスタＴＲ１、ＴＲ２は、Ｐ型トランジスタであり、第３及び第４トランジスタＴＲ３、ＴＲ４は、Ｎ型トランジスタである。

第１トランジスタＴＲ１は、動作電圧Ｖｏｐを印加されるソース端子、入力信号ＩＮを印加されるゲート端子、第３トランジスタＴＲ３のドレイン端子及び第４トランジスタＴＲ４のゲート端子と連結されるドレイン端子を備える。

第２トランジスタＴＲ２は、動作電圧Ｖｏｐを印加されるソース端子、インバータＩＮＶを通じて反転された入力信号ＩＮを印加されるゲート端子、第４トランジスタＴＲ４のドレイン端子及び第３トランジスタＴＲ３のゲート端子と連結されるドレイン端子を備える。

第３及び第４トランジスタＴＲ３のソース端子は、ディラック電圧Ｖｄｒを印加される。ディラック電圧Ｖｄｒは、電圧生成器ＶＧＥＮから供給される。

信号変換器ＣＯＮＶの出力端子は、第２トランジスタＴＲ２のドレイン端子、第３トランジスタＴＲ３のゲート端子及び第４トランジスタＴＲ４のドレイン端子に連結されている。

入力信号ＩＮが一般トランジスタのオフ電圧Ｖｏｆｆである場合、第１トランジスタＴＲ１はターンオンされ、第４トランジスタＴＲ４のゲート端子は動作電圧Ｖｏｐを印加されて、第４トランジスタＴＲ４はターンオンされる。したがって、出力信号ＯＵＴはディラック電圧Ｖｄｒになる。この時、第２トランジスタＴＲ１は、反転された入力信号ＩＮによってターンオフされ、第３トランジスタＴＲ３のゲート端子はディラック電圧Ｖｄｒを印加されて、第３トランジスタＴＲ３はターンオフされる。

入力信号ＩＮが電源電圧ＶＤＤである場合、第２、第３トランジスタＴＲ２、ＴＲ３がターンオンされ、第１、第４トランジスタＴＲ１、ＴＲ４はターンオフされる。したがって、信号変換器ＣＯＮＶの出力信号ＯＵＴは動作電圧Ｖｏｐになる。

このように、信号変換器ＣＯＮＶは、一般トランジスタのオフ電圧ＶｏｆｆをグラフェントランジスタＧＴｒのディラック電圧Ｖｄｒに変換し、一般トランジスタの電源電圧ＶＤＤを、グラフェントランジスタＧＴｒの動作電圧Ｖｏｐに変換する。信号変換器ＣＯＮＶは、出力信号ＯＵＴを第１領域ＲＧ１に供給でき、第１領域ＲＧ１のグラフェントランジスタＧＴｒは、ディラック電圧Ｖｄｒ及び動作電圧Ｖｏｐに駆動される。

このように、本発明の実施形態によれば、グラフェントランジスタを備える半導体装置、及びグラフェントランジスタを備える半導体装置の効率的な動作方法を提供が提供される。

本発明の実施形態によれば、グラフェントランジスタのディラック電圧を検出できる。
ディラック電圧を検出することで、グラフェントランジスタの誤動作が防止される。

また、検出されたディラック電圧をグラフェントランジスタの駆動に使用することで、漏れ電流の発生が低減する。

以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。

本発明は、半導体装置及び半導体装置の動作方法関連の技術分野に好適に用いられる。

１１０ 第１可変抵抗器
１２０ 第２可変抵抗器
１３０ 増幅器
１４０ トランジスタ
１５０ キャパシタ
ＶＲＥＧ 電圧調節部
Ｖｒｅｆ１ 第１基準電圧
Ｒｄ１ 第１抵抗
Ｒｄ２ 第２抵抗
Ｖｔ テスト電圧
ＶＢＢ バイアス電圧

Claims (16)

1. テスト電圧を生成する電圧生成器と、
   前記テスト電圧に基づいてゲート・ソース電圧を印加されるグラフェントランジスタと、
   ディラック電圧がシフトされる場合に、前記ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出し、前記ゲート・ソース電圧が前記ディラック電圧であるかどうかを示すフィードバック信号を出力する検出器と、を備え、
   前記フィードバック信号は、前記電圧生成器に印加され、
   前記検出器は、
   前記ゲート・ソース電圧が印加された前記グラフェントランジスタがオフ状態であるかどうかを検出し、
   前記グラフェントランジスタが前記オフ状態であると検出されれば、前記ゲート・ソース電圧を前記ディラック電圧として検出し、
   前記電圧生成器は、
   保存部に保存されているデータに基づいて前記テスト電圧を生成する電圧調節部と、
   前記フィードバック信号に基づいて、前記保存部に保存されている前記データを調節する保存調節部と、を備え、
   前記電圧調節部は、第１可変抵抗器及び第２可変抵抗器を備え、
   前記電圧調節部は、前記第１可変抵抗器の第１抵抗と前記第２可変抵抗器の第２抵抗の比に基づいて前記テスト電圧を生成し、
   前記第１抵抗と前記第２抵抗の比は、前記データに基づいて定められ、
   前記グラフェントランジスタは、グラフェンを含む第１領域に形成されており、
   前記電圧生成器及び前記検出器は、前記グラフェンを含んでいない第２領域に形成されている
   ことを特徴とする半導体装置。
2. 前記検出器は、
   前記グラフェントランジスタの前記オフ状態如何を、前記グラフェントランジスタのドレイン・ソース電圧及びドレイン・ソース電流のうち一つ以上に基づいて検出する
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記電圧生成器は、前記テスト電圧を変更する
   ことを特徴とする請求項２に記載の半導体装置。
4. 検出区間中、前記保存調節部は、前記テスト電圧が周期的に増大するように前記データを変更する
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記検出区間は、イネーブル信号に基づいて開始し、前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧であると示していれば、完了する
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記イネーブル信号は、製造時点、パワーオン時点及び初期化時点のうち一つ以上の時点で前記検出区間の開始を示す
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記第２領域に形成されており、前記第２領域から入力信号を受信し、前記入力信号が変換された出力信号を出力する信号変換器をさらに備え、
   前記出力信号は、前記第１領域に提供される
   ことを特徴とする請求項１に記載の半導体装置。
8. 前記入力信号はオフ電圧及び電源電圧を含み、
   前記信号変換器は、
   前記オフ電圧を前記ディラック電圧に変換し、
   前記電源電圧を前記グラフェントランジスタの動作電圧に変換する
   ことを特徴とする請求項７に記載の半導体装置。
9. 第１テスト電圧を生成する電圧生成器と、
   前記第１テスト電圧に基づいて第１ゲート・ソース電圧を印加されるグラフェントランジスタと、
   ディラック電圧はシフトされる場合に、前記第１ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出し、前記第１ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す第１フィードバック信号を出力する検出器と、を備え、
   前記第１フィードバック信号は、前記電圧生成器に印加され、
   前記検出器は、
   前記第１ゲート・ソース電圧が印加された前記グラフェントランジスタがオフ状態であるかどうかを検出し、
   前記グラフェントランジスタが前記オフ状態であると検出されれば、前記第１ゲート・ソース電圧を前記ディラック電圧として検出し、
   前記電圧生成器は、
   保存部に保存されているデータに基づいて前記第１テスト電圧を生成する電圧調節部と、
   前記第１フィードバック信号に基づいて、前記保存部に保存されている前記データを調節する保存調節部と、を備え、
   前記電圧調節部は、第１可変抵抗器及び第２可変抵抗器を備え、
   前記電圧調節部は、前記第１可変抵抗器の第１抵抗と前記第２可変抵抗器の第２抵抗の比に基づいて前記第１テスト電圧を生成し、
   前記第１抵抗と前記第２抵抗の比は、前記データに基づいて定められ、
   前記グラフェントランジスタは、グラフェンを含む第１領域に形成されており、
   前記電圧生成器及び前記検出器は、前記グラフェンを含んでいない第２領域に形成されている
   ことを特徴とする半導体装置。
10. 前記第１フィードバック信号が、前記第１ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記電圧生成器は第２テスト電圧を生成し、
    前記グラフェントランジスタは、前記第２テスト電圧に基づいて第２ゲート・ソース電圧を印加され、
    前記検出器は、前記第２ゲート・ソース電圧が前記ディラック電圧であるかどうかを検出し、前記第２ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す第２フィードバック信号を出力し、
    前記第２フィードバック信号は、前記電圧生成器に印加される
    ことを特徴とする請求項９に記載の半導体装置。
11. 前記グラフェントランジスタを備える請求項１に記載の半導体装置において、
    前記テスト電圧を生成する段階と、
    前記テスト電圧に基づいて前記グラフェントランジスタに前記ゲート・ソース電圧を印加する段階と、
    前記ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出する段階と、
    前記ゲート・ソース電圧が前記ディラック電圧であるかどうかを示す前記フィードバック信号を生成する段階と、
    前記フィードバック信号に基づいて前記テスト電圧の変更如何を定める段階と、を含む
    ことを特徴とする半導体装置の動作方法。
12. 前記ゲート・ソース電圧が前記グラフェントランジスタの前記ディラック電圧であるかどうかを検出する段階は、
    前記グラフェントランジスタに前記ゲート・ソース電圧を印加して、前記グラフェントランジスタが前記オフ状態であるかどうかを検出する段階と、
    前記グラフェントランジスタが前記オフ状態であると検出されれば、前記ゲート・ソース電圧を前記ディラック電圧として検出する段階と、を含む
    ことを特徴とする請求項１１に記載の半導体装置の動作方法。
13. 前記テスト電圧は、前記保存部に保存されているデータに基づいて生成される
    ことを特徴とする請求項１２に記載の半導体装置の動作方法。
14. 前記フィードバック信号に基づいて前記テスト電圧の変更如何を定める段階は、
    前記フィードバック信号が、前記ゲート・ソース電圧が前記ディラック電圧ではないと示していれば、前記保存部に保存されている前記データを変更する段階と、
    前記変更されたデータに基づいて前記テスト電圧を変更する段階と、を含む
    ことを特徴とする請求項１２に記載の半導体装置の動作方法。
15. 第２領域から受信された入力信号を変換する段階と、
    前記入力信号が変換された出力信号を第１領域に供給する段階と、をさらに含み、
    前記第１領域は、前記グラフェントランジスタが形成されている領域である
    ことを特徴とする請求項１１に記載の半導体装置の動作方法。
16. 前記入力信号はオフ電圧及び電源電圧を含み、
    前記入力信号を変換する段階は、
    前記オフ電圧を前記ディラック電圧に変換する段階と、
    前記電源電圧を前記グラフェントランジスタの動作電圧に変換する段階と、を含む
    ことを特徴とする請求項１５に記載の半導体装置の動作方法。

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