JP2017194789A - クロック発生装置、電子回路、集積回路、及び電気機器 - Google Patents

Abstract

【課題】外部発振器のクロック周波数が予め定められていない場合に、外部発振器のクロック周波数と相関を有する周波数の内部クロック信号を生成可能なクロック発生装置を提供する。
【解決手段】クロック発生装置１０５は、メモリ１３４と、ＰＬＬ回路１２０とを備える。メモリ１３４は、所定のタイミングで、外部発振器２００により生成される外部クロック信号の周波数に関する情報を記憶するように構成される。ＰＬＬ回路１２０は、メモリ１３４に記憶された情報に基づいて第１のクロック信号と相関を有する第２のクロック信号を生成する。
【選択図】図１

Description

この発明は、クロック発生装置、並びに、このクロック発生装置を含む、電子回路、集積回路及び電気機器に関し、特に、外部に設けられる発振器により生成されるクロック信号に同期して処理を実行するクロック発生装置、並びに、このクロック発生装置を含む、電子回路、集積回路及び電気機器に関する。

外部に設けられた発振器（以下、「外部発振器」とも称する。）により生成されるシステムクロック信号に同期して処理を実行する電子回路が知られている。外部発振器は、たとえば水晶振動子を用いて構成されるため周波数精度が高いが、パッケージにより保護されていないため、埃等が原因となって故障する可能性がある。外部発振器が故障した場合、この電子回路は動作することができず、たとえば外部のマイコンにエラーを通知することもできない。

たとえば、特開２０１０−３１９９号公報（特許文献１）は、外部発振器により生成されるシステムクロック信号に同期して処理を実行する半導体集積回路を開示する。この半導体集積回路は、内部に設けられた発振器（以下、「内部発振器」とも称する。）をさらに備える。この半導体集積回路においては、外部発振器の異常が検知された場合に、内部発振器によってシステムクロック信号が生成される。

これにより、この半導体集積回路は、外部発振器に異常が生じたとしても、内部発振器により生成されるシステムクロック信号を用いることで動作を継続することができる。

特開２０１０−３１９９号公報

上記特許文献１に開示される半導体集積回路のように、外部発振器の異常時に内部発振器を用いて電子回路を動作させるためには、内部発振器のクロック周波数が外部発振器のクロック周波数と相関を有する必要がある。電子回路（半導体集積回路を含む。）が特定のシステムに用いられる専用品である場合には、電子回路の動作に使用されるクロック周波数を予め特定することができる。したがって、内部発振器のクロック周波数と外部発振器のクロック周波数とに相関を持たせることができる。

しかしながら、電子回路が様々なシステムに用いられる汎用品である場合、電子回路の動作に必要なクロック周波数は、電子回路が適用されるシステムの仕様により変わる可能性がある。したがって、電子回路の出荷時には使用されるクロック周波数を予め特定することができず、内部発振器のクロック周波数と外部発振器のクロック周波数とに相関を持たせることができない場合が生じ得る。この場合には、外部発振器に異常が生じた場合に、電子回路の動作継続を保障することができない。

この発明は、このような問題を解決するためになされたものであって、その目的は、外部発振器のクロック周波数が予め定められていない場合に、外部発振器のクロック周波数と相関を有する周波数の内部クロック信号を生成可能なクロック発生装置を提供することである。

この発明のある局面に従うクロック発生装置は、外部に設けられた第１の発振器の発振に伴なって発生する第１のクロック信号を用いる。クロック発生装置は、メモリと、第２の発振器とを備える。メモリは、所定のタイミングで第１のクロック信号の周波数に関する情報を記憶するように構成される。第２の発振器は、メモリに記憶された情報に基づいて第１のクロック信号と相関を有する第２のクロック信号を発生させる。

また、この発明の別の局面に従う電子回路は、上記クロック発生装置と、論理回路と、アナログ回路及びＩ／Ｏ回路とを備える。論理回路は、クロック発生装置から出力される第１又は第２のクロック信号に同期して処理を実行する。アナログ回路及びＩ／Ｏ回路は、それぞれ論理回路と接続される。

また、この発明の別の局面に従う集積回路は、上記クロック発生装置が集積された集積回路である。

また、この発明の別の局面に従う電気機器は、上記クロック発生装置を搭載した電気機器である。

このクロック発生装置、並びに、このクロック発生装置を含む、電子回路、集積回路及び電気機器（以下、「クロック発生装置等」とも称する。）においては、所定のタイミングで第１のクロック信号（外部クロック信号）の周波数に関する情報がメモリに記憶される。そして、メモリに記憶された情報に基づいて第２の発振器（内部発振器）により第１のクロック信号と相関を有する第２のクロック信号（内部クロック信号）が生成される。内部発振器は、外部発振器と比較して、埃等が原因となって故障する可能性が低い。すなわち、このクロック発生装置等によれば、外部発振器のクロック周波数と相関を有するクロック信号をより安定的に生成することができる。

好ましくは、所定のタイミングは、第１の発振器の安定発振時である。
このクロック発生装置によれば、外部発振器の安定発振時のクロック周波数と相関を有するクロック信号をより安定的に生成することができる。

また、さらに好ましくは、所定のタイミングは、クロック発生装置の外部のマイコンから指示を受けたタイミングである。

このクロック発生装置によれば、たとえば外部のマイコンとクロック発生装置との通信が正常に開始された場合に、外部のマイコンから指示を受ければ、外部発振器の安定発振時のクロック周波数と相関を有するクロック信号をより安定的に生成することができる。

また、さらに好ましくは、クロック発生装置は、さらにタイマーを備える。所定のタイミングは、タイマーが予め定められた時間を計時したタイミングである。

このクロック発生装置によれば、たとえば第１の発振器の発振開始後、第１の発振器が安定発振状態に移行するであろう時間が予め定められていれば、外部発振器の安定発振時のクロック周波数と相関を有するクロック信号をより安定的に生成することができる。

また、好ましくは、クロック発生装置は、第１及び第２のクロック信号のいずれか一方を出力する。

このクロック発生装置によれば、たとえば第１の発振器に異常が生じたとしても、第２の発振器を用いることで、このクロック発生装置を備える電子回路等を動作させることができる。

また、好ましくは、このクロック発生装置において、第２の発振器は、印加電圧によって発振周波数が設定される電圧制御発振器を含むＰＬＬ（Phase Locked Loop）回路である。そして、第１のクロック信号の周波数に関する情報は、第１のクロック信号の周波数に対応する周波数を有する信号を生成させるために、電圧制御発振器に印加される電圧を示す情報である。

このクロック発生装置によれば、メモリに記憶された情報が示す電圧を電圧制御発振器に印加することにより、第１のクロック信号の周波数と相関を有する第２のクロック信号をＰＬＬ回路に生成させることができる。

また、さらに好ましくは、このクロック発生装置において、電圧制御発振器は、上記情報がメモリに記憶される前は、第１のクロック信号によりリアルタイムに生成されるリアルタイム信号に基づいて第３のクロック信号を発生させ、上記情報がメモリに記憶された後は、上記情報に基づいて第２のクロック信号を発生させる。

また、さらに好ましくは、このクロック発生装置において、リアルタイム信号は、第１のクロック信号によりリアルタイムに生成される電圧信号である。

また、好ましくは、このクロック発生装置は、第１及び第２のクロック信号を比較することにより、第１の発振器の異常を検知する検知回路をさらに備える。

このクロック発生装置においては、第１及び第２のクロック信号が比較されることにより、第１の発振器の異常が検知される。このクロック発生装置によれば、外部発振器の安定発振時におけるクロック周波数と相関を有する内部クロック信号が生成されるため、使用されるクロック周波数が予め定められていなくても、第１及び第２のクロック信号を比較することにより、第１の発振器（外部発振器）の異常を検知することができる。

また、さらに好ましくは、このクロック発生装置において、検知回路は、所定期間内における第１及び第２のクロック信号の立ち上がりエッジの数の差が２以上となった場合に、第１の発振器の異常を検知する。

第１の発振器が正常に動作していたとしても、第１の発振器を長期間使用していると、第１及び第２のクロック信号の位相差が徐々に拡大する場合がある。第１及び第２のクロック信号の位相差が拡大すると、第１の発振器が正常に動作していたとしても、所定期間内の立ち上がりエッジの数の差が最大で１つ生じる可能性がある。このクロック発生装置においては、立ち上がりエッジの数の差が２つ以上となった場合に、第１の発振器の異常が検知される。したがって、第１及び第２のクロック信号の位相差が拡大したとしても、第１の発振器の異常を誤検知する可能性を低減することができる。

また、さらに好ましくは、このクロック発生装置は、リアルタイム信号とメモリに記憶された情報に基づく信号とを比較することにより、第１の発振器の異常を検知する検知回路をさらに備える。

このクロック発生装置においては、リアルタイム信号とメモリに記憶された情報に基づく信号とが比較されることにより、第１の発振器の異常が検知される。このクロック発生装置においては、外部発振器の安定発振時におけるクロック周波数と相関を有する内部クロック信号を生成するための情報がメモリに記憶される。リアルタイム信号がメモリに記憶された情報に基づく信号と想定以上の差を有する場合には、第１の発振器に異常が生じている可能性が高い。したがって、このクロック発生装置によれば、リアルタイム信号とメモリに記憶された情報に基づく信号とを比較することにより、第１の発振器の異常を検知することができる。

また、さらに好ましくは、このクロック発生装置は、検知回路により第１の発振器の異常が検知された場合には、第１のクロック信号に代えて第２のクロック信号を出力する。

したがって、このクロック発生装置によれば、第１の発振器の異常が検知されたとしても、第２の発振器により生成された第２のクロック信号を用いることで、このクロック発生装置を備える電子回路等を動作させることができる。

また、好ましくは、このクロック発生装置において、上記情報は、メモリに一度記憶されると固定される。

また、好ましくは、このクロック発生装置において、メモリは、ＯＴＰＲＯＭ（One Time Programmable Read Only Memory）である。

また、好ましくは、第１及び第２のクロック信号の周波数は同一である。

この発明によれば、外部発振器のクロック周波数が予め定められていない場合に、外部発振器のクロック周波数と相関を有する周波数の内部クロック信号を生成可能なクロック発生装置を提供することができる。

実施の形態１に従う電子回路が適用されるシステムの構成図である。 検知回路による外部発振器の異常検知方法の一例を説明するための図である。 外部発振器の異常検知手順の具体例を説明するためのタイムチャートである。 実施の形態２に従う電子回路の構成図である。 他の実施の形態における第１の例としての電子回路が適用されるシステムの構成図である。 他の実施の形態における第２の例としての電子回路を示す構成図である。

以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

（実施の形態１）
［システム構成］
図１は、実施の形態１に従う電子回路１００が適用されるシステム１（たとえば、電気機器）の構成図である。図１を参照して、システム１は、電子回路１００と、外部発振器２００と、マイコン３００とを備える。電子回路１００は、外部発振器２００の正常動作時、外部発振器２００により生成されるクロック信号（以下、「外部クロック信号」とも称する。）に同期して処理を実行し、必要に応じてマイコン３００と通信する。

マイコン３００は、たとえば、図示しないＣＰＵ（Central Processing Unit）及び内部メモリを含む。マイコン３００は、内部メモリ（不図示）に記憶されたプログラムに従って処理を実行することにより、システム１の主要機能を実現する。マイコン３００は、電子回路１００に接続され、必要に応じて電子回路１００と通信する。

外部発振器２００は、圧電振動子２１０と、コンデンサＣ１，Ｃ２とを含む。圧電振動子２１０の一端は、端子ＸＴＩＮに接続される。圧電振動子２１０の一端とグランドＧＮＤとの間には、コンデンサＣ１が接続される。圧電振動子２１０の他端は、端子ＸＴＯＵＴに接続される。圧電振動子２１０の他端とグランドＧＮＤとの間には、コンデンサＣ２が接続される。外部発振器２００は、圧電振動子２１０の安定発振時に、圧電振動子２１０の特性に応じた周波数のクロック信号（外部クロック信号ＸＩＮ）を生成する。外部発振器２００の発振周波数は、電子回路１００が用いられるシステムの仕様に応じて適宜選択される。圧電振動子２１０としては、たとえば水晶振動子やセラミック振動子が用いられる。したがって、外部発振器２００の周波数精度は比較的高く、たとえば３０ｐｐｍ以下である。

電子回路１００は、半導体集積回路である。電子回路１００は、クロック発生装置１０５と、論理回路１６０と、アナログ回路１７０と、Ｉ／Ｏ（Input/Output）回路１８０とを含む。クロック発生装置１０５は、発振回路１１０と、ＰＬＬ回路１２０と、記憶部１３０と、検知回路１４０と、マルチプレクサ１５０とを含む。

発振回路１１０は、ＡＮＤ回路１１２と、ＮＡＮＤ回路１１４と、抵抗Ｒ１とを含む。ＡＮＤ回路１１２は２つの入力端子を有し、一方の入力端子は、端子ＸＴＩＮを通じて、圧電振動子２１０の一端に接続される。ＡＮＤ回路１１２の他方の入力端子は、イネーブル信号ＥＮが入力されるように構成される。ＡＮＤ回路１１２の出力端子は、ＰＬＬ回路１２０、検知回路１４０、及びマルチプレクサ１５０に接続される。

ＮＡＮＤ回路１１４は２つの入力端子を有し、一方の入力端子は、端子ＸＴＩＮを通じて、圧電振動子２１０の一端に接続される。ＮＡＮＤ回路１１４の他方の入力端子は、イネーブル信号ＥＮが入力されるように構成される。ＮＡＮＤ回路１１４の出力端子は、端子ＸＴＯＵＴを通じて、圧電振動子２１０の他端に接続される。抵抗Ｒ１は、端子ＸＴＩＮとＸＴＯＵＴとの間に接続される。

不図示の電源による外部発振器２００への電力供給の開始後、イネーブル信号ＥＮがオフ状態である場合、ＡＮＤ回路１１２は、他方の入力端子の状態に拘わらずオフ状態の信号ＯＳＣ＿ＸＩＮを出力する（「ロー信号」を出力する。）。この場合、ＮＡＮＤ回路１１４は、オン状態の信号ＸＯＵＴを出力する（「ハイ信号」を出力する。）。

イネーブル信号ＥＮがオン状態になると、ＡＮＤ回路１１２は、外部クロック信号ＸＩＮと同一の外部クロック信号ＯＳＣ＿ＸＩＮをＰＬＬ回路１２０、検知回路１４０及びマルチプレクサ１５０に出力する。この場合、ＮＡＮＤ回路１１４は、外部クロック信号ＸＩＮを反転したクロック信号ＸＯＵＴを、端子ＸＴＯＵＴを通じて、圧電振動子２１０に帰還させる。なお、発振回路１１０の構成はこれに限定されない。たとえば、発振回路１１０は、インバータ等により実現されてもよい。要するに、発振回路１１０は、クロック信号を発生させることができればどのような構成であってもよい。

ＰＬＬ回路１２０は、位相比較器１２１と、ローパスフィルタ１２２と、電圧制御発振器（ＶＣＯ：Voltage-Controlled Oscillator）１２３と、分周器１２４，１２５とを含む。ＰＬＬ回路１２０は、発振回路１１０から入力される外部クロック信号ＯＳＣ＿ＸＩＮに基づいて、外部クロック信号と同一周波数のクロック信号（以下、「内部クロック信号」とも称する。）ＯＳＣ＿ＩＮＴを生成する。ＰＬＬ回路１２０は、内部クロック信号ＯＳＣ＿ＩＮＴを検知回路１４０及びマルチプレクサ１５０に出力する。

位相比較器１２１は、分周器１２４の出力信号と外部クロック信号ＯＳＣ＿ＸＩＮとの位相差を電圧に変換してローパスフィルタ１２２に出力する。ローパスフィルタ１２２は、位相比較器１２１の出力を平滑化し、分周器１２４の出力信号と外部クロック信号ＯＳＣ＿ＸＩＮとの位相差が打ち消されるような電圧を電圧制御発振器１２３及び記憶部１３０に出力する。ローパスフィルタ１２２の出力信号は、外部クロック信号ＯＳＣ＿ＸＩＮによりリアルタイムに生成されるリアルタイム信号（電圧信号）ということもできる。

電圧制御発振器１２３は、印加電圧によって発振周波数が設定される発振器である。電圧制御発振器１２３は、たとえばシリコンで構成される。したがって、電圧制御発振器１２３の周波数精度は、外部発振器２００（上述の通り、たとえば水晶やセラミックで構成される。）よりも低い。電圧制御発振器１２３においては、ローパスフィルタ１２２の出力電圧（リアルタイム信号）に基づいて、分周器１２４の出力信号と外部クロック信号ＯＳＣ＿ＸＩＮとの位相差が打ち消されるようなクロック信号が生成される。たとえば、電圧制御発振器１２３においては、システム１の出荷検査時（システム１の正確な動作が保障されたタイミング）に、クロック信号が生成される。

電圧制御発振器１２３は、たとえば、スイッチ１２６を含む。スイッチ１２６は、電圧制御発振器１２３の電気的な接続先を、ローパスフィルタ１２２とＤ／Ａコンバータ１３６との間で切り替える。詳細については後述するが、ローパスフィルタ１２２の出力電圧が安定した後に記憶部１３０がローパスフィルタ１２２からの入力電圧を示す情報を記憶すると、スイッチ１２６の接続先がローパスフィルタ１２２からＤ／Ａコンバータ１３６に切り替わる。すなわち、電圧制御発振器１２３への入力信号は、ローパスフィルタ１２２の出力信号から記憶部１３０の出力信号に切り替わる。その後、電圧制御発振器１２３は、記憶部１３０から入力されるロック電圧に基づいてクロック信号を生成する。すなわち、記憶部１３０から入力されるロック電圧、電圧制御発振器１２３、及び分周期１２５により内部クロック信号ＯＳＣ＿ＩＮＴが生成される。なお、分周器１２４により周波数が１／Ｎ倍されるため、電圧制御発振器１２３においては、外部クロック信号ＯＳＣ＿ＸＩＮのＮ倍の周波数を有するクロック信号が生成される。

分周期１２５は、電圧制御発振器１２３により生成されたクロック信号の周波数を１／Ｎ倍する。これにより、外部クロック信号と同一周波数の内部クロック信号ＯＳＣ＿ＩＮＴが生成される。生成された内部クロック信号ＯＳＣ＿ＩＮＴは、検知回路１４０及びマルチプレクサ１５０に出力される。

記憶部１３０は、Ａ／Ｄコンバータ（ＡＤＣ）１３２と、メモリ１３４と、Ｄ／Ａコンバータ（ＤＡＣ）１３６とを含む。Ａ／Ｄコンバータ１３２は、アナログ信号をデジタル信号に変換する電子回路である。Ａ／Ｄコンバータ１３２は、ローパスフィルタ１２２から電圧の入力を受ける。Ａ／Ｄコンバータ１３２は、ローパスフィルタ１２２からの入力電圧（電圧制御発振器１２３の印加電圧）をデジタル信号に変換し、メモリ１３４に出力する。

メモリ１３４は、不揮発性メモリであり、たとえばフラッシュメモリやＯＴＰＲＯＭ（One Time Programmable Read Only Memory）で構成される。メモリ１３４は、論理回路１６０からの指示に従って、ローパスフィルタ１２２からの入力電圧（電圧制御発振器１２３の印加電圧）を示すデジタル信号（以下、「電圧情報」とも称する。）を記憶する。

たとえば、論理回路１６０は、マイコン３００からの指示を受けて、メモリ１３４に電圧情報を記憶させるように記憶部１３０に指示する。マイコン３００は、たとえば、電子回路１００との通信が正常に開始された場合に、外部発振器２００及びＰＬＬ回路１２０が安定発振状態になったと判定し、その後、メモリ１３４に電圧情報を記憶させるように論理回路１６０に指示する。これにより、メモリ１３４は、外部発振器２００の安定発振時における電圧情報（ローパスフィルタ１２２の出力電圧を示す情報）を記憶することができる。また、電圧情報は、メモリ１３４に一度記憶されると、変更されないように固定されることが好ましい。たとえば、出荷検査時等のシステム１の正確な動作が保障されている時にメモリ１３４に記憶された電圧情報が固定されると、以後は固定された電圧情報に基づいて内部クロック信号ＯＳＣ＿ＩＮＴの周波数が決定される。この場合には、内部クロック信号ＯＳＣ＿ＩＮＴは、外部クロック信号ＯＳＣ＿ＸＩＮと同一周波数で固定される。

Ｄ／Ａコンバータ１３６は、デジタル信号をアナログ信号に変換する電子回路である。Ｄ／Ａコンバータ１３６は、メモリ１３４に記憶された電圧情報を出力電圧に変換し、電圧制御発振器１２３に出力する。一旦、メモリ１３４に電圧情報が記憶されると、電圧制御発振器１２３は、その後、ローパスフィルタ１２２からの入力に拘わらず、メモリ１３４に記憶された電圧情報に基づいてクロック信号を生成する。

すなわち、外部発振器２００の安定発振時にメモリ１３４が電圧情報を記憶すると、その後に外部発振器２００が故障したとしても、ＰＬＬ回路１２０は、入力されたロック電圧、電圧制御発振器１２３、及び分周期１２５により、外部発振器２００の安定発振時における外部クロック信号と同一周波数の内部クロック信号を生成することができる。

検知回路１４０は、カウンタ及び比較器（不図示）を含む。検知回路１４０は、発振回路１１０から外部クロック信号ＯＳＣ＿ＸＩＮの入力を受け、ＰＬＬ回路１２０から内部クロック信号ＯＳＣ＿ＩＮＴの入力を受ける。検知回路１４０は、外部クロック信号ＯＳＣ＿ＸＩＮと内部クロック信号ＯＳＣ＿ＩＮＴとを比較することにより、外部発振器２００の異常を検知する。

外部発振器２００の異常が検知されると、検知回路１４０は、外部発振器２００に異常が生じている旨を通知するための信号（以下、「異常通知信号」とも称する。）ＡＢ１をオン状態にしてマルチプレクサ１５０及び論理回路１６０に出力する。論理回路１６０は、オン状態の異常通知信号ＡＢ１の入力を受けると、オン状態の異常通知信号ＡＢ２をマイコン３００に出力する。これにより、マイコン３００は、外部発振器２００に異常が生じた旨を認識することができる。検知回路１４０については後程詳しく説明する。

マルチプレクサ１５０は、検知回路１４０から入力される異常通知信号ＡＢ１がオン状態（異常）であるかオフ状態（正常）であるかに応じて、論理回路１６０に出力するクロック信号を切り換える。すなわち、マルチプレクサ１５０は、検知回路１４０から入力される異常通知信号ＡＢ１がオフ状態（正常）であるときは、外部クロック信号ＯＳＣ＿ＸＩＮを論理回路１６０に出力する一方、検知回路１４０から入力される異常通知信号ＡＢ１がオン状態（異常）であるときは、内部クロック信号ＯＳＣ＿ＩＮＴを論理回路１６０に出力する。これにより、外部発振器２００に異常が生じたとしても、論理回路１６０は、内部クロック信号ＯＳＣ＿ＩＮＴに同期して処理を継続することができる。

論理回路１６０は、マルチプレクサ１５０から入力されるクロック信号（外部発振器２００の正常動作時には外部クロック信号ＯＳＣ＿ＸＩＮ）に同期して処理を実行する。論理回路１６０は、電子回路１００の機能を実現するためにアナログ回路１７０を制御したり、Ｉ／Ｏ回路１８０を通じてマイコン３００と通信したりする。

アナログ回路１７０は、電子回路１００の機能を実現するための電子回路である。アナログ回路１７０は、電子回路１００の機能に応じて適宜設けられる。Ｉ／Ｏ回路１８０は、電子回路１００とマイコン３００との通信を実現するためのインターフェース回路である。Ｉ／Ｏ回路１８０としては、公知の種々のインターフェース回路が採用され得る。

［外部発振器の異常検知］
外部発振器２００の異常時にＰＬＬ回路１２０を用いて電子回路１００を動作させるためには、外部発振器２００のクロック周波数とＰＬＬ回路１２０のクロック周波数とが相関を有する必要がある。

上述のように、クロック発生装置１０５においては、外部発振器２００の安定発振時における外部クロック信号ＯＳＣ＿ＸＩＮと同一周波数の内部クロック信号ＯＳＣ＿ＩＮＴがＰＬＬ回路１２０により生成される。したがって、外部発振器２００に異常（故障等）が生じた場合に、論理回路１６０が同期するクロック信号が外部クロック信号ＯＳＣ＿ＸＩＮから内部クロック信号ＯＳＣ＿ＩＮＴに切り替われば、電子回路１００は、外部発振器２００の異常発生時にも最低限の動作を継続することができる。外部発振器２００の異常発生時にクロック信号を切り替えるために、クロック発生装置１０５は、まず、外部発振器２００に異常が生じたことを検知する必要がある。

仮に、電子回路１００が特定のシステムで用いられる専用品である場合には、電子回路１００の動作に必要なクロック周波数を予め特定することができる。したがって、たとえば、外部発振器により生成されるクロック信号のロー信号期間及びハイ信号期間が正常か否かを検知することにより、外部発振器の異常を検知することができる。

しかしながら、上述の通り、外部発振器２００の発振周波数は、電子回路１００が用いられるシステムの仕様に応じて適宜選択される。したがって、電子回路１００の出荷時には外部発振器２００の発振周波数（使用されるクロック周波数）を特定できない。したがって、上述の方法によっては外部発振器２００の異常を検知することができない。

クロック発生装置１０５においては、検知回路１４０が外部発振器２００の異常を検知する。ＰＬＬ回路１２０により生成される内部クロック信号ＯＳＣ＿ＩＮＴのクロック周波数は、外部発振器２００の安定発振時における外部クロック信号ＯＳＣ＿ＸＩＮのクロック周波数と同一である。したがって、外部クロック信号ＯＳＣ＿ＸＩＮと内部クロック信号ＯＳＣ＿ＩＮＴとの間でクロック周波数の差が大きい場合には、外部発振器２００に異常が生じている可能性が高い。

そこで、検知回路１４０は、発振回路１１０から入力される外部クロック信号ＯＳＣ＿ＸＩＮと、ＰＬＬ回路１２０から入力される内部クロック信号ＯＳＣ＿ＩＮＴとを比較することにより、外部発振器２００の異常を検知する。なお、検知回路１４０による外部発振器２００の異常有無の判定は、メモリ１３４における電圧情報の記憶タイミングと同様、外部発振器２００及びＰＬＬ回路１２０が安定発振状態となった後に、論理回路１６０からの指示に従って開始される。

次に、検知回路１４０による外部発振器２００の異常検知方法の具体例について説明する。たとえば、検知回路１４０は、所定期間内における外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジの数を比較することにより、外部発振器２００の異常を検知する。より具体的には、検知回路１４０は、所定期間内における外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジの数の差が２以上となった場合に、外部発振器２００の異常を検知する。一方、所定期間内における外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジの数の差が１以下である場合に、検知回路１４０は、外部発振器２００が正常であると判定する。

立ち上がりエッジの数の差が２以上となった場合に、初めて外部発振器２００の異常を検知する理由について説明する。外部発振器２００が正常に動作していたとしても、外部発振器２００を長期間使用していると、外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴの位相差が拡大する。この位相差が拡大すると、外部発振器２００が正常に動作していたとしても、所定期間内の立ち上がりエッジの数の差が最大で１つ生じる可能性がある。なお、位相差の最大は１周期であるので、立ち上がりエッジの数の差が生じても、外部発振器２００が正常である限り、その差が１を超えることはない。そこで、クロック発生装置１０５においては、立ち上がりエッジの数の差が２つ以上となった場合に、初めて外部発振器２００の異常が検知される。したがって、外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴの位相差が拡大したとしても、外部発振器２００の異常を誤検知する可能性を低減することができる。

図２は、検知回路１４０による外部発振器２００の異常検知方法の一例を説明するための図である。図２を参照して、横軸は時間を示し、縦軸は、上方から、外部クロック信号ＯＳＣ＿ＸＩＮの一例、内部クロック信号ＯＳＣ＿ＩＮＴの一例、外部発振器２００の異常を検知するための検知ウィンドウ（所定期間）の一例、及び検知結果を示す。

この例では、異常検知タイミングから１．５クロック周期遡った時点から、異常検知タイミングまでの期間内（所定期間内）における、外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジ数の差が２以上となった場合に、外部発振器２００の異常が検知される。なお、所定期間は、システム１の仕様に応じてマイコン３００から指示を受けることにより設定される。

時刻ｔ３における異常検知は、検知ウィンドウＡ１（時刻ｔ１〜ｔ３）の期間内における、外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジの数の差に基づいて行なわれる。検知ウィンドウＡ１に含まれる外部クロック信号ＯＳＣ＿ＸＩＮの立ち上がりエッジの数は２であり、検知ウィンドウＡ１に含まれる内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジの数も２である。したがって、その差は０（＜２）であるため、外部発振器２００は正常（図中「マル」で示される。）であると判定される。

時刻ｔ５における異常検知は、検知ウィンドウＢ１（時刻ｔ２〜ｔ５）を用いて行なわれる。検知ウィンドウＢ１に含まれる外部クロック信号ＯＳＣ＿ＸＩＮの立ち上がりエッジの数は１であり、検知ウィンドウＢ１に含まれる内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジの数は２である。したがって、その差は１（＜２）であるため、外部発振器２００は正常であると判定される。

時刻ｔ６における異常検知は、検知ウィンドウＣ１（時刻ｔ４〜ｔ６）を用いて行なわれる。検知ウィンドウＣ１に含まれる外部クロック信号ＯＳＣ＿ＸＩＮの立ち上がりエッジの数は０であり、検知ウィンドウＣ１に含まれる内部クロック信号ＯＳＣ＿ＩＮＴの立ち上がりエッジの数は２である。したがって、その差は２（≧２）であるため、外部発振器２００の異常（図中「バツ」で示される。）が検知される。

以上のように、この実施の形態１に従うクロック発生装置１０５においては、外部発振器２００の安定発振時における外部クロック信号ＯＳＣ＿ＸＩＮと同一周波数の内部クロック信号ＯＳＣ＿ＩＮＴが、ＰＬＬ回路１２０により生成される。このクロック発生装置１０５によれば、外部発振器２００のクロック周波数と相関を有する内部クロック信号を生成することができる。

そして、この実施の形態１に従うクロック発生装置１０５において、外部クロック信号及ＯＳＣ＿ＸＩＮと内部クロック信号ＯＳＣ＿ＩＮＴとが比較されることにより、外部発振器２００の異常が検知される。このクロック発生装置１０５によれば、電子回路１００において用いられるクロック周波数が予め定められていないとしても、外部発振器２００の異常を検知することができる。

［外部発振器の異常検知手順の具体例］
次に、この実施の形態１における外部発振器２００の異常検知手順の具体例について説明する。

図３は、外部発振器２００の異常検知手順の具体例を説明するためのタイムチャートである。図３を参照して、横軸は時間を示し、縦軸は、上方から、外部発振器２００に電力を供給する電源、イネーブル信号ＥＮ、ＮＡＮＤ回路１１４の出力ＸＯＵＴ、ＡＮＤ回路１１２の出力ＯＳＣ＿ＸＩＮ（外部クロック信号）、電圧情報の記憶指示、メモリ１３４の記憶情報、ＰＬＬ回路１２０の出力ＯＳＣ＿ＩＮＴ（内部クロック信号）、検知回路１４０による検知結果、検知回路１４０により出力される異常通知信号ＡＢ１、マルチプレクサ１５０により出力されるシステムクロックＳＹＣ、及び論理回路１６０により出力される異常通知信号ＡＢ２を示す。

時刻ｔ１１において、イネーブル信号ＥＮはオフ状態である。この状態で、外部発振器２００に電力を供給する電源がオン状態に切り替えられると、ＮＡＮＤ回路１１４の出力ＸＯＵＴは、常時ハイ信号を出力する。

時刻ｔ１２において、イネーブル信号ＥＮがオン状態に切り替えられると、時刻ｔ１３において、外部クロック信号ＸＩＮが「ハイ」を示すタイミングでＡＮＤ回路１１２が「ハイ」を出力し、外部クロック信号ＸＩＮが「ロー」を示すタイミングでＡＮＤ回路１１２が「ロー」を出力するようになるため、ＡＮＤ回路１１２の出力ＯＳＣ＿ＸＩＮが発振を開始する。そして、外部クロック信号ＸＩＮが「ハイ」を示すタイミングでＮＡＮＤ回路１１４が「ロー」を出力し、外部クロック信号ＸＩＮが「ロー」を示すタイミングでＮＡＮＤ回路１１４が「ハイ」を出力するようになるため、ＮＡＮＤ回路１１４の出力ＸＯＵＴが、ＡＮＤ回路１１２の出力ＯＳＣ＿ＸＩＮと反転した状態で発振を開始する。

時刻ｔ１３においてはメモリ１３４に電圧情報が記憶されていないため、ＡＮＤ回路１１２の出力ＯＳＣ＿ＸＩＮの発振に合わせて、ＰＬＬ回路１２０の出力も発振を開始する。そして、外部発振器２００の異常が検知されていないため、ＡＮＤ回路１１２の出力ＯＳＣ＿ＸＩＮ（外部クロック信号）が、システムクロックＳＹＣとして、マルチプレクサ１５０から論理回路１６０に出力される。

その後、ＡＮＤ回路１１２の出力ＯＳＣ＿ＸＩＮ及びＰＬＬ回路１２０の出力ＯＳＣ＿ＩＮＴが安定発振状態となり、電子回路１００とマイコン３００との通信が正常に開始されると、時刻ｔ１４において、論理回路１６０がマイコン３００から電圧情報の記憶指示を受ける。そして、論理回路１６０が電圧情報の記憶指示を記憶部１３０に出力し、時刻ｔ１５において、メモリ１３４に電圧情報が記憶される。また、メモリ１３４に電圧情報が記憶されると、電圧制御発振器１２３に印加される電圧がメモリ１３４に記憶された電圧に固定されるため、ＰＬＬ回路１２０により生成される内部クロック信号ＯＳＣ＿ＩＮＴのクロック周波数は固定される。

そして、時刻ｔ１６において、検知回路１４０による外部発振器２００の異常有無の判定が開始される。具体的には、所定期間内における、内部クロック信号ＯＳＣ＿ＩＮＴ及び外部クロック信号ＯＳＣ＿ＸＩＮの立ち上がりエッジの数を比較することにより、検知回路１４０は、外部発振器２００に異常が生じているか否かを判定する。

その後、時刻ｔ１７において、外部発振器２００に異常が生じると、ＮＡＮＤ回路１１４及びＡＮＤ回路１１２の出力の発振は停止し、それに合わせて、マルチプレクサ１５０から出力されるシステムクロックＳＹＣも停止する。

時刻ｔ１８において、検知回路１４０が外部発振器２００の異常を検知すると、検知回路１４０は、オン状態の異常通知信号ＡＢ１をマルチプレクサ１５０及び論理回路１６０に出力する。マルチプレクサ１５０にオン状態の異常通知信号ＡＢ１が入力されると、マルチプレクサ１５０は、出力するシステムクロックＳＹＣを外部クロック信号ＯＳＣ＿ＸＩＮから内部クロック信号ＯＳＣ＿ＩＮＴに切り替える。これにより、マルチプレクサ１５０から出力されるクロック信号は、外部発振器２００の安定発振時におけるクロック周波数で発振する。その結果、電子回路１００は、内部クロック信号ＯＳＣ＿ＩＮＴに従って動作を継続することができる。また、論理回路１６０にオン状態の異常通知信号ＡＢ１が入力されると、論理回路１６０は、時刻ｔ１９において、オン状態の異常通知信号ＡＢ２をマイコン３００に出力する。これにより、マイコン３００は、外部発振器２００に異常が生じたことを認識することができる。

このように、この実施の形態１に従うクロック発生装置１０５においては、外部発振器２００の安定発振時における外部クロック信号ＯＳＣ＿ＸＩＮと同一周波数の内部クロック信号ＯＳＣ＿ＩＮＴが、ＰＬＬ回路１２０により生成される。このクロック発生装置１０５によれば、外部発振器２００のクロック周波数と相関を有する内部クロック信号を生成することができる。

また、この実施の形態１に従うクロック発生装置１０５においては、外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴ（外部クロック信号ＯＳＣ＿ＸＩＮの安定発振時と同一周波数のクロック信号）が比較されることにより、外部発振器２００の異常が検知される。このクロック発生装置１０５によれば、使用されるクロック周波数が予め定められていなかったとしても、外部発振器２００の異常を検知することができる。

（実施の形態２）
実施の形態１に従うクロック発生装置１０５においては、所定期間内における外部クロック信号及び内部クロック信号の立ち上がりエッジの数が比較されることにより、外部発振器２００の異常が検知された。この実施の形態２に従うクロック発生装置１０５Ａにおいては、外部発振器の安定発振時にメモリ１３４に記憶された電圧と、現在外部発振器により生成されている外部クロック信号に基づいてローパスフィルタ１２２により出力される電圧とを比較することにより、外部発振器の異常が検知される。以下、この実施の形態２に従うクロック発生装置１０５Ａを備える電子回路１００Ａについて、実施の形態１に従う電子回路１００と異なる点を中心に説明する。

図４は、この実施の形態２に従う電子回路１００Ａの構成図である。図４を参照して、電子回路１００Ａは、実施の形態１に従う電子回路１００のクロック発生装置１０５（図１）に代えて、クロック発生装置１０５Ａを備える。クロック発生装置１０５Ａは、検知回路１４０（図１）に代えて、検知回路１９２を備える。

外部発振器（不図示）に異常が生じた場合、ローパスフィルタ１２２により出力される電圧は変動する。たとえば、外部発振器の発振が停止した場合には、ローパスフィルタ１２２により出力される電圧は０（ゼロ）に近づく。

検知回路１９２は、ローパスフィルタ１２２により出力される電圧（リアルタイム信号）と、Ｄ／Ａコンバータ１３６により出力される電圧とを比較することにより外部発振器の異常を検知する。メモリ１３４には、実施の形態１と同様、外部発振器の安定発振時におけるクロック周波数を実現するための電圧情報が記憶される。すなわち、Ｄ／Ａコンバータ１３６から出力される電圧は、外部発振器の安定発振時におけるクロック周波数を実現するための電圧である。したがって、ローパスフィルタ１２２により出力される電圧と、Ｄ／Ａコンバータ１３６により出力される電圧との差が所定値より大きい場合には、外部発振器に異常が生じている可能性が高い。そこで、検知回路１９２は、ローパスフィルタ１２２により出力される電圧と、Ｄ／Ａコンバータ１３６により出力される電圧との差が所定値より大きい場合に、外部発振器の異常を検知する。

なお、検知回路１９２は、外部クロック信号ＯＳＣ＿ＸＩＮ及び内部クロック信号ＯＳＣ＿ＩＮＴが安定発振状態となった後に、論理回路１６０Ａからの指示に従って外部発振器の異常有無の判定を開始する。論理回路１６０Ａは、Ｉ／Ｏ回路１８０を通じて接続されるメインマイコン（不図示）からの指示に従って、外部発振器の異常有無の判定開始を検知回路１９２に指示する。検知回路１９２は、外部発振器の異常を検知すると、オン状態の異常通知信号ＡＢ１をマルチプレクサ１５０及び論理回路１６０Ａに出力する。

マルチプレクサ１５０は、オン状態の異常通知信号ＡＢ１の入力を受けると、出力するクロック信号ＳＹＣを外部クロック信号ＯＳＣ＿ＸＩＮから内部クロック信号ＯＳＣ＿ＩＮＴに切り替える。これにより、電子回路１００Ａは、外部発振器に異常が生じたとしても内部クロック信号ＯＳＣ＿ＩＮＴに基づいて動作を継続することができる。

また、論理回路１６０Ａは、オン状態の異常通知信号ＡＢ１の入力を受けると、Ｉ／Ｏ回路１８０を通じて接続されるメインマイコンにオン状態の異常通知信号ＡＢ２を出力する。これにより、メインマイコンは、外部発振器に異常が生じた旨を認識することができる。

このように、この実施の形態２に従うクロック発生装置１０５Ａにおいては、外部発振器の安定発振時における外部クロック信号ＯＳＣ＿ＸＩＮと同一周波数の内部クロック信号ＯＳＣ＿ＩＮＴが、ＰＬＬ回路１２０により生成される。このクロック発生装置１０５Ａによれば、使用されるクロック周波数が予め定められていなかったとしても、外部発振器２００の異常を検知することができる。

また、この実施の形態２に従うクロック発生装置１０５Ａにおいては、外部発振器の安定発振時にメモリ１３４に記憶された電圧と、現在外部発振器により生成されている外部クロック信号に基づいてローパスフィルタ１２２により出力される電圧とが比較されることにより、外部発振器の異常が検知される。このクロック発生装置１０５Ａによれば、使用されるクロック周波数が予め定められていないとしても、外部発振器の異常を検知することができる。

（他の実施の形態）
以上のように、この発明の実施の形態として実施の形態１，２を説明した。しかしながら、この発明は必ずしもこの実施の形態１，２に限定されない。ここでは、他の実施の形態の一例について説明する。

実施の形態１，２において、ＰＬＬ回路１２０は、外部クロック信号ＯＳＣ＿ＸＩＮと同一周波数の内部クロック信号ＯＳＣ＿ＩＮＴを生成することとした。しかしながら、ＰＬＬ回路１２０により生成される内部クロック信号ＯＳＣ＿ＩＮＴは、外部クロック信号ＯＳＣ＿ＸＩＮと完全に同一の周波数である必要はない。たとえば、多少の周波数の差があってもよい。ＰＬＬ回路１２０により生成される内部クロック信号と外部クロック信号との相関関係を予め特定することができれば、検知回路１４０は、内部クロック信号と外部クロック信号との間に多少の周波数の差があったとしても、その相関関係を考慮した上で内部クロック信号と外部クロック信号とを比較することにより、外部発振器の異常を検知することができる。

また、実施の形態１，２において、論理回路１６０及び１６０Ａは、メインマイコンからの指示に従って、メモリ１３４に電圧情報の記憶を指示することとした。しかしながら、メモリ１３４が電圧情報を記憶するトリガーは、メインマイコンからの指示に限定されない。たとえば、別途タイマーを設けてもよい。この場合には、たとえば、外部発振器２００の発振開始後、外部クロック信号及び内部クロック信号の発振が安定するであろう時間が予め定められる。そして、外部発振器２００の発振開始後、予め定められた時間がタイマーにより計時されたタイミングで、メモリ１３４に電圧情報を記憶させるようにしてもよい。

また、実施の形態１，２において、電圧制御発振器１２３は、スイッチ１２６を含むこととした。しかしながら、スイッチ１２６は、必ずしも電圧制御発振器１２３に含まれる必要はない。たとえば、発振回路１１０と電圧制御発振器１２３との間の経路、及び、メモリ１３４と電圧制御発振器１２３との間の経路においてスイッチが設けられる構成としてもよい。この場合、メモリ１３４に電圧情報が記憶される前には、発振回路１１０と電圧制御発振器１２３との間の経路に設けられたスイッチはオン状態とされ、メモリ１３４と電圧制御発振器１２３との間の経路に設けられたスイッチはオフ状態とされる。一方、メモリ１３４に電圧情報が記憶された後は、発振回路１１０と電圧制御発振器１２３との間の経路に設けられたスイッチはオフ状態とされ、メモリ１３４と電圧制御発振器１２３との間の経路に設けられたスイッチはオン状態とされる。

また、実施の形態１，２において、発振回路１１０は、電子回路１００，１００Ａに含まれることとした。しかしながら、発振回路１１０は、必ずしも電子回路１００，１００Ａに含まれる必要はない。たとえば、発振回路１１０は、電子回路１００，１００Ａの外部に設けられてもよい。

図５は、他の実施の形態における第１の例としての電子回路が適用されるシステムの構成図である。図５を参照して、システム１Ｂに含まれる電子回路１００Ｂは、実施の形態１における電子回路１００と比較して、発振回路１１０Ｂを含まない。発振回路１１０Ｂは、電子回路１００Ｂの外部に設けられる。この場合には、外部の発振回路１１０Ｂにより生成された外部クロック信号がクロック発生装置１０５Ｂにおいて用いられる。

図６は、他の実施の形態における第２の例としての電子回路を示す構成図である。図６を参照して、電子回路１００Ｃは、実施の形態２における電子回路１００Ａと比較して、発振回路１１０Ｃを含まない。発振回路１１０Ｃは、電子回路１００Ｃの外部に設けられる。この場合には、外部の発振回路１１０Ｃにより生成された外部クロック信号がクロック発生装置１０５Ｃにおいて用いられる。

また、実施の形態１において、内部クロック信号及び外部クロック信号を比較する際の検知ウィンドウのサイズ（所定期間）として、１．５クロック周期を例示した。しかしながら、検知ウィンドウのサイズはこれに限定されない。たとえば、検知ウィンドウのサイズは、１０や１００や１０００クロック周期であってもよい。いずれの場合であっても、検知回路１４０は、所定期間内における内部クロック信号及び外部クロック信号の立ち上がりエッジの数の差が２以上となった場合に、外部発振器２００の異常を検知する。

また、実施の形態１において、検知回路１４０は、外部クロック信号及び内部クロック信号に含まれる立ち上がりエッジの数を都度比較することにより外部発振器２００の異常を検知した。しかしながら、外部クロック信号に含まれる立ち上がりエッジの数と比較する対象はこれに限定されない。たとえば、メモリ１３４への電圧情報の記憶後に、所定期間内に内部クロック信号に含まれる立ち上がりエッジの数の期待値を事前に算出し、検知回路１４０が、外部クロック信号に含まれる立ち上がりエッジの数と、事前に算出された期待値とを比較することにより外部発振器２００の異常を検知してもよい。これにより、内部クロック信号に含まれる立ち上がりエッジの数のカウントを都度行なう必要がなくなり、処理を簡略化することができる。

また、実施の形態１におけるシステム１や実施の形態２に従う電子回路１００Ａが適用されるシステムとしては、産業機械、医療機器、車両等の電気機器が想定される。

なお、上記において、クロック発生装置１０５，１０５Ａは、この発明における「クロック発生装置」の一実施例に対応し、電子回路１００，１００Ａは、この発明における「電子回路」の一実施例に対応し、外部発振器２００は、この発明における「第１の発振器」の一実施例に対応する。ＰＬＬ回路１２０は、この発明における「第２の発振器」の一実施例に対応し、メモリ１３４は、この発明における「メモリ」の一実施例に対応し、検知回路１４０，１９２は、この発明における「検知回路」の一実施例に対応する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ システム、１００，１００Ａ 電子回路、１０５，１０５Ａ クロック発生装置、１１０ 発振回路、１１２ ＡＮＤ回路、１１４ ＮＡＮＤ回路、１２０ ＰＬＬ回路、１２１ 位相比較器、１２２ ローパスフィルタ、１２３ 電圧制御発振器、１２４，１２５ 分周器、１２６ スイッチ、１３０ 記憶部、１３２ Ａ／Ｄコンバータ、１３４ メモリ、１３６ Ｄ／Ａコンバータ、１４０，１９２ 検知回路、１５０ マルチプレクサ、１６０，１６０Ａ 論理回路、１７０ アナログ回路、１８０ Ｉ／Ｏ回路、２００ 外部発振器、３００ マイコン。

Claims (18)

1. 外部に設けられた第１の発振器の発振に伴なって発生する第１のクロック信号を用いるクロック発生装置であって、
   所定のタイミングで前記第１のクロック信号の周波数に関する情報を記憶するように構成されたメモリと、
   前記メモリに記憶された前記情報に基づいて前記第１のクロック信号と相関を有する第２のクロック信号を発生させる第２の発振器とを備える、クロック発生装置。
2. 前記所定のタイミングは、前記第１の発振器の安定発振時である、請求項１に記載のクロック発生装置。
3. 前記所定のタイミングは、前記クロック発生装置の外部のマイコンから指示を受けたタイミングである、請求項１又は２に記載のクロック発生装置。
4. タイマーをさらに備え、
   前記所定のタイミングは、前記タイマーが予め定められた時間を計時したタイミングである、請求項１又は２に記載のクロック発生装置。
5. 前記第１及び第２のクロック信号のいずれか一方を出力する、請求項１〜４のいずれか１項に記載のクロック発生装置。
6. 前記第２の発振器は、電圧制御発振器を含むＰＬＬ（Phase Locked Loop）回路であり、
   前記情報は、前記第１のクロック信号の周波数に対応する周波数を有する信号を発生させるために、前記電圧制御発振器に印加される電圧を示す情報である、請求項１〜５のいずれか１項に記載のクロック発生装置。
7. 前記電圧制御発振器は、
   前記情報が前記メモリに記憶される前は、前記第１のクロック信号によりリアルタイムに生成されるリアルタイム信号に基づいて第３のクロック信号を発生させ、
   前記情報が前記メモリに記憶された後は、前記情報に基づいて前記第２のクロック信号を発生させる、請求項６に記載のクロック発生装置。
8. 前記リアルタイム信号は、前記第１のクロック信号によりリアルタイムに生成される電圧信号である、請求項７に記載のクロック発生装置。
9. 前記第１及び第２のクロック信号を比較することにより、前記第１の発振器の異常を検知する検知回路をさらに備える、請求項１〜８のいずれか１項に記載のクロック発生装置。
10. 前記検知回路は、所定期間内における前記第１及び第２のクロック信号の立ち上がりエッジの数の差が２以上となった場合に、前記第１の発振器の異常を検知する、請求項９に記載のクロック発生装置。
11. 前記リアルタイム信号と前記情報に基づく信号とを比較することにより、前記第１の発振器の異常を検知する検知回路をさらに備える、請求項７又は８に記載のクロック発生装置。
12. 前記検知回路により前記第１の発振器の異常が検知された場合には、前記第１のクロック信号に代えて前記第２のクロック信号を出力する、請求項９〜１１のいずれか１項に記載のクロック発生装置。
13. 前記情報は、前記メモリに一度記憶されると固定される、請求項１〜１２のいずれか１項に記載のクロック発生装置。
14. 前記メモリは、ＯＴＰＲＯＭ（One Time Programmable Read Only Memory）である、請求項１〜１３のいずれか１項に記載のクロック発生装置。
15. 前記第１及び第２のクロック信号の周波数は同一である、請求項１〜１４のいずれか１項に記載のクロック発生装置。
16. 請求項１〜１５のいずれか１項に記載のクロック発生装置と、
    前記クロック発生装置から出力される前記第１又は第２のクロック信号に同期して処理を実行する論理回路と、
    前記論理回路とそれぞれ接続されるアナログ回路及びＩ／Ｏ回路とを備える、電子回路。
17. 請求項１〜１５のいずれか１項に記載のクロック発生装置が集積された集積回路。
18. 請求項１〜１５のいずれか１項に記載のクロック発生装置を搭載した電気機器。

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