JP2017153074A - 撮像装置および電子機器 - Google Patents

Abstract

【課題】画素領域に信号の読み出し回路を設けた撮像装置を提供する。
【解決手段】第１の画素および第２の画素を有する撮像装置であって、第１の画素は、第１の画素が有する画素回路から出力される第１の信号、または前段に接続された第１の画素から入力される第２の信号を後段に接続された第１の画素または第２の画素に出力することができる。第２の画素は、前段に接続された第１の画素から入力される第１の信号、第２の信号、または第２の画素が有する画素回路から出力される第３の信号を外部に出力することができる。
【選択図】図１

Description

本発明の一態様は、撮像装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。

また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献３に開示されている。

また、シリコンを有するトランジスタ、酸化物半導体を有するトランジスタ、および結晶性シリコン層を有するフォトダイオードを積層する構成の撮像装置が特許文献４に開示されている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報 特開２０１３−２４３３５５号公報

半導体集積回路では、高密度化、高容量化が進む一方で小型化の要求があり、２次元的な集積化から３次元的な集積化への移行が進んでいる。３次元的な集積化では作製工程が複雑になることがあるが、各層の材料および設計ルールなどの自由度が高まることから、２次元的な集積化では作製が困難な高機能の半導体集積回路を作製することができる。

撮像装置の画素回路は、光電変換素子およびトランジスタを有する。当該光電変換素子には高い光感度が求められ、当該トランジスタには、オフ電流およびノイズ特性が小さいことが求められる。光電変換素子およびトランジスタを３次元的に集積化する構成とし、それぞれに適した材料を用いた製造工程を行うことで、より高機能の撮像素子を作製することができる。

また、駆動回路などの周辺回路は画素回路と同一の製造工程で形成し、接続工程などを簡略化することが好ましい。

したがって、本発明の一態様では、画素領域に信号の読み出し回路を設けた撮像装置を提供することを目的の一つとする。または、３次元的に集積化した撮像装置を提供することを目的の一つとする。または、酸化物半導体を用いたトランジスタを有する撮像装置を提供することを目的の一つとする。または、ノイズの少ない画像を撮像することができる撮像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、積層構造を有する撮像装置に関する。

本発明の一態様は、第１の画素と、第２の画素と、第３の画素と、を有する撮像装置であって、第１の画素は、第１の画素回路と、第１の回路と、を有し、第２の画素は、第２の画素回路と、第２の回路と、を有し、第３の画素は、第３の画素回路と、第３の回路と、を有し、第１の画素回路は、第１の信号を出力する機能を有し、第２の画素回路は、第２の信号を出力する機能を有し、第３の画素回路は、第３の信号を出力する機能を有し、第１の画素は、前記第２の画素と電気的に接続され、第２の画素は、前記第３の画素と電気的に接続され、第１の回路は、前記第１の信号を記憶する機能を有し、第１の回路は、前記第１の信号を前記第２の回路に転送する機能を有し、第２の回路は、前記第１の回路から転送された信号および前記第２の信号を記憶する機能を有し、第２の回路は、第１の回路から転送された信号および第２の信号を第３の回路に転送する機能を有し、第３の回路は、第２の回路から転送された信号および第３の信号を外部に出力する機能を有することを特徴とする撮像装置である。

第１の画素回路、第２の画素回路および前記第３の画素回路は、光電変換素子と、第１乃至第４のトランジスタと、をそれぞれに有し、光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインと電気的に接続され、光電変換素子の一方の電極は、第２のトランジスタのソースまたはドレインと電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第３のトランジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の回路および第２の回路は、第５乃至第１０のトランジスタと、第１および第２の容量素子と、を有し、第５のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのゲートと電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は、第８のトランジスタのソースまたはドレインの一方と電気的に接続され、第８のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続され、第８のトランジスタのソースまたはドレインの一方は、第９のトランジスタのゲートと電気的に接続され、第９のトランジスタのソースまたはドレインの一方は、第１０のトランジスタのソースまたはドレインの一方と電気的に接続され、第３の回路は、第１１のトランジスタと、出力端子と、を有し、第１１のトランジスタのソースまたはドレインの一方は前記出力端子と電気的に接続されている構成とすることができる。

第１の画素回路および前記第２の画素回路が有する第３のトランジスタのソースまたはドレインの他方は、第１の回路および前記第２の回路が有する第６のトランジスタのゲートとそれぞれ電気的に接続することができる。

第３の画素回路が有する第３のトランジスタのソースまたはドレインの他方は、第１１のトランジスタのソースまたはドレインの一方と電気的に接続することができる。

第２の回路が有する第６のトランジスタのゲートは、前段に接続された他の第１の画素が有する第１０のトランジスタのソースまたはドレインの他方と電気的に接続することができる。

第２の回路が有する第１０のトランジスタのソースまたはドレインの他方は、第３の画素が有する第１１のトランジスタのソースまたはドレインの一方と電気的に接続することができる。

第１乃至第１１のトランジスタはチャネル形成領域に酸化物半導体を有し、前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することが好ましい。

第３のトランジスタ、第６のトランジスタ、および第９のトランジスタはバックゲートを有することが好ましい。

第１乃至第１１のトランジスタのそれぞれは、光電変換素子と重なる領域を有することができる。

本発明の一態様を用いることで、画素領域に信号の読み出し回路を設けた撮像装置を提供することができる。または、３次元的に集積化した撮像装置を提供することができる。または、酸化物半導体を用いたトランジスタを有する撮像装置を提供することができる。または、ノイズの少ない画像を撮像することができる撮像装置を提供することができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。

撮像素子を説明するブロック図。 撮像素子を説明するブロック図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素の動作を説明するタイミングチャート。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 撮像素子を説明するブロック図。 撮像素子を説明するブロック図。 Ａ／Ｄコンバータのブロック図および撮像素子とＡ／Ｄコンバータの接続形態を示す図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ_４の結晶構造を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶ＩｎＧａＺｎＯ_４のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。

（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。

本発明の一態様は、画素回路が出力する信号の読み出し回路を画素内に分散させて設ける撮像装置の構成および動作方法である。

撮像装置は、第１の画素および第２の画素を有する。第１の画素および第２の画素は電気的に接続され、両者は複数であってもよい。

第１の画素は、第１の画素が有する画素回路から出力される第１の信号、または前段に接続された第１の画素から入力される第２の信号を後段に接続された第１の画素または第２の画素に出力することができる。

第２の画素は、前段に接続された第１の画素から入力される第１の信号、第２の信号、または第２の画素が有する画素回路から出力される第３の信号を外部に出力することができる。

当該読み出し回路は、単極性トランジスタでの構成が可能であり、工程を増やすことなく画素回路と並行して形成することができる。

また、当該撮像装置は、光電変換素子を自由に選択することができる。例えば、フォトダイオードが形成された単結晶シリコン基板上に酸化物半導体を用いたトランジスタで画素回路および読み出し回路を形成することができる。

上記酸化物半導体を活性層とするトランジスタはオフ電流が小さく、画素回路内および読み出し回路内にデータを保持するメモリを簡易に構成することができる。

図１（Ａ）は、本発明の一態様の撮像素子１０のブロック図である。撮像素子１０は、画素部２２にｍ行ｎ列（ｍは１以上の自然数、ｎは２以上の自然数）に配置された画素２０および画素２１を有する。

画素２０は、図１（Ｂ）に示すように画素回路２３ａおよび回路２４を有する。画素回路２３ａは撮像機能を有する。回路２４は、画素回路２３ａから出力される第１の信号、または前段に接続された画素２０から入力される第２の信号を記憶することができる。

画素２１は、図１（Ｃ）に示すように画素回路２３ｂおよび回路２５を有する。画素回路２３ｂは撮像機能を有する。回路２５は、前段に接続された画素２０から入力される第１の信号、第２の信号、または画素回路２３ｂから出力される第３の信号を外部に出力することができる。

配線７０は、画素回路２３ａおよび画素回路２３ｂを動作させるための信号線群である。また、配線６４は、回路２４および回路２５を動作させるための信号線群である。全ての画素は、配線７０および配線６４に並列に接続することができる。

図１（Ａ）に示すように、第１乃至第ｎ−１列目に画素２０を配置し、第ｎ列目に画素２１を配置する構成とすることができる。

行方向に配置された画素２０において、隣り合う画素２０の回路２４同士が配線９１（ＯＵＴ１）を介して電気的に接続される。また、最後段の画素２１の回路２５は、その前段の画素２０の回路２４と配線９１（ＯＵＴ１）を介して電気的に接続される。

回路２４は、信号を記憶する第１のノードおよび第２ノードを有する。第１のノードで記憶した信号は、第２のノードに転送させることができる。また、第２のノードに記憶した信号は、後段の画素２０の回路２４に転送することができる。または、後段の画素２１の回路２５に転送することができる。つまり、隣り合う画素を通じて信号を転送させ、外部に出力することができる。

図１（Ａ）は、行毎に設けた画素２１から信号を取り出す構成であり、各行の画素２１に配線９２（ＯＵＴ２）を介してＡ／Ｄコンバータ２６を電気的に接続する。Ａ／Ｄコンバータ２６には、ｎ列目の信号、ｎ−１列目の信号、ｎ−２列目の信号の順で信号が順次入力され、最後に１列目の信号が入力される。このような構成とすることで、行毎に並行して信号を順次取り出すことができるため、読み出しを高速に行うことができる。

なお、本発明の一態様の撮像素子１０は、図２（Ａ）に示す構成であってもよい。当該撮像素子１０は、第ｋ行（ｋは１乃至ｍ−１）の端にある画素と、第ｋ＋１行の端にある画素を折り返すように電気的に接続し、全ての画素を電気的に接続する構成である。第ｍ行目の最後段に配置される画素を画素２１とし、その他の画素を画素２０とする構成とすることができる。

図２（Ａ）は、第ｍ行（最終行）の最後段に設けた画素２１から信号を取り出す構成であり、第ｍ行の画素２１に配線９２（ＯＵＴ２）を介してＡ／Ｄコンバータ２６を接続する。Ａ／Ｄコンバータ２６には、ｍ行目におけるｎ列目の信号、ｎ−１列目の信号、ｎ−２列目の信号の順で信号が順次入力され、最後に１行目における１列目の信号が入力される。このような構成とすることで、Ａ／Ｄコンバータを一つにすることができ、複数のＡ／Ｄコンバータを用いた場合に起因する出力ばらつきを抑えることができる。

また、本発明の一態様の撮像素子１０は、図２（Ｂ）に示す構成であってもよい。当該撮像素子１０は、第ｋ行の一方の端にある画素と、第ｋ＋１行の他方の端にある前記画素を電気的に接続し、第ｍ行目の最後段に配置される画素を画素２１とし、その他の画素を画素２０とする構成である。

図２（Ｂ）は、行間における画素２０の接続の形態を除き、図２（Ａ）と同様の構成を有する。図２（Ａ）では、行毎に行方向の読み出しの方向が反転するが、図２（Ｂ）では行方向の読み出しの方向を一定とすることができる。

次に、画素２０の具体的な回路構成を説明する。図３は、画素２０の回路図である。なお、図３などにおいてはトランジスタがｎ−ｃｈ型である場合の例を示すが、本発明の一態様はこれに限定されず、一部のトランジスタをｐ−ｃｈ型トランジスタに置き換えてもよい。また、画素回路の構成は任意であり、本実施の形態で説明する画素回路以外の回路構成であってもよい。なお、図３では、ｊ列目の画素２０として、画素２０［ｊ］を例示している。

画素回路２３ａは、光電変換素子ＰＤと、トランジスタ４１と、トランジスタ４２と、トランジスタ４３と、トランジスタ４４を有する構成とすることができる。光電変換素子ＰＤの一方の電極は、トランジスタ４１のソースまたはドレインの一方と電気的に接続される。光電変換素子ＰＤの一方の電極は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、トランジスタ４３のゲートに電気的に接続される。トランジスタ４３のソースまたはドレインの一方は、トランジスタ４４のソースまたはドレインの一方と電気的に接続される。

ここで、トランジスタ４１のソースまたはドレインの他方とトランジスタ４３のゲートが接続されるノードＦＤを電荷検出部とする。なお、図１６（Ａ）に示すように、ノードＦＤに容量素子Ｃ３が接続される構成であってもよい。

図３において、光電変換素子ＰＤの他方の電極は、配線７１（ＶＰＤ）に電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（ＶＲＳ）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方は、配線７３（ＶＰＩ）に電気的に接続される。トランジスタ４４のソースまたはドレインの他方は、回路２４に電気的に接続される。なお、図１６（Ｂ）に示すように、光電変換素子ＰＤの一方の電極が配線７１（ＶＰＤ）に電気的に接続され、他方の電極がトランジスタ４１のソースまたはドレインの一方と電気的に接続されていてもよい。

配線７１（ＶＰＤ）、配線７２（ＶＲＳ）および配線７３（ＶＰＩ）は、電源線としての機能を有することができる。例えば、配線７１（ＶＰＤ）は、低電位電源線として機能させることができる。配線７２（ＶＲＳ）および配線７３（ＶＰＩ）は、高電位電源線として機能させることができる。

トランジスタ４１のゲートは、配線６１（ＴＸ）と電気的に接続される。トランジスタ４２のゲートは、配線６２（ＲＳ）と電気的に接続される。トランジスタ４４のゲートは、配線６３（ＳＥ）と電気的に接続される。

配線６１（ＴＸ）、配線６２（ＲＳ）および配線６３（ＳＥ）は、それぞれが接続されるトランジスタの導通を制御する信号線として機能させることができる。

トランジスタ４１は、光電変換素子ＰＤの一方の電極の電位をノードＦＤに転送するためのトランジスタとして機能させることができる。トランジスタ４２は、ノードＦＤの電位をリセットするためのトランジスタとして機能させることができる。トランジスタ４３は、ノードＦＤの電位に対応した出力を行うためのトランジスタとして機能させることができる。トランジスタ４４は、画素２０を選択するためのトランジスタとして機能させることができる。

回路２４は、トランジスタ４５と、トランジスタ４６と、トランジスタ４７と、トランジスタ４８と、トランジスタ４９と、トランジスタ５０と、容量素子Ｃ１と、容量素子Ｃ２と、配線９１（ＯＵＴ１）を有する構成とすることができる。なお、回路２４はレジスタとして機能させることができ、回路２４を複数段接続することでシフトレジスタとして機能させることができる。

トランジスタ４５のソースまたはドレインの一方は、容量素子Ｃ１の一方の電極と電気的に接続される。トランジスタ４５のソースまたはドレインの一方は、トランジスタ４６のゲートと電気的に接続される。トランジスタ４６のソースまたはドレインの一方は、トランジスタ４７のソースまたはドレインの一方と電気的に接続される。トランジスタ４７のソースまたはドレインの他方は、トランジスタ４８のソースまたはドレインの一方と電気的に接続される。トランジスタ４８のソースまたはドレインの一方は、容量素子Ｃ２の一方の電極と電気的に接続される。トランジスタ４８のソースまたはドレインの一方は、トランジスタ４９のゲートと電気的に接続される。トランジスタ４９のソースまたはドレインの一方は、トランジスタ５０のソースまたはドレインの一方と電気的に接続される。また、トランジスタ５０のソースまたはドレインの他方は、配線９１（ＯＵＴ１）と電気的に接続される。

ここで、トランジスタ４５のソースまたはドレインの一方、容量素子Ｃ１の一方の電極、およびトランジスタ４６のゲートが接続される配線をノードＮ１とする。また、トランジスタ４８のソースまたはドレインの一方、容量素子Ｃ２の一方の電極、およびトランジスタ４９のゲートが接続される配線をノードＮ２とする。

図３において、トランジスタ４５、４８のソースまたはドレインの他方は、配線７４（ＶＳＳ）に電気的に接続される。トランジスタ４６、４９のソースまたはドレインの他方は、配線７９（ＶＤＤ）に電気的に接続される。配線７４（ＶＳＳ）および配線７９（ＶＤＤ）は、電源線としての機能を有することができる。例えば、配線７４（ＶＳＳ）は、低電位電源線として機能させることができる。配線７９（ＶＤＤ）は、高電位電源線として機能させることができる。

トランジスタ４５のゲートは、配線６５と電気的に接続される。トランジスタ４７のゲートは、配線６８と電気的に接続される。トランジスタ４８のゲートは、配線６７と電気的に接続される。トランジスタ５０のゲートは、配線６６と電気的に接続される。

配線６５、６６、６７，６８は、それぞれが接続されるトランジスタの導通を制御する信号線として機能させることができる。

トランジスタ４５は、ノードＮ１をリセットする機能を有することができる。容量素子Ｃ１はノードＮ１に記憶する信号の保持容量としての機能を有することができる。トランジスタ４６は、ノードＮ１の電位に対応した出力を行う機能を有することができる。トランジスタ４７は、トランジスタ４６が出力する信号をノードＮ２に転送する機能を有することができる。

トランジスタ４８は、ノードＮ２をリセットする機能を有することができる。容量素子Ｃ２はノードＮ２に記憶する信号の保持容量としての機能を有することができる。トランジスタ４９は、ノードＮ２の電位に対応した出力を行う機能を有することができる。トランジスタ５０は、トランジスタ４９が出力する信号を配線９１（ＯＵＴ１）に出力する機能を有することができる。

なお、図３に示す画素がｊ列目の画素２０［ｊ］であるとき、ノードＮ１には、画素回路２３ａ［ｊ］のトランジスタ４４のソースまたはドレインの他方が電気的に接続される。また、ノードＮ１には、前段の画素２０［ｊ−１］が有する回路２４［ｊ−１］が配線９１（ＯＵＴ１）［ｊ−１］を介して電気的に接続される。また、配線９１（ＯＵＴ１）［ｊ］には、後段の画素２０［ｊ＋１］が有する回路２４［ｊ＋１］が電気的に接続される。なお、配線９１（ＯＵＴ１）［ｊ］には、後述する画素２１が有する回路２５が電気的に接続されてもよい。

次に、画素２１の具体的な回路構成を説明する。図４は、画素２１の回路図である。画素回路２３ｂは、画素回路２３ａと同一の構成とすることができる。回路２５は、トランジスタ５１、配線９２（ＯＵＴ２）および端子３０を有する構成とすることができる。

トランジスタ５１のソースまたはドレインの一方には、画素回路２３ｂが有するトランジスタ４４のソースまたはドレインの他方が電気的に接続される。トランジスタ５１のソースまたはドレインの一方には、端子３０が配線９２（ＯＵＴ２）を介して電気的に接続される。トランジスタ５１のソースまたはドレインの他方には、配線７４が電気的に接続される。トランジスタ５１のゲートには配線６５が電気的に接続される。

トランジスタ５１は、配線９２（ＯＵＴ２）の電位をリセットするためのトランジスタとして機能することができる。

配線９２（ＯＵＴ２）には、画素回路２３ｂのトランジスタ４４のソースまたはドレインの他方が電気的に接続される。また、配線９２（ＯＵＴ２）には、前段の画素２０が有する回路２４が配線９１（ＯＵＴ１）を介して電気的に接続される。

トランジスタ４１乃至５１は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）とする構成が好ましい。ＯＳトランジスタは極めてオフ電流が低いため、ＯＳトランジスタで構成した画素回路２３ａ、２３ｂはデータの保持特性に優れる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ＯＳトランジスタで構成した回路２４および回路２５はデータ保持特性に優れる。したがって、回路２４および回路２５で構成するシフトレジスタは、画素回路２３ａ、２３ｂで取得した撮像データを精度良く転送することができる。

ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタ（以下、Ｓｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。

また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料などを光電変換層とした光電変換素子では、アバランシェ増倍を利用するために比較的高い電圧（例えば、１０Ｖ以上）を印加して動作させることが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。

なお、上述した画素２０の構成は一例であり、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合もある。

また、図３および図４に示す要素（トランジスタ、容量素子、光電変換素子など）と、配線との接続形態は一例であり、それぞれの要素が異なる配線と電気的に接続される場合や、複数の要素が同一の配線に電気的に接続される場合もある。

次に、画素２０および画素２１の動作について説明する。

画素回路２３ａ、２３ｂは、光電変換素子ＰＤに入射した光の強度に応じた電荷をノードＦＤに蓄積する。ノードＦＤのリセットはトランジスタ４２により行い、ノードＦＤへの電荷転送はトランジスタ４１により制御する。ノードＦＤの電位は、光電変換素子ＰＤに入射した光の強度に応じた電位となる。

画素回路２３ａ、２３ｂは、トランジスタ４３のゲート電圧、すなわち、ノードＦＤの電位に応じた信号をトランジスタ４４を制御することで回路２４に出力することができる。なお、トランジスタ４３をソースフォロアとすることで、画素回路２３ａ、２３ｂの出力はノードＦＤの電位とすることができる。

回路２４では、トランジスタ４５で容量素子Ｃ１の電荷をリセット、すなわち、ノードＮ１の電位を初期化した後、画素回路２３ａの出力または前段の回路２４の出力を取得する。当該動作により、ノードＮ１の電位を画素回路２３ａの出力または前段の回路２４の出力の電位（アナログ電位）に設定することができる。

回路２４は、トランジスタ４７を制御することで、トランジスタ４６のゲート電圧、すなわち、ノードＮ１の電位に応じた信号をノードＮ２に出力することができる。なお、トランジスタ４６をソースフォロアとすることで、当該信号の電位をノードＮ１の電位とすることができる。

回路２４は、トランジスタ４８で容量素子Ｃ２の電荷をリセット、すなわち、ノードＮ２の電位を初期化した後、ノードＮ１の電位に応じた信号を取得することで、ノードＮ２の電位を当該信号に応じた電位（アナログ電位）に設定することができる。つまり、ノードＮ１の電位をノードＮ２の電位に設定することができる。

回路２４は、トランジスタ５０を制御することで、トランジスタ４９のゲート電圧、すなわち、ノードＮ２の電位に応じた信号を配線９１（ＯＵＴ１）に出力することができる。なお、トランジスタ４９をソースフォロアとすることで、当該信号の電位をノードＮ２の電位とすることができる。

回路２５は、トランジスタ５１で配線９２（ＯＵＴ２）の電位をリセットした後、前段の回路２４の出力を取得することで、配線９２（ＯＵＴ２）の電位を前段の回路２４のノードＮ２の電位とすることができる。

なお、上記において、画素回路２３ａ、２３ｂの出力は、ノードＦＤの電位からトランジスタ４３のしきい値電圧を引いた電位となる。同様に、回路２４におけるノードＮ２に出力される信号は、ノードＮ１の電位からトランジスタ４６のしきい値電圧を引いた電位となる。さらに、配線９１（ＯＵＴ１）に出力される信号は、ノードＮ２の電位からトランジスタ４９のしきい値電圧を引いた電位となる。

つまり、回路２４で構成されるシフトレジスタの段が進むにつれ、各段のレジスタの出力の電位が変化していくことになる。そのため、図１８に示すように、少なくともトランジスタ４３、４６、４９にバックゲートを設けることが好ましい。当該バックゲートの電位を配線７７および配線７９で制御し、トランジスタ４３、４６、４９のしきい値電圧を０Ｖまたは０Ｖ付近とすることで、各段のレジスタの出力の電位の変化を抑えることができる。

なお、上述のバックゲートによるしきい値電圧の制御は、シフトレジスタの出力データが十分な精度を得られる範囲、または外部回路で補正が可能な精度が得られる範囲で行えればよい。なお、当該外部回路としては、例えばレジスタの各段におけるしきい値電圧低下分を積算した値を配線９２（ＯＵＴ２）の電位に加算する構成とすればよい。

次に、図５に示す画素２０［ｎ−１］、画素２０［ｎ］、画素２１が順に配線９１（ＯＵＴ１）を介して接続された形態について、動作方法の詳細を図６のタイミングチャートを用いて説明する。なお、より多くの画素２０を有する場合であっても、同様の方法で動作させることができる。

図６において、時刻Ｔ１乃至Ｔ３は画素回路２３ａ、２３ｂにおける撮像期間、時刻Ｔ４乃至Ｔ１６はデータ出力期間である。なお、画素２０［ｎ−１］のノードＦＤをＦＤ［１］、画素２０［ｎ］のノードＦＤをＦＤ［２］、画素２１のノードＦＤをＦＤ［３］とする。また、画素２０［ｎ−１］のノードＮ１をＮ１［１］、画素２０［ｎ−１］のノードＮ２をＮ２［１］、画素２０［ｎ］のノードＮ１をＮ１［２］、画素２０［ｎ］のノードＮ２をＮ２［２］とする。また、以下の説明において、“Ｈ”は高電位、“Ｌ”は低電位を意味する。

時刻Ｔ１乃至Ｔ２において、配線６２（ＲＳ）の電位を“Ｈ”、配線６１（ＴＸ）の電位を“Ｈ”とすることで、画素回路２３ａ［ｎ−１］、２３ａ［ｎ］、２３ｂのノードＦＤの電位を“Ｈ”にリセットする。

時刻Ｔ２乃至Ｔ３において、配線６２（ＲＳ）の電位を“Ｌ”、配線６１（ＴＸ）の電位を“Ｈ”とすることで、光電変換素子ＰＤに入射した光の強度に応じた電荷を各ノードＦＤに蓄積する。これは、各画素回路における撮像データの取得に相当する。図５に示す画素回路では、光の強度が高いほどノードＦＤの電位は低くなる。

時刻Ｔ４乃至Ｔ５において、配線６５の電位を“Ｈ”とすることで、ノードＮ１［１］、ノードＮ１［２］および配線９２（ＯＵＴ２）の電位を“Ｌ”にリセットする。

時刻Ｔ５乃至Ｔ６において配線６３（ＳＥ）の電位を“Ｈ”とすることで、ノードＮ１［１］の電位をノードＦＤ［１］の電位に設定し、ノードＮ１［２］の電位をノードＦＤ［２］の電位に設定する。また、配線９２（ＯＵＴ２）の電位をノードＦＤ［３］の電位に設定する。つまり、端子３０には、画素回路２３ｂで取得した撮像データが出力される。

時刻Ｔ６乃至Ｔ７において、配線６７の電位を“Ｈ”とすることで、ノードＮ２［１］およびノードＮ２［２］の電位を“Ｌ”にリセットする。

時刻Ｔ７乃至Ｔ８において、配線６８の電位を“Ｈ”とすることで、ノードＮ２［１］の電位をノードＮ１［１］の電位に設定し、ノードＮ２［２］の電位をノードＮ１［２］の電位に設定する。すなわち、ノードＮ２［１］の電位をノードＦＤ［１］の電位に設定し、ノードＮ２［２］の電位をノードＦＤ［２］の電位に設定する。

時刻Ｔ８乃至Ｔ９において、配線６５の電位を“Ｈ”とすることで、ノードＮ１［１］、ノードＮ１［２］および配線９２（ＯＵＴ２）の電位を“Ｌ”にリセットする。

時刻Ｔ９乃至Ｔ１０において、配線６６の電位を“Ｈ”とすることで、ノードＮ１［２］の電位をノードＮ２［１］の電位に設定し、配線９２（ＯＵＴ２）の電位をノードＮ２［２］の電位に設定する。すなわち、ノードＮ１［２］の電位をノードＦＤ［１］の電位に設定し、配線９２（ＯＵＴ２）の電位をノードＦＤ［２］の電位に設定する。つまり、端子３０には、画素回路２３ａ［ｎ］で取得した撮像データが出力される。

時刻Ｔ１０乃至Ｔ１１において、配線６７の電位を“Ｈ”とすることで、ノードＮ２［１］およびノードＮ２［２］の電位を“Ｌ”にリセットする。

時刻Ｔ１１乃至Ｔ１２において、配線６８の電位を“Ｈ”とすることで、ノードＮ２［１］の電位をノードＮ１［１］の電位に設定し、ノードＮ２［２］の電位をノードＮ１［２］の電位に設定する。すなわち、ノードＮ２［１］の電位を“Ｌ”（変化なし）に設定し、ノードＮ２［２］の電位をノードＦＤ［１］の電位に設定する。

時刻Ｔ１２乃至Ｔ１３において、配線６５の電位を“Ｈ”とすることで、ノードＮ１［１］、ノードＮ１［２］および配線９２（ＯＵＴ２）の電位を“Ｌ”にリセットする。

時刻Ｔ１３乃至Ｔ１４において、配線６６の電位を“Ｈ”とすることで、ノードＮ１［２］の電位をノードＮ２［１］に設定し、配線９２（ＯＵＴ２）の電位をノードＮ２［２］の電位に設定する。すなわち、ノードＮ１［２］の電位を“Ｌ”（変化なし）に設定し、配線９２（ＯＵＴ２）の電位をノードＦＤ［１］の電位に設定する。つまり、端子３０には、画素回路２３ａ［ｎ−１］で取得した撮像データが出力される。

以上のように、回路２４および回路２５で構成されるシフトレジスタからは、画素回路２３ａ［ｎ−１］、２３ａ［ｎ］、２３ｂで取得した撮像データが順次出力される。なお、端子３０にはアナログデータが出力されるため、Ａ／Ｄコンバータによりデジタルデータに変換するなど、撮像素子１０の外部に接続される半導体装置の構成に応じて処理することができる。

なお、本発明の一態様の撮像素子１０では、各画素回路において、撮像データの取得時および当該撮像データの出力時には、各画素回路に独立に入力する制御信号は不要である。つまり、特定の行または列を選択する回路は不要とすることができる。

図７は、画素２０の具体的な構成の一例を説明する図であり、画素回路２３ａが有するトランジスタ４１、４２、および回路２４が有するトランジスタ４６、４７のチャネル長方向を表す断面図である。

なお、本実施の形態で説明する断面図において、配線、電極、金属層およびコンタクトプラグ（導電体８２）を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、配線、電極および金属層などの要素が導電体８２を介して接続される形態は一例であり、各要素が導電体８２を介さずに直接接続される場合もある。

基板上、およびトランジスタなどの各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８１ａ乃至８１ｇ等が設けられる。例えば、絶縁層８１ａ乃至８１ｇは、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８１ａ乃至８１ｇ等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行ってもよい。

なお、図面に示される配線やトランジスタ等の一部が設けられない場合や、図面に示されない配線やトランジスタ等が各層に含まれる場合もある。

画素２０は、図７に示すように、層１１００および層１２００を有することができる。なお、画素２１も同様に層１１００および層１２００を有することができる。

層１１００は、光電変換素子ＰＤを有することができる。光電変換素子ＰＤには、例えば、２端子のフォトダイオードを用いることができる。当該フォトダイオードとしては、単結晶シリコン基板を用いたｐｎ型フォトダイオード、非晶質シリコン薄膜、微結晶シリコン薄膜または多結晶シリコン薄膜を用いたｐｉｎ型フォトダイオード、セレンまたはセレンの化合物、または有機化合物を用いたフォトダイオードなどを用いることができる。

図７において、層１１００が有する光電変換素子ＰＤは、単結晶シリコン基板を用いたｐｎ型フォトダイオードを示している。当該光電変換素子ＰＤは、ｐ^＋領域６２０、ｐ⁻領域６３０、ｎ型領域６４０、ｐ^＋領域６５０を有する構成とすることができる。

層１２００は、画素回路２３ａおよび回路２４を構成するＯＳトランジスタを有することができ、図７では、画素回路２３ａが有するトランジスタ４１、４２、および回路２４が有するトランジスタ４６、４７を例示している。このように、光電変換素子ＰＤと、画素回路２３ａおよび回路２４が重なる構成とすることができ、光電変換素子ＰＤの受光面積を広くすることができる。

ＯＳトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオードなど）が形成される領域との間には絶縁層８０が設けられる。

Ｓｉデバイス近傍に設けられる絶縁層中には、シリコンのダングリングボンドを終端するため、水素を含むことが好ましい。一方で、トランジスタ４１、４２等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４１、４２等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉデバイスを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、水素の拡散を防ぐことができるため、ＳｉデバイスおよびＯＳトランジスタの両者の信頼性を向上することができる。

絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

光電変換素子ＰＤの一方の電極（ｎ型領域６４０）は、例えば、二つの導電体８２および配線６９を介してトランジスタ４１およびトランジスタ４２と電気的に接続することができる。

ここで、導電体８２は絶縁層８０を貫通して設けられるため、導電体８２も水素の拡散を防止する機能を有することが好ましい。例えば、図７に示すように導電体８２の少なくとも貫通口の側壁と接する外側は水素に対してバリア性を有する導電体８２ｂとし、内側は抵抗の低い導電体８２ａとすればよい。例えば、導電体８２ａにはタングステン、導電体８２ｂには窒化タンタルなどを用いることができる。なお、導電体８２を導電体８２ａのみで構成することもできる。また、水素などの不純物を有する層と導電体８２が接しない場合は、導電体８２を導電体８２ｂのみで構成してもよい。

図７は、層１２００にトップゲート型のＯＳトランジスタを設けた構成である。例えば、ＯＳトランジスタは、層１１００上に形成された絶縁層の積層（絶縁層８１ａ、８０、８１ｂ）上に設けられ、酸化物半導体層１３０と、ソース電極またはドレイン電極として機能する導電層１４０、１５０と、ゲート絶縁層として機能する絶縁層１６０と、ゲート電極として機能する導電層１７０を有する。なお、絶縁層８１ｂはゲート絶縁層としての機能を有することもできる。

図７では、ＯＳトランジスタにバックゲート電極として機能する導電層１７３を設けた構成を例示している。図７に示す構成では、層１１００を通過した光がトランジスタの電気特性を変動させることがあるため、遮光層を兼ねてバックゲート電極を設ける構成とすることが好ましい。また、バックゲートを設けることで、ＯＳトランジスタのしきい値電圧などを制御することができる。

また、画素２０は、図８に示す積層構成とすることもできる。図８に示す画素２０は、基板１１５上に層１２００および層１１００を設けた構成である。ＯＳトランジスタ上に光電変換素子ＰＤを設ける構成となるため、ＯＳトランジスタと光電変換素子ＰＤの一方の電極との電気的な接続が容易になる。

図８では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ増倍により信号の増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。

セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。

図８では、光電変換層５６１は単層として図示しているが、図９（Ａ）に示すように受光面側に正孔注入阻止層５６８として酸化ガリウム、酸化セリウムまたはＩｎ−Ｇａ−Ｚｎ酸化物などを設けてもよい。または、図９（Ｂ）に示すように、電極５６６側に電子注入阻止層５６９として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。または、図９（Ｃ）に示すように、正孔注入阻止層５６８および電子注入阻止層５６９を設ける構成としてもよい。

光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する光電変換素子を形成することができる。

セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。

図８では透光性導電層５６２と配線５７１は直接接する構成としているが、図９（Ｄ）に示すように配線５８８を介して両者が接する構成としてもよい。また、図８では光電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、図９（Ｅ）に示すように回路間で分離する構成としてもよい。また、画素間においては、電極５６６を有さない領域には絶縁体で隔壁５６７を設け、光電変換層５６１および透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図１０（Ａ）、（Ｂ）に示すように隔壁５６７を設けない構成としてもよい。

また、電極５６６および配線５７１等は多層としてもよい。例えば、図１０（Ｃ）に示すように、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線５７１を導電層５７１ａおよび導電層５７１ｂの二層とすることができる。図１０（Ｃ）の構成においては、例えば、導電層５６６ａおよび導電層５７１ａを低抵抗の金属等を選択して形成し、導電層５６６ｂおよび導電層５７１ｂを光電変換層５６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を起こすことがある。そのような金属を導電層５７１ａに用いた場合でも導電層５７１ｂを介することによって電蝕を防止することができる。

導電層５６６ｂおよび導電層５７１ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層５６６ａおよび導電層５７１ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。

また、図１０（Ｄ）に示すように透光性導電層５６２と配線５７１は導電体８２および配線５８８を介して接続してもよい。

隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁５６７は、トランジスタ等に対する遮光、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。

また、画素２０は、図１１に示す積層構成とすることもできる。図１１に示す画素２０は、図８に示す画素２０と層１１００のみが異なり、その他の構成は同じである。

図１１において、層１１００が有する光電変換素子ＰＤは、光電変換層に非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型フォトダイオードを示している。当該光電変換素子ＰＤは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、ｐ型の半導体層５６３、電極５６６、配線５７１、配線５８８を有する構成とすることができる。

ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。

また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならびに光電変換素子ＰＤおよび配線の接続形態は、図１２（Ａ）、（Ｂ）、（Ｃ）に示す例であってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれらに限定されず、他の形態であってもよい。

図１２（Ａ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電流を高めることができる。

透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまたは酸化グラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、異なる膜の積層であっても良い。

図１２（Ｂ）は、透光性導電層５６２と配線５７１が導電体８２および配線５８８を介して接続された構成である。なお、光電変換素子ＰＤのｐ型の半導体層５６３と配線５７１が導電体８２および配線５８８を介して接続された構成とすることもできる。なお、図１２（Ｂ）においては、透光性導電層５６２を設けない構成とすることもできる。

図１２（Ｃ）は、光電変換素子ＰＤを覆う絶縁層８１ｅにｐ型の半導体層５６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線５７１が電気的な接続を有する構成である。

上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図８に示すように、光電変換層５６１を回路間で分離しない構成とすることもできる。したがって、歩留りが高く、低コストで作製することができる。

また、画素２０は、図１３に示す積層構成とすることもできる。図１３に示す画素２０は、層１３００上に層１２００および層１１００を設けた構成である。層１３００には、例えば、Ａ／Ｄコンバータなどのデータ変換回路、バッファ回路、および撮像装置全体の制御回路などを設けることができる。

層１３００は、Ｓｉトランジスタ（トランジスタ５２乃至５５など）を有することができる。図１３において、トランジスタ５２乃至５５はシリコン基板６００に設けられたフィン型の構成を例示しているが、図１４（Ａ）に示すようにプレーナー型であってもよい。または、図１４（Ｂ）に示すように、シリコン薄膜の活性層６６０を有するトランジスタであってもよい。活性層６６０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。

なお、図１３では、図８で示した構成に層１３００を付加した構成を示しているが、図１１で示した構成に層１３００を付加してもよい。

図１５は、図７に示す構成に層１４００を付加した構成の断面図であり、３画素分（画素２０ａ、２０ｂ、２０ｃ）を表している。

層１４００には、遮光層１５３０、光学変換層１５５０ａ、１５５０ｂ、１５５０ｃ、マイクロレンズアレイ１５４０などを設けることができる。

層１１００と接する領域には、絶縁層８１ｈが形成される。絶縁層８１ｈは可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。

絶縁層８１ｈ上には遮光層１５３０を設けることができる。遮光層１５３０は隣り合う画素の境に配置され、斜め方向から侵入する迷光を遮蔽する機能を有する。遮光層１５３０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。

絶縁層８１ｈおよび遮光層１５３０上には、光学変換層１５５０ａ、１５５０ｂ、１５５０ｃを設けることができる。例えば、光学変換層１５５０ａ、１５５０ｂ、１５５０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などのカラーフィルタを割り当てることにより、カラー画像を得ることができる。

なお、光学変換層に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。

また、光学変換層にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。

シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ、Ｇｄ_２Ｏ_２Ｓ：Ｐｒ、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ_２、ＢａＦ_２、ＣｅＦ_３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることができる。

光学変換層１５５０ａ、１５５０ｂ、１５５０ｃ上には、マイクロレンズアレイ１５４０を設けることができる。マイクロレンズアレイ１５４０が有する個々のレンズを通る光が直下の光学変換層１５５０ａ、１５５０ｂ、１５５０ｃを通り、光電変換素子ＰＤに照射されるようになる。

また、画素回路２３ａ、２３ｂに用いるトランジスタは、図１７（Ａ）に示すように、トランジスタ４１乃至トランジスタ４４にバックゲートを設けた構成であってもよい。図１７（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。

それぞれのバックゲートに接続される配線７５乃至７８には、個別に異なる電位を供給することができる。または、図１７（Ｂ）に示すように、トランジスタ４１およびトランジスタ４２が有するバックゲートに接続される配線は電気的に接続されていてもよい。また、トランジスタ４３およびトランジスタ４４が有するバックゲートに接続される配線は電気的に接続されていてもよい。

ｎ−ｃｈ型のトランジスタでは、バックゲートにソース電位よりも低い電位を印加すると、しきい値電圧はプラス方向にシフトする。逆に、バックゲートにソース電位よりも高い電位を印加すると、しきい値電圧はマイナス方向にシフトする。したがって、予め定められたゲート電圧で各トランジスタのオン、オフを制御する場合、バックゲートにソース電位よりも低い電位を印加すると、オフ電流を小さくすることができる。また、バックゲートにソース電位よりも高い電位を印加すると、オン電流を小さくすることができる。

画素回路２３ａ、２３ｂでは、ノードＦＤの電位保持能力が高いことが望まれるため、前述したようにトランジスタ４１、４２にはオフ電流の低いＯＳトランジスタを用いることが好ましい。トランジスタ４１、４２のバックゲートにソース電位よりも低い電位を印加することで、オフ電流をより小さくすることができる。したがって、ノードＦＤの電位保持能力を高めることができる。

また、前述したように、トランジスタ４３、４４にはオン電流の高いトランジスタを用いることが好ましい。トランジスタ４３、４４のバックゲートにソース電位よりも高い電位を印加することで、オン電流をより大きくすることができる。したがって、配線９１（ＯＵＴ１）に出力される読み出し電位を速やかに確定することができる、すなわち、撮像装置を高い周波数で動作させることができる。

なお、トランジスタ４４は、図１７（Ｃ）に示すようにフロントゲートと同じ電位がバックゲートに印加される構成であってもよい。

また、データの保持性能を向上させるため、回路２４および回路２５が有するトランジスタにもバックゲートを設けてもよい。

また、撮像装置の内部では、各電源電位の他、信号電位および上記バックゲートに印加する電位など、複数の電位を用いる。撮像装置の外部から複数の電位を供給すると、端子数などが増加するため、撮像装置の内部で複数の電位を生成する電源回路を有していることが好ましい。

また、画素回路２３ａ、２３ｂに用いるトランジスタは、図１９（Ａ）に示すように、トランジスタ４３のゲートにトランジスタ４２のソースまたはドレインの一方が電気的に接続される構成であってもよい。

また、画素回路２３ａ、２３ｂに用いるトランジスタは、図１９（Ｂ）に示すように、トランジスタ４３のソースまたはドレインの他方と配線７３（ＶＰＩ）との間にトランジスタ４４を電気的に接続する構成であってもよい。

また、本発明の一態様の撮像素子１０は、図２０（Ａ）に示すブロック図のように画素回路２３ａをマトリクス状に設置し、画素回路２３ａと接続される回路２４および回路２５を撮像素子１０の第１の端部に設けた構成であってもよい。この構成では、画素の行を選択する機能を有する回路２７が設けられ、回路２７で選択された画素回路２３ａの信号が回路２４または回路２５に出力される。回路２４または回路２５に出力された信号は、前述した動作によりＡ／Ｄコンバータ２６などの外部回路に出力される。

また、回路２４および回路２５は、図２０（Ｂ）に示すように撮像素子１０の第１の端部と、第１の端部に対向する第２の端部に設けてもよい。この場合、例えば第１の端部に設けた回路２４および回路２５は奇数段の画素回路２３ａの信号を読み出し、第２の端部に設けた回路２４および回路２５は偶数段の画素回路２３ａの信号を読み出す構成とすることができる。このような構成とすることで、二つの経路で外部に信号を出力することができるため、図１９（Ａ）の構成よりも高速に信号を読み出すことができる。

また、本発明の一態様の撮像素子１０は、図２１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す構成であってもよい。

図１（Ａ）では、各行において信号を転送させる方向の向きを一方向として例示したが、図２１（Ａ）に示すように、行毎に信号を転送させる方向の向きを変えてもよい。このような構成とすることで、Ａ／Ｄコンバータ２６またはＡ／Ｄコンバータ２６と接続するための端子を偏りなく配置することができる。

また、図２１（Ｂ）に示すように行を二つに分割し、中央から端部に向けて信号を転送させる構成としてもよい。このような構成とすることで、Ａ／Ｄコンバータ２６の数を増加させることができ、高速に信号の読み出しを行うことができる。

また、図２（Ａ）では、最終行の最後段に配置される画素を画素２１として、当該画素２１にＡ／Ｄコンバータ２６を接続する形態を示したが、図２１（Ｃ）に示すように数行毎に画素２１を配置してもよい。例えば、２行毎、４行毎、８行毎など、全行数を等分割できる行数毎に画素２１を配置すればよい。このような構成とすることで、Ａ／Ｄコンバータ２６の数を増加させることができ、高速に信号の読み出しを行うことができる。

また、前述したいずれの構成も行方向に信号を読み出す方式として説明したが、例えば、図２１（Ｄ）に示すように列方向に信号を読み出してもよい。図２１（Ｄ）に示す構成に限らず、前述したいずれの構成も列方向に信号を読み出す構成とすることができる。

図２２（Ａ）は、Ａ／Ｄコンバータ２６の一例を示すブロック図である。Ａ／Ｄコンバータ２６は、コンパレータ２８、カウンター回路２９等を有することができ、配線９３（ＯＵＴ３）に複数ビットのデジタルデータを出力することができる。

コンパレータ２８では、端子３０から端子３１に入力される信号電位と、上昇または下降するように掃引される基準電位（ＶＲＥＦ）とが比較される。そして、コンパレータ２８の出力に応じてカウンター回路２９が動作し、配線９３（ＯＵＴ３）にデジタル信号が出力される。

ここで、Ａ／Ｄコンバータ２６は、高速動作および省電力化のため、ＣＭＯＳ回路を構成できるＳｉトランジスタで形成することが好ましい。

撮像素子１０とＡ／Ｄコンバータ２６との接続は、例えば、図２２（Ｂ）に示すように、端子３０と端子３１とをワイヤボンディング法などを用いてワイヤ３２で接続すればよい。

なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、グローバルシャッタ方式の場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、別の方式、例えば、ローリングシャッタ方式を用いてもよい。または、場合によっては、または、状況に応じて、グローバルシャッタ方式を用いなくてもよい。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

図２３（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図２３（Ａ）は上面図であり、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２３（Ｂ）に相当する。また、図２３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２３（Ｃ）に相当する。

なお、本実施の形態で説明する図面において、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼ぶ。

トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する導電層１７３と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。

また、トランジスタ１０１上には、酸化物半導体層１３０、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１８０を必要に応じて設けてもよい。

酸化物半導体層１３０は、一例として、酸化物半導体層１３０ａ、１３０ｂ、１３０ｃの三層構造とすることができる。

導電層１４０および導電層１５０はソース電極層またはドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。

また、導電層１７３を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、導電層１７３は、遮光層としても機能させることができる。

オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。

酸化物半導体層１３０において、導電層１４０および導電層１５０と接する領域は、ソース領域またはドレイン領域として機能することができる。

酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、当該領域は導電型がｎ型の低抵抗領域となる。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。

導電層１４０および導電層１５０は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。このような構成にすることにより、絶縁層１２０が有する酸素による酸化物半導体層１３０内の酸素欠損を補填しやすくなる。

本発明の一態様のトランジスタは、図２４（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２４（Ａ）はトランジスタ１０２の上面図であり、図２４（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２４（Ｃ）に相当する。

トランジスタ１０２は、導電層１４０および導電層１５０が絶縁層１２０と接している点、および導電層１４０および導電層１５０が酸化物半導体層１３０の側面と接している点を除き、トランジスタ１０１と同様の構成を有する。

また、本発明の一態様のトランジスタは、図２５（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２５（Ａ）はトランジスタ１０３の上面図であり、図２５（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２５（Ｃ）に相当する。

トランジスタ１０３は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０および導電層１５０が酸化物半導体層１３０ｃおよび絶縁層１６０で覆われている点を除き、トランジスタ１０１と同様の構成を有する。

酸化物半導体層１３０ｃで酸化物半導体層１３０ａ、１３０ｂを覆うことで、酸化物半導体層１３０ａ、１３０ｂおよび絶縁層１２０に対する酸素の補填効果を高めることができる。また、酸化物半導体層１３０ｃが介在することにより、絶縁層１８０による導電層１４０および導電層１５０の酸化を抑制することができる。

また、本発明の一態様のトランジスタは、図２６（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２６（Ａ）はトランジスタ１０４の上面図であり、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２６（Ｃ）に相当する。

トランジスタ１０４は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０および導電層１５０が酸化物半導体層１３０ｃで覆われている点、導電層１７０が絶縁層２１０で覆われている点を除き、トランジスタ１０１と同様の構成を有する。

絶縁層２１０には、酸素に対するブロッキング性を有する材料を用いることができる。絶縁層２１０としては、例えば酸化アルミニウム等の金属酸化物を用いることができる。絶縁層２１０が介在することにより、絶縁層１８０による導電層１７０の酸化を抑制することができる。

トランジスタ１０１乃至１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。

本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２７（Ａ）はトランジスタ１０５の上面図であり、図２７（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２７（Ｃ）に相当する。

トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する導電層１７３と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。

また、層間絶縁膜として機能する絶縁層１８０には、酸化物半導体層１３０の領域２３１と接する導電体２００と、酸化物半導体層１３０の領域２３２と接する導電体２０１が設けられる。導電体２００および導電体２０１は、ソース電極層の一部またはドレイン電極層の一部として機能することができる。

トランジスタ１０５における領域２３１および領域２３２には、酸素欠損を形成し導電率を高めるための不純物を添加することが好ましい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。

不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。

トランジスタ１０５は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。

本発明の一態様のトランジスタは、図２８（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２８（Ａ）はトランジスタ１０６の上面図であり、図２８（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２８（Ｃ）に相当する。

トランジスタ１０６は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０と接する導電層１７３と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。

なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１０６上の絶縁層１８０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。

本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図２９（Ａ）はトランジスタ１０７の上面図であり、図２９（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２９（Ｃ）に相当する。

トランジスタ１０７は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０および導電層１５０が酸化物半導体層１３０ｃおよび酸化物半導体層１３０ｄで覆われている点を除き、トランジスタ１０６と同様の構成を有する。酸化物半導体層１３０ｄは酸化物半導体層１３０ｃと同じ材料で形成することができる。

酸化物半導体層１３０ｃ、１３０ｄで酸化物半導体層１３０ａ、１３０ｂを覆うことで、酸化物半導体層１３０ａ、１３０ｂおよび絶縁層１２０に対する酸素の補填効果を高めることができる。また、酸化物半導体層１３０ｄが介在することにより、絶縁層１８０による導電層１４０および導電層１５０の酸化を抑制することができる。

トランジスタ１０６、１０７の構成は、ソースまたはドレインとなる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１０６、１０７は、高速動作を必要とする回路の要素として適している。

また、本発明の一態様のトランジスタは、図３０（Ａ）に示すように、酸化物半導体層１３０を単層で形成してもよい。また、図３０（Ｂ）に示すように、酸化物半導体層１３０を２層で形成してもよい。

また、本発明の一態様のトランジスタは、図３０（Ｃ）に示すように、導電層１７３を有さない構成であってもよい。

また、本発明の一態様のトランジスタにおいて、導電層１７０と導電層１７３を電気的に接続するには、例えば、図３０（Ｄ）に示すように、絶縁層１２０、酸化物半導体層１３０ｃおよび絶縁層１６０に導電層１７３に達する開口部を設け、当該開口部を覆うように導電層１７０を形成すればよい。

また、本発明の一態様のトランジスタは、図３０（Ｅ）に示すように導電層１４０および導電層１５０のそれぞれと接する絶縁層１４５および絶縁層１５５を設けてもよい。絶縁層１４５および絶縁層１５５により導電層１４０および導電層１５０の酸化を抑制することができる。

絶縁層１４５および絶縁層１５５としては、酸素に対するブロッキング性を有する材料を用いることができる。例えば、絶縁層１４５および絶縁層１５５として、酸化アルミニウム等の金属酸化物を用いることができる。

また、本発明の一態様のトランジスタは、図３０（Ｆ）に示すように、導電層１７０を導電層１７１および導電層１７２の積層で形成してもよい。

また、酸化物半導体層１３０上に導電層１４０、１５０が設けられる本発明の一態様のトランジスタにおいては、図３０（Ｇ）、（Ｈ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅（Ｗ_ＯＳ）よりも導電層１４０および導電層１５０の幅（Ｗ_ＳＤ）が短く形成されていてもよい。Ｗ_ＯＳ≧Ｗ_ＳＤ（Ｗ_ＳＤはＷ_ＯＳ以下）とすることで、ゲート電界がチャネル形成領域全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。

なお、図３０（Ａ）乃至（Ｆ）では、トランジスタ１０１の変形例として例示したが、当該変形例は本実施の形態で説明したその他のトランジスタにも適用可能である。

本発明の一態様のトランジスタでは、いずれの構成においても、ゲート電極層である導電層１７０（および導電層１７３）が絶縁層を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲む構成である。このような構成ではオン電流を高めることができ、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。

以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。

基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ⁻型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ⁻型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。

絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算した酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。

バックゲート電極層として作用する導電層１７３には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。

例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。

酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。

なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。

酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。

一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。

このような構造において、導電層１７０に電圧を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、またはＳｎ等のスタビライザーを含むことが好ましい。

例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）、およびその近傍の原子数比を有するＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、３：１：２、３：１：４、５：１：６、または４：２：３（原子数比）およびその近傍の原子数比を有するＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれていてもよい。例えばｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。

ソース電極として作用する導電層１４０およびドレイン電極として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金または導電性窒化物から選ばれた材料の単層、あるいは積層を用いることができる。なお、導電性窒化物である窒化タンタルを用いることで酸化を防止することができる。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。

上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化しやすい。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。

ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。

また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。

絶縁層１２０および絶縁層１６０として、上記絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。

ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。例えば、導電層１７１に窒化チタン、導電層１７２にタングステンを用いて導電層１７０を形成することができる。

また、導電層１７０にはＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどの酸化物導電層を用いてもよい。絶縁層１６０と接するように酸化物導電層を設けることで、当該酸化物導電層から酸化物半導体層１３０に酸素を供給することができる。

絶縁層１８０には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。

ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

また、トランジスタ上または絶縁層１８０上には、不純物をブロッキングする効果を有する膜を設けることが好ましい。当該ブロッキング膜には窒化シリコン膜、窒化アルミニウム膜または酸化アルミニウム膜などを用いることができる。

窒化絶縁膜は水分などをブロッキングする機能を有し、トランジスタの信頼性を向上させることができる。また、酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小させるとオン電流は低下してしまう。

本発明の一態様のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ｃで覆う構成とすることができる。当該構成では、チャネル形成層とゲート絶縁膜が接しないため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。

本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。

本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

また、酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる。当該対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。

対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説明する。

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍとしてアルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、元素Ｍとしては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。

まず、図３１（Ａ）、図３１（Ｂ）、および図３１（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

図３１（Ａ）、図３１（Ｂ）、および図３１（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。

また、図３１に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。

図３１（Ａ）および図３１（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。

一例として、図３２に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ_４の結晶構造を示す。また、図３２は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ_４の結晶構造である。なお、図３２に示す元素Ｍ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。

ＩｎＭＺｎＯ_４は、層状の結晶構造（層状構造ともいう）をとり、図３２に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。

また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。

［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。

ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が２である層状構造と、（Ｍ，Ｚｎ）層の層数が３である層状構造とが混在する層状構造となる場合がある。

例えば、酸化物半導体をスパッタ装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。

また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。

また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。

一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図３１（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。

したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図３１（Ａ）の領域Ａで示される原子数比を有することが好ましい。

また、図３１（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。

なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。したがって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。

続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすればよい。

なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

ここで、酸化物半導体中における各不純物の影響について説明する。

酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体または酸化物半導体と接する層との界面近傍においては、シリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）が、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下となる領域を有するように制御する。

また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下となる領域を有するように制御する。

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の窒素濃度（ＳＩＭＳ分析により得られる濃度）が、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下となる領域を有するように制御する。

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の水素濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満となる領域を有するように制御する。

不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造並びに積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造並びに積層構造に接する絶縁体のバンド図と、について、図３３を用いて説明する。なお、酸化物半導体Ｓ１は酸化物半導体層１３０ａ、酸化物半導体Ｓ２は酸化物半導体層１３０ｂ、酸化物半導体Ｓ３は酸化物半導体層１３０ｃに相当する。

図３３（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図３３（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。

酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。

図３３（Ａ）、および図３３（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。

酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図３１（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。

特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上となる原子数比の酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上となるような原子数比の酸化物半導体を用いることが好適である。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態５）
以下では、本発明の一態様に用いることのできる酸化物半導体の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。

逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。

＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。

ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。

一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３４（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ_４に対し、２θを５６°近傍に固定してφスキャンした場合、図３４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３４（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３４（Ｅ）に示す。図３４（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３４（Ｅ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３４（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。

また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

図３５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。

図３５（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

また、図３５（Ｂ）および図３５（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３５（Ｄ）および図３５（Ｅ）は、それぞれ図３５（Ｂ）および図３５（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３５（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ^−１から５．０ｎｍ^−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。

図３５（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。

図３５（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。

ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。

また、例えば、ＩｎＧａＺｎＯ_４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３６（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３６（Ｂ）に示す。図３６（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。

また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３６（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。

図３６（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

図３７に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３７（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３７（Ｂ）は４．３×１０^８ｅ⁻／ｎｍ^２の電子（ｅ⁻）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３７（Ａ）および図３７（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。

なお、ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

図３８は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３８より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３８より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ⁻）の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３８より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０^５ｅ⁻／（ｎｍ^２・ｓ）、照射領域の直径を２３０ｎｍとした。

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満である。単結晶酸化物半導体の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満である。

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。

酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。

酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。

ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。

トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０^１５ｃｍ^−３未満、好ましくは１×１０^１１ｃｍ^−３未満、さらに好ましくは１×１０^１０ｃｍ^−３未満であり、１×１０^−９ｃｍ^−３以上とすればよい。

一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。

上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。

実質的に真性の酸化物半導体のキャリア密度は、１×１０^５ｃｍ^−３以上１×１０^１８ｃｍ^−３未満が好ましく、１×１０^７ｃｍ^−３以上１×１０^１７ｃｍ^−３以下がより好ましく、１×１０^９ｃｍ^−３以上５×１０^１６ｃｍ^−３以下がさらに好ましく、１×１０^１０ｃｍ^−３以上１×１０^１６ｃｍ^−３以下がさらに好ましく、１×１０^１１ｃｍ^−３以上１×１０^１５ｃｍ^−３以下がさらに好ましい。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。

図３９（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。

図３９（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。

図３９（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図３９（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。

また、図４０（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。

図４０（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ−ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。

図４０（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示した当該カメラモジュールの斜視図であり、図４０（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。

イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態７）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４１に示す。

図４１（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。

図４１（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図４１（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図４１（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図４１（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図４１（Ｅ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

図４１（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

１０ 撮像素子
２０ 画素
２０ａ 画素
２０ｂ 画素
２０ｃ 画素
２１ 画素
２２ 画素部
２３ａ 画素回路
２３ｂ 画素回路
２４ 回路
２５ 回路
２６ Ａ／Ｄコンバータ
２７ 回路
２８ コンパレータ
２９ カウンター回路
３０ 端子
３１ 端子
３２ ワイヤ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
４９ トランジスタ
５０ トランジスタ
５１ トランジスタ
５２ トランジスタ
５５ トランジスタ
６１ 配線
６２ 配線
６３ 配線
６４ 配線
６５ 配線
６６ 配線
６７ 配線
６８ 配線
６９ 配線
７０ 配線
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７７ 配線
７８ 配線
７９ 配線
８０ 絶縁層
８１ａ 絶縁層
８１ｂ 絶縁層
８１ｇ 絶縁層
８１ｈ 絶縁層
８２ 導電体
８２ａ 導電体
８２ｂ 導電体
９１ 配線
９２ 配線
９３ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１３０ｄ 酸化物半導体層
１４０ 導電層
１４５ 絶縁層
１５０ 導電層
１５５ 絶縁層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１８０ 絶縁層
２００ 導電体
２０１ 導電体
２１０ 絶縁層
２３１ 領域
２３２ 領域
５６１ 光電変換層
５６２ 透光性導電層
５６３ 半導体層
５６４ 半導体層
５６５ 半導体層
５６６ 電極
５６６ａ 導電層
５６６ｂ 導電層
５６７ 隔壁
５６８ 正孔注入阻止層
５６９ 電子注入阻止層
５７１ 配線
５７１ａ 導電層
５７１ｂ 導電層
５８８ 配線
６００ シリコン基板
６２０ ｐ＋領域
６３０ ｐ−領域
６４０ ｎ型領域
６５０ ｐ＋領域
６６０ 活性層
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層
１３００ 層
１４００ 層
１５３０ 遮光層
１５４０ マイクロレンズアレイ
１５５０ａ 光学変換層
１５５０ｂ 光学変換層
１５５０ｃ 光学変換層

Claims (11)

1. 第１の画素と、第２の画素と、第３の画素と、を有する撮像装置であって、
   前記第１の画素は、第１の画素回路と、第１の回路と、を有し、
   前記第２の画素は、第２の画素回路と、第２の回路と、を有し、
   前記第３の画素は、第３の画素回路と、第３の回路と、を有し、
   前記第１の画素回路は、第１の信号を出力する機能を有し、
   前記第２の画素回路は、第２の信号を出力する機能を有し、
   前記第３の画素回路は、第３の信号を出力する機能を有し、
   前記第１の画素は、前記第２の画素と電気的に接続され、
   前記第２の画素は、前記第３の画素と電気的に接続され、
   前記第１の回路は、前記第１の信号を記憶する機能を有し、
   前記第１の回路は、前記第１の信号を前記第２の回路に転送する機能を有し、
   前記第２の回路は、前記第１の回路から転送された信号および前記第２の信号を記憶する機能を有し、
   前記第２の回路は、前記第１の回路から転送された信号および前記第２の信号を前記第３の回路に転送する機能を有し、
   前記第３の回路は、前記第２の回路から転送された信号および前記第３の信号を外部に出力する機能を有することを特徴とする撮像装置。
2. 請求項１において、
   前記第１の画素回路、前記第２の画素回路および前記第３の画素回路は、光電変換素子と、第１乃至第４のトランジスタと、をそれぞれに有し、
   前記光電変換素子の一方の電極は、前記第１のトランジスタのソースまたはドレインと電気的に接続され、
   前記光電変換素子の一方の電極は、前記第２のトランジスタのソースまたはドレインと電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１の回路および前記第２の回路は、第５乃至第１０のトランジスタと、第１および第２の容量素子と、を有し、
   前記第５のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
   前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの一方は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第７のトランジスタのソースまたはドレインの他方は、前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第８のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
   前記第８のトランジスタのソースまたはドレインの一方は、前記第９のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソースまたはドレインの一方は、前記第１０のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第３の回路は、第１１のトランジスタと、出力端子と、を有し、
   前記第１１のトランジスタのソースまたはドレインの一方は前記出力端子と電気的に接続されていることを特徴とする撮像装置。
3. 請求項２において、
   前記第１の画素回路および前記第２の画素回路が有する前記第３のトランジスタのソースまたはドレインの他方は、前記第１の回路および前記第２の回路が有する前記第６のトランジスタのゲートとそれぞれ電気的に接続されていることを特徴とする撮像装置。
4. 請求項２または３において、
   前記第３の画素回路が有する前記第３のトランジスタのソースまたはドレインの他方は、前記第１１のトランジスタのソースまたはドレインの一方と電気的に接続されていることを特徴とする撮像装置。
5. 請求項２乃至４のいずれか一項において、
   前記第２の回路が有する第６のトランジスタのゲートは、前記第１の回路が有する前記第１０のトランジスタのソースまたはドレインの他方と電気的に接続されていることを特徴とする撮像装置。
6. 請求項２乃至５のいずれか一項において、
   前記第２の回路が有する前記第１０のトランジスタのソースまたはドレインの他方は、前記第３の回路が有する前記第１１のトランジスタのソースまたはドレインの一方と電気的に接続されていることを特徴とする撮像装置。
7. 請求項２乃至６のいずれか一項において、
   前記第１乃至第１１のトランジスタはチャネル形成領域に酸化物半導体を有し、前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することを特徴とする撮像装置。
8. 請求項２乃至７のいずれか一項において、
   前記第３のトランジスタ、前記第６のトランジスタ、および前記第９のトランジスタはバックゲートを有することを特徴とする撮像装置。
9. 請求項２乃至８のいずれか一項において、
   前記第１乃至第１１のトランジスタのそれぞれは、前記光電変換素子と重なる領域を有することを特徴とする撮像装置。
10. 請求項１乃至９のいずれか一項に記載の撮像装置と、
    レンズと、
    を有することを特徴とするモジュール。
11. 請求項１乃至９のいずれか一項に記載の撮像装置と、
    表示装置と、
    を有することを特徴とする電子機器。