JP2017017310A - Mounting substrate - Google Patents
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Abstract
Description
この発明は、実装基板に関し、特に、積層された複数の誘電体層および複数の内部電極を有する積層体と、内部電極に電気的に接続されるように積層体の端面に形成された外部電極とを備えた積層セラミックコンデンサが実装された実装基板に関する。 The present invention relates to a mounting substrate, and in particular, a laminated body having a plurality of laminated dielectric layers and a plurality of internal electrodes, and an external electrode formed on an end surface of the laminated body so as to be electrically connected to the internal electrodes It is related with the mounting board | substrate with which the multilayer ceramic capacitor provided with was mounted.
オペアンプなどのICを用いた電子回路では、ICから出力した信号にトランジスタで直流電流を重畳させて増幅し、次の電子部品へ送っている。しかし、信号を受け取る電子部品によっては、直流電流が流れるのを抑制し、信号のみを受け取る方が都合の良い場合がある。そこで、ICと信号を受け取る電子部品との間にコンデンサを挿入し、信号の減衰を抑制して通過させている。このようなコンデンサは、カップリングコンデンサと呼ばれている。このカップリングコンデンサは、幅広い周波数で信号を減衰させないために、より広い周波数領域で、より低い挿入損失が求められている。
挿入損失は、低周波領域では静電容量の成分の影響が大きく、高周波領域では等価直列インダクタンスと等価直列抵抗との2つの成分の影響が大きくなる。
ここで、カップリングコンデンサとして、特許文献1に記載されている積層コンデンサがある。特許文献1には、より等価直列インダクタンス低下のために積層コンデンサの内部電極が基板の実装面の面方向に対して垂直になるように、積層コンデンサを基板に実装することが記載されている。ここで、積層コンデンサの実装方法としては、一般的に、テーピングされた積層コンデンサを実装機のノズルでピックアップし、基板に実装する方法がとられる。したがって、内部電極が基板の実装面の面方向に対して垂直にするために、予め内部電極の積層方向が同じ向きになるようにそろえておく必要がある。
In an electronic circuit using an IC such as an operational amplifier, a signal output from the IC is amplified by superimposing a direct current with a transistor and sent to the next electronic component. However, depending on the electronic component that receives the signal, it may be more convenient to suppress the direct current flow and receive only the signal. Therefore, a capacitor is inserted between the IC and the electronic component that receives the signal, and the signal is allowed to pass while being suppressed. Such a capacitor is called a coupling capacitor. This coupling capacitor is required to have a lower insertion loss in a wider frequency region in order not to attenuate the signal over a wide frequency range.
The insertion loss is greatly influenced by the capacitance component in the low frequency region, and is greatly affected by two components of the equivalent series inductance and the equivalent series resistance in the high frequency region.
Here, there is a multilayer capacitor described in Patent Document 1 as a coupling capacitor. Patent Document 1 describes that the multilayer capacitor is mounted on the substrate so that the internal electrode of the multilayer capacitor is perpendicular to the surface direction of the mounting surface of the substrate in order to further reduce the equivalent series inductance. Here, as a mounting method of the multilayer capacitor, generally, a method of picking up the taped multilayer capacitor with a nozzle of a mounting machine and mounting it on a substrate is taken. Therefore, in order for the internal electrodes to be perpendicular to the surface direction of the mounting surface of the substrate, it is necessary to align the stacking directions of the internal electrodes in advance.
しかしながら、特許文献1に記載されている積層コンデンサなどの積層セラミックコンデンサは、内部電極が内部に埋設されており、内部電極の積層方向が外観から判別しにくい。したがって、積層セラミックコンデンサをテーピングする前に、内部電極の積層方向を判別する必要があり、判別するためのコストがかかる上、内部電極の方向を間違うと、等価直列インダクタンスを低く抑えることができず、結果として、基板に実装した際、高周波領域では、挿入損失の特性にばらつきがでるという危険性がある。 However, in the multilayer ceramic capacitor such as the multilayer capacitor described in Patent Document 1, the internal electrode is embedded inside, and the stacking direction of the internal electrode is difficult to distinguish from the appearance. Therefore, it is necessary to determine the stacking direction of the internal electrodes before taping the multilayer ceramic capacitor, which is costly to determine and if the direction of the internal electrodes is incorrect, the equivalent series inductance cannot be kept low. As a result, when mounted on the substrate, there is a risk that the insertion loss characteristic varies in the high frequency region.
それゆえに、この発明の主たる目的は、実装姿勢の違いによる挿入損失特性の変化の少ない積層セラミックコンデンサが実装された実装基板を提供することである。 Therefore, a main object of the present invention is to provide a mounting board on which a multilayer ceramic capacitor having a small change in insertion loss characteristics due to a difference in mounting posture is mounted.
この発明にかかる実装基板は、10GHz以上の周波数領域を含む信号を出力する出力電極と、10GHz以上の周波数領域を含む信号を入力する入力電極と、出力電極および入力電極に接続される積層セラミックコンデンサとを備えた実装基板であって、
積層セラミックコンデンサは、直方体状の積層体を備え、
積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する幅方向に相対する第1の側面および第2の側面と、積層方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、
積層セラミックコンデンサは、さらに、
第1の端面を覆い、第1の端面から延伸して第1の主面、第2の主面、第1の側面および第2の側面を覆って配置された第1の外部電極と、
第2の端面を覆い、第2の端面から延伸して第1の主面、第2の主面、第1の側面および第2の側面を覆って配置された第2の外部電極とを備え、
複数の内部電極は、第1の外部電極に接続される第1の内部電極および第2の外部電極に接続される第2の内部電極を有し、
第1の主面、第2の主面、第1の側面および第2の側面に形成された第1の外部電極および第2の外部電極を含むそれぞれの断面で見た場合、
積層方向において第1の内部電極および第2の内部電極のうち第1の主面に最も近い位置に配置された内部電極から第1の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第1の内部電極および第2の内部電極のうち第2の主面に最も近い位置に配置された内部電極から第2の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法が40μm以下であり、さらに、
幅方向において第1の内部電極および第2の内部電極のうち第1の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第1の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第1の内部電極もしくは第2の内部電極のうち第2の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第2の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法が40μm以下であることを特徴とする、実装基板である。
また、この発明にかかる実装基板は、10GHz以上の周波数領域を含む信号を出力する出力電極と、10GHz以上の周波数領域を含む信号を入力する入力電極と、出力電極および入力電極に接続される積層セラミックコンデンサとを備えた実装基板であって、
積層セラミックコンデンサは、直方体状の積層体を備え、
積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する幅方向に相対する第1の側面および第2の側面と、積層方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、
積層セラミックコンデンサは、さらに、
第1の端面を覆い、第1の端面から延伸して第1の主面、第2の主面、第1の側面および第2の側面を覆って配置された第1の外部電極と、
第2の端面を覆い、第2の端面から延伸して第1の主面、第2の主面、第1の側面および第2の側面を覆って配置された第2の外部電極とを備え、
複数の内部電極は、第1の外部電極に接続される第1の内部電極および第2の外部電極に接続される第2の内部電極を有し、
第1の主面、第2の主面、第1の側面および第2の側面に形成された第1の外部電極および第2の外部電極を含むそれぞれの断面で見た場合、
積層方向において第1の内部電極および第2の内部電極のうち第1の主面に最も近い位置に配置された内部電極から第1の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第1の内部電極および第2の内部電極のうち第2の主面に最も近い位置に配置された内部電極から第2の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法が40μm以下であり、さらに、
幅方向において第1の内部電極および第2の内部電極のうち第1の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第1の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第1の内部電極もしくは第2の内部電極のうち第2の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第2の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法が40μm以下であり、
実装基板に備えられる積層セラミックコンデンサは、
積層セラミックコンデンサの複数の内部電極が実装面に対して平行になるように実装される積層セラミックコンデンサと、
積層セラミックコンデンサの複数の内部電極が実装面に対して垂直になるように実装される積層セラミックコンデンサとを含むことを特徴とする、実装基板である。
この発明にかかる実装基板では、積層方向において第1の内部電極および第2の内部電極のうち第1の主面に最も近い位置に配置された内部電極から第1の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第1の内部電極および第2の内部電極のうち第2の主面に最も近い位置に配置された内部電極から第2の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法と、
幅方向において第1の内部電極および第2の内部電極のうち第1の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第1の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第1の内部電極もしくは第2の内部電極のうち第2の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第2の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法との差が10μm以下であることが好ましい。
この発明にかかる実装基板では、第1の内部電極および第2の内部電極は、複数備えられており、
第1の内部電極および第2の内部電極の積層方向に沿った寸法は、0.3μm以上1.0μm以下であり、第1の内部電極および第2の内部電極の合計枚数は、150枚以上350枚以下であることが好ましい。
この発明にかかる実装基板では、積層セラミックコンデンサの長さ方向の寸法は、0.2mm以上0.7mm以下であることが好ましい。
この発明にかかる実装基板では、第1の外部電極および第2の外部電極は、それぞれ、積層体の直上に配置された下地電極と、下地電極上に配置されためっき層とを有し、めっき層は、Auからなることが好ましい。
この発明にかかる実装基板では、内部電極は、Cuを含む内部電極であることが好ましい。
この発明にかかる実装基板では、内部電極は、Niを含む内部電極であることが好ましい。
A mounting substrate according to the present invention includes an output electrode that outputs a signal including a frequency region of 10 GHz or more, an input electrode that inputs a signal including a frequency region of 10 GHz or more, and a multilayer ceramic capacitor connected to the output electrode and the input electrode A mounting board comprising:
A multilayer ceramic capacitor comprises a rectangular parallelepiped laminate,
The multilayer body includes a plurality of dielectric layers and a plurality of internal electrodes that are stacked, and further, a first main surface and a second main surface that are opposed to the stacking direction, and a width direction orthogonal to the stacking direction. A first side surface and a second side surface facing each other, and a first end surface and a second end surface facing each other in a length direction orthogonal to the stacking direction and the width direction;
Multilayer ceramic capacitors
A first external electrode that covers the first end surface, extends from the first end surface, and is disposed to cover the first main surface, the second main surface, the first side surface, and the second side surface;
A second external electrode covering the second end surface and extending from the second end surface and arranged to cover the first main surface, the second main surface, the first side surface and the second side surface. ,
The plurality of internal electrodes have a first internal electrode connected to the first external electrode and a second internal electrode connected to the second external electrode,
When viewed in respective cross sections including the first external electrode and the second external electrode formed on the first main surface, the second main surface, the first side surface and the second side surface,
The stacking direction from the internal electrode disposed closest to the first main surface to the surface of the external electrode disposed on the first main surface side of the first internal electrode and the second internal electrode in the stacking direction Of the external electrode disposed on the second main surface side from the internal electrode disposed at the position closest to the second main surface among the first internal electrode and the second internal electrode in the dimension along the stacking direction and the stacking direction The longest dimension among the dimensions along the stacking direction to the surface is 40 μm or less, and
Of the first internal electrode and the second internal electrode in the width direction, the first internal electrode disposed at a position closest to the first side surface or the surface of the second internal electrode is disposed on the first side surface side. The first internal electrode or the second internal electrode disposed at a position closest to the second side surface of the first internal electrode or the second internal electrode in the width direction or the dimension along the width direction to the surface of the external electrode. The mounting substrate is characterized in that the longest dimension among the dimensions along the width direction from the surface of the internal electrode to the surface of the external electrode disposed on the second side surface side is 40 μm or less.
Further, the mounting substrate according to the present invention includes an output electrode that outputs a signal including a frequency region of 10 GHz or more, an input electrode that inputs a signal including a frequency region of 10 GHz or more, and a stacked layer connected to the output electrode and the input electrode. A mounting board comprising a ceramic capacitor,
A multilayer ceramic capacitor comprises a rectangular parallelepiped laminate,
The multilayer body includes a plurality of dielectric layers and a plurality of internal electrodes that are stacked, and further, a first main surface and a second main surface that are opposed to the stacking direction, and a width direction orthogonal to the stacking direction. A first side surface and a second side surface facing each other, and a first end surface and a second end surface facing each other in a length direction orthogonal to the stacking direction and the width direction;
Multilayer ceramic capacitors
A first external electrode that covers the first end surface, extends from the first end surface, and is disposed to cover the first main surface, the second main surface, the first side surface, and the second side surface;
A second external electrode covering the second end surface and extending from the second end surface and arranged to cover the first main surface, the second main surface, the first side surface and the second side surface. ,
The plurality of internal electrodes have a first internal electrode connected to the first external electrode and a second internal electrode connected to the second external electrode,
When viewed in respective cross sections including the first external electrode and the second external electrode formed on the first main surface, the second main surface, the first side surface and the second side surface,
The stacking direction from the internal electrode disposed closest to the first main surface to the surface of the external electrode disposed on the first main surface side of the first internal electrode and the second internal electrode in the stacking direction Of the external electrode disposed on the second main surface side from the internal electrode disposed at the position closest to the second main surface among the first internal electrode and the second internal electrode in the dimension along the stacking direction and the stacking direction The longest dimension among the dimensions along the stacking direction to the surface is 40 μm or less, and
Of the first internal electrode and the second internal electrode in the width direction, the first internal electrode disposed at a position closest to the first side surface or the surface of the second internal electrode is disposed on the first side surface side. The first internal electrode or the second internal electrode disposed at a position closest to the second side surface of the first internal electrode or the second internal electrode in the width direction or the dimension along the width direction to the surface of the external electrode. The longest dimension among the dimensions along the width direction from the surface of the internal electrode to the surface of the external electrode disposed on the second side surface is 40 μm or less,
The multilayer ceramic capacitor provided on the mounting board is
A multilayer ceramic capacitor mounted such that a plurality of internal electrodes of the multilayer ceramic capacitor are parallel to the mounting surface;
A mounting substrate comprising: a multilayer ceramic capacitor mounted so that a plurality of internal electrodes of the multilayer ceramic capacitor are perpendicular to the mounting surface.
In the mounting substrate according to the present invention, the first internal electrode and the second internal electrode in the stacking direction are arranged on the first main surface side from the internal electrode arranged at a position closest to the first main surface. The dimension along the stacking direction to the surface of the external electrode and the second main surface from the internal electrode disposed at the position closest to the second main surface among the first internal electrode and the second internal electrode in the stacking direction The longest dimension among the dimensions along the stacking direction to the surface of the external electrode arranged on the side,
Of the first internal electrode and the second internal electrode in the width direction, the first internal electrode disposed at a position closest to the first side surface or the surface of the second internal electrode is disposed on the first side surface side. The first internal electrode or the second internal electrode disposed at a position closest to the second side surface of the first internal electrode or the second internal electrode in the width direction or the dimension along the width direction to the surface of the external electrode. The difference from the longest dimension among the dimensions along the width direction from the surface of the internal electrode to the surface of the external electrode disposed on the second side surface side is preferably 10 μm or less.
In the mounting board according to the present invention, a plurality of first internal electrodes and second internal electrodes are provided,
The dimension along the lamination direction of the first internal electrode and the second internal electrode is 0.3 μm or more and 1.0 μm or less, and the total number of the first internal electrode and the second internal electrode is 150 or more. The number is preferably 350 or less.
In the mounting substrate according to the present invention, the length of the multilayer ceramic capacitor in the length direction is preferably 0.2 mm or more and 0.7 mm or less.
In the mounting substrate according to the present invention, each of the first external electrode and the second external electrode has a base electrode disposed immediately above the laminate, and a plating layer disposed on the base electrode. The layer is preferably made of Au.
In the mounting substrate according to the present invention, the internal electrode is preferably an internal electrode containing Cu.
In the mounting substrate according to the present invention, the internal electrode is preferably an internal electrode containing Ni.
この発明にかかる実装基板では、積層方向において第1の内部電極および第2の内部電極のうち第1の主面に最も近い位置に配置された内部電極から第1の主面側に配置された外部電極の表面までの積層方向に沿った寸法および積層方向において第1の内部電極および第2の内部電極のうち第2の主面に最も近い位置に配置された内部電極から第2の主面側に配置された外部電極の表面までの積層方向に沿った寸法のうち最も長い寸法が40μm以下であり、さらに、幅方向において第1の内部電極および第2の内部電極のうち第1の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第1の側面側に配置された外部電極の表面までの幅方向に沿った寸法もしくは幅方向において第1の内部電極もしくは第2の内部電極のうち第2の側面に最も近い位置に配置された第1の内部電極もしくは第2の内部電極の表面から第2の側面側に配置された外部電極の表面までの幅方向に沿った寸法のうち最も長い寸法が40μm以下である。 In the mounting substrate according to the present invention, the first internal electrode and the second internal electrode in the stacking direction are arranged on the first main surface side from the internal electrode arranged at a position closest to the first main surface. The dimension along the stacking direction to the surface of the external electrode and the second main surface from the internal electrode disposed at the position closest to the second main surface among the first internal electrode and the second internal electrode in the stacking direction The longest dimension among the dimensions along the stacking direction to the surface of the external electrode arranged on the side is 40 μm or less, and further, the first side surface of the first internal electrode and the second internal electrode in the width direction In the dimension or width direction along the width direction from the surface of the first internal electrode or the second internal electrode disposed closest to the surface to the surface of the external electrode disposed on the first side surface side. Internal electrode or second Along the width direction from the surface of the first internal electrode or the second internal electrode arranged closest to the second side surface of the internal electrodes to the surface of the external electrode arranged on the second side surface side The longest dimension is 40 μm or less.
この発明によれば、実装姿勢の違いによる挿入損失特性の変化の少ない積層セラミックコンデンサが実装された実装基板を得ることができる。 According to the present invention, it is possible to obtain a mounting board on which a multilayer ceramic capacitor having a small change in insertion loss characteristics due to a difference in mounting posture is mounted.
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。 The above-described object, other objects, features, and advantages of the present invention will become more apparent from the following description of embodiments for carrying out the invention with reference to the drawings.
図1、図2および図3に示すように、積層セラミックコンデンサ10は、たとえば、直方体状の積層体12を備える。積層体12は、積層された複数の誘電体層14と複数の内部電極16とを有する。さらに、積層体12は、積層方向xに相対する第1の主面12aおよび第2の主面12bと、積層方向xに直交する幅方向yに相対する第1の側面12cおよび第2の側面12dと、積層方向xおよび幅方向yに直交する長さ方向zに相対する第1の端面12eおよび第2の端面12fとを有する。この積層体12には、角部および稜線部に丸みがつけられていることが好ましい。 As shown in FIGS. 1, 2, and 3, the multilayer ceramic capacitor 10 includes a rectangular parallelepiped multilayer body 12, for example. The stacked body 12 includes a plurality of stacked dielectric layers 14 and a plurality of internal electrodes 16. Furthermore, the laminate 12 includes a first main surface 12a and a second main surface 12b that are opposed to the lamination direction x, and a first side surface 12c and a second side surface that are opposed to the width direction y orthogonal to the lamination direction x. 12d, and a first end surface 12e and a second end surface 12f that are opposed to a length direction z orthogonal to the stacking direction x and the width direction y. The laminated body 12 is preferably rounded at corners and ridge lines.
積層体12の誘電体層14の誘電体材料としては、たとえば、BaTiO3、CaTiO3、SrTiO3またはCaZrO3などの成分を含む誘電体セラミックを用いることができる。また、これらの成分に、たとえば、Mn化合物、Mg化合物、Ca化合物、Fe化合物、Cr化合物、Co化合物またはNi化合物などの化合物と希土類元素化合物とを添加したものを用いてもよい。また、一つの誘電体層14の積層方向xの寸法は、たとえば、0.5μm以上10μm以下であることが好ましい。 As a dielectric material of the dielectric layer 14 of the multilayer body 12, for example, a dielectric ceramic containing a component such as BaTiO 3 , CaTiO 3 , SrTiO 3, or CaZrO 3 can be used. Moreover, you may use what added compounds and rare earth element compounds, such as a Mn compound, Mg compound, Ca compound, Fe compound, Cr compound, Co compound, or Ni compound, to these components, for example. Moreover, it is preferable that the dimension of the lamination direction x of one dielectric material layer 14 is 0.5 micrometer or more and 10 micrometers or less, for example.
図2および図3に示すように、積層体12は、複数の内部電極16として、たとえば略矩形状の複数の第1の内部電極16aおよび複数の第2の内部電極16bを有する。複数の第1の内部電極16aおよび複数の第2の内部電極16bは、積層体12の積層方向xに沿って等間隔に交互に配置されるように埋設されている。
第1の内部電極16aの一端部には、積層体12の第1の端面12eに露出した露出面18aを有する。第2の内部電極16bの一端部には、積層体12の第2の端面12fに露出した露出面18bを有する。具体的には、第1の内部電極16aの一端部の露出面18aは、積層体12の第1の端面12eに露出している。また、第2の内部電極16bの一端部の露出面18bは、積層体12の第2の端面12fに露出している。
さらに、第1の内部電極16aおよび第2の内部電極16bは、それぞれ、積層体12の第1の主面12aおよび第2の主面12bと平行である。また、第1の内部電極16aおよび第2の内部電極16bは、積層体12の積層方向xにおいて、誘電体層14を介して、互いに対向している。
第1の内部電極16aおよび第2の内部電極16bの個々の積層方向xに沿った寸法は、たとえば、0.3μm以上1.0μm以下であることが好ましい。
また、第1の内部電極16aおよび第2の内部電極16bの合計枚数は、150枚以上350枚以下であることが好ましい。
第1の内部電極16aおよび第2の内部電極16bは、それぞれ、たとえば、Ni、Cu、Ag、Pd、Auなどの金属や、これらの金属の1種を含むたとえばAg−Pd合金などの合金により構成することができる。第1の内部電極16aおよび第2の内部電極16bは、それぞれ、Cuを含む内部電極またはNiを含む内部電極であることが好ましい。
また、第1の内部電極16aおよび第2の内部電極16bは、それぞれ、誘電体層14に含まれるセラミックスと同一組成系の誘電体粒子をさらに含んでいてもよい。
なお、積層体12において、複数の第1の内部電極16のうち最も第1の主面12a側の第1の内部電極16a´と第1の主面12aとの間に、第1の内部電極16aと同様に第1の端面12eに露出する補助電極17aが形成されてもよい。さらに、積層体12において、複数の第2の内部電極16bのうち最も第2の主面12b側の第2の内部電極16b´と第2の主面12bとの間に、第2の内部電極16bと同様に第2の端面12fに露出する補助電極17bが形成されてもよい。
As shown in FIGS. 2 and 3, the multilayer body 12 includes, as the plurality of internal electrodes 16, for example, a plurality of first internal electrodes 16 a and a plurality of second internal electrodes 16 b having a substantially rectangular shape. The plurality of first internal electrodes 16 a and the plurality of second internal electrodes 16 b are embedded so as to be alternately arranged at equal intervals along the stacking direction x of the stacked body 12.
One end portion of the first internal electrode 16 a has an exposed surface 18 a exposed at the first end surface 12 e of the multilayer body 12. One end portion of the second internal electrode 16 b has an exposed surface 18 b exposed at the second end surface 12 f of the multilayer body 12. Specifically, the exposed surface 18 a at one end of the first internal electrode 16 a is exposed at the first end surface 12 e of the multilayer body 12. Further, the exposed surface 18 b at one end of the second internal electrode 16 b is exposed at the second end surface 12 f of the multilayer body 12.
Further, the first internal electrode 16a and the second internal electrode 16b are parallel to the first main surface 12a and the second main surface 12b of the multilayer body 12, respectively. Further, the first internal electrode 16 a and the second internal electrode 16 b are opposed to each other with the dielectric layer 14 in the stacking direction x of the stacked body 12.
The dimension along the individual stacking direction x of the first internal electrode 16a and the second internal electrode 16b is preferably, for example, 0.3 μm or more and 1.0 μm or less.
The total number of the first internal electrodes 16a and the second internal electrodes 16b is preferably 150 or more and 350 or less.
The first internal electrode 16a and the second internal electrode 16b are each made of, for example, a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy such as an Ag—Pd alloy containing one of these metals. Can be configured. The first internal electrode 16a and the second internal electrode 16b are each preferably an internal electrode containing Cu or an internal electrode containing Ni.
Further, each of the first internal electrode 16 a and the second internal electrode 16 b may further include dielectric particles having the same composition system as the ceramic contained in the dielectric layer 14.
In the multilayer body 12, the first internal electrode is disposed between the first internal electrode 16 a ′ closest to the first main surface 12 a and the first main surface 12 a among the plurality of first internal electrodes 16. Similarly to 16a, an auxiliary electrode 17a exposed on the first end face 12e may be formed. Furthermore, in the multilayer body 12, the second internal electrode is disposed between the second internal electrode 16 b ′ closest to the second main surface 12 b and the second main surface 12 b among the plurality of second internal electrodes 16 b. Similarly to 16b, an auxiliary electrode 17b exposed on the second end face 12f may be formed.
積層体12の第1の端面12e側および第2の端面12f側には、外部電極20が形成される。外部電極20は、第1の外部電極20aおよび第2の外部電極20bを有する。
積層体12の第1の端面12e側には、第1の外部電極20aが形成される。第1の外部電極20aは、積層体12の第1の端面12eを覆い、第1の端面12eから延伸して第1の主面12a、第2の主面12b、第1の側面12cおよび第2の側面12dの一部分を覆うように形成される。この場合、第1の外部電極20aは、第1の内部電極16aの露出面18aと電気的に接続される。さらに、第1の外部電極20aは、補助電極17aが形成されている場合には、補助電極17aとも電気的に接続される。なお、外部電極20aは、補助電極17aとは接続されていなくてもよい。
積層体12の第2の端面12f側には、第2の外部電極20bが形成される。第2の外部電極20bは、積層体12の第2の端面12fを覆い、第2の端面12fから延伸して第1の主面12a、第2の主面12b、第1の側面12cおよび第2の側面12dの一部分を覆うように形成される。この場合、第2の外部電極20bは、第2の内部電極16bの露出面18bと電気的に接続される。さらに、第2の外部電極20bは、補助電極17bが形成されている場合には、補助電極17bとも電気的に接続される。なお、外部電極20bは、補助電極17bとは接続されていなくてもよい。
External electrodes 20 are formed on the first end surface 12 e side and the second end surface 12 f side of the multilayer body 12. The external electrode 20 includes a first external electrode 20a and a second external electrode 20b.
A first external electrode 20 a is formed on the first end surface 12 e side of the multilayer body 12. The first external electrode 20a covers the first end surface 12e of the multilayer body 12, extends from the first end surface 12e, and extends from the first main surface 12a, the second main surface 12b, the first side surface 12c, and the first side surface 12c. 2 to cover a part of the side surface 12d. In this case, the first external electrode 20a is electrically connected to the exposed surface 18a of the first internal electrode 16a. Furthermore, when the auxiliary electrode 17a is formed, the first external electrode 20a is also electrically connected to the auxiliary electrode 17a. The external electrode 20a may not be connected to the auxiliary electrode 17a.
A second external electrode 20 b is formed on the second end face 12 f side of the multilayer body 12. The second external electrode 20b covers the second end surface 12f of the multilayer body 12, extends from the second end surface 12f, and extends from the first main surface 12a, the second main surface 12b, the first side surface 12c, and the first side surface 12c. 2 to cover a part of the side surface 12d. In this case, the second external electrode 20b is electrically connected to the exposed surface 18b of the second internal electrode 16b. Furthermore, the second external electrode 20b is also electrically connected to the auxiliary electrode 17b when the auxiliary electrode 17b is formed. The external electrode 20b may not be connected to the auxiliary electrode 17b.
第1の外部電極20aは、積層体12側から順に、下地電極22aおよびめっき層24aを有する。同様に、第2の外部電極20bは、積層体12側から順に、下地電極22bおよびめっき層24bを有する。 The first external electrode 20a includes a base electrode 22a and a plating layer 24a in this order from the laminated body 12 side. Similarly, the second external electrode 20b includes a base electrode 22b and a plating layer 24b in this order from the stacked body 12 side.
下地電極22aおよび22bは、それぞれ、焼付け層などから選ばれる少なくとも1つの層を含む。
焼付け層は、Siからなるガラスを含み、さらに、金属として、たとえば、Cu、Ni、Ag、Pd、Ag−Pd合金、Auなどから選ばれる少なくとも1つを含む。焼付け層は、複数層からなるものであってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体12に塗布して焼き付けたものであり、内部電極16と同時に焼成したものであってもよく、内部電極16を焼成した後に焼き付けたものであってもよい。
下地電極22aおよび22bは、それぞれ、最も厚い部分の厚みが25μm以上45μm以下であることが好ましい。
Each of the base electrodes 22a and 22b includes at least one layer selected from a baking layer and the like.
The baking layer includes glass made of Si, and further includes at least one selected from Cu, Ni, Ag, Pd, an Ag—Pd alloy, Au, and the like as a metal. The baking layer may be composed of a plurality of layers. The baking layer is obtained by applying a conductive paste containing glass and metal to the laminated body 12 and baking it. The baking layer may be fired at the same time as the internal electrode 16, or is burned after baking the internal electrode 16. It may be.
Each of the base electrodes 22a and 22b preferably has a thickness of the thickest portion of 25 μm or more and 45 μm or less.
めっき層24aおよび24bは、たとえば、Cu、Ni、Ag、Pd、Ag−Pd合金、Auなどから選ばれる少なくとも1つを含む。
めっき層24aおよび24bがAuからなる場合、導電性接着剤による実装が可能となるとともに、ワイヤボンディングのボンディング性が向上するので、好ましい。
めっき層24aおよび24bは、それぞれ、複数層により形成されていてもよい。この場合、めっき層24aおよび24bは、それぞれ、下層としてのNiめっき層および上層としてのSnめっき層を有する2層構造であることが好ましい。
The plating layers 24a and 24b include at least one selected from Cu, Ni, Ag, Pd, an Ag—Pd alloy, Au, and the like, for example.
When the plating layers 24a and 24b are made of Au, mounting with a conductive adhesive is possible, and the bondability of wire bonding is improved, which is preferable.
Each of the plating layers 24a and 24b may be formed of a plurality of layers. In this case, each of the plating layers 24a and 24b preferably has a two-layer structure having a Ni plating layer as a lower layer and a Sn plating layer as an upper layer.
この積層セラミックコンデンサ10は、たとえば、長さ方向zの寸法である長さLが0.6mm、幅方向yの寸法である幅Wが0.3mm、積層方向xの寸法である厚みTが0.3mmの直方体状に形成されている。積層セラミックコンデンサ10の長さ方向zの寸法は、0.2mm以上0.7mm以下であることが好ましい。なお、各寸法は、寸法公差±0.03mmを含む。 The multilayer ceramic capacitor 10 has, for example, a length L as a dimension in the length direction z of 0.6 mm, a width W as a dimension in the width direction y of 0.3 mm, and a thickness T as a dimension in the stack direction x of 0. .3 mm rectangular parallelepiped. The dimension in the length direction z of the multilayer ceramic capacitor 10 is preferably 0.2 mm or more and 0.7 mm or less. Each dimension includes a dimensional tolerance of ± 0.03 mm.
また、この積層セラミックコンデンサ10では、第1の内部電極16aおよび第2の内部電極16bが、層状であり、積層体12の第1の主面12aおよび第2の主面12b同士を結ぶ積層方向xに積層されている。 In the multilayer ceramic capacitor 10, the first internal electrode 16 a and the second internal electrode 16 b are layered, and the stacking direction connecting the first main surface 12 a and the second main surface 12 b of the multilayer body 12. It is laminated on x.
次に、上述の積層セラミックコンデンサ10を製造する方法の一例について説明する。 Next, an example of a method for manufacturing the above-described multilayer ceramic capacitor 10 will be described.
まず、積層体12の誘電体層14を構成するためのセラミック材料を含むセラミックグリーンシート30を用意する。 First, a ceramic green sheet 30 containing a ceramic material for constituting the dielectric layer 14 of the laminate 12 is prepared.
次に、図4に示すように、セラミックグリーンシート30上に、導電性ペーストを印刷することによって、内部電極や補助電極となる導電パターン32を帯状に一定間隔で形成する。なお、導電性ペーストの印刷方法は、たとえば、スクリーン印刷法、グラビア印刷法などの各種印刷法によって行うことができる。 Next, as shown in FIG. 4, a conductive paste 32 is formed on the ceramic green sheet 30 by printing a conductive paste to form internal electrodes and auxiliary electrodes in a strip shape at regular intervals. In addition, the printing method of an electrically conductive paste can be performed by various printing methods, such as a screen printing method and a gravure printing method, for example.
そして、最初に、導電パターン32が形成されていない複数枚のセラミックグリーンシート30を積層する。次に、導電パターン32が形成されている複数枚のセラミックグリーンシート30を図5(A)および(B)に示すように、内部電極となる導電パターン32が形成された複数枚のセラミックグリーンシート30を一定ピッチでずらして積層する。最後に、導電パターン32が形成されていない複数枚のセラミックグリーンシート30とを積層し、静水圧プレスなどの手段により積層方向にプレスすることによって、積層ブロックを作製する。なお、補助電極となる導電パターン32が形成されたセラミックグリーンシート30と、その直ぐ内側の内部電極となる導電パターン30が形成されたセラミックグリーンシート30とは、ずらさないで積層する。 First, a plurality of ceramic green sheets 30 on which the conductive pattern 32 is not formed are stacked. Next, as shown in FIGS. 5A and 5B, the plurality of ceramic green sheets 30 on which the conductive patterns 32 are formed are formed on the plurality of ceramic green sheets 30 on which the conductive patterns 32 serving as internal electrodes are formed. 30 are stacked at a constant pitch. Finally, a plurality of ceramic green sheets 30 on which the conductive pattern 32 is not formed are stacked, and pressed in the stacking direction by means such as isostatic pressing to produce a stacked block. Note that the ceramic green sheet 30 on which the conductive pattern 32 serving as the auxiliary electrode is formed and the ceramic green sheet 30 on which the conductive pattern 30 serving as the internal electrode immediately inside thereof are laminated without shifting.
それから、積層ブロックを図5(A)および(B)に示す仮想線34に沿って切断することによって、積層ブロックから図6に示す生の積層チップ36を形成する。積層ブロックの切断は、ダイシングや押切によって行うことができる。ここで、幅方向yにおいて、内部電極16の表面が露出する位置で導電パターン32を切断するため、内部電極16の幅方向yの端部が積層方向xにおいて揃った状態になる。なお、補助電極17aおよび17bの幅方向yで露出した表面も、内部電極16の幅方向yで露出した表面と積層方向xにおいて揃った状態になる。 Then, the laminated block is cut along a virtual line 34 shown in FIGS. 5A and 5B to form the raw laminated chip 36 shown in FIG. 6 from the laminated block. The cutting of the laminated block can be performed by dicing or pressing. Here, since the conductive pattern 32 is cut at a position where the surface of the internal electrode 16 is exposed in the width direction y, the end portions in the width direction y of the internal electrode 16 are aligned in the stacking direction x. The surfaces exposed in the width direction y of the auxiliary electrodes 17a and 17b are also aligned with the surfaces exposed in the width direction y of the internal electrodes 16 in the stacking direction x.
積層チップ36の両方の側面には、図6に示すように、内部電極や補助電極となる導電パターン32が露出している。そのため、図7に示すように、積層チップ36の両方の側面で露出した導電パターン32を覆うように、積層チップ36の両方の側面を誘電体となるセラミックグリーンシート38でそれぞれ覆う。その代わりに、積層チップ36の両方の側面に誘電体となるセラミックスラリーを塗布してもよい。なお、積層チップ36の両方の側面を覆うシートは、大気中に内部電極が露出していなければよく、誘電体以外の絶縁性を保てるシートで覆えていればよい。
なお、その後、そのように導電パターン32を覆った積層チップ36に対しては、バレル研磨などを行うことによって、角部および稜線部に丸みをつけておいてもよい。
As shown in FIG. 6, conductive patterns 32 serving as internal electrodes and auxiliary electrodes are exposed on both side surfaces of the multilayer chip 36. Therefore, as shown in FIG. 7, both side surfaces of the multilayer chip 36 are covered with ceramic green sheets 38 serving as dielectrics so as to cover the conductive patterns 32 exposed on both side surfaces of the multilayer chip 36. Instead, a ceramic slurry serving as a dielectric may be applied to both side surfaces of the multilayer chip 36. The sheet covering both side surfaces of the multilayer chip 36 may be covered with a sheet that can maintain insulation other than the dielectric, as long as the internal electrodes are not exposed to the atmosphere.
After that, the laminated chip 36 that covers the conductive pattern 32 may be rounded at the corners and the ridge lines by barrel polishing or the like.
そして、生の積層チップ36の焼成を行う。この焼成工程において、誘電体層14、第1の内部電極16a、第2の内部電極16b、補助電極17aおよび17bが焼成される。焼成温度は、使用するセラミック材料や導電性ペーストの種類により適宜設定することができる。焼成温度は、たとえば、900℃以上1300℃以下とすることができる。 Then, the raw multilayer chip 36 is fired. In this firing step, the dielectric layer 14, the first internal electrode 16a, the second internal electrode 16b, and the auxiliary electrodes 17a and 17b are fired. The firing temperature can be appropriately set depending on the type of ceramic material and conductive paste used. The firing temperature can be, for example, 900 ° C. or higher and 1300 ° C. or lower.
それから、ディッピングなどの方法によって、焼成後の積層チップの両方の端部に、すなわち、積層体12の両方の端部に、導電性ペーストを塗布する。 Then, a conductive paste is applied to both ends of the fired laminated chip, that is, to both ends of the laminated body 12 by a method such as dipping.
次に、積層体12に塗布した導電性ペーストをたとえば60℃以上180℃以下の中で10分間熱風乾燥する。 Next, the conductive paste applied to the laminate 12 is dried with hot air, for example, at 60 ° C. or higher and 180 ° C. or lower for 10 minutes.
その後、乾燥した導電性ペーストを焼き付けて下地電極22aおよび22bの焼付け層を形成する。 Thereafter, the dried conductive paste is baked to form the baking layers for the base electrodes 22a and 22b.
それから、電解めっきにより、下地電極22a上にめっき層24aを形成し、さらに、下地電極22b上にめっき層24bを形成する。 Then, a plating layer 24a is formed on the base electrode 22a by electrolytic plating, and further, a plating layer 24b is formed on the base electrode 22b.
以上のようにして、積層セラミックコンデンサ10を製造する。 The multilayer ceramic capacitor 10 is manufactured as described above.
次に、図1に示す積層セラミックコンデンサ10が実装された実装基板100Aについて説明する。 Next, the mounting substrate 100A on which the multilayer ceramic capacitor 10 shown in FIG. 1 is mounted will be described.
図8は、図1に示す積層セラミックコンデンサ10の内部電極16が実装される実装面に対して平行な場合の実装基板100Aの断面図である。 FIG. 8 is a cross-sectional view of the mounting substrate 100A when parallel to the mounting surface on which the internal electrodes 16 of the multilayer ceramic capacitor 10 shown in FIG. 1 are mounted.
図8に示す実装基板100Aは、ベース基板102を含む。ベース基板102の一方主面には、出力電極104および入力電極106が、積層セラミックコンデンサ10の第1の外部電極20aおよび第2の外部電極20bの間隔とほぼ同じ間隔を隔てて形成される。 A mounting substrate 100 </ b> A illustrated in FIG. 8 includes a base substrate 102. On one main surface of the base substrate 102, the output electrode 104 and the input electrode 106 are formed at substantially the same interval as the interval between the first external electrode 20 a and the second external electrode 20 b of the multilayer ceramic capacitor 10.
出力電極104は、10GHz以上の周波数領域を含む信号を出力する電極である。そのため、出力電極104には、たとえばベース基板102に実装されたトランス・インピーダンス・アンプ(図示せず)の出力端が、たとえばベース基板102に形成されたビアホール導体などを介して、電気的に接続される。このトランス・インピーダンス・アンプからの出力は、60GHz以下であり、低周波領域から高周波領域の周波数を含む信号が流れてくる。 The output electrode 104 is an electrode that outputs a signal including a frequency region of 10 GHz or more. Therefore, for example, an output terminal of a trans-impedance amplifier (not shown) mounted on the base substrate 102 is electrically connected to the output electrode 104 via a via-hole conductor formed on the base substrate 102, for example. Is done. The output from the transimpedance amplifier is 60 GHz or less, and a signal including a frequency in the low frequency region to the high frequency region flows.
入力電極106は、10GHz以上の周波数領域の周波数を備える信号を入力する電極である。そのため、入力電極106には、たとえばベース基板102に実装されたIC(図示せず)の入力端が、たとえばベース基板102に形成されたビアホール導体などを介して、電気的に接続される。 The input electrode 106 is an electrode for inputting a signal having a frequency in the frequency region of 10 GHz or more. Therefore, for example, an input end of an IC (not shown) mounted on the base substrate 102 is electrically connected to the input electrode 106 via, for example, a via hole conductor formed on the base substrate 102.
出力電極104および入力電極106には、トランス・インピーダンス・アンプから出力された信号をICに入力するために、カップリングコンデンサとしての積層セラミックコンデンサ10が接続される。この場合、出力電極104には、積層セラミックコンデンサ10の第2の外部電極20bが、はんだフレット108によって電気的に接続される。さらに、入力電極106には、積層セラミックコンデンサ10の第1の外部電極20aが、はんだフレット110によって電気的に接続される。
図8に示す実装基板100Aでは、内部電極16が実装面に対して平行になるように、積層セラミックコンデンサ10が実装される。この場合、積層セラミックコンデンサ10は、積層体12の第2の主面12bがベース基板102の実装面に対向するように実装される。
A multilayer ceramic capacitor 10 as a coupling capacitor is connected to the output electrode 104 and the input electrode 106 in order to input a signal output from the trans-impedance amplifier to the IC. In this case, the second external electrode 20 b of the multilayer ceramic capacitor 10 is electrically connected to the output electrode 104 by the solder fret 108. Further, the first external electrode 20 a of the multilayer ceramic capacitor 10 is electrically connected to the input electrode 106 by a solder fret 110.
In the mounting substrate 100A shown in FIG. 8, the multilayer ceramic capacitor 10 is mounted so that the internal electrodes 16 are parallel to the mounting surface. In this case, the multilayer ceramic capacitor 10 is mounted such that the second main surface 12 b of the multilayer body 12 faces the mounting surface of the base substrate 102.
図9は、図1に示す積層セラミックコンデンサ10の内部電極16が実装される実装面に対して垂直な場合の実装基板100Bの断面図である。 FIG. 9 is a cross-sectional view of the mounting substrate 100B in a case perpendicular to the mounting surface on which the internal electrodes 16 of the multilayer ceramic capacitor 10 shown in FIG. 1 are mounted.
図9に示す実装基板100Bは、図8に示す実装基板100Aと比べて、積層セラミックコンデンサ10の実装方向が異なる。
図9に示す実装基板100Bでは、内部電極16が実装面に対して垂直になるように、積層セラミックコンデンサ10が実装される。この場合、積層セラミックコンデンサ10は、積層体12の第2の側面12dがベース基板102の実装面に対向するように実装される。
The mounting board 100B shown in FIG. 9 differs from the mounting board 100A shown in FIG. 8 in the mounting direction of the multilayer ceramic capacitor 10.
In the mounting substrate 100B shown in FIG. 9, the multilayer ceramic capacitor 10 is mounted such that the internal electrodes 16 are perpendicular to the mounting surface. In this case, the multilayer ceramic capacitor 10 is mounted such that the second side surface 12 d of the multilayer body 12 faces the mounting surface of the base substrate 102.
図8に示す実装基板100Aおよび図9に示す実装基板100Bは、それぞれ、図10に示す回路を有する。 The mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9 each have the circuit shown in FIG.
図8に示す実装基板100Aおよび図9に示す実装基板100Bに実装された積層セラミックコンデンサ10では、それぞれ、第1の主面12a、第2の主面12b、第1の側面12cおよび第2の側面12dに形成された外部電極20を含み、積層方向xおよび幅方向yを含む断面で見た場合、積層方向xにおいて複数の内部電極16のうち第1の主面12aに最も近い位置に配置された第1の内部電極16a´から第1の主面12a側の外部電極20の表面までの積層方向xに沿った寸法のうち最も長い寸法が40μm以下となるように、内部電極16が配置されている。
同様に、積層方向xにおいて複数の内部電極16のうち第2の主面12bに最も近い位置に配置された第2の内部電極16b´から第2の主面12b側の外部電極20の表面までの積層方向xに沿った寸法のうち最も長い寸法が40μm以下となるように内部電極16が配置されている。加えて、幅方向yにおいて複数の内部電極16のうち第1の側面12cに最も近い位置に配置された内部電極16の表面から第1の側面12c側の外部電極20の表面までの幅方向yに沿った寸法のうち最も長い寸法が、40μm以下となるように、内部電極16が配置されている。同様に、幅方向yにおいて複数の内部電極16のうち第2の側面12dに最も近い位置に配置された内部電極16の表面から第2の側面12d側の外部電極20の表面までの幅方向yに沿った寸法のうち最も長い寸法が40μm以下となるように、内部電極16が配置されている。
すなわち、図8に示すように、たとえば、内部電極16と外部電極20の表面との間の積層方向xに沿った寸法H1が40μm以下となるように、内部電極16が配置されており、図9に示すように、たとえば、内部電極16と外部電極20の表面との間の幅方向yに沿った寸法H2が40μm以下となるように、内部電極16が配置されている。なお、補助電極が形成されている場合は、補助電極からの距離とする。
このように実装基板100Aあるいは実装基板100Bに配置された出力電極104から積層セラミックコンデンサ10までの信号が流れる経路および積層セラミックコンデンサ10から入力電極106までの信号が流れる経路を短くすることができる。したがって、等価直列インダクタンスを低くすることができる。このことは、信号の周波数が、10GHz以上で顕著に現れ、20GHz以上でより顕著になる。
なお、ここで、外部電極20は、下地電極と下地電極上に配置されためっき層とを含む場合があるが、外部電極20の表面までの寸法や距離には、はんだにより溶けるSnのめっき層を含めていない。
上述のような寸法や距離とするためには、内部電極が形成されていないセラミックグリーンシート30の厚さや積層する枚数、セラミックグリーンシート38の厚さなどを調整すればよい。
したがって、図8に示す実装基板100Aおよび図9に示す実装基板100Bは、それぞれ、挿入損失特性の変化の少ない積層セラミックコンデンサ10が実装された実装基板となる。
In the multilayer ceramic capacitor 10 mounted on the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, the first main surface 12a, the second main surface 12b, the first side surface 12c and the second main surface 12c, respectively. The external electrode 20 formed on the side surface 12d is disposed at a position closest to the first main surface 12a among the plurality of internal electrodes 16 in the stacking direction x when viewed in a cross section including the stacking direction x and the width direction y. The internal electrode 16 is arranged so that the longest dimension among the dimensions along the stacking direction x from the first internal electrode 16a ′ to the surface of the external electrode 20 on the first main surface 12a side is 40 μm or less. Has been.
Similarly, in the stacking direction x, from the second internal electrode 16b ′ disposed closest to the second main surface 12b among the plurality of internal electrodes 16, to the surface of the external electrode 20 on the second main surface 12b side. The internal electrodes 16 are arranged so that the longest dimension among the dimensions along the stacking direction x is 40 μm or less. In addition, the width direction y from the surface of the internal electrode 16 disposed closest to the first side surface 12c among the plurality of internal electrodes 16 in the width direction y to the surface of the external electrode 20 on the first side surface 12c side. The internal electrode 16 is arranged so that the longest dimension among the dimensions along the line is 40 μm or less. Similarly, the width direction y from the surface of the internal electrode 16 disposed at a position closest to the second side surface 12d among the plurality of internal electrodes 16 in the width direction y to the surface of the external electrode 20 on the second side surface 12d side. The internal electrodes 16 are arranged so that the longest dimension among the dimensions along the line is 40 μm or less.
That is, as shown in FIG. 8, for example, the internal electrode 16 is arranged so that the dimension H1 along the stacking direction x between the internal electrode 16 and the surface of the external electrode 20 is 40 μm or less. As shown in FIG. 9, for example, the internal electrode 16 is arranged so that the dimension H2 along the width direction y between the internal electrode 16 and the surface of the external electrode 20 is 40 μm or less. In addition, when the auxiliary electrode is formed, it is set as the distance from the auxiliary electrode.
Thus, the path through which signals from the output electrode 104 and the multilayer ceramic capacitor 10 arranged on the mounting board 100A or the mounting board 100B flow and the path through which signals from the multilayer ceramic capacitor 10 to the input electrode 106 flow can be shortened. Therefore, the equivalent series inductance can be lowered. This appears remarkably when the frequency of the signal is 10 GHz or higher, and becomes more remarkable when the frequency is 20 GHz or higher.
Here, the external electrode 20 may include a base electrode and a plating layer disposed on the base electrode, but the dimension and distance to the surface of the external electrode 20 may be Sn plating layers that are melted by solder. Is not included.
In order to obtain the dimensions and distances as described above, the thickness of the ceramic green sheets 30 on which the internal electrodes are not formed, the number of stacked layers, the thickness of the ceramic green sheets 38, and the like may be adjusted.
Therefore, the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9 are each a mounting substrate on which the multilayer ceramic capacitor 10 with little change in insertion loss characteristics is mounted.
ここで、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例と、従来の実装基板に用いられる積層セラミックコンデンサの一例とを比べてみる。
図11は、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例の断面の光学顕微鏡による写真像を示し、図12は、従来の実装基板に用いられる積層セラミックコンデンサの一例の断面の光学顕微鏡による写真像を示す。
図11および図12において、最も外側の白色部分が外部電極を示し、外部電極の内側の白色部分が積層体の外殻を示し、積層体において内部の多層の白色部分が内部電極を示す。それ以外の灰色部分が誘電体層を表している。
図11および図12から明らかなように、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例の方が、従来の実装基板に用いられる積層セラミックコンデンサの一例よりも、内部電極が外部電極に接近して形成されていることがわかる。
Here, an example of the multilayer ceramic capacitor used for the mounting substrate according to the present invention will be compared with an example of the multilayer ceramic capacitor used for the conventional mounting substrate.
FIG. 11 shows a photographic image of a cross section of an example of a multilayer ceramic capacitor used in the mounting substrate according to the present invention, and FIG. 12 shows an optical microscope of a cross section of an example of the multilayer ceramic capacitor used in the conventional mounting substrate. Shows a photographic image.
11 and 12, the outermost white portion indicates the external electrode, the white portion inside the external electrode indicates the outer shell of the laminate, and the multilayer white portion inside the laminate indicates the internal electrode. The other gray part represents the dielectric layer.
As is clear from FIGS. 11 and 12, the example of the multilayer ceramic capacitor used for the mounting board according to the present invention has the internal electrode as the external electrode than the example of the multilayer ceramic capacitor used for the conventional mounting board. It turns out that it forms closely.
図8に示す実装基板100Aでは、流れる信号は60GHzまでの幅広い周波数を有し、特に10GHz以上で本発明の効果を奏し、20GHz以上でさらに高い効果を奏する。図8中、矢印は、信号の流れを表している。信号が10GHz以上で、本発明による効果を奏するが、20GHz以上ではより顕著になる。
図8に示す実装基板100Aでは、特に、第2の主面12b側の外部電極20の厚みと最も第2の主面12b側の内部電極16および外部電極20間の距離との合計値が、40μm以下であるため、等価直列インダクタンスを抑制することができる。
In the mounting substrate 100A shown in FIG. 8, the flowing signal has a wide frequency up to 60 GHz. In particular, the effect of the present invention is achieved at 10 GHz or higher, and the higher effect is achieved at 20 GHz or higher. In FIG. 8, arrows indicate the flow of signals. The effect of the present invention is achieved when the signal is 10 GHz or higher, but becomes more prominent at 20 GHz or higher.
In the mounting substrate 100A shown in FIG. 8, in particular, the total value of the thickness of the external electrode 20 on the second main surface 12b side and the distance between the internal electrode 16 and the external electrode 20 on the second main surface 12b side is Since it is 40 micrometers or less, an equivalent series inductance can be suppressed.
図9に示す実装基板100Bでも、図8に示す実装基板100Aと同様に、流れる信号は、60GHzまでの幅広い周波数を有し、特に10GHz以上で本発明の効果を奏し、20GHz以上でさらに高い効果を奏する。図9中、矢印は、信号の流れを表している。信号が10GHz以上で、本発明による効果を奏するが、20GHz以上ではより顕著になる。
図9に示す実装基板100Bでは、特に、第2の側面12d側の外部電極20の厚みと最も第2の側面12d側の内部電極16の端部および外部電極20間の距離との合計値が、40μm以下であるため、等価直列インダクタンスを抑制することができる。
Also in the mounting substrate 100B shown in FIG. 9, like the mounting substrate 100A shown in FIG. 8, the flowing signal has a wide frequency up to 60 GHz, particularly the effects of the present invention at 10 GHz or more, and even higher effects at 20 GHz or more. Play. In FIG. 9, arrows indicate the flow of signals. The effect of the present invention is achieved when the signal is 10 GHz or higher, but becomes more prominent at 20 GHz or higher.
In the mounting substrate 100B shown in FIG. 9, in particular, the total value of the thickness of the external electrode 20 on the second side surface 12d side and the distance between the end of the internal electrode 16 on the second side surface 12d side and the external electrode 20 is the most. Therefore, the equivalent series inductance can be suppressed.
さらに、図9に示す実装基板100Bでは、内部電極16の幅方向yの表面が、セラミックグリーンシート38からなる誘電体層14の部分を取り除いた場合に積層体12の側面から0μm以上2μm以下の間にあり、内部電極16の幅方向yの表面は、積層方向xにおいてほぼ揃っている。このような内部電極16の幅方向yの表面と積層体12の側面からの距離を調整するには、セラミックグリーンシート38の厚さなどを調整すればよい。
そのため、図9に示すように、内部電極16を実装面に対して垂直に配置した場合、高周波領域の信号が、主として内部電極16の幅方向yの表面近傍を通過するが、積層方向xにおいてほぼ揃っているため、積層セラミックコンデンサ10間での等価直列インダクタンスのばらつきを抑制できる。したがって、挿入損失特性のばらつきを抑制できる。
すなわち、従来の実装基板では、一般的な積層セラミックコンデンサが用いられているが、このような一般的な積層セラミックコンデンサにおいては、積層時にずれが生じるため、内部電極の幅方向の表面の位置が、積層方向xにおいてばらついている。そのばらつきは積層セラミックコンデンサ間で制御することが難しく、積層セラミックコンデンサ間で等価直列インダクタンスに違いが出てしまう。すなわち、内部電極の幅方向の表面が、積層方向においてばらついていると、高周波領域の信号が通る内部電極の幅方向の端部と実装面との距離がばらつくということであり、等価直列インダクタンスがばらついてしまう。そのため、挿入損失特性にばらつきが生じてしまう。
それに対して、図9に示す実装基板100Bでは、内部電極12の幅方向yの端部が積層方向xにおいて揃っているため、等価直列インダクタンスがばらつきにくく、挿入損失特性がばらつきにくい。このことは、信号の周波数が、10GHz以上で顕著に現れ、20GHz以上でより顕著になる。
Furthermore, in the mounting substrate 100B shown in FIG. 9, the surface in the width direction y of the internal electrode 16 has a thickness of 0 μm or more and 2 μm or less from the side surface of the multilayer body 12 when the portion of the dielectric layer 14 made of the ceramic green sheet 38 is removed. The surface of the internal electrode 16 in the width direction y is substantially aligned in the stacking direction x. In order to adjust the distance from the surface in the width direction y of the internal electrode 16 and the side surface of the multilayer body 12, the thickness of the ceramic green sheet 38 and the like may be adjusted.
Therefore, as shown in FIG. 9, when the internal electrode 16 is arranged perpendicular to the mounting surface, the signal in the high frequency region passes mainly near the surface in the width direction y of the internal electrode 16, but in the stacking direction x. Since they are almost uniform, variation in equivalent series inductance between the multilayer ceramic capacitors 10 can be suppressed. Therefore, variations in insertion loss characteristics can be suppressed.
That is, in the conventional mounting substrate, a general multilayer ceramic capacitor is used, but in such a general multilayer ceramic capacitor, displacement occurs during stacking, and therefore the position of the surface in the width direction of the internal electrode is , And varies in the stacking direction x. The variation is difficult to control between the multilayer ceramic capacitors, and the equivalent series inductance differs between the multilayer ceramic capacitors. That is, if the surface in the width direction of the internal electrode varies in the stacking direction, the distance between the end portion in the width direction of the internal electrode through which a signal in the high frequency region passes and the mounting surface varies, and the equivalent series inductance is It will vary. Therefore, the insertion loss characteristic varies.
On the other hand, in the mounting substrate 100B shown in FIG. 9, since the end portions in the width direction y of the internal electrodes 12 are aligned in the stacking direction x, the equivalent series inductance is less likely to vary and the insertion loss characteristic is less likely to vary. This appears remarkably when the frequency of the signal is 10 GHz or higher, and becomes more remarkable when the frequency is 20 GHz or higher.
ここで、再び図11および図12を参照すると、この発明にかかる実装基板に用いられる積層セラミックコンデンサの一例の方が、従来の実装基板に用いられる積層セラミックコンデンサの一例よりも、内部電極の幅方向の端部が、積層方向において揃っていることがわかる。 11 and 12 again, the example of the multilayer ceramic capacitor used in the mounting substrate according to the present invention is larger in width of the internal electrode than the example of the multilayer ceramic capacitor used in the conventional mounting substrate. It can be seen that the ends in the direction are aligned in the stacking direction.
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、実装面に平行に積層セラミックコンデンサが実装された場合の第1の内部電極16a´と第1の主面12a側の外部電極20の表面までの積層方向xに沿った寸法のうち最も長い寸法、第2の内部電極16b´から第2の主面12b側の外部電極20の表面までの積層方向xに沿った寸法のうち最も長い寸法、複数の内部電極16のうち第1の側面12cに最も近い位置に配置された内部電極16の表面から第1の側面12c側の外部電極20の表面までの幅方向yに沿った寸法のうち最も長い寸法および第2の側面12dに最も近い位置に配置された内部電極16の表面から第2の側面12d側の外部電極20の表面までの幅方向yに沿った寸法のうち最も長い寸法のそれぞれの寸法の差が10μm以下であるため、積層セラミックコンデンサ10がどの方向に実装されたとしても、等価直列インダクタンスを低くすることができ、より高周波領域で安定した挿入損失特性を得ることができる。このことは、信号の周波数が、10GHz以上で顕著に現れ、20GHz以上でより顕著になる。したがって、図8に示す実装基板100Aおよび図9に示す実装基板100Bは、それぞれ、挿入損失特性の変化の少ない積層セラミックコンデンサ10が実装された実装基板となる。
なお、ここで、外部電極20は、下地電極と下地電極上に配置されためっき層とを含む場合があるが、外部電極20の表面までの寸法には、はんだにより溶けるSnのめっき層を含めていない。
上述のような寸法間の差とするためには、セラミックグリーンシート30の厚さや積層する枚数、セラミックグリーンシート38の厚さなどを調整すればよい。
In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, the first internal electrode 16a ′ and the external electrode 20 on the first main surface 12a side when the multilayer ceramic capacitor is mounted parallel to the mounting surface. The longest dimension among the dimensions along the stacking direction x up to the surface of the first electrode, and the longest dimension among the dimensions along the stacking direction x from the second internal electrode 16b 'to the surface of the external electrode 20 on the second main surface 12b side. Long dimension, dimension along the width direction y from the surface of the internal electrode 16 disposed closest to the first side face 12c to the surface of the external electrode 20 on the first side face 12c side among the plurality of internal electrodes 16 The longest dimension and the longest dimension among the dimensions along the width direction y from the surface of the internal electrode 16 disposed closest to the second side surface 12d to the surface of the external electrode 20 on the second side surface 12d side Dimensions Since the dimensional difference is 10 μm or less, the equivalent series inductance can be lowered regardless of the direction in which the multilayer ceramic capacitor 10 is mounted, and a stable insertion loss characteristic can be obtained in a higher frequency region. Can do. This appears remarkably when the frequency of the signal is 10 GHz or higher, and becomes more remarkable when the frequency is 20 GHz or higher. Therefore, the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9 are each a mounting substrate on which the multilayer ceramic capacitor 10 with little change in insertion loss characteristics is mounted.
Here, the external electrode 20 may include a base electrode and a plating layer disposed on the base electrode, but the dimension up to the surface of the external electrode 20 includes a Sn plating layer that is melted by solder. Not.
In order to obtain the difference between the dimensions as described above, the thickness of the ceramic green sheets 30, the number of stacked layers, the thickness of the ceramic green sheets 38, and the like may be adjusted.
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、複数の内部電極16の個々の積層方向xに沿った寸法が0.3μm以上1.0μm以下であり、複数の内部電極16の合計枚数が150枚以上350枚以下であることが好ましい。
内部電極16の積層方向xに沿った寸法が1.0μmより大きくなると、積層セラミックコンデンサ10のサイズ増大を抑制するには、内部電極16の合計枚数を減らす必要があり、静電容量が低下する。静電容量が低下すると、高周波の信号が通過しにくくなる。逆に、内部電極16の積層方向xに沿った寸法が0.3μmより小さいということは、内部電極16の誘電体層14を覆う面積が小さくなるということであり、高周波の信号が通る通り道が減るということであり、等価直列抵抗が増大する。等価直列抵抗が増大すると、高周波領域の信号が通過しにくくなる。
また、内部電極16の合計枚数が350枚より多くなると、積層セラミックコンデンサ10のサイズ増大を抑制することができない。逆に、内部電極16の合計枚数が150枚より少なくなると、静電容量が低下するということであり、高周波の信号が通過しにくくなる。
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、挿入損失は、等価直列インダクタンスおよび等価直列抵抗を主とする複合した要因により決定される。そのため、複数の内部電極16の個々の積層方向xに沿った寸法が0.3μm以上1.0μm以下とし、複数の内部電極16の合計枚数を150枚以上350枚以下とすることによって、等価直列抵抗が高くなることを抑制できる。高周波領域において、等価直列抵抗は挿入損失に影響し、高周波領域での等価直列抵抗を低く抑えることで挿入損失低下を抑制できる。
In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, the dimension of each of the plurality of internal electrodes 16 along the individual stacking direction x is 0.3 μm or more and 1.0 μm or less. The total number of 16 is preferably 150 or more and 350 or less.
When the dimension along the stacking direction x of the internal electrodes 16 is larger than 1.0 μm, it is necessary to reduce the total number of the internal electrodes 16 in order to suppress the increase in the size of the multilayer ceramic capacitor 10, and the capacitance decreases. . When the capacitance decreases, it becomes difficult for high-frequency signals to pass through. On the contrary, the fact that the dimension along the stacking direction x of the internal electrode 16 is smaller than 0.3 μm means that the area covering the dielectric layer 14 of the internal electrode 16 is small, and there is a path through which high-frequency signals pass. That is, the equivalent series resistance increases. When the equivalent series resistance increases, it becomes difficult for signals in the high frequency region to pass.
Further, if the total number of internal electrodes 16 exceeds 350, an increase in the size of the multilayer ceramic capacitor 10 cannot be suppressed. On the contrary, when the total number of the internal electrodes 16 is less than 150, the electrostatic capacity is lowered, and high-frequency signals are difficult to pass.
In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, the insertion loss is determined by a composite factor mainly including an equivalent series inductance and an equivalent series resistance. For this reason, the dimension along the individual stacking direction x of the plurality of internal electrodes 16 is set to 0.3 μm or more and 1.0 μm or less, and the total number of the plurality of internal electrodes 16 is set to 150 or more and 350 or less. It can suppress that resistance becomes high. In the high frequency region, the equivalent series resistance affects the insertion loss, and a reduction in insertion loss can be suppressed by keeping the equivalent series resistance in the high frequency region low.
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、積層セラミックコンデンサ10の長さ方向zの寸法である長さLが挿入損失に影響する。積層セラミックコンデンサ10の長さ方向zの寸法が短くなればなるほど、等価直列インダクタンスが低下するため、挿入損失が下がる傾向にある。そのため、積層セラミックコンデンサ10の長さ方向zの寸法は、0.6mm以下が好ましい。この寸法が0.6mmを上回ると、信号が通過する経路が長くなり、等価直列インダクタンスが増大する。
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、積層セラミックコンデンサ10の長さ方向zの寸法が0.2mm以上0.7mm以下の場合、より小型化サイズで広帯域の積層セラミックコンデンサ10を実装することができる。
なお、積層セラミックコンデンサ10の長さ方向zの寸法には、外部電極20の厚みを含んでいる。
In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, the length L which is the dimension in the length direction z of the multilayer ceramic capacitor 10 affects the insertion loss. As the dimension in the length direction z of the multilayer ceramic capacitor 10 becomes shorter, the equivalent series inductance decreases, and therefore the insertion loss tends to decrease. Therefore, the dimension in the length direction z of the multilayer ceramic capacitor 10 is preferably 0.6 mm or less. If this dimension exceeds 0.6 mm, the path through which the signal passes becomes longer and the equivalent series inductance increases.
In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, when the dimension in the longitudinal direction z of the multilayer ceramic capacitor 10 is 0.2 mm or more and 0.7 mm or less, a smaller size and a wider bandwidth are obtained. A ceramic capacitor 10 can be mounted.
The dimension of the multilayer ceramic capacitor 10 in the length direction z includes the thickness of the external electrode 20.
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、第1の外部電極20aが積層体12の直上に配置された下地電極22aと下地電極22a上に配置されためっき層24aを有する。第2の外部電極20bが積層体12の直上に配置された下地電極22bと下地電極22b上に配置されためっき層24bを有する。また、めっき層24aおよび24bがAuからなる場合、積層セラミックコンデンサ10の導電性接着剤による実装が可能となるとともに、ワイヤボンディングによる実装も可能となる。 In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, the first external electrode 20a is disposed immediately above the stacked body 12, and the plating layer 24a is disposed on the underlying electrode 22a. Have The second external electrode 20b has a base electrode 22b disposed immediately above the laminate 12 and a plating layer 24b disposed on the base electrode 22b. When the plating layers 24a and 24b are made of Au, the multilayer ceramic capacitor 10 can be mounted with a conductive adhesive and can also be mounted with wire bonding.
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、内部電極16がCuを含む内部電極である場合、挿入損失を小さくすることができ、高周波領域において周波数特性が良好である。 In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, when the internal electrode 16 is an internal electrode containing Cu, the insertion loss can be reduced and the frequency characteristics are good in the high frequency region. .
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、内部電極16がNiを含む内部電極である場合、Niは高融点であるため、積層チップの焼成の際、積層チップの誘電体材料の選択の自由度が高くなる。 In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, when the internal electrode 16 is an internal electrode containing Ni, since Ni has a high melting point, when the multilayer chip is fired, The degree of freedom in selecting the dielectric material is increased.
図8に示す実装基板100Aおよび図9に示す実装基板100Bでは、それぞれ、内部電極16の積層方向xにおける寸法が、幅方向yにおいてほぼ一様な大きさである。具体的には、内部電極16の幅方向yの端部から5μm幅方向yの内側に入った部分までの部分を内部電極16の端部分16c(図3参照)とすると、内部電極16の端部分16cにおいて幅方向yの内側の積層方向xにおける寸法と、内部電極16の幅方向yの中央部16d(図3参照)の積層方向xにおける寸法との差は、中央部16dの積層方向xにおける寸法を基準にして±5%以内である。
上述のように、内部電極16が実装面に対して垂直方向に配置される場合、高周波成分は内部電極16の端部分16cを通る。
一般的に、積層セラミックコンデンサにおいて、内部電極の幅方向の中央部の内部電極の誘電体層を覆う割合は、内部電極の幅方向の端部分より高い。
しかしながら、図8に示す実装基板100Aおよび図9に示す実装基板100Bに用いられる積層セラミックコンデンサ10のように、内部電極16の厚みがほぼ一様な大きさであるということは、内部電極16の誘電体層14を覆う割合が、ほぼ一定であるということであり、端部分16cにおいても内部電極16の誘電体層14を覆う割合が高くなるということである。つまり、高周波領域の信号が通過しやすい端部分16cにおいて、等価直列抵抗が減少するということであり、高周波領域での挿入損失の減少を抑制できる。
なお、内部電極16の合計枚数が150枚より下回る場合では、特に内部電極16が垂直方向に配置される場合、高周波領域の信号が通過できる内部電極16の数が減ってしまい、高周波領域における挿入損失が増大してしまう。
In the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9, the dimensions of the internal electrodes 16 in the stacking direction x are substantially uniform in the width direction y. Specifically, if the portion from the end in the width direction y of the internal electrode 16 to the portion inside the 5 μm width direction y is the end portion 16c of the internal electrode 16 (see FIG. 3), the end of the internal electrode 16 In the portion 16c, the difference between the dimension in the stacking direction x inside the width direction y and the dimension in the stacking direction x of the central portion 16d (see FIG. 3) of the internal electrode 16 in the width direction y is the stacking direction x of the central portion 16d. It is within ± 5% based on the dimension at.
As described above, when the internal electrode 16 is disposed in a direction perpendicular to the mounting surface, the high frequency component passes through the end portion 16 c of the internal electrode 16.
In general, in a multilayer ceramic capacitor, the ratio of covering the dielectric layer of the internal electrode at the center in the width direction of the internal electrode is higher than that of the end portion in the width direction of the internal electrode.
However, the thickness of the internal electrode 16 is substantially uniform as in the multilayer ceramic capacitor 10 used for the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. The ratio of covering the dielectric layer 14 is substantially constant, and the ratio of covering the dielectric layer 14 of the internal electrode 16 also at the end portion 16c is high. That is, the equivalent series resistance is reduced at the end portion 16c through which a signal in the high frequency region easily passes, and a reduction in insertion loss in the high frequency region can be suppressed.
When the total number of internal electrodes 16 is less than 150, especially when the internal electrodes 16 are arranged in the vertical direction, the number of internal electrodes 16 through which signals in the high frequency region can pass is reduced, and insertion in the high frequency region is performed. Loss increases.
図8に示す実装基板100Aおよび図9に示す実装基板100Bに用いられる積層セラミックコンデンサ10の静電容量は、0.1μF以上が好ましい。積層セラミックコンデンサ10の静電容量が0.1μFを下回ると、低周波領域の信号が通過しにくくなる。なお、積層セラミックコンデンサ10の静電容量は、1μFより大きい場合が、内部電極の枚数が増えているため、より等価直列抵抗を低く抑えることができ、しかも、静電容量が大きいため、低周波領域で信号を通しやすくなり、広帯域に適用しやすいので、0.1μF以上である場合より好ましい。なお、静電容量については、EIA規格により温度が25℃時点での静電容量である。 The capacitance of the multilayer ceramic capacitor 10 used for the mounting substrate 100A shown in FIG. 8 and the mounting substrate 100B shown in FIG. 9 is preferably 0.1 μF or more. When the capacitance of the multilayer ceramic capacitor 10 is less than 0.1 μF, it becomes difficult for signals in the low frequency region to pass through. Note that when the capacitance of the multilayer ceramic capacitor 10 is larger than 1 μF, the number of internal electrodes is increased, so that the equivalent series resistance can be further reduced, and since the capacitance is large, the low frequency Since it becomes easy to pass a signal in a region and it is easy to apply to a wide band, it is more preferable than 0.1 μF or more. The capacitance is the capacitance at a temperature of 25 ° C. according to the EIA standard.
上述における内部電極16の枚数および積層方向xにおける寸法は、積層体12の長さ方向zの中央部において、幅方向yおよび積層方向xを含む断面が露出するように研磨して、内部電極16を露出させて、光学顕微鏡で測定する。
なお、測定する際、内部電極16の研磨ダレが生じないように表面処理を行っておく。また、内部電極16の積層方向xにおける寸法を測定する際、内部電極16が欠損している部分は測定から除外しておく。ここで、内部電極16の積層方向xにおける寸法とは、幅方向yにおいて、5点均等に測定点を、積層方向xにおいて各層から均等に5層分抽出して、その平均値を内部電極16の積層方向xにおける寸法とする。
内部電極16の枚数は、断面に露出した内部電極16の枚数を計測する。なお、上下層の補助電極17aおよび17bは、内部電極16の枚数に含めない。
また、そのほかの各寸法や距離は、実装された積層セラミックコンデンサ10とベース基板102を一緒に断面研磨し、光学顕微鏡で断面を観察することで確認できる。
The number of the internal electrodes 16 and the dimension in the stacking direction x in the above are polished so that the cross section including the width direction y and the stacking direction x is exposed at the center in the length direction z of the stacked body 12. Is exposed and measured with an optical microscope.
In the measurement, the surface treatment is performed so that the internal electrode 16 is not polished. Further, when measuring the dimension of the internal electrode 16 in the stacking direction x, a portion where the internal electrode 16 is missing is excluded from the measurement. Here, the dimension of the internal electrode 16 in the stacking direction x means that five measurement points are uniformly extracted in the width direction y and five layers are extracted from each layer in the stacking direction x, and the average value thereof is calculated. The dimension in the stacking direction x.
The number of internal electrodes 16 is determined by measuring the number of internal electrodes 16 exposed in the cross section. Note that the upper and lower auxiliary electrodes 17 a and 17 b are not included in the number of internal electrodes 16.
Other dimensions and distances can be confirmed by polishing the mounted multilayer ceramic capacitor 10 and the base substrate 102 together and observing the cross section with an optical microscope.
(実験例)
実施例の実装基板、比較例1の実装基板、比較例2の実装基板および比較例3の実装基板をそれぞれ作成した。
実施例では、図8に示すように積層セラミックコンデンサの内部電極を実装面に対して平行に配置した実装基板と、図9に示すように積層セラミックコンデンサの内部電極を実装面に対して垂直に配置した実装基板とを作成した。
比較例1では、積層セラミックコンデンサの内部電極を実装面に対して平行に配置した実装基板を作成した。
比較例2では、積層セラミックコンデンサの内部電極を実装面に対して垂直に配置した実装基板を作成した。
比較例3では、積層セラミックコンデンサの内部電極を実装面に対して平行に配置した実装基板と、積層セラミックコンデンサの内部電極を実装面に対して垂直に配置した実装基板とを作成した。
実施例、比較例1、比較例2および比較例3の各実装基板に用いられる各積層セラミックコンデンサの大きさ、静電容量、幅方向における寸法および積層方向における寸法を表1に示す。
(Experimental example)
The mounting board of Example, the mounting board of Comparative Example 1, the mounting board of Comparative Example 2, and the mounting board of Comparative Example 3 were respectively prepared.
In the embodiment, as shown in FIG. 8, a mounting substrate in which the internal electrodes of the multilayer ceramic capacitor are arranged in parallel to the mounting surface, and the internal electrodes of the multilayer ceramic capacitor as shown in FIG. 9 are perpendicular to the mounting surface. The mounted substrate was arranged.
In Comparative Example 1, a mounting substrate in which the internal electrodes of the multilayer ceramic capacitor were arranged in parallel to the mounting surface was created.
In Comparative Example 2, a mounting substrate in which the internal electrodes of the multilayer ceramic capacitor were arranged perpendicular to the mounting surface was created.
In Comparative Example 3, a mounting substrate in which the internal electrodes of the multilayer ceramic capacitor were arranged in parallel to the mounting surface and a mounting substrate in which the internal electrodes of the multilayer ceramic capacitor were disposed perpendicular to the mounting surface were prepared.
Table 1 shows the size, capacitance, dimension in the width direction, and dimension in the stacking direction of each multilayer ceramic capacitor used in each mounting substrate of the example, comparative example 1, comparative example 2, and comparative example 3.
ここで、幅方向における寸法とは、積層セラミックコンデンサの幅方向において、ベース基板に形成される電極に最も近い内部電極の幅方向における端部から外部電極の表面までの距離をあらわす。なお、内部電極には、補助電極を含めない。また、外部電極の表面までの距離とは、外部電極の下地電極の表面までの距離をいい、めっき層は含めない。
また、積層方向における寸法とは、積層セラミックコンデンサの積層方向において、ベース基板に形成される電極に最も近い内部電極から外部電極の表面までの距離をあらわす。ここでも、内部電極には、補助電極を含めない。また、外部電極の表面までの距離とは、外部電極の下地電極の表面までの距離をいい、めっき層は含めない。
Here, the dimension in the width direction represents the distance from the end in the width direction of the internal electrode closest to the electrode formed on the base substrate to the surface of the external electrode in the width direction of the multilayer ceramic capacitor. The internal electrode does not include an auxiliary electrode. The distance to the surface of the external electrode refers to the distance to the surface of the base electrode of the external electrode and does not include the plating layer.
The dimension in the stacking direction represents the distance from the internal electrode closest to the electrode formed on the base substrate to the surface of the external electrode in the stacking direction of the multilayer ceramic capacitor. Again, the internal electrodes do not include auxiliary electrodes. The distance to the surface of the external electrode refers to the distance to the surface of the base electrode of the external electrode and does not include the plating layer.
そして、各実装基板について、高周波プローブとネットワークアナライザーを用いて、信号周波数に対する挿入損失特性を測定した。この場合、挿入損失特性として、10GHz、20GHz、30GHzおよび35GHzの各周波数での利得(dB)を測定した。表1には、これらの測定結果も示す。なお、実施例の測定結果としては、内部電極の配置が異なる2種類の実装基板の測定結果のうちの小さい方の測定結果を示す。また、比較例3の測定結果としては、内部電極の配置が異なる2種類の実装基板の測定結果のうちの大きい方の測定結果を示す。
表1に示す測定結果の評価について、内部電極が実装面に対して、垂直の場合でも、平行の場合でも、挿入損失特性が0.5dBより大きい場合を「×」で示し、0.5dB以下である場合を「○」で示す。なお、0.5dBの判断基準については、実装基板の使用状況によるものである。
表1に示す測定結果および評価より、比較例1、比較例2および比較例3のいずれの実装基板でも、10GHz、20GHz、30GHzおよび35GHzのすべての周波数において0.5dB以下である挿入損失特性が得られないが、実施例の実装基板では、10GHz、20GHz、30GHzおよび35GHzのすべての周波数において0.5dB以下である挿入損失特性が得られることがわかる。
And about each mounting board | substrate, the insertion loss characteristic with respect to a signal frequency was measured using the high frequency probe and the network analyzer. In this case, gain (dB) at each frequency of 10 GHz, 20 GHz, 30 GHz, and 35 GHz was measured as insertion loss characteristics. Table 1 also shows these measurement results. In addition, as a measurement result of an Example, the measurement result of the smaller one of the measurement results of two types of mounting substrates in which the arrangement of the internal electrodes is different is shown. Moreover, as a measurement result of the comparative example 3, the measurement result of the larger one of the measurement results of two types of mounting boards having different arrangements of internal electrodes is shown.
Regarding the evaluation of the measurement results shown in Table 1, “x” indicates that the insertion loss characteristic is greater than 0.5 dB, regardless of whether the internal electrode is perpendicular to or parallel to the mounting surface, and 0.5 dB or less. The case of “で” is indicated by “◯”. The determination criterion of 0.5 dB depends on the usage status of the mounting board.
From the measurement results and evaluation shown in Table 1, any of the mounting boards of Comparative Example 1, Comparative Example 2 and Comparative Example 3 has an insertion loss characteristic of 0.5 dB or less at all frequencies of 10 GHz, 20 GHz, 30 GHz and 35 GHz. Although not obtained, it can be seen that the mounting loss characteristics of 0.5 dB or less can be obtained at all frequencies of 10 GHz, 20 GHz, 30 GHz, and 35 GHz in the mounting substrate of the example.
上述の実装基板100Aおよび100Bでは、積層体12の第2の主面12bまたは第2の側面12dがベース基板102の実装面に対向するように、積層セラミックコンデンサ10が実装されているが、積層体12の第1の主面12aまたは第1の側面12cがベース基板102の実装面に対向するように、積層セラミックコンデンサ10が実装されてもよい。 In the mounting substrates 100A and 100B described above, the multilayer ceramic capacitor 10 is mounted such that the second main surface 12b or the second side surface 12d of the multilayer body 12 faces the mounting surface of the base substrate 102. The multilayer ceramic capacitor 10 may be mounted such that the first main surface 12 a or the first side surface 12 c of the body 12 faces the mounting surface of the base substrate 102.
また、上述の実装基板100Aおよび100Bでは、積層セラミックコンデンサ10の第1の外部電極20aが入力電極106に接続され、第2の外部電極20bが出力電極104に接続されているが、積層セラミックコンデンサ10の第1の外部電極20aが出力電極104に接続され、第2の外部電極20bが入力電極106に接続されてもよい。 In the mounting substrates 100A and 100B described above, the first external electrode 20a of the multilayer ceramic capacitor 10 is connected to the input electrode 106, and the second external electrode 20b is connected to the output electrode 104. The ten first external electrodes 20 a may be connected to the output electrode 104, and the second external electrode 20 b may be connected to the input electrode 106.
さらに、上述の実装基板100Aおよび100Bでは、積層セラミックコンデンサ10の積層体12の積層方向xにおいて、1つの第1の内部電極16aと1つの第2の内部電極16bとが外側に配置されているが、2つの第1の内部電極16aが外側に配置されてもよく、または、2つの第2の内部電極16bが外側に配置されてもよい。 Furthermore, in the above-described mounting boards 100A and 100B, one first internal electrode 16a and one second internal electrode 16b are disposed outside in the stacking direction x of the multilayer body 12 of the multilayer ceramic capacitor 10. However, the two first internal electrodes 16a may be arranged on the outside, or the two second internal electrodes 16b may be arranged on the outside.
上述の実施の形態では、特定の構成を有する積層セラミックコンデンサが実装された実装基板を例にして説明したが、この発明にかかる積層セラミックコンデンサが実装された実装基板の構成は、特許請求の範囲によって規定される構成の範囲内で任意に変更されてもよい。 In the above-described embodiment, the mounting substrate on which the multilayer ceramic capacitor having a specific configuration is mounted has been described as an example. However, the configuration of the mounting substrate on which the multilayer ceramic capacitor according to the present invention is mounted is described in the claims. It may be arbitrarily changed within the scope of the configuration defined by.
この発明にかかる実装基板は、特にたとえばカップリングコンデンサとしての積層セラミックコンデンサが実装された実装基板として好適に用いられる。 The mounting substrate according to the present invention is particularly preferably used as a mounting substrate on which a multilayer ceramic capacitor as a coupling capacitor is mounted.
10 積層セラミックコンデンサ
12 積層体
12a 第1の主面
12b 第2の主面
12c 第1の側面
12d 第2の側面
12e 第1の端面
12f 第2の端面
14 誘電体層
16 内部電極
16a 第1の内部電極
16b 第2の内部電極
16c 端部分
16d 中央部
18a、18b 露出面
20 外部電極
20a 第1の外部電極
20b 第2の外部電極
22a、22b 下地電極
24a、24b めっき層
30 セラミックグリーンシート
32 導電パターン
34 仮想線
36 積層チップ
38 セラミックグリーンシート
100A、100B 実装基板
102 ベース基板
104 出力電極
106 入力電極
108、110 はんだフィレット
H1 内部電極と外部電極の表面との間の積層方向に沿った寸法
H2 内部電極と外部電極の表面との間の幅方向に沿った寸法
DESCRIPTION OF SYMBOLS 10 Multilayer ceramic capacitor 12 Laminated body 12a 1st main surface 12b 2nd main surface 12c 1st side surface 12d 2nd side surface 12e 1st end surface 12f 2nd end surface 14 Dielectric layer 16 Internal electrode 16a 1st Internal electrode 16b Second internal electrode 16c End portion 16d Central portion 18a, 18b Exposed surface 20 External electrode 20a First external electrode 20b Second external electrode 22a, 22b Base electrode 24a, 24b Plating layer 30 Ceramic green sheet 32 Conductive Pattern 34 Virtual line 36 Multilayer chip 38 Ceramic green sheet 100A, 100B Mounting substrate 102 Base substrate 104 Output electrode 106 Input electrode 108, 110 Solder fillet H1 A dimension along the stacking direction between the internal electrode and the surface of the external electrode H2 Internal Between the electrode and the surface of the external electrode Dimension along the width direction
Claims (8)
前記積層セラミックコンデンサは、直方体状の積層体を備え、
前記積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第1の主面および第2の主面と、前記積層方向に直交する幅方向に相対する第1の側面および第2の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、
前記積層セラミックコンデンサは、さらに、
前記第1の端面を覆い、前記第1の端面から延伸して前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面を覆って配置された第1の外部電極と、
前記第2の端面を覆い、前記第2の端面から延伸して前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面を覆って配置された第2の外部電極とを備え、
前記複数の内部電極は、前記第1の外部電極に接続される第1の内部電極および前記第2の外部電極に接続される第2の内部電極を有し、
前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面に形成された前記第1の外部電極および第2の外部電極を含むそれぞれの断面で見た場合、
前記積層方向において前記第1の内部電極および前記第2の内部電極のうち前記第1の主面に最も近い位置に配置された内部電極から前記第1の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法および前記積層方向において前記第1の内部電極および前記第2の内部電極のうち前記第2の主面に最も近い位置に配置された内部電極から前記第2の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法のうち最も長い寸法が40μm以下であり、さらに、
前記幅方向において前記第1の内部電極および前記第2の内部電極のうち前記第1の側面に最も近い位置に配置された前記第1の内部電極もしくは前記第2の内部電極の表面から前記第1の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法もしくは前記幅方向において前記第1の内部電極もしくは前記第2の内部電極のうち前記第2の側面に最も近い位置に配置された前記第1の内部電極もしくは前記第2の内部電極の表面から前記第2の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法のうち最も長い寸法が40μm以下であることを特徴とする、実装基板。 Mounting board comprising: an output electrode that outputs a signal including a frequency region of 10 GHz or higher; an input electrode that inputs a signal including a frequency region of 10 GHz or higher; and the output ceramic electrode and a multilayer ceramic capacitor connected to the input electrode Because
The multilayer ceramic capacitor includes a rectangular parallelepiped laminate,
The stacked body includes a plurality of stacked dielectric layers and a plurality of internal electrodes, and further has a first main surface and a second main surface facing the stacking direction, and a width orthogonal to the stacking direction. A first side surface and a second side surface facing the direction, and a first end surface and a second end surface facing the length direction perpendicular to the laminating direction and the width direction,
The multilayer ceramic capacitor further includes:
A first covering the first end surface and extending from the first end surface and covering the first main surface, the second main surface, the first side surface and the second side surface External electrodes,
A second end surface covering the second end surface and extending from the second end surface and covering the first main surface, the second main surface, the first side surface and the second side surface; With external electrodes,
The plurality of internal electrodes have a first internal electrode connected to the first external electrode and a second internal electrode connected to the second external electrode,
When viewed in respective cross sections including the first external electrode and the second external electrode formed on the first main surface, the second main surface, the first side surface, and the second side surface ,
The external electrode disposed on the first main surface side from the internal electrode disposed closest to the first main surface among the first internal electrode and the second internal electrode in the stacking direction. From the internal electrode disposed at a position closest to the second main surface among the first internal electrode and the second internal electrode in the stacking direction. The longest dimension among the dimensions along the stacking direction to the surface of the external electrode disposed on the main surface side of 2 is 40 μm or less, and
From the surface of the first internal electrode or the second internal electrode disposed at a position closest to the first side surface of the first internal electrode and the second internal electrode in the width direction, The dimension along the width direction to the surface of the external electrode disposed on the side surface of the first side, or the closest to the second side surface of the first internal electrode or the second internal electrode in the width direction The longest dimension among the dimensions along the width direction from the surface of the first internal electrode or the second internal electrode arranged at a position to the surface of the external electrode arranged on the second side surface side Is a mounting substrate, characterized by being 40 μm or less.
前記積層セラミックコンデンサは、直方体状の積層体を備え、
前記積層体は、積層された複数の誘電体層と複数の内部電極とを有し、さらに、積層方向に相対する第1の主面および第2の主面と、前記積層方向に直交する幅方向に相対する第1の側面および第2の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第1の端面および第2の端面とを有し、
前記積層セラミックコンデンサは、さらに、
前記第1の端面を覆い、前記第1の端面から延伸して前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面を覆って配置された第1の外部電極と、
前記第2の端面を覆い、前記第2の端面から延伸して前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面を覆って配置された第2の外部電極とを備え、
前記複数の内部電極は、前記第1の外部電極に接続される第1の内部電極および前記第2の外部電極に接続される第2の内部電極を有し、
前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面に形成された前記第1の外部電極および第2の外部電極を含むそれぞれの断面で見た場合、
前記積層方向において前記第1の内部電極および前記第2の内部電極のうち前記第1の主面に最も近い位置に配置された内部電極から前記第1の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法および前記積層方向において前記第1の内部電極および前記第2の内部電極のうち前記第2の主面に最も近い位置に配置された内部電極から前記第2の主面側に配置された前記外部電極の表面までの前記積層方向に沿った寸法のうち最も長い寸法が40μm以下であり、さらに、
前記幅方向において前記第1の内部電極および前記第2の内部電極のうち前記第1の側面に最も近い位置に配置された前記第1の内部電極もしくは前記第2の内部電極の表面から前記第1の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法もしくは前記幅方向において前記第1の内部電極もしくは前記第2の内部電極のうち前記第2の側面に最も近い位置に配置された前記第1の内部電極もしくは前記第2の内部電極の表面から前記第2の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法のうち最も長い寸法が40μm以下であり、
前記実装基板に備えられる前記積層セラミックコンデンサは、
前記積層セラミックコンデンサの前記複数の内部電極が実装面に対して平行になるように実装される積層セラミックコンデンサと、
前記積層セラミックコンデンサの前記複数の内部電極が実装面に対して垂直になるように実装される積層セラミックコンデンサとを含むことを特徴とする、実装基板。 Mounting board comprising: an output electrode that outputs a signal including a frequency region of 10 GHz or higher; an input electrode that inputs a signal including a frequency region of 10 GHz or higher; and the output ceramic electrode and a multilayer ceramic capacitor connected to the input electrode Because
The multilayer ceramic capacitor includes a rectangular parallelepiped laminate,
The stacked body includes a plurality of stacked dielectric layers and a plurality of internal electrodes, and further has a first main surface and a second main surface facing the stacking direction, and a width orthogonal to the stacking direction. A first side surface and a second side surface facing the direction, and a first end surface and a second end surface facing the length direction perpendicular to the laminating direction and the width direction,
The multilayer ceramic capacitor further includes:
A first covering the first end surface and extending from the first end surface and covering the first main surface, the second main surface, the first side surface and the second side surface External electrodes,
A second end surface covering the second end surface and extending from the second end surface and covering the first main surface, the second main surface, the first side surface and the second side surface; With external electrodes,
The plurality of internal electrodes have a first internal electrode connected to the first external electrode and a second internal electrode connected to the second external electrode,
When viewed in respective cross sections including the first external electrode and the second external electrode formed on the first main surface, the second main surface, the first side surface, and the second side surface ,
The external electrode disposed on the first main surface side from the internal electrode disposed closest to the first main surface among the first internal electrode and the second internal electrode in the stacking direction. From the internal electrode disposed at a position closest to the second main surface among the first internal electrode and the second internal electrode in the stacking direction. The longest dimension among the dimensions along the stacking direction to the surface of the external electrode disposed on the main surface side of 2 is 40 μm or less, and
From the surface of the first internal electrode or the second internal electrode disposed at a position closest to the first side surface of the first internal electrode and the second internal electrode in the width direction, The dimension along the width direction to the surface of the external electrode disposed on the side surface of the first side, or the closest to the second side surface of the first internal electrode or the second internal electrode in the width direction The longest dimension among the dimensions along the width direction from the surface of the first internal electrode or the second internal electrode arranged at a position to the surface of the external electrode arranged on the second side surface side Is 40 μm or less,
The multilayer ceramic capacitor provided on the mounting substrate is:
A multilayer ceramic capacitor mounted such that the plurality of internal electrodes of the multilayer ceramic capacitor are parallel to a mounting surface;
A mounting substrate comprising: a multilayer ceramic capacitor mounted so that the plurality of internal electrodes of the multilayer ceramic capacitor are perpendicular to a mounting surface.
前記幅方向において前記第1の内部電極および前記第2の内部電極のうち前記第1の側面に最も近い位置に配置された前記第1の内部電極もしくは前記第2の内部電極の表面から前記第1の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法もしくは前記幅方向において前記第1の内部電極もしくは前記第2の内部電極のうち前記第2の側面に最も近い位置に配置された前記第1の内部電極もしくは前記第2の内部電極の表面から前記第2の側面側に配置された前記外部電極の表面までの前記幅方向に沿った寸法のうち最も長い寸法との差が10μm以下であることを特徴とする、請求項1または請求項2に記載の実装基板。 The external electrode disposed on the first main surface side from the internal electrode disposed closest to the first main surface among the first internal electrode and the second internal electrode in the stacking direction. From the internal electrode disposed at a position closest to the second main surface among the first internal electrode and the second internal electrode in the stacking direction. The longest dimension among the dimensions along the laminating direction to the surface of the external electrode disposed on the main surface side of 2;
From the surface of the first internal electrode or the second internal electrode disposed at a position closest to the first side surface of the first internal electrode and the second internal electrode in the width direction, The dimension along the width direction to the surface of the external electrode disposed on the side surface of the first side, or the closest to the second side surface of the first internal electrode or the second internal electrode in the width direction The longest dimension among the dimensions along the width direction from the surface of the first internal electrode or the second internal electrode arranged at a position to the surface of the external electrode arranged on the second side surface side The mounting substrate according to claim 1, wherein a difference between the mounting board and the mounting board is 10 μm or less.
前記第1の内部電極および前記第2の内部電極の前記積層方向に沿った寸法は、0.3μm以上1.0μm以下であり、前記第1の内部電極および前記第2の内部電極の合計枚数は、150枚以上350枚以下であることを特徴とする、請求項1ないし請求項3に記載の実装基板。 A plurality of the first internal electrodes and the second internal electrodes are provided,
The dimension along the stacking direction of the first internal electrode and the second internal electrode is 0.3 μm or more and 1.0 μm or less, and the total number of the first internal electrode and the second internal electrode The mounting board according to claim 1, wherein the number is from 150 to 350.
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