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JP2017054966A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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JP2017054966A JP2015178533A JP2015178533A JP2017054966A JP 2017054966 A JP2017054966 A JP 2017054966A JP 2015178533 A JP2015178533 A JP 2015178533A JP 2015178533 A JP2015178533 A JP 2015178533A JP 2017054966 A JP2017054966 A JP 2017054966A
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Abstract

【課題】複数の画素を有し、各画素に複数のフォトダイオードを有する固体撮像素子において、固体撮像素子への入射光の入射角度が、固体撮像素子の端部の画素において大きくなることに起因して、画素内の２つのフォトダイオード同士の間に出力差が生じ、これにより焦点の自動検出精度が悪化することを防ぐ。
【解決手段】各画素ＰＥ内に、画素アレイ部ＰＥＡの長手方向に延在するフォトダイオードＰＤ１、ＰＤ２を配置する。各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２は、画素アレイ部の長手方向に対して直交する方向に並べて配置する。
【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、固体撮像素子を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
自動焦点システム機能を搭載したデジタルカメラなどに用いられる固体撮像素子（画像素子）であって、像面位相差技術を適用した固体撮像素子では、撮像素子を構成する複数の画素のそれぞれに２以上のフォトダイオードを設けることが知られている。
特許文献１（特開２００４−２２８６４５号公報）には、画素ピッチが小さい固体撮像素子において、画素上のマイクロレンズを非線形なピッチで配置することが記載されている。
また、特許文献２（特開２０１３−９３５５４号公報）には、画素ピッチが小さく、１つの画素に２つのフォトダイオードを配置した固体撮像素子において、画素上のマイクロレンズの形状を変更することが記載されている。
特開２００４−２２８６４５号公報 特開２０１３−９３５５４号公報
１つの画素に２以上のフォトダイオードを有し、像面位相差方式の自動合焦に用いられる固体撮像素子では、１つの画素にフォトダイオードを１つのみ設ける固体撮像素子に比べて、各フォトダイオードの幅を半分以下にする必要がある。ここで、射出瞳（カメラのレンズ）から固体撮像素子の画素に入射する入射光の入射角は、特に、固体撮像素子の長手方向における端部の画素において大きくなる。この場合、画素内の２つのフォトダイオードのうち、一方に入射すべき光が他方のフォトダイオードに誤って入射しやすくなる。これにより、２つのフォトダイオード同士の間で入射光の誤検出が生じるため、焦点の自動検出精度が悪化する問題が生じる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、固体撮像素子の画素アレイ部に行列状に並べられた各画素内に、画素アレイ部の長手方向に延在する２つのフォトダイオードを、当該長手方向に対して直交する方向に並べて配置するものである。
また、他の実施の形態である半導体装置は、固体撮像素子の画素アレイ部に行列状に並べられた各画素において、２つのフォトダイオードを配置し、さらに、当該２つのフォトダイオードのそれぞれに隣接するゲート電極を、当該２つのフォトダイオードよりも画素アレイ部の端部に近い位置に配置するものである。
また、他の実施の形態である半導体装置の製造方法は、固体撮像素子の画素アレイ部に、２つのフォトダイオードを備えた画素を行列状に並べて設ける製造方法であって、画素アレイ部の中心よりも画素アレイ部の端部側に位置する画素において、画素内の２つのフォトダイオードを分離する第２導電型の半導体領域を、各フォトダイオードを構成する第１導電型の半導体領域の中心よりも当該端部側に形成するものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、撮像素子の合焦精度を高めることができる。
本発明の実施の形態１である半導体装置の構成を示す概略図である。 本発明の実施の形態１である半導体装置の固体撮像素子を示す平面図である。 本発明の実施の形態１である半導体装置の画素を示す平面図である。 図３のＡ−Ａ線における断面図である。 本発明の実施の形態１である半導体装置を示す等価回路図である。 図３のＢ−Ｂ線における断面図である。 本発明の実施の形態１である半導体装置の製造工程のフローを示す図である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する平面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する平面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する平面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する平面図である。 図１５に続く半導体装置の製造工程を説明する平面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 図１６に続く半導体装置の製造工程を説明する平面図である。 図１６に続く半導体装置の製造工程を説明する断面図である。 図１８に続く半導体装置の製造工程を説明する平面図である。 図１８に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態２である半導体装置を示す平面図である。 本発明の実施の形態２の変形例である半導体装置を示す平面図である。 本発明の実施の形態３である半導体装置を示す平面図である。 図２４のＤ−Ｄ線における断面図である。 本発明の実施の形態３である半導体装置の製造工程のフローを示す図である。 本発明の実施の形態３である半導体装置の製造工程を説明する平面図である。 本発明の実施の形態３である半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３の変形例１である半導体装置を示す平面図である。 図２９のＤ−Ｄ線における断面図である。 本発明の実施の形態３の変形例１である半導体装置を示す平面図である。 図３１のＡ−Ａ線における断面図である。 本発明の実施の形態３の変形例２である半導体装置を示す平面図である。 図３３のＤ−Ｄ線における断面図である。 本発明の実施の形態３の変形例３である半導体装置を示す平面図である。 図３５のＤ−Ｄ線における断面図である。 比較例である半導体装置を示す平面図である。 図３７のＣ−Ｃ線における断面図である。 比較例である半導体装置を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、以下では、画素のウェル領域がＰ型半導体領域からなり、フォトダイオードをＮ型半導体領域により構成する場合について説明するが、当該ウェル領域および当該フォトダイオードのそれぞれが反対の導電型を有する場合についても同様の効果を奏する。また、以下の実施の形態１および３では、固体撮像素子の上面側から光を入射する素子を例として説明するが、ＢＳＩ（Back Side Illumination、裏面照射）型の固体撮像素子においても、同様の構造またはプロセスフローを用いた場合には、以下の実施の形態と同様の効果を奏することができる。
また、符号「−」および「＋」は、導電型がｎ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ−」、「Ｎ」、「Ｎ＋」の順に不純物濃度が高くなる。また、本願でいう深さとは、半導体基板の主面から半導体基板の底面に向かう距離を指す。
（実施の形態１）
本実施の形態の半導体装置は、固体撮像素子に係るものであり、特に、１つの画素内に複数のフォトダイオードを有する固体撮像素子に係る。当該固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、像面位相差式の焦点検出方法により、自動合焦を行うために必要な情報を出力する機能を有するものである。以下では、画素内において隣り合うフォトダイオードの下の基板内で光電変換により生じた電子が、２つのフォトダイオード同士の間で移動することを防ぐために分離領域を形成することについて説明する。
＜半導体装置の構造および機能について＞
以下に、図１〜図４を用いて、本実施の形態の半導体装置の構造を説明し、図５を用いて、本実施の形態の半導体装置の機能を説明する。図１は、本実施の形態である半導体装置の構成を示す概略図である。図２は、本実施の形態の半導体装置である固体撮像素子を示す平面図である。図３は、本実施の形態の半導体装置である固体撮像素子が有する１つの画素を拡大して示す平面図である。図４は、図３のＡ−Ａ線における断面図である。図５は、本実施の形態の半導体装置を示す等価回路図である。
また、ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。すなわち、各画素には、２つのフォトダイオードを含む受光領域の周囲に、周辺トランジスタである３つのトランジスタと転送トランジスタとが配置されている。ここで、周辺トランジスタとは、リセットトランジスタ、増幅トランジスタおよび選択トランジスタを指す。図３に示す平面図では、各画素の一部のトランジスタ（周辺トランジスタ）を省略し、フォトダイオードと浮遊拡散容量部および転送トランジスタのみを描写した平面図を用いて説明を行う。
本実施の形態の半導体装置である固体撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサであって、図１に示すように、画素アレイ部（イメージエリア）ＰＥＡと、読み出し回路ＣＣ１、ＣＣ２と、出力回路ＯＣと、行選択回路ＲＣと、制御回路ＣＯＣと、記憶回路ＭＣとを備えている。
画素アレイ部ＰＥＡには、複数の画素ＰＥが行列状に配置されている。つまり、固体撮像素子を構成する半導体基板の上面には、複数の画素ＰＥが、半導体基板の主面に沿うＸ軸方向およびＹ軸方向に並んでいる。図１に示すＸ軸方向は、固体撮像素子を構成する半導体基板の主面に沿う方向であって、画素ＰＥが配列されている行方向に沿う方向である。また、当該半導体基板の主面に沿う方向であって、当該Ｘ軸方向に対して直交するＹ軸方向は、画素ＰＥが配列されている列方向に沿う方向である。つまり、画素ＰＥはマトリクス状に並んで配置されている。
複数の画素ＰＥのそれぞれは、照射される光の強度に応じた信号を生成する。行選択回路ＲＣは、複数の画素ＰＥを行単位で選択する。行選択回路ＲＣによって選択された画素ＰＥは、生成した信号を後述する出力線ＯＬ（図５参照）に出力する。読み出し回路ＣＣ１、ＣＣ２は、画素アレイ部ＰＥＡを間に挟むようにＹ軸方向で互いに対向して配置されている。読み出し回路ＣＣ１、ＣＣ２のそれぞれは、画素ＰＥから出力線ＯＬに出力された信号を読み出して出力回路ＯＣに出力する。記憶回路ＭＣは、出力線ＯＬから出力された上記信号を一時的に記憶する記憶部である。
読み出し回路ＣＣ１は、複数の画素ＰＥのうち、当該読み出し回路ＣＣ１側の半分の画素ＰＥの信号を読み出し、読み出し回路ＣＣ２は、当該読み出し回路ＣＣ２側の残りの半分の画素ＰＥの信号を読み出す。出力回路ＯＣは、読み出し回路ＣＣ１、ＣＣ２が読み出した画素ＰＥの信号を、本固体撮像素子の外部に出力する。制御回路ＣＯＣは、本固体撮像素子全体の動作を統括的に管理し、本固体撮像素子の他の構成要素の動作を制御する。記憶回路ＭＣは、画素ＰＥ内の２つのフォトダイオードのうちの一方から出力された信号を記憶することで、当該２つのフォトダイオードのそれぞれから出力される電荷の大きさを測るために用いられる。
図２に、本実施の形態の固体撮像素子ＩＳの簡略な平面図を示す。固体撮像素子ＩＳは半導体チップであり、平面視において１方向に長い長方形の形状を有している。つまり、固体撮像素子ＩＳは平面視においてＸ軸方向に延在する矩形形状を有している。固体撮像素子ＩＳの平面視における中心部には画素アレイ部ＰＥＡが設けられており、画素アレイ部ＰＥＡ内には、複数の画素ＰＥが行列状に配置されている。図１を用いて説明した各種の回路は、例えば、平面視において、画素アレイ部ＰＥＡと固体撮像素子ＩＳの端部との間に配置されている。具体的には、上記の各種回路は、例えば固体撮像素子ＩＳの角部に配置されている。
なお、図２では、図を分かりやすくするため、縦３行、横４列に並べられた少数の画素ＰＥのみ示しているが、実際には画素アレイ部ＰＥＡにより多くの微細な画素が並べて配置されている。
画素アレイ部ＰＥＡは、固体撮像素子ＩＳの形状と同様に、平面視において矩形形状を有し、Ｘ軸方向に延在している。つまり、画素アレイ部ＰＥＡは平面視において、１方向に長い長方形の形状を有している。なお、固体撮像素子ＩＳを備えたカメラにおいて、固体撮像素子ＩＳに対し、射出瞳（カメラのレンズ）の中心は、平面視における画素アレイ部ＰＥＡの中心の直上に配置される。ここでいう画素アレイ部ＰＥＡの中心とは、平面視において矩形形状を有する画素アレイ部ＰＥＡの対角線が交わる位置である。画素アレイ部ＰＥＡの中心は、固体撮像素子ＩＳの中心と同一視することもできる。
各画素の直上には１つのマイクロレンズＭＬが形成されており、各マイクロレンズＭＬと平面視において重なるように、画素ＰＥ内の２つのフォトダイオードＰＤ１、ＰＤ２が形成されている。つまり、フォトダイオードＰＤ１、ＰＤ２の直上にマイクロレンズＭＬが形成されている。平面視において、各画素内では、フォトダイオードＰＤ１と隣接する位置にゲート電極Ｇ１が形成され、フォトダイオードＰＤ２と隣接する位置にゲート電極Ｇ２が形成されている。ゲート電極Ｇ１、Ｇ２は、図３を用いて後述するように、転送トランジスタのゲート電極を構成する。
なお、全ての画素ＰＥにおいて、ゲート電極Ｇ１、Ｇ２は、フォトダイオードＰＤ１、ＰＤ２に対して同じ方向に位置している。すなわち、固体撮像素子ＩＳが第１辺、第２辺、第３辺および第４辺を有する矩形の半導体チップである場合に、全ての画素ＰＥにおいて、ゲート電極Ｇ１、Ｇ２は、フォトダイオードＰＤ１、ＰＤ２に対して当該第１辺側に位置している。
各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２のそれぞれは、平面視において矩形の形状を有しており、Ｘ軸方向に延在している。また、各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２は、Ｙ軸方向において隣り合って配置されている。本実施の形態の半導体装置の主な特徴は、画素アレイ部ＰＥＡの長手方向と、各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２のそれぞれの長手方向とが揃っており、画素アレイ部ＰＥＡの長手方向と、各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２が並ぶ方向とが直交していることにある。
言い換えれば、固体撮像素子ＩＳ、画素アレイ部ＰＥＡ、フォトダイオードＰＤ１およびＰＤ２は、いずれも同じ方向に延在しており、画素ＰＥ内においてフォトダイオードＰＤ１とフォトダイオードＰＤ２との間に位置する分割線（図示しない）は、画素アレイ部ＰＥＡと同様にＸ軸方向に延在している。
図３に、画素アレイ部ＰＥＡ（図１および図２参照）のうち、１つのマイクロレンズＭＬと平面視において重なる１つの画素ＰＥを示す。つまり各画素ＰＥは１つのマイクロレンズＭＬを有している。ここでは、マイクロレンズＭＬの輪郭を破線で示している。
１つの画素ＰＥの面積の大部分は、半導体基板ＳＢ（図４参照）の上面に形成されたフォトダイオードＰＤ１、ＰＤ２を含む受光部が占めている。当該受光部の周囲には複数の周辺トランジスタ（図示しない）が配置されており、受光部および周辺トランジスタのそれぞれの活性領域ＡＲの周縁は、素子分離領域ＥＩにより囲まれている。ここでいう周辺トランジスタとは、図５に示すリセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれを指す。
図３に示す上記受光部の活性領域ＡＲは、平面視において矩形に近い形状を有している。活性領域ＡＲ内には、半導体基板の主面に沿う方向であるＹ軸方向においてフォトダイオードＰＤ１、ＰＤ２が並んで配置されている。フォトダイオードＰＤ１、ＰＤ２は互いに離間して形成されており、平面視において、フォトダイオードＰＤ１、ＰＤ２はいずれも矩形の形状を有している。また、フォトダイオードＰＤ１、ＰＤ２のそれぞれの長手方向はＸ軸方向に沿う。つまりフォトダイオードＰＤ１、ＰＤ２はいずれもＸ軸方向に延在している。
画素ＰＥ内において隣り合うフォトダイオードＰＤ１、ＰＤ２の相互間には、Ｐ−型半導体領域であるウェル領域ＷＬが介在しており、ウェル領域ＷＬによりフォトダイオードＰＤ１、ＰＤ２が互いに区切られている。なお、図２４および図２５を用いて後述する画素のように、ウェル領域ＷＬよりもＰ型不純物濃度が高い半導体領域が介在することによりフォトダイオードＰＤ１、ＰＤ２が互いに離間して区切られていてもよい。
浮遊拡散容量部ＦＤは、フォトダイオードＰＤ１に隣接して設けられた転送トランジスタＴＸ１、および、フォトダイオードＰＤ２に隣接して設けられた転送トランジスタＴＸ２のそれぞれのドレイン領域として機能する半導体領域であり、活性領域ＡＲ内に形成されている。浮遊拡散容量部ＦＤは電気的に浮遊状態にあるため、リセットトランジスタを動作させなければ、浮遊拡散容量部ＦＤ内に蓄積された電荷は保持される。
転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域は、半導体基板の主面に形成されたＮ＋型の半導体領域であり、当該半導体領域の上面には、コンタクトプラグ（図示しない）が接続されている。また、ゲート電極Ｇ１、Ｇ２のそれぞれの上面にもコンタクトプラグ（図示しない）が接続されている。
フォトダイオードＰＤ１は、半導体基板の主面に形成されたＮ−型半導体領域Ｎ１と、Ｐ型の半導体領域であるウェル領域ＷＬとからなる。同様に、フォトダイオードＰＤ２は、半導体基板の主面に形成されたＮ−型半導体領域Ｎ２と、ウェル領域ＷＬとからなる。つまり、Ｎ−型半導体領域Ｎ１はフォトダイオードＰＤ１のカソードを構成し、Ｎ−型半導体領域Ｎ２はフォトダイオードＰＤ２のカソードを構成し、ウェル領域ＷＬはフォトダイオードＰＤ１、ＰＤ２のアノードを構成する。また、Ｎ−型半導体領域Ｎ１は転送トランジスタＴＸ１のソース領域を構成し、Ｎ−型半導体領域Ｎ２は転送トランジスタＴＸ２のソース領域を構成する。
受光素子であるフォトダイオードＰＤ１、ＰＤ２は、Ｎ−型半導体領域Ｎ１、Ｎ２の形成領域にそれぞれ形成されているものとみなすことができる。活性領域ＡＲ内において、Ｎ−型半導体領域Ｎ１、Ｎ２が形成された領域のそれぞれの周囲には、Ｐ−型のウェル領域ＷＬが形成されている。
活性領域ＡＲは平面視において矩形に近い形状を有しているが、矩形の４辺のうちの１辺には突出部が２つ形成されており、それらの突出部は、延在した先で接続されている。つまり、活性領域ＡＲは、これらの突出部と、受光部の矩形のパターンとからなる環状の平面レイアウトを有している。当該環状の平面レイアウトの内側には素子分離領域ＥＩが形成されている。それらの突出部には、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域が形成されている。つまり、転送トランジスタＴＸ１、ＴＸ２のそれぞれは、ドレイン領域である浮遊拡散容量部ＦＤを共有している。また、当該２つの突出部の上を跨ぐように、ゲート電極Ｇ１、Ｇ２がそれぞれ配置されている。
なお、撮影画像を出力する際には、画素内の２つのフォトダイオードの信号（電荷）を１つの信号としてまとめて出力する。これにより、１つのフォトダイオードのみを有する画素を複数備えた固体撮像素子と同等の画質で画像を得ることができる。
半導体基板上には配線Ｍ１、Ｍ２およびＭ３（図４参照）を含む積層配線層が形成されているが、各配線は、フォトダイオードＰＤ１、ＰＤ２を含む受光部と平面視において重なっていない。
図４には、１つの画素ＰＥ（図３参照）内のフォトダイオードＰＤ１、ＰＤ２が並ぶ方向に沿う断面図を示している。図４に示す断面図では、半導体基板ＳＢ上に積層された複数の層間絶縁膜同士の境界の図示を省略している。Ｎ型の単結晶シリコンなどからなる半導体基板ＳＢの上面内には、Ｐ−型のウェル領域ＷＬが形成されている。ウェル領域ＷＬ上には、活性領域と、他の活性領域とを区画する素子分離領域ＥＩが形成されている。素子分離領域ＥＩは例えば酸化シリコン膜からなり、半導体基板ＳＢの上面に形成された溝内に埋め込まれている。つまり、素子分離領域ＥＩは半導体基板の表面と接している。
ウェル領域ＷＬの上面内には、Ｎ−型半導体領域Ｎ１、Ｎ２が互いに隔てられて形成されている。つまり、半導体基板ＳＢ内において、ウェル領域ＷＬはＮ−型半導体領域Ｎ１、Ｎ２のそれぞれを覆うように形成され、ウェル領域ＷＬはＮ−型半導体領域Ｎ１、Ｎ２のそれぞれに接している。
Ｎ−型半導体領域Ｎ１とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ１のアノードとして機能する。Ｎ−型半導体領域Ｎ２とＰＮ接合を形成するウェル領域ＷＬはフォトダイオードＰＤ２のアノードとして機能する。Ｎ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２とは、素子分離領域ＥＩに挟まれた１つの活性領域内に設けられている。Ｎ−型半導体領域Ｎ１、Ｎ２は、素子分離領域ＥＩよりも形成深さが深い。
このように、画素に形成された活性領域内には、Ｎ−型半導体領域Ｎ１およびウェル領域ＷＬからなるフォトダイオードＰＤ１と、Ｎ−型半導体領域Ｎ２およびウェル領域ＷＬからなるフォトダイオードＰＤ２とが形成されている。活性領域内においてフォトダイオードＰＤ１、ＰＤ２は、半導体基板ＳＢの上面にウェル領域ＷＬが露出している領域を挟むようにして、並んで配置されている。
半導体基板ＳＢ上には、素子分離領域ＥＩ、フォトダイオードＰＤ１およびＰＤ２を覆うように層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、複数の絶縁膜を積層した積層膜である。層間絶縁膜ＩＬ内には、複数の配線層が積層されており、最下層の配線層には、層間絶縁膜ＩＬに覆われた配線Ｍ１が形成されている。配線Ｍ１上には層間絶縁膜ＩＬを介して配線Ｍ２が形成されており、配線Ｍ２上には層間絶縁膜ＩＬを介して配線Ｍ３が形成されている。層間絶縁膜ＩＬの上部にはカラーフィルタＣＦが形成されており、カラーフィルタＣＦ上にはマイクロレンズＭＬが形成されている。固体撮像素子の動作時において、光はマイクロレンズＭＬおよびカラーフィルタＣＦを介して、フォトダイオードＰＤ１、ＰＤ２に照射される。
フォトダイオードＰＤ１、ＰＤ２を含む活性領域の直上には配線は形成されていない。これは、マイクロレンズＭＬから入射した光が配線により遮蔽され、画素の受光部であるフォトダイオードＰＤ１、ＰＤ２に照射されなくなることを防ぐためである。逆に、活性領域以外の領域に配線Ｍ１〜Ｍ３を配置することで、周辺トランジスタなどが形成された活性領域において光電変換が起こることを防いでいる。
なお、本実施の形態では、フォトダイオードとしてＰ型のウェル領域ＷＬをアノードとし、Ｎ−型半導体領域Ｎ１、Ｎ２である拡散層をカソードとした場合について記載している。しかし、これに限らず、Ｎ型ウェルと当該Ｎ型ウェル中のＰ−型拡散層とからなるフォトダイオード、または、それらの表面に画素ウェルと同じ導電型の拡散層が表面に存在するフォトダイオードを有する固体撮像素子においても、同様の効果を奏することが可能である。
以下では、固体撮像素子の構造、動作について、主に図５を用いて説明する。
図５に、１つの画素の等価回路を示す。図１に示す複数の画素ＰＥのそれぞれが、図５に示す回路を有している。図５に示すように、画素は、光電変換を行うフォトダイオードＰＤ１、ＰＤ２と、フォトダイオードＰＤ１で発生した電荷を転送する転送トランジスタＴＸ１と、フォトダイオードＰＤ２で発生した電荷を転送する転送トランジスタＴＸ２とを有している。また、画素は、転送トランジスタＴＸ１、ＴＸ２から転送される電荷を蓄積する浮遊拡散容量部ＦＤと、浮遊拡散容量部ＦＤの電位を増幅する増幅トランジスタＡＭＩとを有している。画素はさらに、増幅トランジスタＡＭＩで増幅された電位を、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方に接続された出力線ＯＬに出力するか否かを選択する選択トランジスタＳＥＬと、フォトダイオードＰＤ１、ＰＤ２のカソードおよび浮遊拡散容量部ＦＤの電位を所定電位に初期化するリセットトランジスタＲＳＴとを備えている。転送トランジスタＴＸ１、ＴＸ２、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬのそれぞれは、例えばＮ型のＭＯＳトランジスタである。
フォトダイオードＰＤ１、ＰＤ２のそれぞれのアノードには、マイナス側電源電位である接地電位ＧＮＤが印加され、フォトダイオードＰＤ１、ＰＤ２のカソードは、転送トランジスタＴＸ１、ＴＸ２のソースにそれぞれ接続されている。浮遊拡散容量部ＦＤは、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＩのゲートとに接続されている。リセットトランジスタＲＳＴのドレインと、増幅トランジスタＡＭＩのドレインとには、プラス側電源電位ＶＣＣが印加される。増幅トランジスタＡＭＩのソースは、選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、上述の読み出し回路ＣＣ１、ＣＣ２のいずれか一方に接続された出力線ＯＬに接続されている。
次に画素の動作について説明する。まず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位が印加されて、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴがともにオン状態となる。そうすると、フォトダイオードＰＤ１、ＰＤ２に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴがオフ状態となる。
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２で光電変換が発生する。その結果、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷が発生する。この電荷は、転送トランジスタＴＸ１、ＴＸ２によってすべて浮遊拡散容量部ＦＤに転送される。浮遊拡散容量部ＦＤは転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
次に、選択トランジスタＳＥＬがオン状態となると、変化後の浮遊拡散容量部ＦＤの電位が、増幅トランジスタＡＭＩによって増幅され、その後、出力線ＯＬに出力される。そして、読み出し回路ＣＣ１、ＣＣ２の一方は、出力線ＯＬの電位を読み出す。なお、像面位相差式の自動合焦を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を、転送トランジスタＴＸ１、ＴＸ２により同時に浮遊拡散容量部ＦＤに転送するのではなく、各電荷を順次転送および読み出しを行うことで、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷の値を読み出す。撮像を行う際には、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を同時に浮遊拡散容量部ＦＤに転送する。
次に、本実施の形態の半導体装置である固体撮像素子の動作について、より具体的に説明する。固体撮像素子の動作としては、撮像動作および自動合焦動作が挙げられる。
最初に、撮像をする際の画素の動作について説明する。この場合にはまず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位を印加して、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴをオン状態とする。そうすると、フォトダイオードＰＤ１、ＰＤ２に残存する電荷および浮遊拡散容量部ＦＤに蓄積された電荷がプラス側電源電位ＶＣＣに向かって流れて、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷が初期化される。その後、リセットトランジスタＲＳＴをオフ状態とする。
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２のそれぞれで光電変換が起こる。その結果、フォトダイオードＰＤ１には電荷Ｌ１が発生し、フォトダイオードＰＤ２には電荷Ｒ１が発生する。このように、フォトダイオードＰＤ１、ＰＤ２は、入射光の光量に応じた信号電荷を光電変換によりそれらの内部に生成する受光素子、つまり光電変換素子である。
次に、これらの電荷を浮遊拡散容量部ＦＤに転送する。撮像動作においては、画素ＰＥ内の２つのフォトダイオードＰＤ１、ＰＤ２を１つの光電変換部と見なして動作させるため、フォトダイオードＰＤ１、ＰＤ２の各電荷を１つの信号として合成して読み出す。すなわち、撮像動作においては、２つのフォトダイオードＰＤ１、ＰＤ２のそれぞれにおいて発生した電荷信号を、加算して１つの画素情報として取得する。
したがって、フォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を別々に読み出す必要はない。この際、転送トランジスタＴＸ１、ＴＸ２をオンさせることにより、電荷を浮遊拡散容量部ＦＤに転送する。これにより、浮遊拡散容量部ＦＤは、フォトダイオードＰＤ１、ＰＤ２から転送されてきた電荷を蓄積する。これにより、浮遊拡散容量部ＦＤの電位が変化する。
ここで、上記の電荷の合成の過程を具体的に説明する。ここでは、まず、フォトダイオードＰＤ１の電荷Ｌ１と、フォトダイオードＰＤ２の電荷Ｒ１が蓄積されている状態でゲート電極Ｇ１、Ｇ２に電圧を印加し、転送トランジスタＴＸ１、ＴＸ２をオン状態とする。これにより、電荷Ｌ１、Ｒ１は、浮遊拡散容量部ＦＤに転送されて合成される。
次に、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅することで、浮遊拡散容量部ＦＤの電位変動に対応する電気信号を、出力線ＯＬに出力する。つまり、選択トランジスタＳＥＬを動作させることで、増幅トランジスタＡＭＩが出力する電気信号を外部に出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方は、出力線ＯＬの電位を読み出す。
続いて、像面位相差式の自動合焦をする際の画素の動作について説明する。本実施の形態の半導体装置である固体撮像素子は、１つの画素内に複数の光電変換部（例えばフォトダイオード）を設けたものである。このように画素内に複数のフォトダイオードを設けているのは、当該固体撮像素子を、例えば像面位相差型の自動焦点検出システムを有するデジタルカメラに利用した場合に、自動合焦の精度および速度を向上させることができるためである。
このようなデジタルカメラでは、画素内の一方のフォトダイオードと、もう一方のフォトダイオードとのそれぞれが検出した信号のずれ量、つまり位相差から、合焦に必要なフォーカスレンズの駆動量（移動量）を算出し、短時間での合焦を実現することができる。よって、画素内に複数のフォトダイオードを設けることで、固体撮像素子内に微細なフォトダイオードをより多く形成することができるため、自動合焦の精度を向上させることができる。したがって、自動合焦を行う際には、上記撮像動作と異なり、画素内の複数のフォトダイオードのそれぞれに生じた電荷を別々に読み出す必要がある。
自動焦点検出の動作においては、まず、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴのゲート電極に所定電位を印加し、転送トランジスタＴＸ１、ＴＸ２およびリセットトランジスタＲＳＴをともにオン状態とする。これにより、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散容量部ＦＤの電荷を初期化する。その後、リセットトランジスタＲＳＴをオフ状態とする。
次に、入射光がフォトダイオードＰＤ１、ＰＤ２のＰＮ接合に照射されて、フォトダイオードＰＤ１、ＰＤ２のそれぞれで光電変換が起こる。その結果、フォトダイオードＰＤ１、ＰＤ２のそれぞれに電荷が発生する。
次に、これらの電荷のうちの一方を浮遊拡散容量部ＦＤに転送する。ここでは、まず、転送トランジスタＴＸ１をオンさせることで、フォトダイオードＰＤ１の電荷Ｌ１を浮遊拡散容量部ＦＤに読み出し、浮遊拡散容量部ＦＤの電位を変化させる。その後、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅し、その後、出力線ＯＬに出力する。つまり、電荷検出部である浮遊拡散容量部ＦＤの電位変動に対応する電気信号を、増幅トランジスタＡＭＩにより増幅して出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方は、出力線ＯＬの電位を読み出す。これにより読み出された電荷Ｌ１からなる信号は、記憶回路ＭＣ（図１参照）に記憶される。
このとき、浮遊拡散容量部ＦＤはフォトダイオードＰＤ１で生じた電荷Ｌ１が残っており、浮遊拡散容量部ＦＤの電位は変化したままとなっている。また、フォトダイオードＰＤ２内の電荷Ｒ１は未だ転送されていない。
次に、転送トランジスタＴＸ２をオンさせることで、フォトダイオードＰＤ２の電荷Ｒ１を浮遊拡散容量部ＦＤに読み出し、浮遊拡散容量部ＦＤの電位をさらに変化させる。
これにより、浮遊拡散容量部ＦＤにおいては、元々蓄積されていたフォトダイオードＰＤ１の電荷Ｌ１と、その後転送されたフォトダイオードＰＤ２の電荷Ｒ１とが合成された電荷が蓄積される。つまり、浮遊拡散容量部ＦＤ内にはＬ１＋Ｒ１の電荷が蓄積される。
その後、選択トランジスタＳＥＬをオン状態にして、変化後の浮遊拡散容量部ＦＤの電位を、増幅トランジスタＡＭＩによって増幅し、その後、出力線ＯＬに出力する。これにより、読み出し回路ＣＣ１、ＣＣ２（図１参照）の一方は、出力線ＯＬの電位を読み出す。これにより読み出された電荷Ｌ１＋Ｒ１からフォトダイオードＰＤ２に生じた電荷Ｒ１を算出するため、次のような計算を行う。すなわち、当該電荷Ｌ１＋Ｒ１の値から、記憶回路ＭＣ（図１参照）に記憶された電荷Ｌ１の値を引く。これにより、フォトダイオードＰＤ２の電荷Ｒ１を読み出すことができる。このような演算は、例えば制御回路ＣＯＣ（図１参照）にて行われる。
次に、画素アレイ部ＰＥＡ（図１参照）の各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２の検出した電荷Ｌ１、Ｒ１のずれ量、つまり位相差から、合焦に必要なフォーカスレンズの駆動量（移動量）を算出し、自動合焦点の検出を行う。
なお、上記のようにフォトダイオードＰＤ１、ＰＤ２のそれぞれの電荷を順に読み出す際、先に読み出しを行う対象をフォトダイオードＰＤ２の電荷Ｒ１とし、その後にフォトダイオードＰＤ１の電荷Ｌ１を読み出してもよい。
また、自動合焦時の他の動作として、合成した電荷Ｌ１＋Ｒ１から電荷Ｒ１を算出する動作を省略する方法も考えられる。つまり、先に転送トランジスタＴＸ１をオンさせて電荷Ｌ１を読み出して記憶した後、リセットトランジスタＲＳＴをオンさせることで浮遊拡散容量部ＦＤをリセットさせれば、その後転送トランジスタＴＸ２をオンさせることでフォトダイオードＰＤ２の電荷Ｒ１を単独で読み出すことができる。この場合も電荷Ｌ１を記憶回路ＭＣ（図１参照）に記憶する必要があるが、上記のような計算を行わなくとも、電荷Ｌ１と電荷Ｒ１とを単独で読み出すことができる。
本実施の形態の固体撮像素子をデジタルカメラに用いた場合、静止画および動画のいずれの撮像においても、上記撮像動作を各画素において行う。また、動画の撮像においては、撮像とともに上記自動合焦動作を各画素において行う。高品質の動画を撮像するためには、自動焦点検出を高速にかつ精度よく実現することが重要となる。
次に、比較例として図３７および図３８を用いて、本実施の形態の半導体装置の効果について説明する。図３７は、比較例である固体撮像素子を示す平面図である。図３８は、図３７のＣ−Ｃ線における断面図である。
図３７に示す固体撮像素子ＩＳでは、各画素ＰＥＢが有するフォトダイオードＰＤ１、ＰＤ２の長手方向が、固体撮像素子ＩＳおよび画素アレイ部ＰＥＡの長手方向と直交している。このように、フォトダイオードＰＤ１、ＰＤ２の長手方向が、固体撮像素子ＩＳおよび画素アレイ部ＰＥＡの長手方向と揃っていない点を除き、図３７に示す固体撮像素子ＩＳの構造は、図２を用いて説明した本実施の形態の固体撮像素子と同様である。
固体撮像素子の画素アレイ部（イメージエリア）の端部では、画素アレイ部の中心からの距離が大きいために、光の入射角度θ（図３８参照）が大きくなる。このため、配線による入射光のけられ、隣接画素への光の入射、または、光電子の漏れなどに起因して、画素の感度が低下する問題が生じる。これに加えて、自動焦点検出（ＡＦ：Autofocus）の高速化を目的とした像面位相差ＡＦ技術の実現方法の１つとして、１つの画素にフォトダイオードを２つ設ける固体撮像素子を用いる場合には、以下のような問題が生じる。
すなわち、１つの画素にフォトダイオードを２つ設ける場合には、画素内において複数に分割されたフォトダイオードのそれぞれの幅は、画素内に１つだけフォトダイオードを設ける場合に比べ、半分以下となる。例えば、画素同士の間隔（画素ピッチ）が縮小された場合、イメージエリアの端部においては、斜めから入射する光の入射角度θが大きいことに起因して、配線によるけられまたは隣接フォトダイオードへの反射などにより、画素内の２つのフォトダイオードのうち、所定のフォトダイオードに光が入射する確率が減少し、これにより像面位相差ＡＦの検出誤差が大きくなる問題がある。
なお、本願でいうけられとは、画素の受光領域に入射すべき光が、配線により遮られることをいう。けられに起因してフォトダイオードに光が入射する確率が減少することは、画素サイズが縮小した場合、特に問題となる。なぜならば、フォトダイオードのサイズが縮小することにより、画素内のフォトダイオードの面積に対し、フォトダイオードが遮光領域（影領域）と重なる面積の割合が大きくなるためである。
図３８では、イメージエリア端部の画素ＰＥＢに入射角度θで入射する光を実線の矢印で示している。また、図３８では、図の右上方から入射する光が配線Ｍ３により遮られるために影が生じる領域、つまり光が照射されない遮光領域（影領域）ＳＡを示している。
イメージエリア端部の画素ＰＥＢでは、光の入射角度θが大きくなり、入射光が配線Ｍ３などにより遮られることにより、画素ＰＥＢ内の２つのフォトダイオードＰＤ１、ＰＤ２のうち、一方のフォトダイオードＰＤ２の一部は遮光領域ＳＡに重なる。したがって、フォトダイオードＰＤ２では、フォトダイオードＰＤ１に比べて光電変換により生じる電子の数が少ないため、２つのフォトダイオード間の出力信号のバランスが悪くなる。画素ＰＥＢ内の２つのフォトダイオードＰＤ１、ＰＤ２間の出力信号のバランスの悪化は、像面位相差検出において誤差を発生させるため、自動焦点検出の精度悪化、または検出時間の増大などの問題が生じる。
画素ＰＥＢにおける遮光領域ＳＡは、図３７に示す画素アレイ部ＰＥＡの中心部から遠い程大きくなる。したがって、画素アレイ部ＰＥＡが平面視において長方形の形状を有する場合、画素アレイ部ＰＥＡの長手方向における端部の画素ＰＥＢの方が、画素アレイ部ＰＥＡの短手方向の端部の画素ＰＥＢに比べて、上記の問題が顕著となる。また、このような問題は、画素の大きさが縮小された場合、フォトダイオードの幅、フォトダイオード同士の間隔、および画素ピッチが小さくなるため、より顕著となる。
ここで、図３７および図３８に示す比較例では、画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）の端部の画素ＰＥＢ内において、画素アレイ部ＰＥＡの短手方向（Ｙ軸方向）に延在するフォトダイオードＰＤ１、ＰＤ２を、画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）に並べて配置している。したがって、画素アレイ部ＰＥＡの中心の直上の射出瞳から固体撮像素子ＩＳに照射される光は、平面視において、画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）の端部の画素ＰＥＢ内のフォトダイオードＰＤ１、ＰＤ２に対し、当該フォトダイオードＰＤ１、ＰＤ２が互いに並ぶ方向に沿って入射する。
よって、当該画素ＰＥＢでは、大きな遮光領域ＳＡがフォトダイオードＰＤ２のみに重なり、像面位相差検出に用いられる固体撮像素子ＩＳにおいて、自動焦点検出の精度悪化および検出時間の増大などの問題が顕著に生じる。このような問題は、入射角度θが特に大きくなる画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）の端部の画素ＰＥＢにおいて、平面視において入射光が入射する方向に沿ってフォトダイオードＰＤ１、ＰＤ２を並べているために大きな問題となる。
そこで、本実施の形態の固体撮像素子では、図２に示すように、画素アレイ部ＰＥＡに行列状に並べる複数の画素ＰＥのそれぞれにおいて、Ｘ軸方向に延在するフォトダイオードＰＤ１およびＸ軸方向に延在するフォトダイオードＰＤ２を、画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）に対して直交するＹ軸方向に並べて配置している。したがって、画素アレイ部ＰＥＡの中心の直上の射出瞳から固体撮像素子ＩＳに照射される光は、平面視において、画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）の端部の画素ＰＥに対し、フォトダイオードＰＤ１、ＰＤ２が並ぶＹ軸方向に直交するＸ軸方向から入射する。
ここで、図３のＢ−Ｂ線における断面図を図６に示す。図６では、画素アレイ部ＰＥＡ（図２参照）の長手方向の端部の画素ＰＥを示しており、当該画素ＰＥに入射する光を実線の矢印により示している。図６に示すように、配線Ｍ３により入射光が遮られるため、図３８に示す比較例と同様に、遮光領域ＳＡが発生する。しかし、フォトダイオードＰＤ１およびフォトダイオードＰＤ２（図３参照）は、平面視において入射光が入射する方向であるＸ軸方向に延在しており、画素アレイ部ＰＥＡの長手方向に直交する方向に並んで配置されている。したがって、画素アレイ部ＰＥＡの長手方向の端部の画素ＰＥにおいて、配線Ｍ３などによる光のけられおよび反射などに起因して生じる２つのフォトダイオード間での光の漏れなどによる影響が、上記比較例よりも改善する。
すなわち、画素アレイ部ＰＥＡの長手方向の端部の画素ＰＥ内において、２つのフォトダイオードＰＤ１、ＰＤ２のそれぞれは、同じように遮光領域ＳＡに重なる。このため、当該画素ＰＥ内において、フォトダイオードＰＤ１とフォトダイオードＰＤ２との間に出力差が生じることを防ぐことができる。よって、フォトダイオードＰＤ１、ＰＤ２の相互間の特性のバランスが良好となり、像面位相差ＡＦにおける検出誤差を最小にすることが可能となる。つまり、像面位相差方式の自動合焦動作において、合焦状態を高い精度で、かつ短時間で判断することができる。
したがって、像面位相差方式の自動合焦動作に用いる固体撮像素子ＩＳ（図２参照）において、自動合焦の精度および速度を高めることができるため、半導体装置の性能を向上させることができる。
以下に、図７〜図２１を用いて、本実施の形態の半導体装置の製造方法を説明する。図７は、本実施の形態の半導体装置の製造工程のフローを示す図である。図８、図１０、図１２、図１４、図１７、図１９および図２１は、本実施の形態の半導体装置の製造工程を説明する断面図である。図９、図１１、図１３、図１５、図１６、図１８および図２０は、本実施の形態の半導体装置の製造工程を説明する平面図である。
また、ここでは画素の一例として、ＣＭＯＳイメージセンサにおいて画素実現回路として使用される４トランジスタ型の画素を想定して説明を行うが、それに限るものではない。以下では、そのような画素のうち、一部のトランジスタなどを省略し、フォトダイオードと浮遊拡散容量部のみを描写した平面図を用いて説明を行うものとする。
図１０、図１２、図１４、図１７、図１９および図２１のそれぞれは、図９、図１１、図１３、図１６、図１８および図２０のそれぞれのＡ−Ａ線における断面を示す図である。以下の説明で用いる平面図では、層間絶縁膜の図示を省略し、例えば転送トランジスタに接続された配線などの一部の配線の図示を省略する。
まず、図８に示すように、半導体基板ＳＢを準備する（図７のステップＳ１）。その後、半導体基板ＳＢの上面にウェル領域ＷＬを形成する（図７のステップＳ２）。半導体基板ＳＢは例えば単結晶シリコン（Ｓｉ）からなる。ウェル領域ＷＬは、半導体基板ＳＢの主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより導入することで形成する。ウェル領域ＷＬは、比較的不純物濃度が低いＰ−型半導体領域である。
次に、図９および図１０に示すように、半導体基板ＳＢの主面に溝を形成し、当該溝内に素子分離領域ＥＩを形成する（図７のステップＳ３）。これにより、素子分離領域ＥＩから半導体基板ＳＢの上面が露出する領域、つまり活性領域を規定（区画）する。素子分離領域ＥＩは、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。ここでは、素子分離領域ＥＩはＳＴＩ法により形成されている。活性領域ＡＲにおける半導体基板上面の全面にはウェル領域ＷＬが形成されている。
ここでは、ウェル領域ＷＬを形成してから活性領域ＡＲを規定する場合について説明するが、その逆に、素子分離領域ＥＩを形成してからウェル領域ＷＬを形成してもよい。その場合には、活性領域ＡＲと素子分離領域ＥＩを突き抜けるような加速エネルギーでＰ型不純物を注入してウェル領域ＷＬを形成する。
また、図９に示すように、素子分離領域ＥＩにより囲まれている活性領域ＡＲは、後の工程で２つのフォトダイオードを含む受光部を形成する領域と、転送トランジスタのドレイン領域であり電荷を蓄積する領域である浮遊拡散容量部を形成する領域とを有している。受光部を形成する領域は平面視において矩形の形状を有しており、浮遊拡散容量部を形成する領域の両端は、受光部を形成する領域の４辺のうちの１辺に接している。つまり、活性領域ＡＲは上記の２つの領域からなる環状構造を有しており、上記の２つの領域に囲まれた箇所には素子分離領域ＥＩが形成されている。
言い換えれば、浮遊拡散容量部を形成する領域は、受光部を形成する領域の上記１辺のうちの２箇所から素子分離領域ＥＩ側に突出した２つのパターン同士が相互に一箇所で接続された形状を有している。なお、浮遊拡散容量部を形成する領域である当該２つの突出パターンのそれぞれは、互いに接続されていなくてもよい。この場合、活性領域ＡＲは環状構造を有さない。図１０に示すように、素子分離領域ＥＩの形成深さは、ウェル領域ＷＬの底部よりも浅い。
次に、図示は省略するが、後に形成するフォトダイオードを互いに分離するための不純物注入、つまり画素間分離注入を行う（図７のステップＳ４）。具体的には、半導体基板ＳＢの上面であって、フォトダイオードを形成する領域を囲む領域にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより打ち込むことで、半導体基板の上面に、Ｐ＋型半導体領域である画素分離領域（図示しない）を形成する。画素分離領域を形成するために行うイオン注入は、例えば５〜７回程度の複数回のイオン注入工程を含む多段注入により行う。
画素間分離注入を行うことにより、後に形成する画素間において、電子に対するポテンシャル障壁を形成する。これにより、隣接画素に電子が拡散することを防ぎ、撮像素子の感度特性を向上させることが可能となる。
次に、図１１および図１２に示すように、半導体基板ＳＢ上にゲート絶縁膜を介してゲート電極を形成する（図７のステップＳ５）。ここでは、活性領域ＡＲのうち、受光部を形成する領域と、浮遊拡散容量部を形成する領域との境界の上に、ゲート絶縁膜（図示しない）を介してゲート電極Ｇ１、Ｇ２を形成する。つまり、受光部を形成する領域の１辺のうちの２箇所から突出する活性領域ＡＲのパターンの一方の直上にゲート電極Ｇ１を形成し、他方の直上にゲート電極Ｇ２を形成する。ゲート電極Ｇ１、Ｇ２のそれぞれは、後に形成される転送トランジスタのゲート電極を構成する。ここでは、図示していない領域において、後に形成する周辺トランジスタのゲート電極も形成する。
次に、図１３および図１４に示すように、半導体基板ＳＢの上面に、Ｎ−型半導体領域Ｎ１を含むフォトダイオードＰＤ１、Ｎ−型半導体領域Ｎ２を含むフォトダイオードＰＤ２を形成する（図７のステップＳ６）。すなわち、半導体基板ＳＢの主面に、Ｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、活性領域ＡＲのうち、受光部を形成する領域に、Ｎ−型半導体領域Ｎ１、Ｎ２を形成する。
ここで、上記イオン注入法による打ち込みは、フォトリソグラフィ技術を用いて形成したフォトレジスト膜（図示しない）と、ゲート電極Ｇ１、Ｇ２とをマスクとして用いて行う。これにより、Ｎ−型半導体領域Ｎ１、Ｎ２は、活性領域ＡＲの上面において互いに分離して形成される。Ｎ−型半導体領域Ｎ１、Ｎ２は、平面視において概ね矩形の形状を有している。
具体的には、Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれは、後の工程で形成される固体撮像素子において、画素が行列状に並んで形成される画素アレイ部（イメージエリア）の長手方向に延在する長方形の形状を有している。また、ここでは、Ｎ−型半導体領域Ｎ１、Ｎ２を、当該画素アレイ部（イメージエリア）の長手方向に直交する方向に並べて形成する。
Ｎ−型半導体領域Ｎ１の一部はゲート電極Ｇ１と隣接する領域の半導体基板ＳＢ内に形成され、Ｎ−型半導体領域Ｎ２の一部はゲート電極Ｇ２と隣接する領域の半導体基板ＳＢ内に形成される。つまり、Ｎ−型半導体領域Ｎ１は、ゲート電極Ｇ１を有する電界効果トランジスタであって、後の工程で形成される転送トランジスタＴＸ１のソース領域を構成するものである。また、Ｎ−型半導体領域Ｎ２は、ゲート電極Ｇ２を有する電界効果トランジスタであって、後の工程で形成される転送トランジスタＴＸ２のソース領域を構成するものである。
ゲート電極Ｇ１、Ｇ２の直下の半導体基板ＳＢの主面の一部はチャネル領域であり、Ｎ−型半導体領域Ｎ１、Ｎ２は形成されていない。図１４に示すように、Ｎ−型半導体領域Ｎ１、Ｎ２の形成深さは、素子分離領域ＥＩよりも深く、ウェル領域ＷＬよりも浅い。
次に、図１５に示すように、活性領域ＡＲ内の一部にＮ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を、例えばイオン注入法により打ち込むことで、Ｎ型の不純物領域である浮遊拡散容量部ＦＤを形成する（図７のステップＳ７）。これにより、浮遊拡散容量部ＦＤをドレイン領域として有し、Ｎ−型半導体領域Ｎ１をソース領域として有し、さらにゲート電極Ｇ１を有する転送トランジスタＴＸ１と、浮遊拡散容量部ＦＤをドレイン領域として有し、Ｎ−型半導体領域Ｎ２をソース領域として有し、さらにゲート電極Ｇ２を有する転送トランジスタＴＸ２とが形成される。また、この工程では、図示していない領域においてソース・ドレイン領域を形成することで、周辺トランジスタであるリセットトランジスタ、増幅トランジスタおよび選択トランジスタを形成する。
浮遊拡散容量部ＦＤは、活性領域ＡＲのうち、矩形の受光部から突出する領域内に形成される。つまり、活性領域ＡＲは、平面視において、ゲート電極Ｇ１、Ｇ２を境にして、フォトダイオードＰＤ１、ＰＤ２を有する受光部と、浮遊拡散容量部ＦＤとに分かれている。転送トランジスタＴＸ１、ＴＸ２は、互いにドレイン領域である浮遊拡散容量部ＦＤを共有している。なお、転送トランジスタＴＸ１、ＴＸ２のそれぞれのドレイン領域は、レイアウトにおいて分離していてもよい。その場合、後に形成するコンタクトプラグおよび配線を介して、分離されているそれぞれのドレイン領域は、互いに電気的に接続される。
以上の工程により、フォトダイオードＰＤ１、ＰＤ２、転送トランジスタＴＸ１、ＴＸ２およびその他の周辺トランジスタ（図示しない）を含む画素ＰＥが形成される。図示はしていないが、画素ＰＥは半導体基板ＳＢ上の画素アレイ部にマトリクス状に並んで複数形成されている。
Ｎ型のフォトダイオードを形成する場合、上記ドレイン領域は、Ｎ−型半導体領域Ｎ１、Ｎ２の不純物のＮ型不純物濃度より大きいＮ型不純物濃度で形成する。また、図１４に示すＮ−型半導体領域Ｎ１、Ｎ２のようなフォトダイオード領域の表面部分に、Ｐ＋型の不純物（例えばＢ（ホウ素））などの不純物を、Ｎ−型半導体領域Ｎ１、Ｎ２よりも浅く打ち込んでＰ＋層を形成するようなフォトダイオードの形成方法も使用されることがあるが、以下の説明においては表面のＰ＋層が存在しない場合について説明する。
次に、図１６および図１７に示すように、半導体基板上に層間絶縁膜ＩＬを形成し（図７のステップＳ８）、その後、層間絶縁膜ＩＬを貫通するコンタクトプラグＣＰを形成する（図７のステップＳ９）。
ここでは、半導体基板ＳＢの主面上に、転送トランジスタＴＸ１、ＴＸ２、フォトダイオードＰＤ１およびＰＤ２などを覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、層間絶縁膜ＩＬ上にフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてドライエッチングを行うことで、ゲート電極Ｇ１、ゲート電極Ｇ２および浮遊拡散容量部ＦＤのそれぞれを露出するコンタクトホールを形成する。ここで、ゲート電極Ｇ１、ゲート電極Ｇ２および浮遊拡散容量部ＦＤのそれぞれの上面にはシリサイド層が形成されていてもよい。このとき、フォトダイオードＰＤ１、ＰＤ２を含む受光部の直上にコンタクトホールは形成されない。
続いて、複数のコンタクトホール内を含む層間絶縁膜ＩＬ上に金属膜を形成した後、層間絶縁膜ＩＬ上の当該金属膜を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨することで除去する。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、例えば、コンタクトホール内の側壁および底面を覆う窒化チタン膜と、当該底面上に当該窒化チタン膜を介してコンタクトホール内に埋め込まれたタングステン膜とを含む積層膜により構成される。
次に、図示は省略するが、層間絶縁膜ＩＬ上に層間絶縁膜および下層配線である配線Ｍ１（図１８および図１９参照）からなる第１配線層を形成する（図７のステップＳ１０）。下層配線は、いわゆるシングルダマシン法により形成する。
ここでは、層間絶縁膜ＩＬ上に、例えばＣＶＤ法を用いて例えば酸化シリコン膜などからなる層間絶縁膜を形成する。その後、層間絶縁膜を、フォトリソグラフィ技術およびドライエッチング法を用いて加工することで、層間絶縁膜を貫通する開口部であって、層間絶縁膜ＩＬの上面およびコンタクトプラグＣＰの上面を露出する配線溝を形成する。続いて、配線溝内を含む層間絶縁膜上に金属膜を形成し、層間絶縁膜上の余分な金属膜をＣＭＰ法などにより除去することで、配線溝に埋め込まれた金属膜からなる配線Ｍ１（図１８および図１９参照）を形成する。フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に配線Ｍ１は形成されない。
配線Ｍ１は、例えば窒化タンタル膜および銅膜を順に積層した積層構造を有している。配線溝内の側壁および底面は、窒化タンタル膜により覆われている。配線Ｍ１は、その底面においてコンタクトプラグＣＰの上面に接続されている。
次に、図１８および図１９に示すように、上記層間絶縁膜上に複数の上層配線を含む複数の配線層を積層する（図７のステップＳ１１）。これにより、上記層間絶縁膜、上記層間絶縁膜上の複数の層間絶縁膜、配線Ｍ１、配線Ｍ１上に積層された複数の上層配線である配線Ｍ２およびＭ３からなる積層配線層を形成する。ここでは、配線Ｍ１上にビア（図示しない）を介して配線Ｍ２を形成し、配線Ｍ２上にビア（図示しない）を介して配線Ｍ３を形成する。各上層配線およびそれらの上層配線のそれぞれの下のビアは、いわゆるデュアルダマシン法により形成する。図１９では、半導体基板ＳＢ上に積層された複数の層間絶縁膜を、１つの層間絶縁膜ＩＬとして示している。
配線Ｍ２および配線Ｍ３は、平面視において、配線Ｍ１よりもフォトダイオードＰＤ１、ＰＤ２から離れた位置に形成される。つまり、フォトダイオードＰＤ１、ＰＤ２のそれぞれの直上に配線は形成されていない。また、積層配線層内の最上層配線である配線Ｍ３の上には層間絶縁膜ＩＬが形成されている。図１８では、配線Ｍ３と配線Ｍ２との間に形成されたビアＶ３を、配線Ｍ３を透過して示している。
デュアルダマシン法は、例えば層間絶縁膜を貫通するビアホールを形成した後、当該ビアホールよりも浅い配線溝を当該層間絶縁膜の上面に形成し、その後ビアホールおよび配線溝内に金属を埋め込むことで、ビアホール内のビアと、その上の配線溝内の配線とを同時に形成する方法である。ただし、配線溝を形成してから、当該配線溝の底面から層間絶縁膜の底面まで貫通するビアホールを設けてもよい。上記ビア、配線Ｍ２およびＭ３は、主に銅膜からなる。配線Ｍ１は、上記ビアおよび配線Ｍ２を介して配線Ｍ３に電気的に接続されている。
次に、図２０および図２１に示すように、層間絶縁膜ＩＬ上にカラーフィルタＣＦを形成し（図７のステップＳ１２）、その後、カラーフィルタＣＦ上であって、画素ＰＥの直上にマイクロレンズＭＬを形成する（図７のステップＳ１３）。図２０では、マイクロレンズＭＬの輪郭を破線で示している。平面視において、マイクロレンズＭＬと、フォトダイオードＰＤ１、ＰＤ２とは重なっている。
ここで、１つの画素ＰＥは、フォトダイオードＰＤ１、ＰＤ２および浮遊拡散領域（フローティングディフュージョン）以外に、画素を構成する他のトランジスタを有しているが、便宜上、図にはそれらの他のトランジスタを記載していない。
カラーフィルタＣＦは、例えば層間絶縁膜ＩＬの上面に形成された溝内に、所定の波長の光を透過し、他の波長の光を遮断する材料からなる膜を埋め込むことで形成する。カラーフィルタＣＦを形成することにより、例えば特定の色の光のみをフォトダイオードＰＤ１、ＰＤ２に照射することが可能となるが、画素を用いて検出する光の色を限定する必要がない場合は、カラーフィルタＣＦを形成しなくてもよい。
カラーフィルタＣＦ上のマイクロレンズＭＬは、カラーフィルタＣＦ上に形成した膜を、平面視において円形のパターンに加工した後、例えば当該膜を加熱することで当該膜の表面を丸め、これにより当該膜をレンズ状に加工することで形成する。
この後の工程では、半導体基板ＳＢ、つまり半導体ウエハのスクライブラインをダイシングして切削することにより、半導体ウエハを複数のセンサチップに個片化することで、当該センサチップからなる固体撮像素子ＩＳ（図２参照）を複数形成する。これにより、図２に示す固体撮像素子ＩＳを含む本実施の形態の半導体装置が完成する。
本実施の形態の主な特徴は、Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれにより構成されるフォトダイオードＰＤ１、ＰＤ２を、画素アレイ部ＰＥＡ（図２参照）の長手方向（Ｘ軸方向）に対して直交するＹ軸方向に並べて形成することにある。本実施の形態の半導体装置の製造方法を用いれば、図２、図６、図３７および図３８などを用いて上述した効果と同様の効果を得ることができる。
（実施の形態２）
本実施の形態２は、画素内のゲート電極を、平面視においてイメージエリアの中心を通る中心線に対し、フォトダイオードよりも遠い位置に配置することで、フォトダイオードに入射する光がゲート電極により遮られることを防ぐものである。以下に、本実施の形態の半導体装置の平面図を図２２に示す。図２２は完成した固体撮像素子ＩＳを示すものであるが、図を分かりやすくするため、配線、ビアおよび層間絶縁膜などの図示を省略している。なお、本実施の形態の半導体装置は、前記実施の形態１と同様の製造方法により形成することができるため、ここでの製造方法の説明は省略する。
図２２に示す本実施の形態の固体撮像素子ＩＳでは、前記実施の形態１と同様に、各画素ＰＥのフォトダイオードＰＤ１、ＰＤ２が、画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）に延在しており、当該フォトダイオードＰＤ１、ＰＤ２は、Ｙ軸方向に並んで配置されている。したがって、前記実施の形態１と同様の効果を得ることができる。
ここで、本実施の形態の固体撮像素子ＩＳにおいて、平面視において矩形の画素アレイ部ＰＥＡの並行な第１辺および第２辺と垂直に交わる中心線ＩＬ１に対し、画素アレイ部ＰＥＡの第３辺側に位置している画素ＰＥでは、フォトダイオードＰＤ１に隣接するゲート電極Ｇ１はフォトダイオードＰＤ１よりも当該第３辺側に位置している。また、当該画素ＰＥにおいて、フォトダイオードＰＤ２に隣接するゲート電極Ｇ２はフォトダイオードＰＤ２よりも当該第３辺側に位置している。
同様に、中心線ＩＬ１に対し、画素アレイ部ＰＥＡの第４辺側に位置している画素ＰＥでは、フォトダイオードＰＤ１に隣接するゲート電極Ｇ１はフォトダイオードＰＤ１よりも当該第４辺側に位置している。また、当該画素ＰＥにおいて、フォトダイオードＰＤ２に隣接するゲート電極Ｇ２はフォトダイオードＰＤ２よりも当該第４辺側に位置している。その他の構造は、前記実施の形態１と同様である。
すなわち、本実施の形態において、所定の画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２は、当該フォトダイオードＰＤ１、ＰＤ２のそれぞれに隣接するゲート電極Ｇ１、Ｇ２よりも中心線ＩＬ１側に位置している。中心線ＩＬ１とは、平面視において画素アレイ部（イメージエリア）ＰＥＡの中心と重なる線であって、第１〜第４辺を有する矩形の画素アレイ部ＰＥＡの４辺のうち、互いに並行な第１辺および第２辺のそれぞれと垂直に交わる線である。つまり、画素アレイ部ＰＥＡ内の複数の画素ＰＥのそれぞれは、フォトダイオードＰＤ１、ＰＤ２、ゲート電極Ｇ１およびＧ２の配置について、中心線ＩＬ１を軸とする線対称の関係にある。
固体撮像素子を形成する場合、イメージエリアに並べて配置する複数の画素を、全て同じ平面レイアウトで形成することが考えられる。したがって、全ての画素内においてフォトダイオードに隣接する転送トランジスタのゲート電極は、フォトダイオードに対し、イメージエリアの所定の１辺側に位置していることが考えられる。しかし、このような構造では、イメージエリアの端部において入射光の入射角度が大きい場合に、ゲート電極により光が遮られ、当該ゲート電極に隣接するフォトダイオードに照射される光の量が減少する。このようなゲート電極による遮光に起因する照射光量の減少は、イメージエリア（画素アレイ部）の短手方向の端部よりも、長手方向の端部の方が顕著となる。
イメージエリア内の全ての画素が同じレイアウトを有する場合、イメージエリアの中心線であって、画素内でフォトダイオードと当該フォトダイオードに隣接するゲート電極とが並ぶ方向に対して直交する方向に沿う中心線を境界とするイメージエリアの半分の領域ではゲート電極の遮光が生じ、他方の半分の領域では当該遮光は生じない。つまり、撮像素子を２分割した場合、分割された２つの領域のうち、一方ではゲート電極起因の遮光が生じ得るが、他方ではゲート電極起因の遮光は生じない。
このため、イメージエリアの中心線で分けられる左右の領域のうち、一方の領域では、ゲート電極による遮光に起因して、感度などの撮像性能および像面位相差ＡＦ検出精度が低下する。特にＡＦ動作では、固体撮像素子に投影される撮像対象の物体であって、左半面から右半面に移動する物体に対し自動合焦を行う際、当該左右の領域の境界部において合焦状態の検出誤差が大きくなる問題が生じる。
そこで、本実施の形態では、各画素ＰＥ内において、フォトダイオードＰＤ１に対し、画素アレイ部ＰＥＡの中心部よりも遠い位置にゲート電極Ｇ１を配置している。言い換えれば、矩形の画素アレイ部ＰＥＡの相互に並行な第３辺および第４辺のうち、いずれか一方の辺に近い画素ＰＥ内のゲート電極Ｇ１、Ｇ２は、当該画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２よりも、当該辺に近い位置に配置されている。
このため、平面視において画素アレイ部ＰＥＡの中心部から照射される光が、ゲート電極Ｇ１、Ｇ２に遮られることなく、各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２に入射する。したがって、ゲート電極Ｇ１、Ｇ２による遮光に起因する感度などの撮像性能の低下を防ぐことができ、像面位相差方式の自動合焦における合焦精度および合焦速度の低下を防ぐことができる。したがって、半導体装置の性能を向上させることができる。
＜変形例について＞
図２３に、本実施の形態の変形例である半導体装置を構成する固体撮像素子の平面図を示す。本変形例は、図２２を用いて説明した構造と異なり、各画素ＰＥ内のフォトダイオードＰＤ１、ＰＤ２が、画素アレイ部ＰＥＡの長手方向において並んで配置されており、フォトダイオードＰＤ１、ＰＤ２のそれぞれは、画素アレイ部ＰＥＡの長手方向に対し直交する方向に延在している。また、図２２に示す画素アレイ部ＰＥＡの中心線ＩＬ１は、画素アレイ部ＰＥＡの長手方向に直交する方向に延びていたが、図２３に示す本変形例の中心線ＩＬ２は、画素アレイ部ＰＥＡの長手方向に沿って延びている。
したがって、各画素ＰＥ内において、フォトダイオードＰＤ１、ＰＤ２に対し、転送トランジスタのゲート電極Ｇ１、Ｇ２が、中心線ＩＬ２の反対側に位置している点は、図２２を用いて説明した半導体装置と同様である。したがって、本変形例の半導体装置では、図２２を用いて説明した半導体装置と同様の効果を得ることができる。
ただし、ここでは画素アレイ部ＰＥＡの長手方向においてフォトダイオードＰＤ１、ＰＤ２を並べているため、前記実施の形態１において説明した効果、つまり、画素内の２つのフォトダイオードを、画素アレイ部の長手方向に直交する方向に並べることで、像面位相差方式の自動合焦の性能を向上させる効果を得ることはできない。
（実施の形態３）
本実施の形態３は、画素内の２つのフォトダイオードを、当該２つのフォトダイオード間にＰ型半導体領域を形成することで分離し、これにより当該２つのフォトダイオードのそれぞれの出力バランスを向上させるものである。
以下では、図２４および図２５を用いて、本実施の形態の半導体装置の説明をする。図２４は、本実施の形態の半導体装置である固体撮像素子の平面図であり、図２５は、図２４のＤ−Ｄ線における断面図である。ただし、図２５では、図２４のＤ−Ｄ線における断面のうち、３つの画素の断面のみを示している。図２４および図２５に示す左右の画素ＰＥ２、ＰＥ３は、画素アレイ部ＰＥＡの長手方向における両端の画素であり、図の中央に示す画素ＰＥ１は、画素アレイ部ＰＥＡの中心部の画素である。
図２４および図２５では、左から順に画素ＰＥ２、ＰＥ１およびＰＥ３を示している。図２４では、当該３つの画素のみを示しているが、実際にはより多数の画素が、画素アレイ部に行列状に並んで配置されている。なお、以下の説明で用いる断面図では、図を分かりやすくするため、半導体基板上の層間絶縁膜のハッチングを省略する場合がある。
以下では、画素アレイ部ＰＥＡの長手方向における端部の画素について説明する場合、主に画素ＰＥ２について説明し、画素ＰＥ３についての説明は省略する場合がある。ただし、画素ＰＥ３は、画素ＰＥ２のレイアウトを線対称に反転させたレイアウトを有している点を除き、画素ＰＥ２と同様の構造を有している。ただし、ここでは画素アレイ部ＰＥＡ内の全ての画素において、図の左側にフォトダイオードＰＤ１が配置され、図の右側にフォトダイオードＰＤ２が配置されているものとして説明を行う。
図２４に示すように、本実施の形態の画素ＰＥ１〜ＰＥ３のそれぞれにおいて、フォトダイオードＰＤ１、ＰＤ２は、画素アレイ部ＰＥＡの長手方向（Ｘ軸方向）において並んで配置され、フォトダイオードＰＤ１、ＰＤ２のそれぞれは、画素アレイ部ＰＥＡの長手方向の直交するＹ軸方向に延在している。また、図２４では図示を省略しているその他の画素も同様の構造を有している。また、図２５では、画素ＰＥ２、ＰＥ３に入射する光が配線Ｍ３により遮られるために影が生じる領域、つまり光が照射されない遮光領域（影領域）ＳＡを示している。
ただし、画素アレイ部ＰＥＡの全ての画素が同一のレイアウトを有しているわけではない。具体的には、各画素では、フォトダイオードＰＤ１およびＰＤ２を分割するＰ＋型半導体領域である分離領域ＳＰが半導体基板の主面に形成されており、分離領域ＳＰの形成位置が、各画素において異なる場合がある。これは、画素アレイ部ＰＥＡ内に一定の間隔で行列状に複数の画素が配置されており、当該間隔と同じ間隔で、複数の画素を構成する複数の活性領域ＡＲ、ゲート電極Ｇ１、Ｇ２、およびＮ−型半導体領域Ｎ３などが行列状に配置されているのに対し、当該間隔とは異なる間隔で、各画素を構成する複数の分離領域ＳＰが行列状に配置されているためである。
なお、本実施の形態でいう一定の間隔とは、画素、素子、半導体領域、またはゲート電極などが、配置される周期を意味する。すなわち、例えば、並べられた複数の画素の間隔とは、隣り合う２つの画素同士の中間点に近い当該２つの画素の端部同士の間の距離、つまり画素間の最短距離を指すのではなく、画素の中心部同士の間の距離を指す。
また、図２４および図２５では、フォトダイオードＰＤ１、ＰＤ２を構成するＮ−型半導体領域Ｎ３と分離領域ＳＰとが重なる領域があるが、Ｎ−型半導体領域Ｎ３と分離領域ＳＰとが重なる領域は、Ｐ＋型半導体領域である分離領域ＳＰとなっている。前記実施の形態１では、Ｎ−型半導体領域Ｎ１、Ｎ２（図３参照）が互いに分離して形成されているため、フォトダイオードＰＤ１、ＰＤ２が互いに離間している。これに対し、ここでは、各画素ＰＥ１〜ＰＥ３の受光部に１つのＮ−型半導体領域Ｎ３のみが形成され、当該Ｎ−型半導体領域Ｎ３の中心部を分離領域ＳＰを形成することにより分離することで、フォトダイオードＰＤ１、ＰＤ２が互いに離間した状態で形成している。
よって、分離領域ＳＰのＸ軸方向の一方の端部は、平面視においてフォトダイオードＰＤ１と接しており、分離領域ＳＰのＸ軸方向の他方の端部は、平面視においてフォトダイオードＰＤ２と接している。
図２４および図２５に示すように、画素アレイ部ＰＥＡ内の複数の画素、活性領域ＡＲ、ゲート電極Ｇ１、Ｇ２およびＮ−型半導体領域Ｎ３などは、いずれも同一の第１間隔（配置周期）で並べて配置されている。ここで、複数の分離領域ＳＰは、複数の分離領域ＳＰを上記第１間隔（配置周期）で配置する場合の画素アレイ部ＰＥＡ全体の複数の分離領域ＳＰのレイアウトを、画素アレイ部ＰＥＡの中心を基準として、例えば１．００１倍に拡大したレイアウトで行列状に配置されている。したがって、複数の分離領域ＳＰは、複数のＮ−型半導体領域Ｎ３などの上記第１間隔（配置周期）に比べ、大きい第２間隔（配置周期）で並べて配置されている。
このため、画素アレイ部ＰＥＡの中心部に位置する画素ＰＥ１内の分離領域ＳＰは、平面視において矩形のＮ−型半導体領域Ｎ３の中心に形成されている。これに対し、画素アレイ部ＰＥＡの端部に位置する画素ＰＥ２内の分離領域ＳＰは、平面視において矩形のＮ−型半導体領域Ｎ３の中心よりも当該端部側に形成されている。すなわち、分離領域ＳＰは、画素アレイ部ＰＥＡの中心部よりも画素アレイ部ＰＥＡの端部側に位置する画素の方が、内部に形成された分離領域ＳＰの位置が、画素の中心部から当該端部側により大きくずれている。画素ＰＥ３でも、画素ＰＥ２と同様に、分離領域ＳＰの形成位置が、Ｎ−型半導体領域Ｎ３の中心に対し、画素ＰＥ３の近傍の画素アレイ部ＰＥＡ端部側にずれて配置されている。
なお、平面視において、複数の画素、活性領域ＡＲ、Ｎ−型半導体領域Ｎ３、ゲート電極Ｇ１およびＧ２は同じ第１間隔で並べられているため、画素ＰＥ２、ＰＥ３のそれぞれにおいて、分離領域ＳＰは、Ｎ−型半導体領域Ｎ３のみならず、画素、活性領域ＡＲのそれぞれの中心からずれて形成されているといえる。また、画素ＰＥ１に比べ、画素アレイ部ＰＥＡの端部に近い画素ＰＥ２では、平面視におけるゲート電極Ｇ１、Ｇ２に対しての分離領域ＳＰの形成位置が、当該端部側にずれている。
画素アレイ部ＰＥＡのＸ軸方向の第１端部に位置する画素ＰＥ２では、第１端部側から順に２つのフォトダイオードＰＤ１、ＰＤ２が並ぶＸ軸方向において、分離領域ＳＰは、以下に説明する位置に配置されている。つまり、分離領域ＳＰは、画素ＰＥ２内のフォトダイオードＰＤ１の端部であって、Ｘ軸方向において上記第１端部側に位置する第２端部と、画素ＰＥ２内のフォトダイオードＰＤ２の端部であって、画素アレイ部ＰＥＡの中心部側に位置する第３端部との中間点に対し、Ｘ軸方向において第１端部側にずれた位置に配置されている。
言い換えれば、分離領域ＳＰは、画素ＰＥ２内のフォトダイオードＰＤ１およびＰＤ２からなるパターンのＸ軸方向における中心よりも、上記第１端部側に位置している。
このため、画素ＰＥ２では、分離領域ＳＰに対して第１端部側に近いＮ−型半導体領域Ｎ３のＸ軸方向の幅よりも、分離領域ＳＰに対して第１端部から遠い方のＮ−型半導体領域Ｎ３のＸ軸方向の幅の方が大きい。したがって、画素ＰＥ２では、分離領域ＳＰに対して第１端部側に近いフォトダイオードＰＤ１よりも、分離領域ＳＰに対して第１端部から遠いフォトダイオードＰＤ２の方が、平面視において半導体基板の主面に露出している面積が大きい。
本実施の形態では、一部の画素において、分離領域ＳＰの形成位置が、例えば、Ｎ−型半導体領域Ｎ３の中心などの所定の位置からずれていることについて説明するが、これは、当該所定の位置に分離領域ＳＰが形成されていない場合に限らず、当該所定の位置に分離領域ＳＰの一部が形成されている場合も含む。つまり、例えば、Ｎ−型半導体領域Ｎ３の中心と分離領域ＳＰの端部とが平面視において重なっている状態も、分離領域ＳＰの形成位置が、Ｎ−型半導体領域Ｎ３の中心からずれている状態に含まれる。つまり、ここでいうずれとは、例えばＸ軸方向における分離領域ＳＰの中心と、Ｎ−型半導体領域Ｎ３の中心とが平面視において重なっておらず、位置がずれていることを意味する。
このように、分離領域ＳＰについてのみ、画素アレイ部ＰＥＡ全体のレイアウトを拡大し、これにより分離領域ＳＰの形成位置を補正しているのは、画素アレイ部ＰＥＡ端部の画素ＰＥ２、ＰＥ３などにおいて配線により入射光が遮られ、それらの画素内のフォトダイオードＰＤ１、ＰＤ２間の出力バランスが悪化することを防ぐためである。
以下では、本実施の形態の半導体装置の効果について、図３９を用いて説明する。図３９には、比較例の半導体装置の断面図を示す。図３９では、図２５と同様に、図の左から順に、画素アレイ部の一方の端部に位置する画素ＰＥ５、画素アレイ部の中央部に位置する画素ＰＥ４、および、画素アレイ部の他方の端部に位置する画素ＰＥ６を示している。図３９では、ウェル領域ＷＬを介して分離されたＮ−型半導体領域Ｎ１、Ｎ２を示しているが、当該比較例の固体撮像素子では、図２５に示す各画素と同様に、１つのＮ−型半導体領域を分離領域により分離していてもよい。
図３９に示すように、比較例の固体撮像素子における各画素ＰＥ４〜ＰＥ６は、画素を構成するゲート電極Ｇ１、Ｇ２（図示しない）、活性領域ＡＲ、Ｎ−型半導体領域Ｎ１、Ｎ２、フォトダイオードＰＤ１およびＰＤ２が、同じレイアウトで形成されている。つまり、比較例では、画素アレイ部全体の複数の画素、転送トランジスタのゲート電極、活性領域ＡＲ、Ｎ−型半導体領域Ｎ１およびＮ２が、同一の第１間隔で行列状に並んで配置されている。したがって、平面視における当該ゲート電極（図示しない）と、フォトダイオードＰＤ１およびＰＤ２との位置関係は、画素ＰＥ４も画素ＰＥ５も同じであり、画素ＰＥ５、ＰＥ６において、フォトダイオードＰＤ１、ＰＤ２のそれぞれの平面視における面積に違いはない。
ここで、画素アレイ部の中心の直上の射出瞳から固体撮像素子に照射される光の入射角度は、画素アレイ部（イメージエリア）の端部において、大きくなる。このため、当該端部の画素ＰＥ５、ＰＥ６では、配線Ｍ３に入射光が遮られ、影となる遮光領域ＳＡが生じ、遮光領域ＳＡの一部が、画素アレイ部の中心に近い方のフォトダイオードＰＤ１またはＰＤ２と重なる。遮光領域ＳＡとフォトダイオードＰＤ１またはＰＤ２とが重なった部分は撮影などを行っても光が照射されないため、光電変換素子として機能しない。
つまり、例えば画素ＰＥ５では、画素アレイ部の端部側のフォトダイオードＰＤ１よりも、画素アレイ部の中心側のフォトダイオードＰＤ２の方が、光電変換により得られる電子数が小さくなるため、フォトダイオードＰＤ２の出力がフォトダイオードＰＤ１の出力に比べ著しく低下する。
このように、画素内の２つのフォトダイオードの一方が遮光領域と重なる場合、当該２つのフォトダイオードが同じ面積を有していると、当該２つのフォトダイオードの出力バランスが悪くなる。この場合、２つのフォトダイオード間の出力差に起因して像面位相差方式の自動合焦における合焦精度および合焦速度が低下する問題が生じる。
なお、当該問題に対しては、イメージエリア全体のマイクロレンズＭＬのレイアウトを例えば９９％に縮小する補正（瞳補正）を行うことで、斜め入射光の悪影響を軽減する対策を採用することが考えられる。しかし、そのような瞳補正を行った場合でも、イメージエリアが大きいと、イメージエリア端部では入射光の入射角度が大きくなるため、各画素内の２つのフォトダイオードの相互間の特性バランスを一定に保つことが困難である場合がある。
これに対し、本実施の形態では、図２４に示す画素アレイ部ＰＥＡの各画素において１つ形成したＮ−型半導体領域Ｎ３を、分離領域ＳＰで２つに分離することによりフォトダイオードＰＤ１、ＰＤ２を離間して配置し、また、画素アレイ部ＰＥＡ全体の複数の分離領域ＳＰを拡大した第２間隔（配置周期）で形成している。ここでは、図２５の画素ＰＥ２、ＰＥ３に示すように、フォトダイオードＰＤ１、ＰＤ２が並ぶＸ軸方向において、遮光領域ＳＡに重ならないフォトダイオードＰＤ１の幅ｔ１と、遮光領域ＳＡに重ならないフォトダイオードＰＤ２の幅ｔ２とが同じ大きさになるように、分離領域ＳＰの位置を決めている。
このため、画素ＰＥ２において、Ｘ軸方向のフォトダイオードＰＤ１の幅ｔ１は、遮光領域ＳＡに重ならないフォトダイオードＰＤ２の幅ｔ２と、遮光領域ＳＡに重なるフォトダイオードＰＤ２のＸ軸方向の幅とを足した距離よりも小さい。つまり、画素ＰＥ２のフォトダイオードＰＤ１の面積は画素ＰＥ２のフォトダイオードＰＤ２の面積よりも小さいが、当該フォトダイオードＰＤ１、ＰＤ２のそれぞれの受光面積はほぼ同じである。よって、フォトダイオードＰＤ１、ＰＤ２の出力バランスの悪化を防ぐことができる。
したがって、２つのフォトダイオード間の出力差を低減することができるため、当該出力差に起因して像面位相差方式の自動合焦における合焦精度および合焦速度が低下することを防ぐことができるため、半導体装置の性能を向上させることができる。
なお、図２４および図２５を用いて説明した構造を採用する場合、さらに、上記のようにマイクロレンズＭＬの全体の縮尺を変更する瞳補正を行ってもよい。
また、ここでは各画素内の１つのＮ−型半導体領域Ｎ３を、分離領域ＳＰを設けて２つに分離することにより、フォトダイオードＰＤ１、ＰＤ２を分離しているため、上記比較例のように、ウェル領域ＷＬを介して分離されたＮ−型半導体領域Ｎ１、Ｎ２（図３９参照）を形成する場合よりも、フォトダイオードＰＤ１、ＰＤ２の分離特性を向上させることができる。なお、ここでいう分離特性とは、例えば、フォトダイオードＰＤ１、ＰＤ２の間で、光電変換により生じた電子移動することを防ぐ特性などをいう。
また、本実施の形態では、画素アレイ部ＰＥＡ全体の複数のＮ−型半導体領域Ｎ３に対する縮尺の変更を行っていないため、いずれの画素のＮ−型半導体領域Ｎ３も、素子分離領域ＥＩに接近していない。したがって、素子分離領域ＥＩと接する半導体基板ＳＢの表面に、図３１および図３２を用いて説明するＰ型の半導体領域ＥＩＳが形成されていたとしても、半導体領域ＥＩＳとＮ−型半導体領域Ｎ３とが近接しない。よって、Ｎ型不純物が打ち込まれた領域とＰ型不純物が打ち込まれた領域とが重なることに起因する暗電子の発生を防ぐことができる。
次に、本実施の形態の半導体装置の製造工程について、図２６〜図２８を用いて説明する。図２６は、本実施の形態の半導体装置の製造工程のフローを示す図である。図２７は、本実施の形態の半導体装置の製造工程を説明する平面図である。図２８は、図２７のＡ−Ａ線における断面図である。図２８および図２７では、例として画素アレイ部の中心部の画素ＰＥ１（図２４参照）の形成過程の図を示す。
当該製造工程は、前記実施の形態１において図７〜図２１を用いて説明した工程とほぼ同様であるが、フォトダイオード間分離注入工程（図２６のステップＳ５）が加わっている点で、前記実施の形態１と異なる。また、前記実施の形態１と異なり、ここでは、各画素の活性領域内に、１つのＮ−型半導体領域を形成する（図２６のステップＳ７）。１つのＮ−型半導体領域は、上記フォトダイオード間分離注入工程により先に形成した分離領域により分離され、これにより、互いに分離された２つのフォトダイオードが形成される。なお、当該フォトダイオード間分離注入工程は、ウェル領域形成工程（図２６のステップＳ２）の後であって、不純物領域形成工程（図２６のステップＳ８）の前であれば、いずれの時点で行ってもよい。
本実施の形態の半導体装置の製造工程では、前記実施の形態１において図７〜図１０を用いて説明した工程を行った後、図２７および図２８に示すように、後に形成する画素内の２つのフォトダイオード同士を互いに分離するための不純物注入、つまりフォトダイオード間分離注入を行う（図２６のステップＳ５）。ここでは、半導体基板ＳＢの上面であって、後の工程で活性領域ＡＲ内に形成する２つのフォトダイオードのそれぞれを形成する領域の間に、Ｐ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより打ち込む。これにより、半導体基板ＳＢの上面に、Ｐ＋型半導体領域である分離領域ＳＰを形成する。
図２７に示すように、分離領域ＳＰは、矩形の平面形状を有する活性領域ＡＲの１辺から、当該１辺に対向する他の１辺に達するようにＹ軸方向に延在する形状を有する。Ｙ軸方向において、分離領域ＳＰの両方の端部のそれぞれは、いずれも素子分離領域ＥＩと平面視において重なる。つまり、分離領域ＳＰの両方の端部は素子分離領域ＥＩの下に形成される。
図２８に示すように、分離領域ＳＰは半導体基板ＳＢの主面から、半導体基板ＳＢの途中深さまで形成される。分離領域ＳＰの底部は、ウェル領域ＷＬ内の途中深さか、ウェル領域ＷＬと半導体基板ＳＢとの界面で終端している。また、分離領域ＳＰの形成深さは、後に形成されるＮ−型半導体領域Ｎ３（図２５参照）の形成深さよりも深い。Ｎ−型半導体領域Ｎ３を左右に分離する必要があるためである。
ここで、分離領域ＳＰを形成するフォトダイオード間分離注入（図２６のステップＳ５）では、イメージエリア全体において複数形成する分離領域ＳＰの配置レイアウトを、イメージエリア全体において所定の第１間隔で並べて複数形成する活性領域ＡＲの配置レイアウトなどに比べ、イメージエリアの中心を基準として拡大する。これにより、複数の分離領域ＳＰを、上記第１間隔よりも大きい第２間隔で行列状に並べて形成する。
このように分離領域ＳＰのレイアウトの縮尺を変更する補正を行うことで、イメージエリアの中心部の画素に比べ、イメージエリアの端部の画素では、分離領域ＳＰが当該端部側にずれて形成される。このとき、分離領域ＳＰは、完成した固体撮像素子のイメージエリアの端部において、画素内の２つのフォトダイオードのいずれか一方が、配線などにより生じる遮光領域と重なった場合に、それらのフォトダイオードが並ぶ方向において、遮光領域から露出するそれらのフォトダイオードのそれぞれ上面の幅が同じになる位置に形成する。
その後は、前記実施の形態１において図１６〜図２１を用いて説明した工程を行うことで、図２４および図２５に示す本実施の形態の半導体装置が完成する。ただし、上述したように、図２６に示すステップＳ７では、前記実施の形態１と異なり、各画素の活性領域内に、１つのＮ−型半導体領域Ｎ３を形成する。予め形成した分離領域ＳＰにより分離されたＮ−型半導体領域Ｎ３のうち、一方のＮ−型半導体領域Ｎ３がフォトダイオードＰＤ１を構成し、他方のＮ−型半導体領域Ｎ３がフォトダイオードＰＤ２を構成する。つまり、分離領域ＳＰの形成位置によって、フォトダイオードＰＤ１、ＰＤ２のレイアウトが決まる。
本実施の形態の製造工程では、図２４および図２５を用いて説明した上記半導体装置と同様の効果を得ることができる。
つまり、図２５の画素ＰＥ２、ＰＥ３に示すように、フォトダイオードＰＤ１、ＰＤ２が並ぶＸ軸方向において、遮光領域ＳＡに重ならないフォトダイオードＰＤ１の幅ｔ１と、遮光領域ＳＡに重ならないフォトダイオードＰＤ２の幅ｔ２とが同じ大きさになるように、分離領域ＳＰを配置している。これにより、フォトダイオードＰＤ１、ＰＤ２の出力バランスの悪化を防ぐことができるため、像面位相差方式の自動合焦における合焦精度および合焦速度が低下することを防ぐことができる。よって、製造される半導体装置の性能を向上させることができる。
＜変形例１について＞
次に、本実施の形態の変形例１について、図２９および図３０を用いて説明する。図２９は、本実施の形態の半導体装置である固体撮像素子の平面図であり、図３０は、図２９のＤ−Ｄ線における断面図である。図２９および図３０では、図２４および図２５と同様に、図の左から順に、画素アレイ部ＰＥＡの長手方向における一方の端部の画素ＰＥ２、画素アレイ部ＰＥＡの中央部の画素ＰＥ１、画素アレイ部ＰＥＡの長手方向における他方の端部の画素ＰＥ３を示している。
本変形例１では、図２４および図２５を用いて説明した固体撮像素子と同様に、１つのＮ−型半導体領域Ｎ３を、縮尺を補正して形成した分離領域ＳＰにより分離してフォトダイオードＰＤ１、ＰＤ２を設けている。ただし、ここでは、図２４および図２５を用いて説明した固体撮像素子と異なり、Ｎ−型半導体領域Ｎ３に対しても、画素アレイ部ＰＥＡ全体でのレイアウトを拡大する補正を行っている。したがって、図２９に示す画素アレイ部ＰＥＡの端部に近い画素ＰＥ２では、画素ＰＥ１に比べ、Ｎ−型半導体領域Ｎ３が当該端部に近い位置にずれて配置されている。
つまり、画素ＰＥ１内の活性領域ＡＲおよびゲート電極Ｇ１、Ｇ２に対するＮ−型半導体領域Ｎ３の位置に比べ、画素アレイ部ＰＥＡの端部に近い画素ＰＥ２内の活性領域ＡＲおよびゲート電極Ｇ１、Ｇ２に対するＮ−型半導体領域Ｎ３の位置は、当該端部に近い領域に位置している。
すなわち、画素ＰＥ２においてフォトダイオードＰＤ２よりも第１端部側に形成されたフォトダイオードＰＤ１と素子分離領域ＥＩとのＸ軸方向の最短距離は、画素ＰＥ１においてフォトダイオードＰＤ２よりも第１端部側に形成されたフォトダイオードＰＤ１と素子分離領域ＥＩとのＸ軸方向の最短距離よりも小さい。
本変形例では、図２４および図２５を用いて説明した固体撮像素子と同様に、１つのＮ−型半導体領域Ｎ３を、縮尺を補正して形成した分離領域ＳＰにより分離してフォトダイオードＰＤ１、ＰＤ２を設けている。したがって、前記実施の形態１と同様の効果を得ることができる。
これに加え、本変形例では、Ｎ−型半導体領域Ｎ３の縮尺を補正することにより、画素アレイ部ＰＥＡの端部の画素ＰＥ２内におけるＮ−型半導体領域Ｎ３の形成位置を当該端部側にずらして配置することができるため、図３０に示す遮光領域（影領域）ＳＡとフォトダイオードＰＤ２とが重なる領域を低減することができる。したがって、遮光領域ＳＡの発生に起因する画素の感度の低下を防ぐことができる。
なお、遮光領域ＳＡとフォトダイオードＰＤ２とが重なる領域が低減される本変形例でも、フォトダイオードＰＤ１、ＰＤ２が並ぶＸ軸方向において、遮光領域ＳＡに重ならないフォトダイオードＰＤ１の幅ｔ１と、遮光領域ＳＡに重ならないフォトダイオードＰＤ２の幅ｔ２とが同じ大きさになるように、分離領域ＳＰが所定の位置に配置されている。画素アレイ部ＰＥＡの端部の画素ＰＥ２において、フォトダイオードＰＤ１、ＰＤ２のうち、画素アレイ部ＰＥＡの中心部に近いフォトダイオードＰＤ２のみが遮光領域ＳＡにより浸食されているため、本変形例においても、分離領域ＳＰはＮ−型半導体領域Ｎ３の中心よりも当該端部側にずれて配置されている。
ただし、イオンストッパ領域またはガードリング領域として、素子分離領域ＥＩと接する半導体基板ＳＢの表面に半導体領域ＥＩＳを形成する場合には、上記の幅ｔ１および幅ｔ２を同じ大きさにするために形成する分離領域ＳＰの形成位置をさらに変更することが考えられる。半導体領域ＥＩＳは、図３１および図３２に示すように、素子分離領域ＥＩの近傍の半導体基板ＳＢ内に形成される、Ｐ型の半導体領域である。図３１は、本変形例の半導体装置の平面図であり、図３２は、図３１のＡ−Ａ線における断面図である。図３１および図３２では、画素アレイ部の端部の画素ＰＥ２を示している。図３２では、図を分かりやすくするため、層間絶縁膜ＩＬのハッチングの図示を省略している。
半導体領域ＥＩＳは、素子分離領域ＥＩと半導体基板ＳＢとの界面近傍において、チャネルが形成されることを防ぐために設けられるチャネルストッパとして用いられ、または、素子分離領域ＥＩと半導体基板ＳＢとの界面近傍に生じる欠陥若しくは応力に起因して生じた暗電子を相殺して除去するためのガードリング領域として用いられる。
素子分離領域ＥＩ上に設けられたゲート配線などによって、素子分離領域ＥＩの直下にチャネルが形成される虞がある。この場合、素子分離領域ＥＩにより活性領域同士を分離しようとしても、活性領域同士の間に微小なリーク電流が発生する。このようなリーク電流発生の原因となるチャネルの発生を抑制するため、上記のようにチャネルストッパとして半導体領域ＥＩＳを形成する。
また、暗電子は、画素に光が照射されていない状態でも受光部に生じる電子であり、この電子がフォトダイオードに取り込まれると、固体撮像素子により得られる画像において、本来黒くなる箇所が明るくなる問題が生じる。つまり、固体撮像素子の暗時特性が悪化する。
素子分離領域ＥＩと半導体基板ＳＢの表面との界面近傍で生じる問題の発生を抑制するため、半導体領域ＥＩＳは素子分離領域ＥＩと接する半導体基板ＳＢの表面を含む領域であって、半導体基板ＳＢの主面近傍の比較的浅い領域に形成される。
半導体領域ＥＩＳは、素子分離領域ＥＩと半導体基板ＳＢとの界面に沿って、半導体基板ＳＢの表面に形成されている。半導体領域ＥＩＳは、素子分離領域ＥＩから露出し、かつ素子分離領域ＥＩと隣接する半導体基板ＳＢの主面にも形成されている。つまり、半導体領域ＥＩＳは、素子分離領域ＥＩの側壁と底面を覆うように半導体基板ＳＢ内に形成されている。
ここで、本変形例のようにＮ−型半導体領域Ｎ３の縮尺を拡大する補正を行うと、図２９に示す画素アレイ部の端部の画素ＰＥ２において、Ｎ−型半導体領域Ｎ３が素子分離領域ＥＩに近付く。また、半導体領域ＥＩＳは、Ｐ型不純物（例えばＢ（ホウ素））が、例えば１×１０１３ｃｍ−３程度導入された領域であり、Ｎ−型半導体領域Ｎ３は、Ｎ型不純物（例えばヒ素（Ａｓ）またはＰ（リン））が１×１０１２ｃｍ−３程度導入された領域である。したがって、Ｎ−型半導体領域Ｎ３が素子分離領域ＥＩに近付くことで、Ｎ−型半導体領域Ｎ３と半導体領域ＥＩＳとが重なった場合、それらが重なった領域はＰ型半導体領域である半導体領域ＥＩＳとなる。
したがって、半導体領域ＥＩＳと重なった部分のＮ−型半導体領域Ｎ３は、フォトダイオードの一部として機能しない。つまり、図３１および図３２に示す画素ＰＥ２では、半導体領域ＥＩＳとＮ−型半導体領域Ｎ３とが重なり、フォトダイオードＰＤ１と半導体領域ＥＩＳとが接している状態となる。
この場合、画素ＰＥ２では、半導体領域ＥＩＳと分離領域ＳＰとの間で半導体基板ＳＢの主面に露出するフォトダイオードＰＤ１のＸ軸方向の幅ｔ１と、分離領域ＳＰと遮光領域ＳＡとの間で半導体基板ＳＢの主面に露出するフォトダイオードＰＤ２のＸ軸方向の幅ｔ２とが同じになるような位置に分離領域ＳＰを形成する。
ここでも、画素アレイ部の第１端部側に位置する画素ＰＥ２内の分離領域ＳＰは、Ｘ軸方向において、フォトダイオードＰＤ１の分離領域ＳＰから遠い方の第２端部と、フォトダイオードＰＤ２の分離領域ＳＰから遠い方の第３端部との中間よりも、第１端部側にずれて配置されている。このため、画素ＰＥ２では、フォトダイオードＰＤ１よりも、フォトダイオードＰＤ２の方が、平面視における面積が大きい。なお、半導体領域ＥＩＳとＮ−型半導体領域Ｎ３とが重なる領域はフォトダイオードＰＤ１の一部ではなく、遮光領域ＳＡとＮ−型半導体領域Ｎ３とが重なる領域は、受光画素として機能しないが、フォトダイオードＰＤ２の一部である。
したがって、図３１および図３２に示す構造では、Ｎ−型半導体領域Ｎ３と半導体領域ＥＩＳとが重なる場合であっても、イメージエリアの端部の画素において、平面視において受光画素として機能するフォトダイオードＰＤ１の面積と、受光画素として機能するフォトダイオードＰＤ２の面積とをほぼ同一にすることができる。これにより、画素内の２つのフォトダイオードＰＤ１、ＰＤ２の出力差が増大することを防ぐことができるため、像面位相差ＡＦ動作の精度および速度を向上させることができる。よって、半導体装置の性能を向上させることができる。
なお、半導体領域ＥＩＳは、素子分離領域ＥＩがＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法のいずれの方式で形成される場合であっても、形成することができる。半導体領域ＥＩＳをチャネルストッパとして用いる場合には、半導体領域ＥＩＳは、以下に説明するように、素子分離領域ＥＩの形成工程中に形成することができる。
素子分離領域ＥＩがＳＴＩ法により形成される場合には、素子分離領域ＥＩの形成工程中であって、マスクから露出する半導体基板ＳＢの主面に溝を形成した後に、当該溝に露出する半導体基板ＳＢの表面にＰ型不純物を打ち込むことにより半導体領域ＥＩＳを形成し、その後溝内に素子分離領域ＥＩを構成する酸化シリコン膜を埋め込む。また、素子分離領域ＥＩがＬＯＣＯＳ法により形成される場合には、素子分離領域ＥＩの形成工程中であって、マスクから露出する半導体基板ＳＢに対してＰ型不純物を打ち込むことにより半導体領域ＥＩＳを形成し、その後、酸化処理を行うことで、当該マスクから露出する領域に、酸化シリコン膜からなる素子分離領域ＥＩを形成する。
また、半導体領域ＥＩＳをガードリング領域として形成する場合には、素子分離領域ＥＩの形成工程（図２６のステップＳ３）の後であって、不純物領域の形成工程（図２６のステップＳ８）の前のいずれかの時点で半導体基板にイオン注入を行うことで、半導体領域ＥＩＳを形成することができる。
以上に図３１および図３２を用いて説明したように、イオンストッパ領域またはガードリング領域などに用いられる半導体領域ＥＩＳによりＮ−型半導体領域Ｎ３の一部が浸食される場合には、遮光領域ＳＡのみならず、半導体領域ＥＩＳの存在を考慮して分離領域ＳＰの形成位置を決定することが望ましい。
＜変形例２について＞
次に、本実施の形態の変形例２について、図３３および図３４を用いて説明する。図３３は、本実施の形態の半導体装置である固体撮像素子の平面図であり、図３４は、図３３のＤ−Ｄ線における断面図である。図３３および図３４では、図２４および図２５と同様に、図の左から順に、画素アレイ部ＰＥＡの長手方向における一方の端部の画素ＰＥ２、画素アレイ部ＰＥＡの中央部の画素ＰＥ１、画素アレイ部ＰＥＡの長手方向における他方の端部の画素ＰＥ３を示している。
本変形例２は、図２〜図２１を用いて説明した固体撮像素子と同様に、２つのＮ−型半導体領域Ｎ１、Ｎ２を形成する点で、図２４および図２５を用いて説明した構造と異なるが、縮尺を拡大した分離領域ＳＰを形成してフォトダイオードＰＤ１、ＰＤ２を分離している点およびその他の構造は、図２４および図２５を用いて説明した構造と同じである。
つまり、ここでは、前記変形例１と異なり、Ｎ−型半導体領域Ｎ１、Ｎ２の縮尺の変更はしていない。よって、画素アレイ部ＰＥＡ内の複数のＮ−型半導体領域Ｎ１、Ｎ２は、画素アレイ部ＰＥＡ内の全ての画素と同じ第１間隔（配置周期）で行列状に並べて形成されている。
本変形例は、各画素内に形成するＮ−型半導体領域Ｎ１、Ｎ２が分離して形成されている点を除き、図２４および図２５を用いて説明した構造と同様の構造を有している。すなわち、Ｎ−型半導体領域Ｎ１、Ｎ２のそれぞれはいずれの画素においてもＸ軸方向において同じ幅で形成されているが、画素アレイ部ＰＥＡの第１端部の画素ＰＥ２では、分離領域ＳＰが第１端部側にずれた位置に形成されている。したがって、画素ＰＥ２では、分離領域ＳＰとＮ−型半導体領域Ｎ１とが重なるＸ軸方向の幅が、分離領域ＳＰとＮ−型半導体領域Ｎ２とが重なるＸ軸方向の幅よりも大きい。分離領域ＳＰとＮ−型半導体領域Ｎ２とは重なっていなくてもよい。
言い換えれば、分離領域ＳＰのＸ軸方向の中心は、画素ＰＥ２内のフォトダイオードＰＤ１、ＰＤ２からなる領域のＸ軸方向の中心よりも第１端部側に位置している。
これにより、分離領域ＳＰとＮ−型半導体領域Ｎ１とが重ならない領域に形成されたフォトダイオードＰＤ１の面積は、分離領域ＳＰとＮ−型半導体領域Ｎ２とが重ならない領域に形成されたフォトダイオードＰＤ２の面積よりも小さくなる。ただし、分離領域ＳＰは、図３４に示すように、フォトダイオードＰＤ１、ＰＤ２が並ぶＸ軸方向において、遮光領域ＳＡおよび分離領域ＳＰに重ならないフォトダイオードＰＤ１の幅ｔ１と、遮光領域ＳＡおよび分離領域ＳＰに重ならないフォトダイオードＰＤ２の幅ｔ２とが同じ大きさになる位置に配置されている。
したがって、図２４および図２５を用いて説明した構造と同様の効果を得ることができる。さらに、本変形例では、Ｎ−型半導体領域Ｎ１とＮ−型半導体領域Ｎ２との間の領域において、分離領域ＳＰはＮ−型半導体領域Ｎ１、Ｎ２のいずれの半導体領域とも重なっていない。したがって、Ｎ−型半導体領域Ｎ１、Ｎ２の相互間において、Ｎ−型半導体領域Ｎ１、Ｎ２と同じ深さに形成された分離領域ＳＰ内では、Ｘ軸方向における両端部において、Ｎ型不純物の導入数が比較的大きく、Ｘ軸方向における中央部では、当該両端部に比べてＮ型不純物の導入数が小さい。
つまり、分離領域ＳＰとＮ−型半導体領域Ｎ１、Ｎ２とが重なる領域を、図２４および図２５を用いて説明した構造において分離領域ＳＰとＮ−型半導体領域Ｎ３とが重なる領域よりも小さくすることができる。このため、Ｎ型不純物が打ち込まれた領域とＰ型不純物が打ち込まれた領域とが重なることに起因する暗電子の発生を防ぐことができる。よって、画素アレイ部ＰＥＡの各画素において暗電流の発生を防ぐことができる。
＜変形例３について＞
次に、本実施の形態の変形例３について、図３５および図３６を用いて説明する。図３５は、本実施の形態の半導体装置である固体撮像素子の平面図であり、図３６は、図３５のＤ−Ｄ線における断面図である。図３５および図３６では、図２４および図２５と同様に、図の左から順に、画素アレイ部ＰＥＡの長手方向における一方の端部の画素ＰＥ２、画素アレイ部ＰＥＡの中央部の画素ＰＥ１、画素アレイ部ＰＥＡの長手方向における他方の端部の画素ＰＥ３を示している。
本変形例３では、前記変形例２と同様に、２つのＮ−型半導体領域Ｎ１、Ｎ２を、縮尺を補正して形成した分離領域ＳＰにより分離してフォトダイオードＰＤ１、ＰＤ２を設けている。ただし、ここでは、前記変形例２と異なり、Ｎ−型半導体領域Ｎ１、Ｎ２に対しても、画素アレイ部ＰＥＡ全体でのレイアウトを拡大する補正を行っている。したがって、図３５に示す画素アレイ部ＰＥＡの端部に近い画素ＰＥ２では、画素ＰＥ１に比べ、Ｎ−型半導体領域Ｎ１、Ｎ２が当該端部に近い位置にずれて配置されている。
つまり、画素ＰＥ１内の活性領域ＡＲおよびゲート電極Ｇ１、Ｇ２に対するＮ−型半導体領域Ｎ１、Ｎ２の位置に比べ、画素アレイ部ＰＥＡの端部に近い画素ＰＥ２内の活性領域ＡＲおよびゲート電極Ｇ１、Ｇ２に対するＮ−型半導体領域Ｎ１、Ｎ２の位置は、当該端部に近い領域に位置している。
本変形例では、縮尺を変更して形成したＮ−型半導体領域Ｎ１、Ｎ２の一部に重なるように、縮尺を補正した分離領域ＳＰを形成してフォトダイオードＰＤ１、ＰＤ２を設けている。このようにして分離領域ＳＰの形成位置を制御することにより、フォトダイオードＰＤ１、ＰＤ２が並ぶＸ軸方向において、遮光領域ＳＡに重ならないフォトダイオードＰＤ１の幅ｔ１と、遮光領域ＳＡに重ならないフォトダイオードＰＤ２の幅ｔ２とが同じ大きさとする。したがって、前記変形例１と同様の効果を得ることができる。
さらに、本変形例では、分離領域ＳＰとＮ−型半導体領域Ｎ１、Ｎ２とが重なる領域を、前記変形例１の分離領域ＳＰとＮ−型半導体領域Ｎ３とが重なる領域（図２９および図３０参照）よりも小さくすることができる。このため、Ｎ型不純物が打ち込まれた領域とＰ型不純物が打ち込まれた領域とが重なることに起因する暗電子の発生を防ぐことができる。よって、画素アレイ部ＰＥＡの各画素において暗電流の発生を防ぐことができる。
なお、図３１および図３２を用いて説明したように、イオンストッパ領域またはガードリング領域などに用いられる半導体領域ＥＩＳによりＮ−型半導体領域Ｎ１またはＮ２の一部が浸食される場合には、遮光領域ＳＡのみならず、半導体領域ＥＩＳの存在を考慮して分離領域ＳＰの形成位置を決定することが望ましい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、半導体基板にＰ型半導体層を形成するためにイオン注入する不純物イオンとしてＢ（ホウ素）を例示したが、その他にＢＦ２を注入することも可能である。
また、前記実施の形態では、各画素が素子分離領域に囲まれた活性領域を有する場合について説明したが、例えばＸ軸方向に複数並ぶ１行の画素のそれぞれが、平面視においてＸ軸方向に帯状に延在する１つの活性領域を共有していてもよい。その場合、画素間分離のために、半導体基板の主面からウェル領域の底部に亘って、Ｐ型の半導体領域である画素分離領域を各画素同士の間に設けることが考えられる。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）２つのフォトダイオードおよびレンズを含む画素を複数備えた固体撮像素子を有する半導体装置であって、
半導体基板と、
前記半導体基板の主面において、前記半導体基板の前記主面に沿う第１方向に延在する画素アレイ部と、
前記画素アレイ部に複数形成された前記画素と
前記画素内の前記半導体基板の主面に形成された前記２つのフォトダイオードと、
前記半導体基板上に形成され、平面視において、前記２つのフォトダイオードのそれぞれに隣接するゲート電極と、
を有し、
前記２つのフォトダイオードは、前記ゲート電極に対し、前記第１方向における前記画素アレイ部の中心側に位置している、半導体装置。
ＡＲ 活性領域
ＥＩ 素子分離領域
ＦＤ 浮遊拡散容量部
Ｇ１、Ｇ２ ゲート電極
ＩＳ 固体撮像素子
ＭＬ マイクロレンズ
Ｎ１、Ｎ２ Ｎ−型半導体領域
ＰＤ１、ＰＤ２ フォトダイオード
ＰＥ 画素
ＷＬ ウェル領域

Claims (14)

  1. ２つのフォトダイオードを含む画素を複数備えた固体撮像素子を有する半導体装置であって、
    半導体基板と、
    前記半導体基板の主面において、前記半導体基板の前記主面に沿う第１方向に延在する画素アレイ部と、
    前記画素アレイ部に複数形成された前記画素と、
    前記画素内の前記半導体基板の前記主面に形成された前記２つのフォトダイオードと、
    を有し、
    前記２つのフォトダイオードは、前記画素内において、前記第１方向に対し直交する第２方向に並んで配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記２つのフォトダイオードのそれぞれは、前記第１方向に延在している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記半導体基板上に形成され、平面視において、前記２つのフォトダイオードのそれぞれに隣接するゲート電極をさらに有し、
    前記２つのフォトダイオードは、前記ゲート電極に対し、前記第１方向における前記画素アレイ部の中心側に位置している、半導体装置。
  4. 第１フォトダイオードおよび第２フォトダイオードを含む画素を備えた固体撮像素子を有する半導体装置であって、
    半導体基板と、
    前記半導体基板の主面において、前記半導体基板の前記主面に沿う第１方向に延在する画素アレイ部と、
    前記画素アレイ部に複数形成された前記画素と、
    前記画素内の前記半導体基板の前記主面に、前記第１方向において互いに離間して並んで形成された第１導電型の第１半導体領域および前記第１導電型の第２半導体領域と、
    前記第１半導体領域を含む前記第１フォトダイオードと、
    前記第２半導体領域を含む前記第２フォトダイオードと、
    前記半導体基板の前記主面に形成され、前記第１フォトダイオードおよび前記第２フォトダイオードの間に形成された、前記第１導電型と異なる第２導電型の第３半導体領域と、
    を有し、
    複数の前記画素のうち、前記第１方向における前記画素アレイ部の端部近傍に位置する第１画素内の前記第１フォトダイオードの前記第１方向の幅は、前記第１画素内の前記第２フォトダイオードの前記第１方向の幅よりも小さい、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１画素内の前記第３半導体領域の前記第１方向の中心は、前記第１画素内の前記第１フォトダイオードおよび前記第２フォトダイオードからなる領域の前記第１方向の中心よりも前記端部側に位置している、半導体装置。
  6. 請求項４記載の半導体装置において、
    前記第１画素内の前記第１フォトダイオードおよび前記第３半導体領域は、平面視において互いに接しており、前記第１画素内の前記第２フォトダイオードおよび前記第３半導体領域は、平面視において互いに接している、半導体装置。
  7. 請求項４記載の半導体装置において、
    複数の前記画素のそれぞれの前記第１フォトダイオードおよび前記第２フォトダイオードを平面視において囲む素子分離領域をさらに有し、
    前記第１画素内において前記第２フォトダイオードよりも前記端部側に形成された前記第１フォトダイオードと前記素子分離領域との前記第１方向の最短距離は、複数の前記画素のうち、前記画素アレイ部の前記第１方向の中心部に位置する第２画素内において前記第２フォトダイオードよりも前記端部側に形成された前記第１フォトダイオードと前記素子分離領域との前記第１方向の最短距離よりも小さい、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記半導体基板内において、前記第１半導体領域および前記第２半導体領域を覆うように前記第１半導体領域および前記第２半導体領域に接する前記第２導電型のウェル領域と、
    前記素子分離領域と接する前記半導体基板の表面に形成された、前記第２導電型の第４半導体領域と、
    をさらに有し、
    前記第４半導体領域の不純物濃度は、前記ウェル領域よりも高く、
    前記第１画素内の前記第１フォトダイオードは、平面視において前記第４半導体領域と接している、半導体装置。
  9. 第１フォトダイオードおよび第２フォトダイオードを含む画素を、画素アレイ部に複数備えた固体撮像素子を有する半導体装置の製造方法であって、
    （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板の主面に第１導電型のウェル領域を形成する工程、
    （ｃ）前記（ｂ）工程の後、前記半導体基板の前記主面に、前記半導体基板の前記主面に沿う第１方向に延在する前記第１導電型の第１半導体領域を形成する工程、
    （ｄ）前記ウェル領域の上面に、前記第１導電型と異なる第２導電型の第２半導体領域を、前記第１半導体領域の一部と平面視において重ねて形成する工程、
    を有し、
    前記第１方向における前記第１半導体領域の一方の第１端部に接する前記第２半導体領域は、前記第１フォトダイオードを構成し、前記第１方向における前記第１半導体領域の他方の第２端部に接する前記第２半導体領域は、前記第２フォトダイオードを構成し、
    複数の前記画素のうち、前記第１方向に対し直交する第２方向における前記画素アレイ部の第３端部近傍に位置する第１画素内の前記第１フォトダイオードの前記第２方向の幅は、前記第１画素内の前記第２フォトダイオードの前記第２方向の幅よりも小さい、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    （ｂ１）前記（ｂ）工程の後、前記（ｃ）工程の前に、活性領域を囲む素子分離領域を形成する工程をさらに有し、
    複数の前記画素のそれぞれでは、前記活性領域に前記第１フォトダイオードおよび前記第２フォトダイオードが形成され、
    前記第１画素内において前記第２フォトダイオードよりも前記第３端部側に形成された前記第１フォトダイオードと前記素子分離領域との前記第２方向の最短距離は、複数の前記画素のうち、前記画素アレイ部の前記第２方向の中心部に位置する第２画素内において前記第２フォトダイオードよりも前記第３端部側に形成された前記第１フォトダイオードと前記素子分離領域との前記第２方向の最短距離よりも小さい、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    （ｂ２）前記（ｂ）工程の後、前記素子分離領域と接する前記半導体基板の表面に、前記ウェル領域よりも不純物濃度が高い前記第１導電型の第３半導体領域を形成する工程をさらに有し、
    前記第１画素内において、前記第３半導体領域を形成する領域の一部と、前記第２半導体領域を形成する領域の一部とは、前記第３端部側で平面視において互いに重なっている、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２方向において互いに離間して並ぶ２つの前記第２半導体領域を形成し、
    ２つの前記第２半導体領域のうち、一方の第２半導体領域と前記第１半導体領域の前記第１端部とが互いに接し、他方の第２半導体領域と前記第１半導体領域の前記第２端部とが互いに接する、前記半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    ２つの前記第２半導体領域のうち、前記第３端部側に位置する第２半導体領域を形成する領域と前記第１半導体領域を形成する領域とが重なる第１領域の前記第２方向の幅は、２つの前記第２半導体領域のうち、他方の第２半導体領域を形成する領域と前記第１半導体領域を形成する領域とが重なる第２領域の前記第２方向の幅よりも大きい、前記半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記画素アレイ部は、前記第２方向に延在している、半導体装置の製造方法。
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