JP2016170649A

JP2016170649A - Information processing device and control method of information processing device

Info

Publication number: JP2016170649A
Application number: JP2015050309A
Authority: JP
Inventors: 広次丹羽; Koji Niwa
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-03-13
Filing date: 2015-03-13
Publication date: 2016-09-23

Abstract

PROBLEM TO BE SOLVED: To bring a subsystem into a power-saving state while PCI Express for connecting a main system and the subsystem is brought into the power-saving state.SOLUTION: In an image processing device 200, a main system 210 and a subsystem 100 are connected via PCIe 130. A main CPU 211 of the main system 210 causes, in causing the image processing device 200 to transition to a sleep state, a PCIe control unit 104 of the subsystem 100 to transition to a power-saving state (D3) via PCIe 130. A power control unit 106 of the subsystem 100 stops, when the PCIe control unit 104 has transitioned to the power-saving state, power supply to at least the PCIe control unit 104.SELECTED DRAWING: Figure 1

Description

本発明は、メインシステムとサブシステムとがＰＣＩＥｘｐｒｅｓｓ等のインタフェースを介して接続される情報処理装置の制御に関する。 The present invention relates to control of an information processing apparatus in which a main system and a subsystem are connected via an interface such as PCI Express.

従来より、ＣＰＵ等が自身を搭載するデバイスの電力制御を行う技術がある。
特許文献１では、ネットワークインタフェース部内の電力制御部が、ネットワークからのパケット信号が所定時間検出されない場合等に、自身を搭載するネットワークインタフェース部内の一部の電力供給を停止する技術が開示されている。 Conventionally, there is a technique in which a CPU or the like performs power control of a device on which the CPU is mounted.
Patent Document 1 discloses a technique in which a power control unit in a network interface unit stops a part of power supply in the network interface unit on which the power control unit in the network interface unit is mounted when a packet signal from the network is not detected for a predetermined time. .

また、従来より、画像形成装置における複数の機器間をＰＣＩＥｘｐｒｅｓｓ（以下ＰＣＩｅ）で接続する技術がある。
特許文献２では、複数のユニットをＰＣＩｅで接続する技術が開示されている。
通常、ＰＣＩｅで接続されるサブシステムは、メインシステム（ルートコンプレックス）の指示に基づいて動作を行う。電力制御も同様に、メインシステムの指示に基づいて行われる。 Conventionally, there is a technique for connecting a plurality of devices in an image forming apparatus using PCI Express (hereinafter, PCIe).
Patent Document 2 discloses a technique for connecting a plurality of units by PCIe.
Normally, subsystems connected by PCIe operate based on instructions from the main system (root complex). Similarly, power control is performed based on an instruction from the main system.

特開２００２−１６６１２号公報JP 2002-16612 A 特開２００５−３２３１５９号公報JP 2005-323159 A

上述したメインシステムとサブシステムがＰＣＩｅで接続される装置では、メインシステムおよびサブシステムを含むシステム全体を省電力状態に移行する場合には、以下の２つの処理が必要である。
〔処理１〕メインシステムがＰＣＩｅのレジスタを操作してＰＣＩｅを省電力状態に移行させる処理。
〔処理２〕メインシステムがＰＣＩｅを経由してサブシステムの電力制御部のレジスタを操作し、サブシステムを一部電源ＯＦＦの省電力状態に移行させる処理。 In the above-described apparatus in which the main system and the subsystem are connected by PCIe, the following two processes are necessary when the entire system including the main system and the subsystem is shifted to the power saving state.
[Process 1] A process in which the main system operates the PCIe register to shift the PCIe to the power saving state.
[Process 2] A process in which the main system operates a register of the power control unit of the subsystem via PCIe to shift the subsystem to a power saving state in which part of the power is turned off.

なお、上述した〔処理１〕のＰＣＩｅを省電力状態に移行させる処理が必要な理由は、適切な処理を行って通信を遮断した後に、接続されたサブシステムの電源をＯＦＦする必要があるからである。
また、上述した〔処理２〕のサブシステムを一部電源ＦＦの省電力状態に移行させる処理が必要な理由は、サブシステムに搭載されたＵＳＢＤ等から信号を受信した際にシステム全体を省電力状態から復帰させるためである。 The reason why the processing of shifting the PCIe in [Processing 1] described above to the power saving state is necessary is that it is necessary to turn off the power of the connected subsystem after performing the appropriate processing to cut off the communication. It is.
In addition, the reason for the need to shift the subsystem in [Process 2] described above to the power saving state of a part of the power supply FF is that when the signal is received from the USBD or the like mounted on the subsystem, the entire system is saved. This is for returning from the state.

しかし、前述した２つの処理において、先にサブシステムの電力制御を行ってサブシステムの一部電源をＯＦＦにすると、ＰＣＩｅ通信において異常が発生してしまう。逆に、先にＰＣＩｅを省電力状態にして通信を遮断すると、ＰＣＩｅを経由してサブシステムの電力制御が行うことができないという課題があった。 However, in the two processes described above, if power control of the subsystem is performed first and a partial power supply of the subsystem is turned off, an abnormality occurs in the PCIe communication. On the other hand, there is a problem in that power control of the subsystem cannot be performed via PCIe when the communication is interrupted by first setting PCIe to the power saving state.

本発明は、上記の問題点を解決するためになされたものである。本発明の目的は、メインシステムとサブシステムを接続するＰＣＩＥｘｐｒｅｓｓを省電力状態にした上で、サブシステムを省電力状態にすることを可能にする仕組みを提供することである。 The present invention has been made to solve the above problems. An object of the present invention is to provide a mechanism that enables a subsystem to be put into a power saving state after a PCI Express connecting the main system and the subsystem is put into a power saving state.

本発明は、第１のシステムと第２のシステムとがインタフェースを介して接続される情報処理装置であって、前記第２のシステムは、前記インタフェースを介した前記第１のシステムとの通信を制御する通信手段と、前記第２のシステムの電力供給を制御する電力制御手段と、有し、前記第１システムは、前記情報処理装置をスリープ状態に移行させる場合に、前記インタフェースを介して、前記通信手段を省電力状態に移行させる第１の制御手段、を有し、前記電力制御手段は、前記通信手段が前記省電力状態に移行した場合に、少なくとも前記通信手段への電力供給を停止する、ことを特徴とする。 The present invention is an information processing apparatus in which a first system and a second system are connected via an interface, and the second system communicates with the first system via the interface. Communication means for controlling, and power control means for controlling power supply of the second system, and the first system, when the information processing apparatus shifts to a sleep state, via the interface, A first control unit configured to shift the communication unit to a power saving state, and the power control unit stops at least power supply to the communication unit when the communication unit shifts to the power saving state. It is characterized by.

本発明によれば、第１のシステムと第２のシステムとを接続するインタフェース（ＰＣＩＥｘｐｒｅｓｓ等）の通信手段を省電力状態にした上で、第２のシステムを省電力状態に移行することを可能にする。 According to the present invention, after the communication means of the interface (PCI Express or the like) that connects the first system and the second system is set in the power saving state, the second system is shifted to the power saving state. to enable.

本実施例を示す情報処理装置を適用可能な画像処理装置のブロック図Block diagram of an image processing apparatus to which the information processing apparatus according to the present embodiment can be applied メインシステム上のメインＣＰＵが実行するシーケンスを例示するフローチャートFlowchart illustrating the sequence executed by the main CPU on the main system サブシステム上のＣＰＵが実行するシーケンスを例示するフローチャートFlowchart illustrating a sequence executed by CPU on subsystem メインシステム上のＣＰＬＤが電力制御を行うシーケンスを例示するフローチャートFlowchart illustrating a sequence in which the CPLD on the main system performs power control サブシステム上のＵＳＢ−Ｄ制御部および電力制御部、メインシステム上のＣＰＬＤのハードウェア的な動作の流れを例示するフローチャートA flowchart illustrating a hardware operation flow of the USB-D control unit and the power control unit on the subsystem and the CPLD on the main system メインシステム上のメインＣＰＵが処理を行うソフトシーケンスを例示するフローチャートFlowchart illustrating a software sequence for processing performed by the main CPU on the main system

以下、本発明を実施するための形態について図面を用いて説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

図１は、本発明の一実施例を示す情報処理装置を適用可能な画像処理装置の構成を例示するブロック図である。
図１において、２００は、本発明の情報処理装置の一例を示す画像処理装置である。
図１に示すように、画像処理装置２００は、大きくシステム全体を制御するメインシステム２１０と、主にプリンタやスキャナが接続されるサブシステム１００とに別れる。メインシステム２１０とサブシステム１００は、ＰＣＩｅ（ＰＣＩＥｘｐｒｅｓｓ）１３０により接続される。 FIG. 1 is a block diagram illustrating the configuration of an image processing apparatus to which an information processing apparatus according to an embodiment of the present invention can be applied.
In FIG. 1, reference numeral 200 denotes an image processing apparatus showing an example of an information processing apparatus of the present invention.
As shown in FIG. 1, the image processing apparatus 200 is divided into a main system 210 that largely controls the entire system and a subsystem 100 to which a printer and a scanner are mainly connected. The main system 210 and the subsystem 100 are connected by a PCIe (PCI Express) 130.

メインシステム２１０は、内部にメインＣＰＵ２１１を抱え、画像処理装置２００全体を制御する。画像処理装置２００全体を制御するプログラムは、ＨＤＤやＳＳＤ等の外部記憶装置２１３に格納され、システム動作時には、メインメモリ２１２に展開され、メインＣＰＵ２１１がそのプログラムを実行し、システム全体を制御する。
メインシステムバス２１６は、メインシステム２１０内部の各ブロックを接続し、そのバス上をプログラム及びデータが流れ、システム内部での通信を可能としている。 The main system 210 has a main CPU 211 inside and controls the entire image processing apparatus 200. A program for controlling the entire image processing apparatus 200 is stored in an external storage device 213 such as an HDD or an SSD, and is expanded in the main memory 212 during system operation. The main CPU 211 executes the program to control the entire system.
The main system bus 216 connects each block in the main system 210, and a program and data flow on the bus to enable communication within the system.

メインシステム２１０は、ＰＣＩｅＲｏｏｔＣｏｍｐｌｅｘ２１４を有し、サブシステム１００とＰＣＩｅ１３０を通して接続されている。メインシステム２１０とサブシステム１００とは、サブシステム１００をＰＣＩｅのスレーブデバイスとして互いに通信を行う。メインＣＰＵ２１１は、必要に応じてＰＣＩｅ空間にマッピングしたサブシステム１００内部のブロックを直接操作することが可能になる。 The main system 210 has a PCIe Root Complex 214 and is connected to the subsystem 100 through the PCIe 130. The main system 210 and the subsystem 100 communicate with each other using the subsystem 100 as a PCIe slave device. The main CPU 211 can directly operate blocks inside the subsystem 100 mapped to the PCIe space as necessary.

ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ（以下ＣＰＬＤ）２１５は、画像処理装置２００内部で発生する様々な信号を検知し、ＣＰＬＤ内部にもつファームウェアで発生する信号に基づき制御を行うブロックである。本発明においては、ＣＰＬＤ２１５は、上記の信号制御の他、後述する電力制御部１０６が発生する信号を検知するため、信号線１７０を経由して電力制御部１０６と接続される。さらに、ＣＰＬＤ２１５は、メインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号を検知するため、信号線２１７を経由してメインＣＰＵ２１１と接続される。メインシステム２１０内部には、他に複数のブロックが存在するが、説明を簡略化するため説明と図示を省略する。 A Complex Programmable Logic Device (hereinafter referred to as CPLD) 215 is a block that detects various signals generated inside the image processing apparatus 200 and performs control based on signals generated by firmware included in the CPLD. In the present invention, the CPLD 215 is connected to the power control unit 106 via the signal line 170 in order to detect a signal generated by the power control unit 106 described later in addition to the signal control described above. Furthermore, the CPLD 215 is connected to the main CPU 211 via the signal line 217 in order to detect a signal that the main CPU 211 has shifted to the standby state (S3 state). Although there are a plurality of other blocks in the main system 210, the description and illustration are omitted for the sake of simplicity.

続いて、サブシステム１００について説明する。
サブシステム１００は、ＤＤＲメモリ制御部１０１、ＣＰＵ１０３、ＰＣＩｅ制御部１０４、ＵＳＢデバイス（以下ＵＳＢ−Ｄ）制御部１０５、電力制御部１０６、リセット制御部１０７、スキャナ制御部１５０、プリンタ制御部１６０等を有する。 Next, the subsystem 100 will be described.
The subsystem 100 includes a DDR memory control unit 101, a CPU 103, a PCIe control unit 104, a USB device (hereinafter referred to as USB-D) control unit 105, a power control unit 106, a reset control unit 107, a scanner control unit 150, a printer control unit 160, and the like. Have

ＤＤＲメモリ制御部１０１は、ブートプログラムやＯＳ、アプリケーションプログラムを含む、外部に設置されたＤＤＲメモリ１２０へのアクセスを制御する。ＣＰＵ１０３は、ＤＤＲメモリ１２０上の動作プログラムをフェッチして各モジュールの制御を行う。システムバス１１０は、サブシステム１００に示す各ブロックの間を通信するためのバスである。 The DDR memory control unit 101 controls access to an externally installed DDR memory 120 including a boot program, an OS, and an application program. The CPU 103 fetches the operation program on the DDR memory 120 and controls each module. The system bus 110 is a bus for communicating between the blocks shown in the subsystem 100.

ＰＣＩｅ制御部１０４は、ＰＣＩｅ１３０を介して、外部デバイスとデータ通信を行う。例えば、サブシステム１００は、ＰＣＩｅＥｎｄＰｏｉｎｔとして、ＰＣＩｅ１３０を介してＰＣＩｅＲｏｏｔＣｏｍｐｌｅｘ２１４と接続される。
メインＣＰＵ２１１は、ＰＣＩｅＲｏｏｔＣｏｍｐｌｅｘ２１４を介して、ＰＣＩｅ制御部１０４やＤＤＲメモリ制御部１０１の初期設定を行った後に、サブシステム１００のブートプログラムをＤＤＲメモリ１２０に転送し、ＣＰＵ１０３のリセットを解除して該ブートプログラムを実行させる。このようにしてサブシステム１００のブートが実行される。 The PCIe control unit 104 performs data communication with an external device via the PCIe 130. For example, the subsystem 100 is connected to the PCIe Root Complex 214 via the PCIe 130 as a PCIe End Point.
The main CPU 211 performs initial setting of the PCIe control unit 104 and the DDR memory control unit 101 via the PCIe Root Complex 214, then transfers the boot program of the subsystem 100 to the DDR memory 120, and releases the reset of the CPU 103. The boot program is executed. In this way, the subsystem 100 is booted.

ＵＳＢ−Ｄ制御部１０５は、ＵＳＢインタフェース（ＵＳＢＩ／Ｆ）１４０を介して、外部のＵＳＢホストデバイスと接続可能であり、ＵＳＢＩ／Ｆ１４０に接続されたＵＳＢホストデバイスとデータ通信を行う。例えば、サブシステム１００は、ＵＳＢ−Ｄｅｖｉｃｅとして、ＵＳＢＩ／Ｆ１４０を介して、不図示のＵＳＢＨｏｓｔ（パーソナルコンピュータ（ＰＣ）等）と接続され、ＰＣから受信したデータをＤＤＲメモリ１２０に格納して、内部でデータ処理を行う。 The USB-D control unit 105 can be connected to an external USB host device via a USB interface (USB I / F) 140 and performs data communication with the USB host device connected to the USB I / F 140. For example, the subsystem 100 is connected as a USB device to a USB host (not shown) (personal computer (PC) or the like) via the USB I / F 140 and stores data received from the PC in the DDR memory 120. , Process data internally.

また、ＵＳＢ−Ｄ制御部１０５は、メインＣＰＵ２１１とＣＰＵ１０３からの指示に応じて、ＵＳＢ−Ｄ待機状態に移行する。ＵＳＢ−Ｄ待機状態時は、ＵＳＢ−Ｄ制御部１０５は、ＵＳＢＩ／Ｆ１４０から所定パケットを受信すると、所定パケットに対する応答パケットを、ＵＳＢＩ／Ｆ１４０経由で外部デバイスに送信する。同時に、ＵＳＢ−Ｄ制御部１０５は、電力制御部１０６及び信号線１７０を経由して、ＣＰＬＤ２１５に対して、待機状態解除信号を通知する。この通知を受けたＣＰＬＤ２１５は、メインコントローラ部２１０に対して待機状態解除処理を実行すると共に、サブシステム１００に対しても待機状態解除処理を実行する。 Further, the USB-D control unit 105 shifts to a USB-D standby state in response to an instruction from the main CPU 211 and the CPU 103. In the USB-D standby state, when receiving a predetermined packet from the USB I / F 140, the USB-D control unit 105 transmits a response packet for the predetermined packet to the external device via the USB I / F 140. At the same time, the USB-D control unit 105 notifies the CPLD 215 of a standby state release signal via the power control unit 106 and the signal line 170. Upon receiving this notification, the CPLD 215 executes standby state release processing for the main controller unit 210 and also executes standby state release processing for the subsystem 100.

なお、図示しないが、サブシステム１００は、Ｅｔｈｅｒｎｅｔ（登録商標）等のネットワークを介したネットワークデバイスとの通信を制御するネットワーク制御部を備えていてもよい。このネットワーク制御部も、ＵＳＢ−Ｄ制御部１０５と同報に待機状態に移行する。該待機状態時は、ネットワークから所定パケットを受信すると、ネットワーク制御部は、所定パケットに対する応答パケットを、ネットワーク経由で外部デバイスに送信する。また、同時に、ネットワーク制御部は、ＵＳＢ−Ｄ制御部１０５と同様に、電力制御部１０６及び信号線１７０を経由して、ＣＰＬＤ２１５に対して、待機状態解除信号を通知するようにしてもよい。この通知を受けたＣＰＬＤ２１５は、ＵＳＢ−Ｄ制御部１０５から待機状態解除信号を受けた場合と同様に、メインコントローラ部２１０に対して待機状態解除処理を実行すると共に、サブシステム１００に対しても待機状態解除処理を実行する。なお、ネットワーク制御部が接続するネットワークは、有線であっても無線であってもよい。 Although not shown, the subsystem 100 may include a network control unit that controls communication with a network device via a network such as Ethernet (registered trademark). This network control unit also shifts to a standby state in the same manner as the USB-D control unit 105. In the standby state, when a predetermined packet is received from the network, the network control unit transmits a response packet to the predetermined packet to the external device via the network. At the same time, similarly to the USB-D control unit 105, the network control unit may notify the CPLD 215 of a standby state release signal via the power control unit 106 and the signal line 170. Upon receiving this notification, the CPLD 215 executes a standby state cancellation process for the main controller unit 210 and also performs a process for the subsystem 100 in the same manner as when the standby state cancellation signal is received from the USB-D control unit 105. Execute standby state release processing. Note that the network to which the network control unit is connected may be wired or wireless.

リセット制御部１０７は、ＣＰＵ１０３からの指示に応じて、ＤＤＲメモリ制御部１０１、ＣＰＵ１０３、ＰＣＩｅ制御部１０４、ＵＳＢ−Ｄ制御部１０５のリセット制御を行う。 The reset control unit 107 performs reset control of the DDR memory control unit 101, the CPU 103, the PCIe control unit 104, and the USB-D control unit 105 in accordance with an instruction from the CPU 103.

スキャナ制御部１５０は、ＣＰＵ１０３からの要求に応じて、外部に接続されたスキャナ１５１からのデータ受信制御を行う。プリンタ制御部１６０は、ＣＰＵ１０３からの要求に応じて、外部に接続されたプリンタ１６１へのデータ送信制御を行う。 The scanner control unit 150 performs data reception control from the scanner 151 connected to the outside in response to a request from the CPU 103. The printer control unit 160 performs data transmission control to the printer 161 connected to the outside in response to a request from the CPU 103.

以下、図２、図３、図４に示すフローチャートを用いて、本発明の根幹をなす、ＵＳＢ待機モードへの移行処理シーケンスについて説明する。ＵＳＢ待機モードとは、画像処理装置２００のスリープ状態の１つであり、ＵＳＢホストからパケットが投入された場合に、画像処理装置２００がスリープ状態から復帰するものである。 Hereinafter, the transition process sequence to the USB standby mode, which forms the basis of the present invention, will be described with reference to the flowcharts shown in FIGS. The USB standby mode is one of the sleep states of the image processing apparatus 200. When the packet is input from the USB host, the image processing apparatus 200 returns from the sleep state.

以下に図２のフローチャートの説明をする。
図２は、メインシステム２１０上のメインＣＰＵ２１１が実行するシーケンスを例示するフローチャートである。このフローチャートの処理は、メインＣＰＵ２１１が外部記憶装置２１３等からメインメモリ２１２に展開されたプログラムを実行することにより実現される。 The flowchart of FIG. 2 will be described below.
FIG. 2 is a flowchart illustrating a sequence executed by the main CPU 211 on the main system 210. The processing of this flowchart is realized by the main CPU 211 executing a program loaded in the main memory 212 from the external storage device 213 or the like.

まず、Ｓ５０１において、メインＣＰＵ２１１は、画像処理装置２００をＵＳＢ待機モードに移行してよい（ＵＳＢ待機モード移行可能）か否かを判断する。具体的には、メインＣＰＵ２１１は、一定期間ＵＳＢ−Ｄ経由またはネットワーク（不図示）経由での外部ＪＯＢ要求がない、または、機器に設定されている省電力モードへの移行時間が到達したか等の複数の条件を確認し、これらの条件に合致する場合には、ＵＳＢ待機モードに移行可能と判断する。一方、これらの条件に合致しない場合にはＵＳＢ待機モードに移行可能でないと判断する。なお、ＵＳＢ待機モードに移行する条件は、上述したものに限定されるものではなく、その他の条件であってもよい。 First, in S501, the main CPU 211 determines whether or not the image processing apparatus 200 may shift to the USB standby mode (can shift to the USB standby mode). Specifically, whether the main CPU 211 has not received an external JOB request via USB-D or a network (not shown) for a certain period of time, or has reached the transition time to the power saving mode set in the device, etc. When these conditions are met, it is determined that the USB standby mode can be entered. On the other hand, if these conditions are not met, it is determined that the USB standby mode cannot be entered. The conditions for shifting to the USB standby mode are not limited to those described above, and may be other conditions.

そして、ＵＳＢ待機モードに移行可能でないと判断した場合（Ｓ５０１でＮｏの場合）、メインＣＰＵ２１１は、その判断を繰り返す。
一方、ＵＳＢ待機モードに移行可能であると判断した場合（Ｓ５０１でＹｅｓの場合）、メインＣＰＵ２１１は、Ｓ５０２に処理を進める。 If it is determined that it is not possible to shift to the USB standby mode (No in S501), the main CPU 211 repeats the determination.
On the other hand, when determining that it is possible to shift to the USB standby mode (Yes in S501), the main CPU 211 advances the process to S502.

Ｓ５０２において、メインＣＰＵ２１１は、ＰＣＩｅＲｏｏｔＣｏｍｐｌｅｘ２１４経由で、ＵＳＢＤ制御部１０５にアクセスし、不図示のＵＳＢＨｏｓｔ（ＰＣ等）と接続がされているか否かを確認する。
そして、ＵＳＢ接続がなされていると判断した場合（Ｓ５０２でＹｅｓの場合）、メインＣＰＵ２１１は、Ｓ５０３に処理を進める。 In step S 502, the main CPU 211 accesses the USBD control unit 105 via the PCIe Root Complex 214, and confirms whether or not the USB host (not shown) is connected.
If it is determined that the USB connection is made (Yes in S502), the main CPU 211 advances the process to S503.

Ｓ５０３において、メインＣＰＵ２１１は、ＵＳＢ−Ｄ制御部１０５およびＣＰＬＤ２１５に対して待機時設定を行う。具体的には、メインＣＰＵ２１１が、ＵＳＢ−Ｄ制御部１０５の持つレジスタ設定を変更し（ＵＳＢ待機モードフラグをＯＮにし）、待機モード時に外部のＵＳＢホストデバイスからパケットを受信した場合にＮＡＫ応答を返送する設定、及び、外部のＵＳＢホストデバイスからパケットを受信したことを電力制御部１０６経由でＣＰＬＤ２１５に伝える信号を出す設定を行う。加えて、メインＣＰＵ２１１は、ＣＰＬＤ２１５の持つレジスタ設定を変更し（後述するＵＳＢ−Ｄ待機フラグをＯＮにし）、待機モード移行時にＵＳＢＤ制御部１０５の電源を落とさない設定を行う。該Ｓ５０３の処理の後、メインＣＰＵ２１１は、Ｓ５０４に処理を進める。 In step S 503, the main CPU 211 performs standby settings for the USB-D control unit 105 and the CPLD 215. Specifically, the main CPU 211 changes the register setting of the USB-D control unit 105 (sets the USB standby mode flag to ON), and receives a NAK response when receiving a packet from an external USB host device in the standby mode. A setting for sending back and a setting for outputting a signal to inform the CPLD 215 via the power control unit 106 that a packet has been received from an external USB host device are performed. In addition, the main CPU 211 changes the register setting of the CPLD 215 (turns on a USB-D standby flag, which will be described later), and performs settings so that the USBD control unit 105 is not turned off when shifting to the standby mode. After the process of S503, the main CPU 211 advances the process to S504.

一方、上記Ｓ５０２において、ＵＳＢ接続がなされていないと判断した場合（Ｓ５０２でＮｏの場合）、メインＣＰＵ２１１は、Ｓ５０３の処理をスキップし、Ｓ５０４に処理を進める。 On the other hand, if it is determined in S502 that the USB connection is not established (No in S502), the main CPU 211 skips the process of S503 and advances the process to S504.

Ｓ５０４において、メインＣＰＵ２１１は、ＰＣＩｅＲｏｏｔＣｏｍｐｌｅｘ２１４経由で、ＰＣＩｅ制御部１０４に対して、ＰＣＩｅでの省電力状態を意味するＤ３ステート（Ｄ３ｃｏｌｄ状態）への移行処理を行う。このＤ３ステートへの移行処理に伴い、ＰＣＩｅ制御部１０４からＣＰＵ１０３へ割り込みが通知される。この割り込みに応じて、ＣＰＵ１０３は、図３を用いて後述する割り込みハンドラの処理を開始する。該Ｓ５０４の処理の後、メインＣＰＵ２１１は、Ｓ５０５に処理を進める。 In step S 504, the main CPU 211 performs a transition process to the PCIe control unit 104 to the D3 state (D3 cold state), which means a power saving state in PCIe, via the PCIe Root Complex 214. Along with this transition process to the D3 state, an interrupt is notified from the PCIe control unit 104 to the CPU 103. In response to this interrupt, the CPU 103 starts processing of an interrupt handler described later with reference to FIG. After the process of S504, the main CPU 211 advances the process to S505.

Ｓ５０５において、メインＣＰＵ２１１は、メインシステム２１０上に動作するオペレーティングシステム（ＯＳ）のＳｌｅｅｐ移行処理を実行する。具体的には、ファイルシステムを使用しているシステム等では、ＦｉｌｅのＳｙｎｃ動作や、各レジスタのＳｕｓｐｅｎｄ処理を行う。そして、該ＯＳのＳｌｅｅｐ移行処理が完了すると、メインＣＰＵ２１１は、信号線２１７を介してメインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号をＣＰＬＤ２１５に通知する。該Ｓ５０５の処理で、メインシステム２１０上のＵＳＢ待機モード移行処理は終了する。これにより画像処理装置２００はスリープ状態に移行する。 In step S 505, the main CPU 211 executes a sleep transition process of an operating system (OS) operating on the main system 210. Specifically, in a system or the like using a file system, a file sync operation and a suspend process for each register are performed. When the sleep transition process of the OS is completed, the main CPU 211 notifies the CPLD 215 of a signal that the main CPU 211 has shifted to the standby state (S3 state) via the signal line 217. In the process of S505, the USB standby mode transition process on the main system 210 is completed. As a result, the image processing apparatus 200 shifts to the sleep state.

以下に図３のフローチャートの説明をする。
図３は、サブシステム１００上のＣＰＵ１０３が実行するシーケンスを例示するフローチャートである。このフローチャートの処理は、ＣＰＵ１０３が外部記憶装置２１３等からＤＤＲメモリ１２０に展開されたプログラムを実行することにより実現される。なお、本フローチャートの処理は、前述した図２のＳ５０４の処理により、ＣＰＵ１０３へ割り込みが通知されたことに起因して開始される。 The flowchart of FIG. 3 will be described below.
FIG. 3 is a flowchart illustrating a sequence executed by the CPU 103 on the subsystem 100. The processing in this flowchart is realized by the CPU 103 executing a program loaded in the DDR memory 120 from the external storage device 213 or the like. Note that the processing of this flowchart is started when an interrupt is notified to the CPU 103 by the processing of S504 in FIG. 2 described above.

まず、Ｓ６０１において、ＣＰＵ１０３は、ＵＳＢ−Ｄ制御部１０５の持つレジスタにアクセスし、ＵＳＢ待機モードに設定されている（ＵＳＢ待機モードフラグがＯＮ）か否かを判断する。 First, in step S601, the CPU 103 accesses a register included in the USB-D control unit 105, and determines whether the USB standby mode is set (the USB standby mode flag is ON).

そして、ＵＳＢ待機モードに設定されている（ＵＳＢ待機モードフラグがＯＮ）と判断した場合（Ｓ６０１でＹｅｓの場合）、ＣＰＵ１０３は、Ｓ６０２において、ＵＳＢ待機モード移行前処理を行う。具体的には、ＣＰＵ１０３がサブシステム１００上に存在するレジスタをＵＳＢ待機モード用の値に設定にする。設定内容の詳細は、本発明の根幹に関係しない処理であるため説明を割愛する。該Ｓ６０２の処理の後、ＣＰＵ１０３は、Ｓ６０４に処理を進める。 If it is determined that the USB standby mode is set (the USB standby mode flag is ON) (Yes in S601), the CPU 103 performs pre-USB standby mode transition processing in S602. Specifically, the CPU 103 sets a register existing on the subsystem 100 to a value for the USB standby mode. Since the details of the setting contents are processing not related to the basis of the present invention, description thereof is omitted. After the process of S602, the CPU 103 advances the process to S604.

一方、上記Ｓ６０１において、ＵＳＢ待機モードに設定されていない（ＵＳＢ待機モードフラグがＯＦＦ）と判断した場合（Ｓ６０１でＮｏの場合）、ＣＰＵ１０３は、Ｓ６０３において、待機モード移行前処理を行う。なお、図４を用いて後述するが、ＵＳＢ待機モードに設定されていない場合、ＣＰＬＤ２１５により、サブシステム１００への電源停止処理（サブシステム全電源ＯＦＦ）が行われるため、上記Ｓ６０３の待機モード移行前処理では、特に処理を行わず電源停止処理を待つ状態にしてもよい。該Ｓ６０３の処理の後、ＣＰＵ１０３は、Ｓ６０４に処理を進める。 On the other hand, when it is determined in S601 that the USB standby mode is not set (USB standby mode flag is OFF) (No in S601), the CPU 103 performs standby mode transition pre-processing in S603. As will be described later with reference to FIG. 4, when the USB standby mode is not set, the CPLD 215 performs power supply stop processing (subsystem all power OFF) by the CPLD 215, so the standby mode transition of S 603 is performed. In the preprocessing, the power supply stop process may be waited without performing any particular process. After the process of S603, the CPU 103 advances the process to S604.

Ｓ６０４において、ＣＰＵ１０３は、電力制御部１０６のレジスタを制御することで、所定モジュールの電源遮断指示を行う。具体的には、ＣＰＵ１０３は、例えば、サブシステム１００上にあるＵＳＢ−Ｄ制御部１０５、電力制御部１０６、リセット制御部１０７以外の部分の電力停止処理の開始を指示する。少なくとも、ＣＰＵ１０３は、ＵＳＢ−Ｄ制御部１０５、及び、ＵＳＢ−Ｄ制御部１０５でデータ受信があった場合に画像処理装置２００を省電力状態（ＵＳＢ待機モード）から復帰させるために必要な箇所への電力供給を維持するように指示する。この指示に応じて、電力制御部１０６は、所定時間の遅延の後に、所定モジュール（例えば、サブシステム１００上にあるＵＳＢ−Ｄ制御部１０５、電力制御部１０６、リセット制御部１０７以外の部分）の電力供給を停止する。この電力停止処理が完了すると、電力制御部１０６は、信号線１７０を経由してＣＰＬＤ２１５にＤＯＮＥ信号を通知する。 In step S 604, the CPU 103 controls the register of the power control unit 106 to instruct power-off of a predetermined module. Specifically, the CPU 103 instructs, for example, the start of the power stop process of parts other than the USB-D control unit 105, the power control unit 106, and the reset control unit 107 on the subsystem 100. At least, the CPU 103 moves to a location necessary for returning the image processing apparatus 200 from the power saving state (USB standby mode) when data is received by the USB-D control unit 105 and the USB-D control unit 105. To maintain the power supply. In response to this instruction, the power control unit 106 performs a predetermined module after a predetermined time delay (for example, a part other than the USB-D control unit 105, the power control unit 106, and the reset control unit 107 on the subsystem 100). Stop power supply. When this power stop process is completed, the power control unit 106 notifies the CPLD 215 of the DONE signal via the signal line 170.

上記Ｓ６０４の電力停止処理が完了する前に、ＣＰＵ１０３は、Ｓ６０５において、リセット制御部１０７のレジスタを制御することで、所定モジュールのリセット処理を行う。具体的には、ＣＰＵ１０３は、リセット制御部１０７へのレジスタアクセスを行い、ＣＰＵ１０３自身のリセット処理の開始を指示する。 Before completing the power stop process of S604, the CPU 103 controls the register of the reset control unit 107 in S605 to perform a reset process of a predetermined module. Specifically, the CPU 103 performs register access to the reset control unit 107 and instructs the CPU 103 itself to start reset processing.

なお、本フローチャートの処理は、ＣＰＵ１０３へ割り込み通知に起因して開始されると記載したが、割り込み通知ではなく、例えばＣＰＵ１０３が定期的にＰＣＩｅ制御部１０４の状態を表すレジスタを参照して（ポーリングにより）、ＰＣＩｅが省電力状態（例えばＤ３等の待機状態）への移行が指示されたと判定されたときに本フローチャートの処理を開始してもよい。すなわち、ＣＰＵ１０３は、ＰＣＩｅ制御部１０４が省電力状態に移行したことを検知可能であり、ＰＣＩｅ制御部１０４が省電力状態に移行したことを検知した場合、本フローチャートの処理を開始する構成であればよい。 Note that the processing of this flowchart is described as being started due to the interrupt notification to the CPU 103, but not the interrupt notification, for example, the CPU 103 periodically refers to a register indicating the state of the PCIe control unit 104 (polling) The process of this flowchart may be started when it is determined that the PCIe has been instructed to shift to a power saving state (for example, a standby state such as D3). That is, the CPU 103 can detect that the PCIe control unit 104 has transitioned to the power saving state, and can start the processing of this flowchart when the PCIe control unit 104 has detected transition to the power saving state. That's fine.

また、サブシステム１００がネットワーク制御部を備えている場合、上記Ｓ６０４において、ネットワーク制御部の電力供給も維持するようにしてもよい。 If the subsystem 100 includes a network control unit, the power supply of the network control unit may be maintained in S604.

以下に図４のフローチャートの説明をする。
図４は、ＣＰＬＤ２１５がメインＣＰＵ２１１とサブシステム１００の状態を監視して電力制御を行うシーケンスを例示するフローチャートである。本フローチャートの処理は、ＣＰＬＤ２１５がＣＰＬＤ２１５内に書き込まれたプログラム（ファームウェア）に基づいて動作することにより実現される。なお、この処理は、メインシステム２１０が通常状態の場合に実行される。 The flowchart of FIG. 4 will be described below.
FIG. 4 is a flowchart illustrating a sequence in which the CPLD 215 performs power control by monitoring the states of the main CPU 211 and the subsystem 100. The processing of this flowchart is realized by the CPLD 215 operating based on a program (firmware) written in the CPLD 215. This process is executed when the main system 210 is in a normal state.

ＣＰＬＤ２１５は、自身のレジスタにアクセスし、待機モード移行時にＵＳＢＤ制御部１０５の電源を落とさない設定がなされている（ＵＳＢ−Ｄ待機フラグがＯＮ）か否かを判断する（Ｓ９０１）。これは前述したＳ５０３やＳ６０２の処理が行われたかどうかと等価の意味を持つ。 The CPLD 215 accesses its own register, and determines whether or not the USBD control unit 105 is set to be turned off when the standby mode is shifted (the USB-D standby flag is ON) (S901). This is equivalent to whether or not the processing of S503 and S602 described above has been performed.

上記Ｓ９０１において、待機モード移行時にＵＳＢＤ制御部１０５の電源を落とさない設定がなされている（ＵＳＢ−Ｄ待機フラグがＯＮ）と判断した場合（Ｓ９０１でＹｅｓの場合）、ＣＰＬＤ２１５は、Ｓ９０４に処理を進める。 If it is determined in S901 that the USBD control unit 105 is not turned off when the standby mode is entered (the USB-D standby flag is ON) (Yes in S901), the CPLD 215 performs the process in S904. Proceed.

Ｓ９０４において、ＣＰＬＤ２１５は、信号線２１７を介してメインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号が通知され、且つ、電力制御部１０６からＤＯＮＥ信号が通知されたか否かを判断する。つまり、前述した図２のＳ５０５の処理、加えて図３のＳ６０４の処理が完了し、メインシステム２１０及びサブシステム１００が待機状態に移行する準備が整ったか否かを判断することを意味する。 In step S904, the CPLD 215 determines whether a signal indicating that the main CPU 211 has shifted to the standby state (S3 state) is notified via the signal line 217, and whether the DONE signal is notified from the power control unit 106. In other words, this means that it is determined whether or not the processing of S505 of FIG. 2 described above and the processing of S604 of FIG. 3 are completed and the main system 210 and the subsystem 100 are ready to enter the standby state.

そして、ＣＰＬＤ２１５は、メインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号が通知されていない、又は、電力制御部１０６からＤＯＮＥ信号が通知されていないと判断した場合（Ｓ９０４でＮｏの場合）、ＣＰＬＤ２１５は、Ｓ９０４の判断を継続する。
一方、ＣＰＬＤ２１５は、メインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号が通知され、且つ、電力制御部１０６からＤＯＮＥ信号が通知されたと判断した場合（Ｓ９０４でＹｅｓの場合）、ＣＰＬＤ２１５は、Ｓ９０５に処理を進める。 When the CPLD 215 determines that the signal indicating that the main CPU 211 has shifted to the standby state (S3 state) has not been notified or the DONE signal has not been notified from the power control unit 106 (No in S904), The CPLD 215 continues the determination in S904.
On the other hand, when the CPLD 215 is notified that the main CPU 211 has shifted to the standby state (S3 state) and has received a DONE signal from the power control unit 106 (Yes in S904), the CPLD 215 receives the signal S905. Proceed with the process.

Ｓ９０５において、ＣＰＬＤ２１５は、サブシステム１００の一部（例えばサブシステム１００のうちＵＳＢ待機モードに必要でないモジュール、つまりＵＳＢ−Ｄ制御部１０５及び電力制御部１０６、リセット制御部１０７以外の部分）の電力供給を停止する（電源ＯＦＦする）。ここでは、図３のＳ６０４で遮断される電源のさらに上流で電源ＯＦＦを行う。本Ｓ９０５の処理の後、ＣＰＬＤ２１５は、Ｓ９０６に処理を進める。
Ｓ９０６において、ＣＰＬＤ２１５は、メインシステム２１０においても、待機モードから復帰するために必要なモジュール、つまりＣＰＬＤ２１５以外のモジュールの電力供給を停止する（電源ＯＦＦする）。
これにより、消費電力を最小にしつつ、ＵＳＢ待機モードを実現することができる。 In step S905, the CPLD 215 determines the power of a part of the subsystem 100 (for example, a part of the subsystem 100 that is not necessary for the USB standby mode, that is, a part other than the USB-D control unit 105, the power control unit 106, and the reset control unit 107). Supply is stopped (power is turned off). Here, the power supply is turned off further upstream of the power supply shut off in S604 of FIG. After the process of S905, the CPLD 215 advances the process to S906.
In S 906, the CPLD 215 also stops the power supply of modules necessary for returning from the standby mode, that is, modules other than the CPLD 215, in the main system 210 (power is turned off).
Thereby, the USB standby mode can be realized while minimizing power consumption.

また、上記Ｓ９０１において、待機モード移行時にＵＳＢＤ制御部１０５の電源を落とさない設定がなされていない（ＵＳＢ−Ｄ待機フラグがＯＦＦ）と判断した場合（Ｓ９０１でＮｏの場合）、ＣＰＬＤ２１５は、Ｓ９０２に処理を進める。
Ｓ９０２において、ＣＰＬＤ２１５は、信号線２１７を介してメインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号が通知されたか否かを判断する。 If it is determined in S901 that the USBD control unit 105 is not set to be turned off when the standby mode is changed (the USB-D standby flag is OFF) (No in S901), the CPLD 215 proceeds to S902. Proceed with the process.
In S902, the CPLD 215 determines whether or not a signal indicating that the main CPU 211 has shifted to the standby state (S3 state) is notified via the signal line 217.

そして、メインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号が通知されていないと判断した場合（Ｓ９０２でＮｏの場合）、ＣＰＬＤ２１５は、Ｓ９０１に処理を戻す。
一方、ＣＰＬＤ２１５は、メインＣＰＵ２１１が待機状態（Ｓ３状態）に移行した信号が通知されたと判断した場合（Ｓ９０２でＹｅｓの場合）、ＣＰＬＤ２１５は、Ｓ９０３に処理を進める。 If the main CPU 211 determines that a signal indicating the transition to the standby state (S3 state) has not been notified (No in S902), the CPLD 215 returns the process to S901.
On the other hand, if the CPLD 215 determines that a signal indicating that the main CPU 211 has shifted to the standby state (S3 state) has been notified (Yes in S902), the CPLD 215 advances the process to S903.

Ｓ９０３において、ＣＰＬＤ２１５は、サブシステム１００の全てのモジュールの電力供給を停止し（電源ＯＦＦし）、Ｓ９０６において、メインシステム２１０のうちＣＰＬＤ２１５以外のモジュールの電力供給を停止する（電源ＯＦＦする）。
これにより、ＵＳＢ待機モードである必要がない場合、つまりＵＳＢＨｏｓｔ（ＰＣ等）と接続がなされていない場合は、サブシステム１００の全モジュールの電力供給を停止することで、さらに消費電力を抑えることができる。なお、上記Ｓ９０３では、図３のＳ６０４で遮断される電源のさらに上流で電源ＯＦＦを行うものとする。 In S903, the CPLD 215 stops the power supply of all modules of the subsystem 100 (power is turned off), and in S906, the power supply of modules other than the CPLD 215 in the main system 210 is stopped (power is turned off).
As a result, when it is not necessary to be in the USB standby mode, that is, when the USB Host (PC or the like) is not connected, the power supply to all modules of the subsystem 100 is stopped to further reduce power consumption. Can do. In S903, the power is turned off further upstream of the power that is shut off in S604 of FIG.

なお、サブシステム１００がネットワーク制御部を備え、該ネットワーク制御部がネットワークに接続されている場合にも、Ｓ９０４に処理を進めるようにしてもよい。この場合、上記Ｓ９０５において、ネットワーク制御部の電力供給も維持するようにしてもよい。 Note that the processing may be advanced to S904 also when the subsystem 100 includes a network control unit and the network control unit is connected to the network. In this case, the power supply of the network control unit may be maintained in S905.

以下、図５、図６のフローチャートを用いて、ＵＳＢ待機モードからの復帰処理シーケンスについて説明する。 Hereinafter, the return processing sequence from the USB standby mode will be described with reference to the flowcharts of FIGS.

以下、図５のフローチャートについて説明する。
図５は、サブシステム１００上のＵＳＢ−Ｄ制御部１０５および電力制御部１０６、そしてメインシステム２１０上のＣＰＬＤ２１５のハードウェア的な動作の流れを例示するフローチャートである。 Hereinafter, the flowchart of FIG. 5 will be described.
FIG. 5 is a flowchart illustrating a hardware operation flow of the USB-D control unit 105 and the power control unit 106 on the subsystem 100 and the CPLD 215 on the main system 210.

図２、図３及び図４のシーケンスを終了した画像処理装置２００は、ＵＳＢ待機モードになっている。このＵＳＢ待機モードにおいて、ＵＳＢ−Ｄ制御部１０５は、ＵＳＢホストからパケットをＵＳＢＩ／Ｆ１４０経由で投入されるかを監視し、ＵＳＢパケットの投入を待っている（Ｓ７０１）。 The image processing apparatus 200 that has finished the sequences of FIGS. 2, 3, and 4 is in the USB standby mode. In this USB standby mode, the USB-D control unit 105 monitors whether a packet is input from the USB host via the USB I / F 140 and waits for the input of a USB packet (S701).

ＵＳＢ−Ｄ制御部１０５は、ＵＳＢホストからパケットをＵＳＢＩ／Ｆ１４０経由で受信したと判断した場合（Ｓ７０１でＹｅｓの場合）、Ｓ７０２に処理を進める。
Ｓ７０２において、ＵＳＢ−Ｄ制御部１０５は、ＮＡＫ応答をＵＳＢホストに対して応答すると同時に、電力制御部１０６に対してパケット受信割り込みを通知する。 If the USB-D control unit 105 determines that a packet has been received from the USB host via the USB I / F 140 (Yes in S701), the process proceeds to S702.
In step S 702, the USB-D control unit 105 sends a NAK response to the USB host and simultaneously notifies the power control unit 106 of a packet reception interrupt.

上記Ｓ７０２の受信割り込み通知を受けた電力制御部１０６は、ＣＰＬＤ２１５に対して、ＵＳＢ−Ｄ制御部からの受信割り込み通知を連絡する（Ｓ７０３）。
上記Ｓ７０３の受信割り込み通知の連絡を受けたＣＰＬＤ２１５は、メインシステム２１０及びサブシステム１００に対する待機状態解除処理を実行する（Ｓ７０４）。具体的には、ＣＰＬＤ２１５は、メインシステム２１０全体、及び、サブシステム１００全体への電力供給を開始する。さらに、該電力供給によりメインＣＰＵ２１１が起動すると、ＣＰＬＤ２１５は、メインＣＰＵ２１１に対してＵＳＢ待機モード復帰指令を送信する。ＵＳＢ待機モード復帰のハードウェア処理は、これで終了し、続いて以下に図６に示すソフトシーケンスを説明する。 Upon receiving the reception interrupt notification in S702, the power control unit 106 notifies the CPLD 215 of the reception interrupt notification from the USB-D control unit (S703).
Upon receiving the notification of the reception interrupt notification in S703, the CPLD 215 executes standby state release processing for the main system 210 and the subsystem 100 (S704). Specifically, the CPLD 215 starts supplying power to the entire main system 210 and the entire subsystem 100. Further, when the main CPU 211 is activated by the power supply, the CPLD 215 transmits a USB standby mode return command to the main CPU 211. The hardware processing for returning to the USB standby mode ends here, and the software sequence shown in FIG. 6 will be described below.

以下、図６のフローチャートについて説明する。
図６は、メインＣＰＵ２１１が処理を行うソフトシーケンスを例示するフローチャートである。このフローチャートの処理は、メインＣＰＵ２１１が外部記憶装置２１３等からメインメモリ２１２に展開されたプログラムを実行することにより実現される。 Hereinafter, the flowchart of FIG. 6 will be described.
FIG. 6 is a flowchart illustrating a software sequence in which the main CPU 211 performs processing. The processing of this flowchart is realized by the main CPU 211 executing a program loaded in the main memory 212 from the external storage device 213 or the like.

メインＣＰＵ２１１は、ＣＰＬＤ２１５からのＵＳＢ待機モード復帰指令を受けると、ＯＳのレジューム処理を開始する（Ｓ８０１）。
続いて、Ｓ８０２において、メインＣＰＵ２１１は、各ドライバの復帰処理を行う。具体的には、本発明にかかる部分では、メインＣＰＵ２１１は、ＰＣＩｅに関するレジューム処理、及びＵＳＢ−Ｄに関するレジューム処理を行う。該Ｓ８０２の処理でＰＣＩｅのレジューム処理が完了すると、ＰＣＩｅリンクが確立し、ＰＣＩｅデバイスとしてのサブシステム１００が、メインＣＰＵ２１１から制御可能になる。 Upon receiving the USB standby mode return command from the CPLD 215, the main CPU 211 starts the OS resume process (S801).
Subsequently, in S802, the main CPU 211 performs a return process for each driver. Specifically, in the portion according to the present invention, the main CPU 211 performs a resume process related to PCIe and a resume process related to USB-D. When the PCIe resume process is completed in S802, the PCIe link is established, and the subsystem 100 as the PCIe device can be controlled from the main CPU 211.

次に、Ｓ８０３において、メインＣＰＵ２１１は、リセット制御部１０７に、ＤＤＲメモリ制御部１０１に対してのリセット解除指示を行う。
その後、Ｓ８０４において、メインＣＰＵ２１１は、ＤＤＲメモリ制御部１０１に対して初期設定を行う。この処理により、メインＣＰＵ２１１から、ＤＤＲメモリ１２０がアクセス可能になる。
上記Ｓ８０４の処理が終了すると、ＣＰＵ２１１は、サブシステム１００の処理プログラムをＤＤＲメモリ１２０にロードする（Ｓ８０５）。 In step S 803, the main CPU 211 instructs the reset control unit 107 to release the reset to the DDR memory control unit 101.
Thereafter, in S804, the main CPU 211 performs initial setting for the DDR memory control unit 101. With this process, the DDR memory 120 can be accessed from the main CPU 211.
When the process of S804 is completed, the CPU 211 loads the processing program of the subsystem 100 into the DDR memory 120 (S805).

該Ｓ８０５の処理の後、メインＣＰＵ２１１は、リセット制御部１０７のレジスタを制御することにより、サブシステム１００のＣＰＵ１０３のリセットを解除する（Ｓ８０６）。この処理によりサブシステム１００は、自身上に存在するＣＰＵ１０３の制御下で動作し始めることが可能になる。また、上記Ｓ８０２の処理の後、ＵＳＢ−Ｄのドライバのレジューム処理が行われたことにより、メインＣＰＵ２１１によりＵＳＢ−Ｄ制御部１０５が制御可能になり、ＵＳＢホストからの受信パケットを処理できるようになる。具体的には、上記Ｓ７０２処理で設定したＮＡＫ応答設定を解除し、データ受信を再開する。 After the processing of S805, the main CPU 211 releases the reset of the CPU 103 of the subsystem 100 by controlling the register of the reset control unit 107 (S806). With this process, the subsystem 100 can start operating under the control of the CPU 103 existing on the subsystem 100. In addition, since the USB-D driver resume process is performed after the process of S802, the USB-D control unit 105 can be controlled by the main CPU 211, and the received packet from the USB host can be processed. Become. Specifically, the NAK response setting set in S702 is canceled and data reception is resumed.

以上の処理によって、サブシステム１００は、通常の動作モードに復帰し、メインシステム２１０と共に画像処理装置２００がＵＳＢ−Ｄ待機モードから復帰する。 Through the above processing, the subsystem 100 returns to the normal operation mode, and the image processing apparatus 200 together with the main system 210 returns from the USB-D standby mode.

なお、本実施例では、本発明を、ＵＳＢインタフェースを介して外部のＵＳＢデバイスと接続可能な構成例を用いて説明した。しかし、サンダーボルト（ｔｈｕｎｄｅｒｂｏｌｔ）等の他のインタフェースを用いて外部のデバイスと接続可能な構成でもよい。 In the present embodiment, the present invention has been described using a configuration example that can be connected to an external USB device via a USB interface. However, the configuration may be such that it can be connected to an external device using another interface such as a thunderbolt.

以上示したように、本実施例の画像処理装置２００では、メインシステム（ＲｏｏｔＣｏｍｐｌｅｘ）とサブシステム（ＥｎｄＰｏｉｎｔ）がＰＣＩｅで接続されるシステム全体を省電力状態に移行する場合、メインシステム２１０がＰＣＩｅのレジスタを操作してＰＣＩｅ制御部１０４を省電力（Ｄ３）状態への移行を指示し、指示に応じてＰＣＩｅ制御部１０４が省電力状態に移行し、該移行に伴いサブシステム１００のＣＰＵ１０３に割り込みを通知し、該割り込みを受けてＣＰＵ１０３が、電力制御部１０６のレジスタを操作してサブシステム１００を一部電源ＯＦＦの省電力状態へ移行させる構成を有する。この構成により、メインシステム２１０とサブシステム１００を接続するＰＣＩｅを省電力状態にした上で、サブシステム１００を省電力状態にすることを可能にすることができる。 As described above, in the image processing apparatus 200 according to the present embodiment, when the entire system in which the main system (Root Complex) and the subsystem (End Point) are connected by PCIe is shifted to the power saving state, the main system 210 The PCIe control unit 104 is instructed to shift to the power saving (D3) state by operating the PCIe register, and the PCIe control unit 104 shifts to the power saving state according to the instruction, and the CPU 103 of the subsystem 100 is associated with the transition. In response to the interrupt, the CPU 103 operates the register of the power control unit 106 to shift the subsystem 100 to a power saving state in which a part of the power is turned off. With this configuration, the PCIe connecting the main system 210 and the subsystem 100 can be set in the power saving state, and the subsystem 100 can be set in the power saving state.

なお、上述した各種データの構成及びその内容はこれに限定されるものではなく、用途や目的に応じて、様々な構成や内容で構成されることは言うまでもない。
以上、一実施形態について示したが、本発明は、例えば、システム、装置、方法、プログラムもしくは記憶媒体等としての実施態様をとることが可能である。具体的には、複数の機器から構成されるシステムに適用しても良いし、また、一つの機器からなる装置に適用しても良い。
また、上記各実施例を組み合わせた構成も全て本発明に含まれるものである。 It should be noted that the configuration and contents of the various data described above are not limited to this, and it goes without saying that the various data and configurations are configured according to the application and purpose.
Although one embodiment has been described above, the present invention can take an embodiment as, for example, a system, apparatus, method, program, or storage medium. Specifically, the present invention may be applied to a system composed of a plurality of devices, or may be applied to an apparatus composed of a single device.
Moreover, all the structures which combined said each Example are also contained in this invention.

（その他の実施例）
本発明は、上述の実施例の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施例の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。即ち、上述した各実施例及びその変形例を組み合わせた構成も全て本発明に含まれるものである。 (Other examples)
The present invention supplies a program that realizes one or more functions of the above-described embodiments to a system or apparatus via a network or a storage medium, and one or more processors in a computer of the system or apparatus read and execute the program This process can be realized. It can also be realized by a circuit (for example, ASIC) that realizes one or more functions.
Further, the present invention may be applied to a system composed of a plurality of devices or an apparatus composed of a single device.
The present invention is not limited to the above embodiments, and various modifications (including organic combinations of the embodiments) are possible based on the spirit of the present invention, and these are excluded from the scope of the present invention. is not. That is, the present invention includes all the combinations of the above-described embodiments and modifications thereof.

２１０メインシステム
２１１メインＣＰＵ
２１４ＰＣＩｅＲｏｏｔＣｏｍｐｌｅｘ
２１５ＣＰＬＤ
１００サブシステム
１０４ＰＣＩｅ制御部
１０５ＵＳＢ−Ｄ制御部
１０６電力制御部
１３０ＰＣＩｅ 210 Main system 211 Main CPU
214 PCIe Root Complex
215 CPLD
100 Subsystem 104 PCIe Control Unit 105 USB-D Control Unit 106 Power Control Unit 130 PCIe

Claims

An information processing apparatus in which a first system and a second system are connected via an interface,
The second system is:
Communication means for controlling communication with the first system via the interface;
Power control means for controlling power supply of the second system;
The first system includes:
A first control unit configured to shift the communication unit to a power saving state via the interface when the information processing device is shifted to a sleep state;
The information processing apparatus, wherein the power control unit stops power supply to at least the communication unit when the communication unit shifts to the power saving state.

The second system is:
And second control means for instructing power supply of the power control means,
The communication means generates an interrupt to the second control means when shifting to the power saving state;
The said 2nd control means is an instruction | indication to the said power control means to stop the power supply to at least the said communication means and the said 2nd control means, when the said interruption is received, The said power control means is characterized by the above-mentioned. The information processing apparatus described in 1.

The second system is:
And second control means for instructing power supply of the power control means,
The second control means periodically monitors the state of the communication means, and when detecting that the communication means has shifted to the power saving state, at least the communication means and the second control means The information processing apparatus according to claim 1, wherein the information processing apparatus instructs the power control unit to stop power supply.

The information processing apparatus according to claim 1, wherein the interface is a PCI Express.

The information processing apparatus according to claim 4, wherein the power saving state is a D3cold state.

The information processing apparatus according to claim 4, wherein the second system is connected to the first system as a PCI Express End Point.

The second system has connection means connectable to an external device,
When the communication means shifts to the power saving state and stops power supply to at least the communication means, the second control means receives data at least at the connection means and the connection means. 7. The power control unit according to claim 1, wherein the power control unit is instructed to maintain power supply to a location necessary for returning the information processing apparatus from the power saving state. The information processing apparatus described.

The information processing apparatus according to claim 7, wherein the connection unit is connectable to a USB device via a USB interface.

The information processing apparatus according to claim 7, wherein the connection unit is connectable to a network device via a network.

The information processing apparatus according to claim 1, wherein the information processing apparatus is an image processing apparatus.

A method for controlling an information processing apparatus in which a first system and a second system are connected via an interface,
The first control means in the first system controls communication with the first system via the interface when the information processing apparatus shifts to the sleep state. Shifting the communication means in the second system to a power saving state;
Power control means in the second system for controlling power supply of the second system stops at least power supply to the communication means when the communication means shifts to the power saving state; ,
A method for controlling an information processing apparatus, comprising: