JP2016167331A - 半導体記憶装置 - Google Patents

Abstract

【課題】性能を向上することが可能な半導体記憶装置を提供する。
【解決手段】第１及び第２のメモリセルアレイ１０Ａ、１０Ｂと、第１及び第２のメモリセルアレイ１０Ａ、１０Ｂ間に配置され、第１及び第２のメモリセルアレイ１０Ａ、１０Ｂに共有されるセンスアンプ１２と、第２のメモリセルアレイ１０Ｂをセンスアンプ１２と挟むように配置され、センスアンプ１２からのデータを保持するデータキャッシュ１４とを具備する。
【選択図】図１

Description

本実施形態は半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１４−１７９１４２号公報

高速に動作することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１及び第２メモリセルアレイと、前記第１及び第２メモリセルアレイ間に配置され、前記第１及び第２メモリセルアレイに共有されるセンスアンプと、前記第２メモリセルアレイを前記センスアンプと挟むように配置され、前記センスアンプからのデータを保持するデータキャッシュとを具備する。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプ及びデータキャッシュのブロック図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプ及びデータキャッシュのブロック図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプ及びＢＬスイッチ回路の回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプ及びデータキャッシュの回路図。 第１実施形態に係る半導体記憶装置の断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置のデータ転送方法のフローチャート。 第１実施形態に係る半導体記憶装置のデータ転送時における各種信号のタイミングチャート。 第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図。 第１実施形態に係る半導体記憶装置の備えるデータ転送方法の概略図。 第２実施形態に係る半導体記憶装置のブロック図。 第２実施形態に係る半導体記憶装置の備えるセンスアンプ及びＢＬスイッチ回路の回路図。 第２実施形態に係る半導体記憶装置の備えるセンスアンプ及びデータキャッシュの回路図。 第２実施形態に係る半導体記憶装置の断面図。 第３実施形態に係る半導体記憶装置のブロック図。 第３実施形態に係る半導体記憶装置の備えるセンスアンプのブロック図。 第４実施形態に係る半導体記憶装置のブロック図。 第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。

以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付する。

［１］第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元半導体記憶装置を例に挙げて説明する。

［１−１］構成
［１−１−１］全体構成
図１を用いて、半導体記憶装置１の全体構成について説明する。
半導体記憶装置１は、メモリセルアレイ１０Ａ、１０Ｂ、ＢＬスイッチ回路１１Ａ、１１Ｂ、センスアンプモジュール１２、ロウデコーダ１３Ａ、１３Ｂ、データキャッシュ１４、電圧発生回路１５、シーケンサ１６、及び入出力回路１７を備えている。

メモリセルアレイ１０Ａ、１０Ｂの各々は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である。メモリセルアレイ１０Ａ、１０Ｂは、メモリセルアレイ１０Ａ、１０Ｂ間に配置されているセンスアンプモジュール１２を共有している。メモリセルアレイ１０Ａ、１０Ｂを合わせたものを、メモリセルアレイ１０と表記する。また、メモリセルアレイ１０Ａ、１０Ｂにそれぞれ対応するビット線ＢＬを、ビット線ＢＬａ、ＢＬｂと表記し、以下の説明に用いる。

ＢＬスイッチ回路１１Ａは、メモリセルアレイ１０Ａのビット線ＢＬａとセンスアンプモジュール１２との間を電気的に接続し、ＢＬスイッチ回路１１Ｂは、メモリセルアレイ１０Ｂのビット線ＢＬｂとセンスアンプモジュール１２との間を電気的に接続する。ＢＬスイッチ回路１１Ａ、１１Ｂの各々は、高耐圧ｎチャネルトランジスタ（ＨＶＴｒ．）によって構成されている。

センスアンプモジュール１２は、データの読み出し時には、メモリセルからビット線ＢＬに読み出されたデータをセンスし、データの書き込み時には、書き込みデータをビット線ＢＬに転送する。

ロウデコーダ１３Ａ、１３Ｂの各々は、ブロックアドレスやページアドレスをデコードして、対応するブロックＢＬＫのいずれかのワード線ＷＬを選択し、選択ワード線及び非選択ワード線に適切な電圧を印加する。ロウデコーダ１３Ａは、メモリセルアレイ１０Ａに対応して配置され、ロウデコーダ１３Ｂは、メモリセルアレイ１０Ｂに対応して配置されている。

データキャッシュ１４は、センスアンプモジュール１２及び入出力回路１７からのデータを保持する。データキャッシュ１４は、センスアンプモジュール１２のキャッシュ動作に用いられる。データキャッシュ１４は、メモリセルアレイ１０Ｂ及びセンスアンプモジュール１２間に配置されている。

電圧発生回路１５は、メモリセルアレイ１０、センスアンプモジュール１２、及びロウデコーダ１３に適切な電圧を生成する。具体的には、電圧発生回路１５は、ソース線ＣＥＬＳＲＣ、及びＮＡＮＤストリングＮＳが形成されるウェル領域等に電圧を印加する。

シーケンサ１６は、半導体記憶装置１全体の動作を制御する。
入出力回路１７は、半導体記憶装置１外部のコントローラ又はホスト機器（図示せず）とデータの授受を行う。入出力回路１７は、データの読み出し時には、センスアンプモジュール１２でセンスされた読み出しデータを、データキャッシュ１４を介して外部へ出力し、データ書き込み時には、外部から受信した書き込みデータを、データキャッシュ１４を介してセンスアンプモジュール１２に転送する。

［１−１−２］メモリセルアレイ１０
図２を用いて、メモリセルアレイ１０の構成について説明する。
メモリセルアレイ１０は、ビット線ＢＬ方向に配列しているｎ個のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫ（ｎ−１）、ｎは１以上の自然数）を備えている。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内のデータは、一括して消去される。この場合に限定されることなく、他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。ブロックＢＬＫの各々は、複数のフィンガーＦＮＧ（ＦＮＧ０、ＦＮＧ１、ＦＮＧ２、・・・）を備えている。フィンガーＦＮＧは、メモリセルが直列接続されたＮＡＮＤストリングＮＳの集合である。尚、メモリセルアレイ１０内のブロックＢＬＫの個数、及び１つのブロックＢＬＫ内のフィンガーＦＮＧの個数は、任意の数に設定出来る。

メモリセルアレイ１０は、ｍ個のブロックＢＬＫ０〜ＢＬＫ（ｍ−１）（メモリセルアレイ１０Ａ）と、（ｎ−ｍ）個のブロックＢＬＫｍ〜ＢＬＫ（ｎ−１）（メモリセルアレイ１０Ｂ）とに分割されている。メモリセルアレイ１０Ａ、１０Ｂがそれぞれ有するブロックＢＬＫの個数は、同じでも良いし、異なっていても良い。以下、メモリセルアレイ１０Ａ、１０Ｂがそれぞれ有するブロックＢＬＫの個数が同じ場合について説明を行う。

図３を用いて、メモリセルアレイ１０のいずれかのブロックＢＬＫの回路構成について説明する。他のブロックＢＬＫも同様の構成を有している。

ブロックＢＬＫは、例えば４個のフィンガーＦＮＧ（ＦＮＧ０〜ＦＮＧ３）を含んでいる。フィンガーＦＮＧの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、メモリセルトランジスタＭＴ及びフィンガーＦＮＧの個数は、任意の数に設定できる。メモリセルトランジスタＭＴの個数は、例えば１６個、３２個、６４個、又は１２８個でも良い。

メモリセルトランジスタＭＴは、制御ゲートと、電荷蓄積層を含む積層ゲートとを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は、選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は、選択トランジスタＳＴ２の電流経路の一端に接続されている。

フィンガーＦＮＧ０〜３において、選択トランジスタＳＴ１のゲートの各々は、対応するセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通に接続され、選択トランジスタＳＴ２のゲートの各々は、フィンガーＦＮＧ０〜３間で同一のセレクトゲート線ＳＧＳに共通に接続されている。同一のブロックＢＬＫ内において、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、対応するワード線ＷＬ０〜ＷＬ７に共通に接続されている。すなわち、同一ブロックＢＬＫ内において、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは、フィンガーＦＮＧ０〜ＦＮＧ３間で共通に接続され、セレクトゲート線ＳＧＤは、フィンガーＦＮＧ０〜ＦＮＧ３毎に独立している。

メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通に接続されている。すなわち、ビット線ＢＬには、複数のブロックＢＬＫ間で、同一行にあるＮＡＮＤストリングＮＳが共通に接続されている。選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通に接続されている。

データの読み出し及び書き込みは、いずれかのブロックＢＬＫの、いずれかのフィンガーＦＮＧにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このデータの読み出し及び書き込みに使われる単位は、ページと定義されている。

［１−１−３］センスアンプモジュール１２及びデータキャッシュ１４
図４を用いて、センスアンプモジュール１２及びデータキャッシュ１４の構成について説明する。
センスアンプモジュール１２は、複数のセンスアンプユニットＳＡＵと、複数のラッチ回路ＴＤＬとを備えている。データキャッシュ１４は、複数のラッチ回路ＸＤＬを備えている。ラッチ回路ＴＤＬと、ラッチ回路ＸＤＬとは、バスＤＸＢＵＳを介して接続されている。

電源電圧ＶＤＤＳＡ（又はＶＣＣ）と、接地電圧ＶＳＳＳＡとを供給する複数の電源線は、メモリセルアレイ１０Ｂ上を通過して、センスアンプモジュール１２及びＢＬスイッチ回路１１Ａ、１１Ｂに接続されている。

図５を用いて、センスアンプモジュール１２及びデータキャッシュ１４の構成について説明する。簡単のため、センスアンプモジュール１２及びデータキャッシュ１４間のメモリセルアレイ１０Ｂ及びＢＬスイッチ回路１１Ｂは省略している。

センスアンプユニットＳＡＵは、ビット線ＢＬ毎に設けられている。センスアンプユニットＳＡＵの内部には、後述する複数のラッチ回路が含まれる。センスアンプユニットＳＡＵは、例えば１６個ずつビット線ＢＬに沿った方向で一列に配列されている。以降の説明において、この１６個のセンスアンプユニットＳＡＵを区別する際には、それぞれＳＡＵ＜０＞〜ＳＡＵ＜１５＞と表記する。また、以下の説明では、１６個のセンスアンプユニットＳＡＵをＳＡＵ＜１５：０＞と表記する。

ラッチ回路ＴＤＬは、一列に配列しているセンスアンプユニットＳＡＵ＜１５：０＞毎に２つずつ（ラッチ回路ＴＤＬＡ、ＴＤＬＢ）設けられる。ラッチ回路ＴＤＬは、データ転送時において、センスアンプユニットＳＡＵ及びラッチ回路ＸＤＬのキャッシュ動作に使用される。例えば、ラッチ回路ＴＤＬＡは、センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜７＞に対応し、ラッチ回路ＴＤＬＢは、センスアンプユニットＳＡＵ＜８＞〜ＳＡＵ＜１５＞に対応している。ラッチ回路ＴＤＬＡ、ＴＤＬＢの各々は、センスアンプユニットＳＡＵと一列に配列され、例えば図５に示すように、センスアンプユニットＳＡＵ＜７＞、ＳＡＵ＜８＞の間に挿入される。ラッチ回路ＴＤＬＡ、ＴＤＬＢはそれぞれ、例えば配列するセンスアンプユニットＳＡＵの両端に１つずつ配置しても良く、これに限定されない。

ラッチ回路ＸＤＬは、ビット線ＢＬ毎に設けられ、対応するビット線ＢＬに関連するデータを一時的に保持する。ラッチ回路ＸＤＬは、半導体記憶装置１のキャッシュ動作に使用される。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと同様に、１６個が１組として設けられ、ビット線方向に沿って配列している。図５において、１６個のラッチ回路ＸＤＬは、ＸＤＬ＜１５：０＞と表記されている。半導体記憶装置１は、センスアンプユニットＳＡＵ内部のラッチ回路が使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、外部からデータを受け付けることが出来る。

図６を用いて、センスアンプモジュール１２及びデータキャッシュ１４の詳細な構成について説明する。図６には、１組のセンスアンプユニットＳＡＵ、ラッチ回路ＴＤＬ、及びラッチ回路ＸＤＬを示している。

センスアンプモジュール１２は、バスＬＢＵＳ、プリチャージ回路２０、及びディスチャージ回路２２をさらに備えている。センスアンプユニットＳＡＵの各々は、センスアンプ部ＳＡ、及びラッチ回路ＳＤＬ、ＵＤＬ、ＬＤＬを備えている。

センスアンプ部ＳＡは、対応するビット線ＢＬに接続されている。

ラッチ回路ＳＤＬ、ＵＤＬ、ＬＤＬは、データを一時的に保持する。センスアンプ部ＳＡは、ラッチ回路ＳＤＬの保持データに応じて動作する。ラッチ回路ＵＤＬ、ＬＤＬは、個々のメモリセルトランジスタが２ビット以上のデータを保持する多値動作、及びQuick pass write動作を行うために使用される。ＱＰＷ動作は、“不揮発性半導体記憶装置”という２０１４年４月２８日に出願された米国特許出願１４／２６３，９４８号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。

センスアンプユニットＳＡＵの各々において、センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ、ＵＤＬ、ＬＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。尚、バスＬＢＵＳは、例えばビット線方向で隣接する２つのセンスアンプユニットＳＡＵ間で共通に接続されても良い。この場合、２つのセンスアンプユニットＳＡＵをビット線に沿った方向で横断するように配置され、１６個のセンスアンプユニットＳＡＵ＜１５：０＞に対して８本のバスＬＢＵＳが設けられる。

バスＤＢＵＳは、センスアンプユニットＳＡＵと、対応するラッチ回路ＴＤＬとを接続している。センスアンプユニットＳＡＵと、対応するラッチ回路ＴＤＬとは、互いにデータ送受信が可能である。図６では、１列に配列された８個のセンスアンプユニットＳＡＵの組が、１本のデータバス（バスＤＢＵＳＡ又はバスＤＢＵＳＢ）を共有している。具体的には、バスＤＢＵＳＡは、センスアンプユニットＳＡＵ＜０＞〜＜７＞の各々に接続されたバスＬＢＵＳと、ラッチ回路ＴＤＬＡとに接続され、バスＤＢＵＳＢは、センスアンプユニットＳＡＵ＜８＞〜＜１５＞の各々に接続されたバスＬＢＵＳとラッチ回路ＴＤＬＢとに接続されている。

バスＤＸＢＵＳは、ラッチ回路ＴＤＬと、対応するラッチ回路ＸＤＬとを、電気的に接続している。図６では、２個のラッチ回路ＴＤＬ（ラッチ回路ＴＤＬＡ、ＴＤＬＢ）が１本のバスＤＸＢＵＳを共有している。具体的には、バスＤＸＢＵＳは、ラッチ回路ＴＤＬＡ、ＴＤＬＢ、ＸＤＬ＜１５：０＞に接続されている。

プリチャージ回路２０及びディスチャージ回路２２の各々は、バスＤＢＵＳＡ、ＤＢＵＳＢに対応して設けられている。バスＤＢＵＳＡに対応するプリチャージ回路２０Ａ及びディスチャージ回路２２Ａと、バスＤＢＵＳＢに対応するプリチャージ回路２０Ｂ及びディスチャージ回路２２Ｂとは、同一の構成を有するため、プリチャージ回路２０Ｂ及びディスチャージ回路２２Ｂの説明を省略する。また、図示するように、各トランジスタの参照番号及び制御信号名は、区別して以下に説明する。

プリチャージ回路２０Ａは、バスＤＢＵＳＡをプリチャージする。プリチャージ回路２０Ａは、例えば低耐圧ｎチャネルＭＯＳトランジスタ２１Ａを含み、一端がバスＤＢＵＳＡに接続され、ゲートには制御信号ＤＡＰＣが与えられる。

ディスチャージ回路２２Ａは、バスＤＢＵＳＡをディスチャージする。ディスチャージ回路２２Ａは、例えば低耐圧ｎチャネルＭＯＳトランジスタ２３Ａを含み、一端がバスＤＢＵＳＡに接続され、他端が接地（ＶＳＳ）され、ゲートには制御信号ＤＡＤＣが与えられる。

図７を用いて、センスアンプユニットＳＡＵ及びＢＬスイッチ回路１１Ａ、１１Ｂの回路構成について説明する。尚、プリチャージ回路２０及びディスチャージ回路２２において、制御信号ＤＰＣは、制御信号ＤＡＰＣ、ＤＢＰＣに、制御信号ＤＤＳは、制御信号ＤＡＤＣ、ＤＢＤＣにそれぞれ対応している。また、ビット線ＢＬａ、ＢＬｂと、センスアンプＳＡＵとを接続する配線を、ビット線ＢＬＳＡと表記し、以下の説明に用いる。

ＢＬスイッチ回路１１Ａ、１１Ｂはそれぞれ、高耐圧ｎチャネルＭＯＳトランジスタ４０Ａ、４０Ｂを備えている。トランジスタ４０Ａ、４０Ｂはそれぞれ、一端がビット線ＢＬａ、ＢＬｂに接続され、他端がビット線ＢＬＳＡに接続され、ゲートには制御信号ＢＬＳａ、ＢＬＳｂが入力される。

センスアンプユニットＳＡＵは、プリチャージ回路３０及びバススイッチ３２をさらに備えている。

プリチャージ回路３０は、バスＬＢＵＳをプリチャージする。プリチャージ回路３０は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３１を含み、一端がバスＬＢＵＳに接続され、ゲートには制御信号ＬＰＣが与えられる。

バススイッチ３２は、バスＤＢＵＳ及びバスＬＢＵＳを接続する。バススイッチ３２は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３３を含み、一端がバスＤＢＵＳに接続され、他端がバスＬＢＵＳに接続され、ゲートには制御信号ＤＳＷが与えられる。

次に、センスアンプ部ＳＡの構成について説明する。
センスアンプ部ＳＡは、低耐圧ｎチャネルＭＯＳトランジスタ４１〜５０、低耐圧ｐチャネルＭＯＳトランジスタ５１、及びキャパシタ素子５２を備えている。

トランジスタ４１は、一端がビット線ＢＬＳＡに接続され、他端がノードＳＣＯＭに接続され、ゲートに信号ＢＬＣが入力される。トランジスタ４１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。

トランジスタ４５は、一端がノードＳＣＯＭに接続され、他端がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４２は、一端がノードＳＣＯＭに接続され、他端がノードＳＳＲＣに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ５１は、一端がノードＳＳＲＣに接続され、他端に電源電圧ＶＤＤＳＡが与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。

トランジスタ４３は、一端がノードＳＣＯＭに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ４４は、一端がノードＳＳＲＣに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。キャパシタ素子５２は、一方電極がノードＳＥＮに接続され、他方電極にクロックＣＬＫが入力される。トランジスタ４７は、一端が接地され、ゲートがノードＳＥＮに接続される。トランジスタ４８は、一端がトランジスタ４７の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。

トランジスタ４６は、一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＢＬＱが入力される。トランジスタ５０は、一端が接地され、ゲートがバスＬＢＵＳに接続される。トランジスタ４９は、一端がトランジスタ５０の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＬＳＬが入力される。

次に、ラッチ回路ＳＤＬの構成について説明する。
ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ６０〜６３及び低耐圧ｐチャネルＭＯＳトランジスタ６４〜６７を備えている。

トランジスタ６０は、一端がバスＬＢＵＳに接続され、他端がノードＬＡＴ＿Ｓに接続され、ゲートに制御信号ＳＴＬが入力される。トランジスタ６１は、一端がバスＬＢＵＳに接続され、他端がノードＩＮＶ＿Ｓに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ６２は、一端が接地され、他端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６３は、一端が接地され、他端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６４は、一端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６５は、一端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６６は、一端がトランジスタ６４の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＳＬＬが入力される。トランジスタ６７は、一端がトランジスタ６５の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＳＬＩが入力される。

ラッチ回路ＳＤＬでは、トランジスタ６２、６４で第１インバータが構成され、トランジスタ６３、６５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ６０を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ６１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。

ラッチ回路ＬＤＬ、ＵＤＬの各々は、ラッチ回路ＳＤＬと同様の構成を有しているので、説明を省略する。ラッチ回路ＬＤＬ、ＵＤＬにおいて、各トランジスタの参照番号及び制御信号名は、ラッチ回路ＳＤＬのものとは区別して以下に説明する。

図８を用いて、ラッチ回路ＴＤＬ、ＸＤＬの回路構成について説明する。ラッチ回路ＴＤＬ、ＸＤＬの各々は、同様の回路構成を有するため、図８ではラッチ回路ＸＤＬの回路構成のみ図示し、ラッチ回路ＴＤＬの説明は省略する。

ラッチ回路ＸＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ９０〜９４及び低耐圧ｐチャネルＭＯＳトランジスタ９５〜９９を備えている。

トランジスタ９０は、一端が入出力回路１７に接続されているバスＸＢＵＳに接続され、他端がノードＬＡＴ＿Ｘに接続され、ゲートに制御信号ＸＴＬが入力される。トランジスタ９１は、一端がバスＤＸＢＵＳに接続され、他端がノードＩＮＶ＿Ｘに接続され、ゲートに制御信号ＸＴＩが入力される。トランジスタ９２は、一端がノードＬＡＴ＿Ｘに接続され、ゲートにノードＩＮＶ＿Ｘが接続される。トランジスタ９３は、一端が接地され、他端がトランジスタ９２の他端に接続され、ゲートに制御信号ＸＮＬが入力される。トランジスタ９５は、一端がノードＬＡＴ＿Ｘに接続され、ゲートがノードＩＮＶ＿Ｘに接続される。トランジスタ９６は、一端がノードＩＮＶ＿Ｘに接続され、ゲートがノードＬＡＴ＿Ｘに接続される。トランジスタ９７は、一端がトランジスタ９５の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＸＬＬが入力される。トランジスタ９８は、一端がトランジスタ９６の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＸＬＩが入力される。このように、ラッチ回路ＸＤＬは、ラッチ回路ＳＤＬ等とほぼ同様の構成を有し、バスＤＸＢＵＳ及びバスＸＢＵＳ間でデータを保持する。

次に、センスアンプユニットＳＡＵ、及びラッチ回路ＴＤＬ、ＸＤＬの接続関係について説明する。
センスアンプモジュール１２は、低耐圧ｎチャネルＭＯＳトランジスタ５３Ａ、５３Ｂをさらに備えている。トランジスタ５３Ａ、５３Ｂはそれぞれ、一端がラッチ回路ＴＤＬＡ、ＴＤＬＢの一端に接続され、他端がバスＤＸＢＵＳに接続され、ゲートに制御信号ＴＳＷＡ、ＴＳＷＢが入力される。ラッチ回路ＴＤＬＡ、ＴＤＬＢはそれぞれ、他端がバスＤＢＵＳＡ、ＤＢＵＳＢに接続されている。

センスアンプユニットＳＡＵ＜０＞〜＜７＞及びバスＤＢＵＳＡ間の接続は、第１スイッチＳＷ１によって切り替えられ、センスアンプユニットＳＡＵ＜８＞〜＜１５＞及びバスＤＢＵＳＢ間の接続は、第２スイッチＳＷ２によって切り替えられる。２組のセンスアンプユニットＳＡＵ＜０＞〜＜７＞及びＳＡＵ＜８＞〜＜１５＞と、バスＤＸＢＵＳとの間の接続は、トランジスタ５３Ａ、５３Ｂのゲートに入力される制御信号ＴＳＷＡ、ＴＳＷＢによって切り替えられる。１６個のラッチ回路ＸＤＬ＜１５：０＞と、バスＤＸＢＵＳとの間の接続は、第３スイッチＳＷ３によって切り替えられる。

このように、１６個のセンスアンプユニットＳＡＵ＜１５：０＞と１６個のラッチ回路ＸＤＬ＜１５：０＞とは、１本のバスＤＸＢＵＳによって電気的に接続される。

［１−１−４］断面構成
図９を用いて、半導体記憶装置１の断面構造について説明する。
図９には、メモリセルアレイ１０Ａ、１０Ｂ、ＢＬスイッチ回路１１Ａ、１１Ｂ、センスアンプモジュール１２、及びデータキャッシュ１４のビット線ＢＬ方向の断面構造が示されている。図９において、メモリセルアレイ１０Ａ、１０Ｂの構造は、省略して示している。尚、半導体記憶装置１の金属配線層の最下層をＭ０層、Ｍ０層の１層上の金属配線層をＭ１層、Ｍ１層の１層上の金属配線層をＭ２層と示し、以下の説明に用いる。

メモリセルアレイ１０Ａ、１０Ｂのそれぞれの領域において、ｐ型シリコン基板１００は、表面内にｎ型ウェル領域１０１Ａ、１０１Ｂが形成され、ｎ型ウェル領域１０１Ａ、１０１Ｂはそれぞれ、表面内にｐ型ウェル領域１０２Ａ、１０２Ｂが形成されている。メモリセルアレイ１０Ａ、１０Ｂの各々は、このようなトリプルウェル構造によって、ｐ型シリコン基板１００と電気的に絶縁されている。ビット線ＢＬａ、ＢＬｂの各々は、Ｍ１層に配設されている。メモリセルアレイ１０Ａ、１０Ｂの詳細な断面構造については後述する。

ＢＬスイッチ回路１１Ａ、１１Ｂのそれぞれの領域において、トランジスタ４０Ａ、４０Ｂは、ｐ型シリコン基板１００の表面内に形成されている。トランジスタ４０Ａ、４０Ｂのゲートの各々は、Ｍ０層の配線に接続されている。

センスアンプモジュール１２の領域において、ｐ型シリコン基板１００の表面内には、ｎ型ウェル領域１０５及びｐ型ウェル領域１０６が形成されている。ｎ型ウェル領域１０５及びｐ型ウェル領域１０６の各々には、センスアンプモジュール１２を構成するトランジスタが形成され、接地電圧ＶＳＳが印加される。これらの配線は、Ｍ０層の対応する配線に接続されている。Ｍ０層には、例えばバスＤＢＵＳが配設されている。Ｍ１層には、ビット線ＢＬＳＡが配設されている。Ｍ２層には、例えばバスＤＸＢＵＳ等の配線が配設されている。

データキャッシュ１４の領域において、ｐ型シリコン基板１００の表面内には、ｎ型ウェル領域１０７及びｐ型ウェル領域１０８が形成されている。ｎ型ウェル領域１０７及びｐ型ウェル領域１０８の各々には、データキャッシュ１４を構成するトランジスタが形成され、接地電圧ＶＳＳが印加される。これらの配線は、Ｍ０層の対応する配線に接続されている。Ｍ２層には、例えばバスＤＸＢＵＳ等の配線が配設されている。

バスＤＸＢＵＳは、Ｍ２層に配設され、メモリセルアレイ１０Ｂ上を通過している。バスＤＸＢＵＳは、センスアンプモジュール１２の領域からデータキャッシュ１４の領域まで延伸している。同様に、センスアンプモジュール１２に電源電圧ＶＤＤＳＡ又は接地電圧ＶＳＳを供給する電源線（図示せず）もＭ２層に配設されている。

以上の構成は、メモリセルアレイ１０Ａ、１０Ｂが１つのセンスアンプモジュール１２を共有した場合、Ｍ１層の配線リソースが不足することを考慮して設計されている。

図１０を用いて、メモリセルアレイ１０の詳細な断面構造について説明する。
図１０に示すように、ｐ型ウェル領域１０２上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ｐ型ウェル領域１０２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層１１０と、ワード線ＷＬとして機能する複数の配線層１１１と、セレクトゲート線ＳＧＤとして機能する複数の配線層１１２とが形成されている。

配線層１１０は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。

配線層１１１は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。

配線層１１２は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、各々が１つの選択トランジスタＳＴ１のゲート電極として機能する。

メモリホール１１３は、配線層１１０、１１１、１１２を貫通し、ｐ型ウェル領域１０２に達するように形成されている。メモリホール１１３の側面には、ブロック絶縁膜１１４、電荷蓄積層１１５（絶縁膜）、及びゲート絶縁膜１１６が順に形成されている。メモリホール１１３内には、導電膜１１７が埋め込まれている。導電膜１１７は、ＮＡＮＤストリングＮＳの電流経路として機能する。導電膜１１７の上端には、ビット線ＢＬとして機能する配線層１１８が形成されている。

以上のように、ｐ型ウェル領域１０２上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホール１１３が、１つのＮＡＮＤストリングＮＳに対応している。

ｐ型ウェル領域１０２の表面内には、ｎ^＋型不純物拡散層１０３及びｐ^＋型不純物拡散層１０４が形成されている。

ｎ^＋型不純物拡散層１０３上には、コンタクトプラグ１１９が形成され、コンタクトプラグ１１９上には、ソース線ＣＥＬＳＲＣとして機能する配線層１２０が形成されている。ソース線ＣＥＬＳＲＣは、Ｍ２層にも形成され、Ｍ２層のソース線ＣＥＬＳＲＣは、電圧発生回路１５に電気的に接続されている。

ｐ^＋型不純物拡散層１０４上には、コンタクトプラグ１２１が形成され、コンタクトプラグ１２１上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層１２２が形成されている。ウェル配線ＣＰＷＥＬＬは、電圧発生回路１５に電気的に接続されている。

配線層１２０、１２２が形成されているＭ０層は、配線層１１２（セレクトゲート線ＳＧＤ）よりも上、かつ配線層１１８が形成されているＭ１層よりも下に形成されている。

以上の構成は、図１０を記載した紙面の奥行き方向に複数配列されている。１つのフィンガーＦＮＧは、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって構成されている。

さらに、配線層１１０は、同一のブロックＢＬＫ内において、共通のセレクトゲート線ＳＧＳとして機能し、互いに電気的に接続されている。最下層の配線層１１０とｐ型ウェル領域１０２との間には、ゲート絶縁膜１１６が形成されている。ｎ^＋型不純物拡散層１０３に隣接している最下層の配線層１１０と、ゲート絶縁膜１１６とは、ｎ^＋型不純物拡散層１０３近傍まで形成されている。

これにより、選択トランジスタＳＴ２がオン状態とされた場合、形成されたチャネルは、メモリセルトランジスタＭＴ０及びｎ^＋型不純物拡散層１０３を、電気的に接続する。電圧発生回路１５は、ウェル配線ＣＰＷＥＬＬに電圧を印加することで、導電膜１１７に電位を与えることが出来る。

尚、メモリセルアレイ１０の構成については、その他の構成であっても良い。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

［１−２］動作
［１−２−１］ＢＬスイッチ回路１１Ａ、１１Ｂ
図７を用いて、ＢＬスイッチ回路１１Ａ、１１Ｂの動作について説明する。以下で説明する動作は、例えばシーケンサ１６の制御の下で行われ、図７で説明した各種制御信号は、例えばシーケンサ１６によって生成される。

メモリセルアレイ１０Ａのメモリセルに記憶されているデータの読み出し又は書き込みを行う場合、シーケンサ１６は、制御信号ＢＬＳａを“Ｈ”レベルにして、トランジスタ４０Ａをオンする。これにより、指定したメモリセルが接続されているビット線ＢＬａと、ビット線ＢＬＳＡとの間に電流経路が形成される。一方で、シーケンサ１６は、制御信号ＢＬＳｂを“Ｌ”レベルにして、トランジスタ４０Ｂをオフする。これにより、指定したメモリセルを含まないメモリセルアレイ１０Ｂに配設されているビット線ＢＬｂと、ビット線ＢＬＳＡとの間の電流経路は遮断される。

同様に、メモリセルアレイ１０Ｂのメモリセルに記憶されているデータの読み出し又は書き込みを行う場合、シーケンサ１６は、制御信号ＢＬＳｂを“Ｈ”レベルにして、トランジスタ４０Ｂをオンする。これにより、指定したメモリセルが接続されているビット線ＢＬｂと、ビット線ＢＬＳＡとの間に電流経路が形成される。一方で、シーケンサ１６は、制御信号ＢＬＳａを“Ｌ”レベルにして、トランジスタ４０Ａをオフする。これにより、指定したメモリセルを含まないメモリセルアレイ１０Ａに配設されているビット線ＢＬａと、ビット線ＢＬＳＡとの間の電流経路は遮断される。

以上のように、ＢＬスイッチ回路１１Ａ、１１Ｂは、シーケンサ１６により、データの読み出し又は書き込み時において、メモリセルアレイ１０Ａ、１０Ｂのいずれか一方とセンスアンプモジュール１２とを電気的に接続する。

［１−２−２］センスアンプユニットＳＡＵ
図７を用いて、センスアンプユニットＳＡＵのデータ書き込み時の動作について説明する。

メモリセルトランジスタＭＴに電荷を注入して、閾値を上昇させる場合、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓには、“Ｈ”レベル（“１”データ）が格納される。この結果、トランジスタ４５がオン状態とされ、ビット線ＢＬＳＡはノードＳＲＣＧＮＤ（例えば０Ｖ）と接続される。一方、メモリセルトランジスタＭＴに電荷を注入せず、閾値を変えない場合、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓには、“Ｌ”レベル（“０”データ）が格納される。この結果、トランジスタ５１がオン状態とされ、ビット線ＢＬＳＡには電源電圧ＶＤＤＳＡ（例えば、２．５Ｖ）が与えられる。

次に、センスアンプユニットＳＡＵのデータ読み出し時の動作について説明する。

メモリセルトランジスタＭＴに格納されたデータを読み出す場合、まずノードＩＮＶ＿Ｓが“Ｌ”レベルとされ、トランジスタ５１がオン状態とされる。そして、トランジスタ４１、４２を介して、ビット線ＢＬＳＡが電源電圧ＶＤＤＳＡまでプリチャージされる。また、トランジスタ４４もオン状態とされ、ノードＳＥＮが所定の電位まで充電される。その後、トランジスタ４４がオフ状態とされ、信号ＸＸＬが“Ｈ”レベルとされてトランジスタ４３がオン状態とされる。対応するメモリセルがオン状態の場合、ノードＳＥＮの電位は低下し、トランジスタ４７はオフ状態となる。一方、対応するメモリセルがオフ状態の場合、ノードＳＥＮの電位は“Ｈ”レベルを維持し、トランジスタ４７はオン状態となる。そして、信号ＳＴＢがオン状態とされ、トランジスタ４７のオン／オフに応じた電位がバスＬＢＵＳに読み出される。読み出された電位は、ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬのいずれかに保持される。

［１−２−３］ラッチ回路間のデータ転送動作
半導体記憶装置１は、ラッチ回路間のデータ転送時、データバスの低振幅化を図ることで、消費電流を低減している。

図１１乃至図１４を用いて、ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ相互間のデータ転送動作について説明する。以下では、ラッチ回路ＳＤＬからラッチ回路ＬＤＬへデータを転送する場合を例に説明する。

図１１及び図１２に示すように、ラッチ回路間のデータ転送動作は、２つのステップを含む。第１のステップは、ＬＤＬ（転送先ラッチ回路）のリセット動作であり、第２のステップは、ＳＤＬ（転送データを保持する、転送元ラッチ回路）からＬＤＬにデータを転送する動作である。以下で説明する動作は、例えばシーケンサ１６の制御の下で行われ、図７及び図８で説明した各種制御信号は、例えばシーケンサ１６によって生成される。

まず、第１のステップについて、図１３の回路図も併せて参照しつつ以下に説明する。シーケンサ１６は、信号ＤＳＷを“Ｈ”レベルにして、バスＤＢＵＳをいずれかのバスＬＢＵＳに接続し、信号ＤＤＳを“Ｈ”レベルにして、ディスチャージ回路２２を活性化する（ステップＳ１０、時刻ｔ０）。これにより、バスＤＢＵＳ及びバスＬＢＵＳがディスチャージされ、図１３に示すように、バスＤＢＵＳ及びバスＬＢＵＳの電位は“Ｌ”レベル（ほぼ０Ｖ）となる。尚、“Ｈ”レベルとされた信号ＤＳＷ、ＤＤＳの電位は、ラッチ回路ＳＤＬの電源電圧であるＶＤＤＳＡである。本明細書では、特に述べない限りその他の制御信号も同様である。

次に、シーケンサ１６は、信号ＬＬＬ、ＬＬＩをそれぞれ“Ｌ”レベル及び“Ｈ”レベルとし（時刻ｔ１）、トランジスタ７６、７７をそれぞれオン状態及びオフ状態とする。さらに、シーケンサ１６は、信号ＬＴＩを“Ｈ”レベルとし（時刻ｔ２）、トランジスタ７１をオン状態とする。これにより、データ転送先となるＬＤＬは、バスＬＢＵＳの電位を取り込む。すなわち、ノードＩＮＶ＿Ｌが“Ｌ”レベルとなり、ノードＬＡＴ＿Ｌが“Ｈ”レベル（ＶＤＤＳＡ）となる（ステップＳ１１）。

次に、シーケンサ１６は、信号ＤＳＷを“Ｌ”レベルとし、トランジスタ３３をオフ状態とする。これにより、バスＤＢＵＳ及びＬＢＵＳ間の電流経路が遮断される（ステップＳ１２、時刻ｔ３）。

次に、第２のステップについて、図１４の回路図も併せて参照しつつ以下に説明する。まず、シーケンサ１６は、信号ＬＰＣを“Ｈ”レベルにしてプリチャージ回路３０を活性化し、バスＬＢＵＳをプリチャージする（時刻ｔ４）。この際、シーケンサ１６は、例えば信号ＬＰＣの電位をＶclhとして、シーケンサ１６は、バスＬＢＵＳの電位が（Ｖclh−Ｖt）になるようにトランジスタ３１を制御する（ステップＳ１３）。（Ｖclh−Ｖt）は、例えば０．５〜１Ｖである。電圧Ｖclhは、センスアンプユニットＳＡＵの電源電圧ＶＤＤＳＡよりも小さい電圧であり、電圧Ｖtは、センスアンプユニットＳＡＵ内の低耐圧ｎチャネルトランジスタ（例えばトランジスタ３１、６０、６１、７０、７１、８０、８１等）の閾値電圧である。これにより、バスＬＢＵＳの電位は、（Ｖclh−Ｖt）にクランプされる。あるいは、信号ＬＰＣの電位を十分に大きくすると共に、トランジスタ３１の電流経路の他端にＶclhを印加しても良い。

次に、シーケンサ１６は、信号ＬＰＣを“Ｈ”レベルとしている期間に信号ＬＬＬを“Ｈ”レベルとする（時刻ｔ５）。これにより、ＬＤＬのノードＬＡＴ＿Ｌの電位は、ＶＤＤＳＡとなる。そして、シーケンサ１６は、信号ＬＰＣを“Ｌ”レベルとした後、信号ＳＴＬ、ＬＴＬを“Ｈ”レベルとする（時刻ｔ６）。これにより、ＳＤＬは、ＬＡＴ＿ＳのデータをバスＬＢＵＳに出力し、ＬＤＬは、このデータをＬＡＴ＿Ｌに取り込む（ステップＳ１４）。尚、信号ＳＴＬ、ＬＴＬの電位Ｖclm、Ｖcllも、ＶＤＤＳＡより小さくされる。尚、Ｖclhとの関係は、以下の通りである。

Ｖclh≧Ｖclm≧Ｖcll
Ｖclh＞Ｖcll
ここで、Ｖclh≧Ｖclm（より好ましくはＶclh＞Ｖclm）は、ＳＤＬが“１”データを安定して保持するため、Ｖclh≧Ｖcll（より好ましくはＶclh＞Ｖcll）は、ＬＤＬが“１”データを安定して保持するための条件である。すなわち、ＳＤＬ及びＬＤＬが“Ｈ”レベルを保持する場合、転送トランジスタ６０、７０のゲート電圧が高すぎると、これらのトランジスタがオン状態となり、ＳＤＬ及びＬＤＬの保持データが破壊されるおそれがあるからである。

また一例としては、Ｖclh、Ｖclm、及びＶcllの値は、以下のように設定される。
Ｖclh＝１Ｖ＋Ｖt
Ｖclm＝０．７５Ｖ＋Ｖt
Ｖcll＝０．５Ｖ＋Ｖt
信号ＳＴＬを“Ｈ”レベルとすると、ＳＤＬの保持データ（ＬＡＴ＿Ｓのデータ）に応じてバスＬＢＵＳの電位が変動する。ＳＤＬが“１”データを保持している場合、バスＬＢＵＳの電位は“Ｈ”レベル（Ｖclh−Ｖt）を維持する。このとき、ノードＬＡＴ＿Ｌは“Ｈ”レベル（ＶＤＤＳＡ）を保持し続ける。一方、ＳＤＬが “０”データを保持している場合、バスＬＢＵＳの電位は“Ｌ”レベル（０Ｖ）に遷移する。バスＬＢＵＳが“Ｌ”レベル（０Ｖ）に遷移すると、ノードＬＡＴ＿Ｌには“Ｌ”レベルが格納される。

このように、転送先ラッチ回路に“１”を保持させ、その後に転送元ラッチ回路がデータを出力する。転送データが“０”の場合、“０”データが転送先ラッチ回路に転送され、転送データが“１”の場合、転送先ラッチ回路は“１”データを保持する。

以上のように、半導体記憶装置１は、ラッチ回路の相互間をデータ転送する際に、バスＬＢＵＳをプリチャージする電位を、電源電圧ＶＤＤＳＡよりも小さい電圧Ｖclh−Ｖtとしている。これにより、データ転送時、バスＬＢＵＳの充電に必要な電流が少なくなるため、半導体記憶装置１の消費電流が低減される。

尚、ラッチ回路ＴＤＬ、ＸＤＬ間のデータ転送についても同様に、バスＤＸＢＵＳをプリチャージする電位を電源電圧ＶＤＤＳＡよりも小さい電圧とすることで、半導体記憶装置１の消費電流を低減することができる。

［１−２−４］センスアンプユニットＳＡＵ及びラッチ回路ＸＤＬ間のデータ転送動作
図１５を用いて、データ書き込み時のセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬ間のデータ転送動作について説明する。データ読み出しは、データ書き込みの逆の順序で行われるため、データ読み出し時の転送動作についての説明は省略する。データ転送時のセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬの制御は、例えばシーケンサ１６が行う。

シーケンサ１６は、まずラッチ回路ＸＤＬ＜０＞に保持されたデータを、バスＤＸＢＵＳを介してラッチ回路ＴＤＬＡに転送する。

次に、シーケンサ１６は、ラッチ回路ＴＤＬＡに転送されたデータを、バスＤＢＵＳＡを介してセンスアンプユニットＳＡＵ＜０＞に転送し、ラッチ回路ＸＤＬ＜８＞に保持されたデータを、バスＤＸＢＵＳを介してラッチ回路ＴＤＬＢに転送する。

次に、シーケンサ１６は、ラッチ回路ＴＤＬＢに転送されたデータを、バスＤＢＵＳＢを介してセンスアンプユニットＳＡＵ＜８＞に転送し、ラッチ回路ＸＤＬ＜１＞に保持されたデータを、バスＤＸＢＵＳを介してラッチ回路ＴＤＬＡに転送する。

シーケンサ１６は、以上の操作をセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬのアドレスをインクリメントして繰り返す。具体的には、図１５に示すように、シーケンサ１６は、ラッチ回路ＸＤＬ＜０＞〜＜７＞、ＸＤＬ＜８＞〜＜１６＞に保持されたデータをそれぞれ、ラッチ回路ＴＤＬＡ、ＴＤＬＢを介して、センスアンプユニットＳＡＵ＜０＞〜＜７＞、ＳＡＵ＜８＞〜＜１５＞に転送する。

最後に、シーケンサ１６は、ラッチ回路ＸＤＬ＜１５＞に保持されたデータがラッチ回路ＴＤＬＢに転送された後、ラッチ回路ＴＤＬＢに転送されたデータを、バスＤＢＵＳＢを介してセンスアンプユニットＳＡＵ＜１５＞に転送する。

以上のように、１６個のラッチ回路ＸＤＬ＜１５：０＞のデータは、対応する１６個のセンスアンプユニットＳＡＵ＜１５：０＞に転送される。ラッチ回路ＸＤＬからラッチ回路ＴＤＬＡ又はＴＤＬＢへのデータ転送と、ラッチ回路ＴＤＬＡ又はＴＤＬＢからセンスアンプユニットＳＡＵへのデータ転送とを同時に行うことにより、効率的にデータを転送することが出来る。

また、センスアンプモジュール１２は、データ転送先のセンスアンプユニットＳＡＵに対応するバスＤＢＵＳ（バスＤＢＵＳＡ又はＤＢＵＳＢ）のみを充電することで、データ転送を行っている。これにより、バスＤＢＵＳＡ及びバスＤＢＵＳＢに分割していない場合と比べて、ラッチ回路ＴＤＬ及びセンスアンプユニットＳＡＵ間の消費電流が少なくなる。

尚、ラッチ回路ＸＤＬ＜１５：０＞と、対応するセンスアンプユニットＳＡＵ＜１５：０＞との間のデータ転送をする順番は逆にしても良く、これに限られない。

［１−３］第１実施形態の効果
第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０を、ビット線ＢＬ方向に２つ（メモリセルアレイ１０Ａ、１０Ｂ）に分割する。これにより、メモリセルアレイ１０Ａ、１０Ｂにそれぞれ対応するビット線ＢＬａ、ＢＬｂの配線長は、メモリセルアレイ１０を分割しない場合（比較例）のビット線ＢＬの配線長と比べて短くなる。

また、メモリセルアレイ１０Ａ、１０Ｂは、メモリセルアレイ１０Ａ、１０Ｂ間に配置された１つのセンスアンプ（センスアンプモジュール１２）を共有し、メモリセルアレイ１０Ａ、１０Ｂと、センスアンプモジュール１２との間にそれぞれ、ＢＬスイッチ回路１１Ａ、１１Ｂが設けられる。ＢＬスイッチ回路１１Ａ、１１Ｂは、シーケンサ１６によって、メモリセルアレイ１０Ａ、１０Ｂのいずれか一方とセンスアンプモジュール１２とを電気的に接続する。

以上の構成により、第１実施形態に係る半導体記憶装置１は、比較例と比べて充電するビット線ＢＬの配線長を概略半分にすることが出来る。例えば、ビット線ＢＬの配線長が半分になると、配線の寄生容量及び抵抗値がそれぞれ半分になる。これにより、ビット線ＢＬの充電に必要な時間が短くなるため、読み出し及び書き込み時間が短くなる。つまり、半導体記憶装置１の動作は高速化され、消費電流は例えば１／４まで低減される。また、分割したメモリセルアレイ１０は、１つのセンスアンプモジュール１２を共有しているため、チップ面積の増大を抑制することが出来る。

また、第１実施形態に係る半導体記憶装置１は、データバスの低振幅化を行っている。比較例の半導体記憶装置は、１本のビット線に対して、センスアンプ部ＳＡと、複数のラッチ回路（ＳＤＬ、ＵＤＬ、ＬＤＬ、ＸＤＬ）を含む。ラッチ回路間のデータ転送は、バスＬＢＵＳ、ＤＢＵＳを介して行われる。さらに、第１実施形態に係る半導体記憶装置１は、ラッチ回路ＴＤＬを含む。このラッチ回路ＴＤＬは、センスアンプモジュール１２及びデータキャッシュ１４間のデータ転送のために用いる。ラッチ回路ＴＤＬ、ＸＤＬ間は、バスＤＸＢＵＳで接続されている。ラッチ回路間のデータ転送の際に、データバス（バスＬＢＵＳ、ＤＢＵＳ、ＤＸＢＵＳ）の電位を電源電圧ＶＤＤＳＡとすると、データバスの寄生容量の影響により、データバスの充放電電流が大きくなってしまう。

そこで、データバスを、ＶＤＤＳＡではなく、それよりも小さい電圧（Ｖclh−Ｖt）で振幅させる。これにより、データバスの充放電電流を低減し、データバスにおける消費電流を、比較例の１／２〜１／４に低減することが出来る。

さらに、ラッチ回路の転送トランジスタ（図７のトランジスタ６０、６１、７０、７１、８０、８１）のゲート電位を、ＶＤＤＳＡより低い所定の電圧（例えばＶclm、Ｖcll）とする。これにより、データバスの充電電圧が低下したことによる転送トランジスタの誤動作を防止し、ラッチ回路の動作安定性を向上することが出来る。

また、第１実施形態に係る半導体記憶装置１は、センスアンプモジュール１２及びデータキャッシュ１４間で、センスアンプユニットＳＡＵ及びラッチ回路ＸＤＬを２つの組に分けてデータの転送を交互に行っている。バスＤＢＵＳＡ及びバスＤＢＵＳＢを交互に充電することで、１つのデータ転送に必要なデータバスの充電量を減らすことが出来、消費電流を低減することができる。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、メモリセルアレイ１０及びセンスアンプモジュール１２を同一のウェル上に形成し、ＢＬスイッチ回路１１Ａ、１１Ｂに低耐圧トランジスタを用いる。

［２−１］構成
図１６を用いて、第２実施形態に係る半導体記憶装置１の構成について説明する。半導体記憶装置１は、ＢＬスイッチ回路１１Ａ、１１Ｂが低耐圧トランジスタ（ＬＶＴｒ．）によって構成され、高耐圧スイッチ回路１８をさらに備えている。

高耐圧スイッチ回路１８は、メモリセルアレイ１０Ｂ及びデータキャッシュ１４間に配置され、高耐圧ｎチャネルＭＯＳトランジスタ５５〜５７を備えている。トランジスタ５５は、一端に接地電圧ＶＳＳが入力され、他端に接地電圧ＶＳＳＳＡが出力される。トランジスタ５６は、一端に電源電圧ＶＤＤＳＡ（又はＶＣＣ）が入力され、他端に電源電圧ＶＤＤＳＡが出力される。つまり、トランジスタ５５、５６は、ＢＬスイッチ回路１１Ａ、１１Ｂ、及びセンスアンプモジュール１２に対して電源を供給する電源線の途中に挿入されている。トランジスタ５７は、一端がラッチ回路ＸＤＬに接続され、他端がラッチ回路ＴＤＬに接続されている。つまり、トランジスタ５７は、バスＤＸＢＵＳの途中に挿入されている。トランジスタ５７に対して、ラッチ回路ＴＤＬ側のバスＤＸＢＵＳをバスＤＸＢＵＳａ、ラッチ回路ＸＤＬ側のバスＤＸＢＵＳをバスＤＸＢＵＳｂと表記し、以下の説明に用いる。

トランジスタ５５〜５７のゲートの各々には、信号ＨＶＳＷが入力される。信号ＨＶＳＷは、読み出し及び書き込み動作時に“Ｌ”レベルになり、消去動作時に“Ｈ”レベルになる。つまり、トランジスタ５５〜５７は、読み出し及び書き込み動作時にオン状態になり、消去動作時にオフ状態になる。

図１７を用いて、ＢＬスイッチ回路１１Ａ、１１Ｂの構成について説明する。
ＢＬスイッチ回路１１Ａ、１１Ｂはそれぞれ、低耐圧ｐチャネルＭＯＳトランジスタ５４Ａ、５４Ｂを備えている。図１７に示すセンスアンプユニットＳＡＵとＢＬスイッチ回路１１Ａ、１１Ｂの回路図は、図７のトランジスタ４０Ａ、４０Ｂをトランジスタ５４Ａ、５４Ｂに置き換えたものと同様である。

図１８に示すセンスアンプモジュール１２及びデータキャッシュ１４の回路図は、図８に対してバスＤＸＢＵＳの配線に高耐圧スイッチ回路１８（トランジスタ５７）を挿入したものと同様である。尚、トランジスタ５７の個数は、センスアンプモジュール１２内のバスＤＸＢＵＳの本数によって決められるため、ビット線ＢＬの本数に対して、必要な高耐圧ｎチャネルトランジスタ（トランジスタ５７）の個数は１／１６になる。

図１９を用いて、半導体記憶装置１の断面構造について説明する。図１９には、高耐圧スイッチ回路１８のトランジスタ５７を含む断面構造が示されている。

メモリセルアレイ１０Ａ、１０Ｂのそれぞれの領域において、ｐ型ウェル領域１０２Ａ、１０２Ｂは、ｎ型ウェル領域１０１の表面内に形成されている。

ＢＬスイッチ回路１１Ａ、１１Ｂのそれぞれの領域において、ｎ型ウェル領域１０１の表面内には、ｐ型ウェル領域１０９Ａ、１０９Ｂが形成されている。トランジスタ５４Ａ、５４Ｂはそれぞれ、ｐ型ウェル領域１０９Ａ、１０９Ｂの表面内に形成されている。トランジスタ５４Ａ、５４Ｂのゲートの各々は、Ｍ０層の配線に接続されている。

センスアンプモジュール１２の領域において、ｎ型ウェル領域１０１の表面内には、ｐ型ウェル領域１０６が形成されている。第１実施形態における半導体記憶装置１のｎ型ウェル領域１０５は、ｎ型ウェル領域１０１に対応している。

以上のように、メモリセルアレイ１０Ａ、１０Ｂ、ＢＬスイッチ回路１１Ａ、１１Ｂ、及びセンスアンプモジュール１２が形成されているウェル領域は、同一のｎ型ウェル領域１０１の表面内に形成されている。

高耐圧スイッチ回路１８の領域において、トランジスタ５７は、ｐ型シリコン基板１００の表面内に形成されている。トランジスタ５７は、一端がバスＤＸＢＵＳａに接続され、他端がバスＤＸＢＵＳｂに接続され、ゲートがＭ０層の配線に接続されている。高耐圧スイッチ回路１８の領域には、接地電圧ＶＳＳが入力される。トランジスタ５５、５６は、トランジスタ５７と同様の構成を有し、一端及び他端に接続されている配線のみが異なっている。

以上の構成の場合、消去動作時に、メモリセルアレイ１０Ａ、１０Ｂだけでなく、ＢＬスイッチ回路１１Ａ、１１Ｂ、及びセンスアンプモジュール１２の回路に対しても消去電圧ＶＰＷＥＬＬが印加されるが、高耐圧スイッチ回路１８に含まれるトランジスタをオフ状態にすることで、ＢＬスイッチ回路１１Ａ、１１Ｂ、及びセンスアンプモジュール１２の回路をフローティング状態にすることができる。これにより、ＢＬスイッチ回路１１Ａ、１１Ｂ、及びセンスアンプモジュール１２の回路は保護されている。

尚、高耐圧スイッチ回路１８は、メモリセルアレイ１０Ａ、１０Ｂ間に配置しても良い。また、高耐圧スイッチ回路１８をトランジスタ５５、５６と、トランジスタ５７とに分けて、一方をセンスアンプモジュール１２及びメモリセルアレイ１０Ｂ間、他方をメモリセルアレイ１０Ｂ及びデータキャッシュ１４間に配置しても良い。しかし、このように配置した場合、消去動作時に、バスＤＸＢＵＳ及び／又は電源線と、メモリセルアレイ１０Ｂとの間で電位差が生じてしまう。これにより、消去動作時におけるバスＤＸＢＵＳ及び電源線の配線容量が増加するため、図１６の高耐圧スイッチ回路１８の配置と比べて消費電流が増加してしまう。

以上の構成による半導体記憶装置１は、消去動作時において、ｎ型ウェル領域１０１に対して消去電圧ＶＰＷＥＬＬが印加された場合、メモリセルアレイ１０Ａ、１０Ｂだけでなく、ＢＬスイッチ回路１１Ａ、１１Ｂ、及びセンスアンプモジュール１２に対しても消去電圧ＶＰＷＥＬＬが印加される。その他の動作については、第１実施形態と同様である。

［２−２］第２実施形態の効果
第２実施形態に係る半導体記憶装置１は、ＢＬスイッチ回路１１を低耐圧ｐチャネルトランジスタ５４Ａ、５４Ｂで構成している。低耐圧ｎチャネルトランジスタのゲート長は、例えば０．３μｍであり、高耐圧ｎチャネルトランジスタのゲート長は、例えば１．２μｍである。すなわち、ＢＬスイッチ回路１１の面積は、高耐圧ｎチャネルトランジスタを低耐圧ｐチャネルトランジスタに置き換えた場合、概略１／４になる。

第２実施形態に係る半導体記憶装置１は、高耐圧スイッチ回路１８が追加されており、その分の面積が増大している。しかし、必要な高耐圧ｎチャネルトランジスタの個数は、バスＤＸＢＵＳの本数（ビット線ＢＬの本数に対して例えば１／１６）となっているため、第２実施形態に係る半導体記憶装置１のチップ面積は、高耐圧スイッチ回路１８によるチップ面積の増大を考慮しても、第１実施形態と比べて小さくなる。

また、以上の構成においても、第１実施形態と同様の効果を得ることが出来る。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、ＢＬスイッチ回路１１Ａ、１１Ｂをセンスアンプモジュール１２内の領域に配置する。

図２０及び図２１を用いて、センスアンプモジュール１２の構成について説明する。
図２０に示すように、第３実施形態に係る半導体記憶装置１は、ＢＬスイッチ回路１１Ａ、１１Ｂの領域を設けず、ＢＬスイッチ回路１１Ａ、１１Ｂは、センスアンプモジュール１２内の領域に配置されている。その他の構成は、第１実施形態と同様である。

図２１は、センスアンプモジュール１２の領域におけるＢＬスイッチ回路１１Ａ、１１Ｂの配置を示し、１６個のセンスアンプユニットＳＡＵ＜１５：０＞に対応するＢＬスイッチ回路１１Ａ、１１Ｂはそれぞれ、ＢＬスイッチ回路ＢＬＳＷＡ＜０＞〜＜１５＞、ＢＬＳＷＢ＜０＞〜＜１５＞と表記している。

ＢＬスイッチ回路１１Ａ、１１Ｂの各々は、対応するセンスアンプユニットＳＡＵに隣接するように配置されている。具体的には、センスアンプユニットＳＡＵ＜０＞のメモリセルアレイ１０Ａ側には、ＢＬスイッチ回路ＢＬＳＷＡ＜０＞が配置され、メモリセルアレイ１０Ｂ側には、ＢＬスイッチ回路ＢＬＳＷＢ＜０＞が配置されている。センスアンプユニットＳＡＵと、対応するＢＬスイッチ回路１１Ａ、１１Ｂの接続関係は、図７と同様である。

以上のように、ＢＬスイッチ回路１１をセンスアンプモジュール１２内の領域に配置しても、第１実施形態と同様の効果を得ることが出来る。尚、ＢＬスイッチ回路１１Ａ、１１Ｂの配置は、センスアンプユニットＳＡＵと、対応するＢＬスイッチ回路１１Ａ、１１Ｂとの接続関係が同様であれば、これに限られない。また、第３実施形態は、第２実施形態に適用することもできる。この場合についても、第１実施形態と同様の効果を得ることが出来る。

［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、メモリセルアレイ１０を抵抗変化メモリで構成した場合の適用例である。抵抗変化メモリには、例えばＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）、ＭＲＡＭ（magnetoresistive random access memory）等の抵抗変化素子を使用したメモリセルを使用する。

図２２を用いて、第４実施形態に係る半導体記憶装置１の構成について説明する。
メモリセルアレイ１０Ａ、１０Ｂには、ＲｅＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ等の抵抗変化型素子を使用したメモリセルＭＣがマトリクス状に配置されている。メモリセルアレイ１０Ａ、１０Ｂ間には、センスアンプモジュール１２が配置され、メモリセルアレイ１０Ａ、１０Ｂは、センスアンプモジュール１２を共有している。

図２３を用いて、メモリセルアレイ１０の回路構成について説明する。第４実施形態では、ＲｅＲＡＭを例に説明を行う。

メモリセルアレイ１０は、例えば３本のワード線ＷＬ０〜ＷＬ２が平行に配置されている。また、例えば３本のビット線ＢＬ０〜ＢＬ２が平行に配設され、ワード線ＷＬと交差している。ワード線ＷＬ及びビット線ＢＬの交差部の各々には、両配線に挟まれるようにメモリセルＭＣが配置されている。

メモリセルＭＣは、直列接続されたダイオードＳＤ及び可変抵抗素子ＶＲにより構成されている。ダイオードＳＤは、非オーミック素子として用いられ、アノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。尚、ダイオードはＳＤは、極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。可変抵抗素子ＶＲは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる。

次に、メモリセルアレイ１０の動作について説明する。
メモリセルＭＣにデータを書き込む場合、可変抵抗素子に例えば４．５Ｖ（可変抵抗素子に直列接続される整流素子としてのダイオードの電圧降下分を含めると実際には６Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ〜１００ｎｓ程度の時間印加する（セット動作）。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。

メモリセルＭＣのデータを消去する場合、セット動作後の低抵抗状態の可変抵抗素子に対し、０．７Ｖ（ダイオードの電圧降下分を含めると実際には２．２Ｖ程度）の電圧、１μＡ〜１０μＡ程度の電流を２００ｎｓ〜１μｓ程度の時間印加する（リセット動作）。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。

メモリセルは、例えば高抵抗状態を安定状態（リセット状態又は消去状態）とし、低抵抗状態をセット状態又はプログラム状態とする。２値データ記憶であれば、例えばリセット状態のメモリセルのうち、プログラムしたいセルにだけセットパルスを印加するセット動作によりデータの書き込みを行う。消去動作はセルの状態（セット状態又はリセット状態）に関わらずリセットパルスを印加する。

メモリセルＭＣデータを読み出す場合、可変抵抗素子に０．４Ｖ（ダイオードの電圧降下分を含めると実際には１．９Ｖ程度）の電圧を与え、可変抵抗素子を介して流れる電流をモニターする。これにより、可変抵抗素子が低抵抗状態にあるか高抵抗状態にあるかを判定して可変抵抗素子に記憶されたデータを読み出す。尚、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬにつながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。

以上のように、第４実施形態に係る半導体記憶装置１は、抵抗変化メモリで構成されている。このようなＲｅＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ等を用いた抵抗変化メモリにおいても、第１実施形態と同様の効果を得ることが出来る。また、第２及び第３実施形態の各々についても、メモリセルアレイ１０を抵抗変化メモリで構成することが可能であり、同様の効果を得ることが出来る。

尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

尚、上記各実施形態において、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば２５μs〜３８μs、３８μs〜７０μs、７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、１４．０Ｖ〜１４．６Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs、１８００μs〜１９００μs、１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs、４０００μs〜５０００μs、４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。この材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

１…半導体記憶装置、１０…メモリセルアレイ、１１…ＢＬスイッチ回路、１２…センスアンプモジュール、１３…ロウデコーダ、１４…データキャッシュ、１５…電圧発生回路、１６…シーケンサ、１７…入出力回路、１８…高耐圧スイッチ回路、２０、３０…プリチャージ回路、２２…ディスチャージ回路、１００〜１０９…ウェル領域、１１０〜１１２、１１８、１２０，１２２…配線層、１１３…メモリホール、１１４…ブロック絶縁膜、１１５…電荷蓄積層、１１６…ゲート絶縁膜、１１７…導電膜、１１０…ｎ型不純物拡散層、１１１…ｐ型不純物拡散層、１１９，１２１…コンタクトプラグ

Claims (11)

1. 第１及び第２メモリセルアレイと、
   前記第１及び第２メモリセルアレイ間に配置され、前記第１及び第２メモリセルアレイに共有されるセンスアンプと、
   前記第２メモリセルアレイを前記センスアンプと挟むように配置され、前記センスアンプからのデータを保持するデータキャッシュと
   を具備することを特徴とする半導体記憶装置。
2. 前記第１メモリセルアレイと前記センスアンプとを接続する第１スイッチ回路と、
   前記第２メモリセルアレイと前記センスアンプとを接続する第２スイッチ回路と
   をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２スイッチ回路の各々は、高耐圧トランジスタから構成されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１及び第２スイッチ回路の各々は、低耐圧トランジスタから構成されることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記第１及び第２メモリセルアレイと、前記センスアンプと、前記第１及び第２スイッチ回路とは、同一のウェル領域に形成されることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記センスアンプと前記データキャッシュとを接続し、高耐圧トランジスタから構成される第３スイッチ回路をさらに具備することを特徴とする請求項４又は５に記載の半導体記憶装置。
7. 前記第３スイッチ回路は、前記第２メモリセルアレイ及び前記データキャッシュ間に配置されることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記センスアンプと電源とを接続し、高耐圧トランジスタから構成される第４スイッチ回路をさらに具備することを特徴とする請求項４乃至７のいずれかに記載の半導体記憶装置。
9. 前記第４スイッチ回路は、前記第２メモリセルアレイ及び前記データキャッシュ間に配置されることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記センスアンプと前記データキャッシュとを接続し、前記第２メモリセルアレイの領域を通過する第１配線をさらに具備することを特徴とする請求項１乃至９のいずれかに記載の半導体記憶装置。
11. 前記センスアンプと電源とを接続し、前記第２メモリセルアレイの領域を通過する第２配線をさらに具備することを特徴とする請求項１乃至１０のいずれかに記載の半導体記憶装置。