JP2016143006A - 表示装置、表示パネルドライバ、表示パネルの駆動方法 - Google Patents

Abstract

【課題】複数の画像処理部でスケーリング処理を行う表示装置において、表示画像の不連続性を抑制しながら回路規模を低減する。
【解決手段】表示パネルドライバが、第１スケーラ回路と、第２スケーラ回路と、第１分割画像に対応する第１分割画像画素データを第１スケーラ回路に供給し、第２分割画像に対応する第２分割画像画素データを第２スケーラ回路に供給する画素データ分配部とを具備する。画素データ分配部は、第２分割画像の第１分割画像に隣接する部分の画素に対応する第１境界画素データを第１スケーラ回路に供給し、第１分割画像の第２分割画像に隣接する部分の画素に対応する第２境界画素データを第２スケーラ回路に供給する。第１スケーラ回路は、第１分割画像画素データと第１境界画素データとに対してスケーリング処理を行い、第２スケーラ回路は、第２分割画像画素データと第２境界画素データとに対してスケーリング処理を行う。
【選択図】図９

Description

本発明は、表示装置、表示パネルドライバ、表示パネルの駆動方法に関し、特に、スケーリング処理に対応した表示装置、表示パネルドライバ、表示パネルの駆動方法に関する。

表示パネル（例えば、液晶表示パネル）を駆動する表示パネルドライバには、画像を拡大し又は縮小するスケーリング処理を行う機能が搭載されることがある。このような機能は、例えば、表示パネルドライバに供給される入力画素データの解像度と表示パネルの解像度が整合しないときに、入力画素データから表示パネルの解像度に整合した画素データを生成するために使用され得る。

近年の表示パネルは画素数が非常に多いため、スケーリング処理において取り扱うべき画素データのデータ量が増大している。その一方で、逐次に表示パネルドライバに供給される画素データに対して限られた時間でスケーリング処理を行う必要があるため、スケーリング処理を行う画像処理部（典型的には、スケーラ回路）の演算負荷は、ますます増大している。

このような問題に対応する一つの手法は、複数の画像処理部で並列でスケーリング処理を行うことである。例えば、表示パネルに表示される表示画像のうち、表示パネルの第１の領域に表示される分割画像に対応する画素データに対して第１の画像処理部でスケーリング処理を行い、表示パネルの第２の領域に表示される分割画像に対応する画素データに対して第２の画像処理部でスケーリング処理を行うことで、第１及び第２の画像処理部のそれぞれにおいて処理すべき画素データのデータ量を低減することができる。

複数の画像処理部でスケーリング処理を行う場合の一つの問題は、異なる画像処理部で生成された画素データに対応する分割画像が隣接する境界において表示画像に不連続性が発生し得ることである。不適切なスケーリング処理を行うと、表示パネルにおいて分割画像が隣接する境界が視覚的に認識可能になり、これは画質の向上の観点から好ましくない。

複数の画像処理部で並列してスケーリング処理を行った場合の表示画像の不連続性に対応するための手法は、様々に提案されている。例えば、特開２００９−２９４２７３号公報は、画像を複数の領域に分割し、隣接する２つの領域を跨る画像要素の動きベクトルを算出し、該動きベクトルを用いて超解像処理を行う技術を開示している。

また、特開２００９−２９６４１０号公報は、複数の超解像プロセッサで並列して超解像処理を行う技術を開示している。この公報に開示された技術では、画像を分割する境界に黒領域を設ける技術を開示している。

特開２００５−１６４３４７号公報は、入力画像を複数の処理領域に分割して超解像処理を行う技術を開示している。この技術では、分割した画像を合成する時に、合成位置の近傍に重複した範囲を設け、重複範囲での散乱点の相関を考慮して画像を合成する手法が採用されている。

特開２００９−９３４４２号公報は、超解像処理において、入力画像の特徴や視覚特性等に基づいて、超解像処理の実施箇所を選択する技術を開示している。

特開２００７−１９３５０８号公報は、画素データに補間処理を行って得られる補間画像を複数のブロックに分割して各ブロックの周波数成分を算出し、超解像度処理のパラメータを個々のブロックで最適化する技術を開示している。

国際公開ＷＯ２０１４／０７７０２４ Ａ１は、低解像度である多視点の入力画像群から、該入力画像群よりも多い周波数情報を持つ高解像度画像を出力画像として出力する技術を開示している。当該技術では、入力画像を分割して得られた部分領域のそれぞれを分析して各部分領域の間の類似度を算出し、該類似度に基づいて超解像処理の必要性を判断する。超解像処理を行うと判定された部分領域について超解像処理が行われ、超解像処理を行わないと判定された部分領域については、それらを合成する処理が行われる。

しかしながら、発明者の検討では、上述の技術は、高度な画像処理、例えば、分析やノイズ除去を行っているために演算量が多いという問題がある。演算量が多い画像処理を表示パネルドライバに実装すると、回路規模が増大し、好ましくない。

特開２００９−２９４２７３号公報 特開２００９−２９６４１０号公報 特開２００５−１６４３４７号公報 特開２００９−９３４４２号公報 特開２００７−１９３５０８号公報 国際公開ＷＯ２０１４／０７７０２４ Ａ１

従って、本発明の目的は、複数の画像処理部でスケーリング処理を行うハードウェア構成を採用する表示装置又は表示パネルドライバにおいて、表示画像の不連続性を抑制しながら回路規模を低減することにある。

本発明の一の観点では、元画像に対応する画素データを受け取って、元画像を拡大した拡大画像を表示するように構成された表示装置が提供される。該表示装置は、第１表示領域及び第２表示領域を有する表示パネルと、第１スケーラ回路と、第２スケーラ回路と、元画像のうちの第１分割画像の画素データである第１分割画像画素データを第１スケーラ回路に供給し、元画像のうちの第２分割画像の画素データである第２分割画像画素データを第２スケーラ回路に供給するように構成された画素データ分配部と、駆動回路部とを具備する。画素データ分配部は、第１分割画像画素データに加え、第２分割画像のうちの第１分割画像に隣接する部分の画素に対応する第１境界画素データを第１スケーラ回路に供給する。加えて、画素データ分配部は、第２分割画像画素データに加え、第１分割画像のうちの第２分割画像に隣接する部分の画素に対応する第２境界画素データを第２スケーラ回路に供給する。第１スケーラ回路は、第１分割画像画素データと第１境界画素データとに対してスケーリング処理を行って第１拡大画像画素データを生成する。第２スケーラ回路は、第２分割画像画素データと第２境界画素データとに対してスケーリング処理を行って第２拡大画像画素データを生成する。駆動回路部は、第１拡大画像画素データに応答して第１表示領域に設けられた画素を駆動し、第２拡大画像画素データに応答して第２表示領域に設けられた画素を駆動する。

本発明の他の観点では、元画像に対応する画素データを受け取って、元画像を拡大した拡大画像を第１表示領域と第２表示領域とを有する表示パネルに表示するように構成された表示パネルドライバが提供される。該表示パネルドライバは、第１スケーラ回路と、第２スケーラ回路と、元画像のうちの第１分割画像の画素データである第１分割画像画素データを第１スケーラ回路に供給し、元画像のうちの第２分割画像の画素データである第２分割画像画素データを第２スケーラ回路に供給するように構成された画素データ分配部と、駆動回路部とを具備する。画素データ分配部は、第１分割画像画素データに加え、第２分割画像のうちの第１分割画像に隣接する部分の画素に対応する第１境界画素データを第１スケーラ回路に供給する。加えて、画素データ分配部は、第２分割画像画素データに加え、第１分割画像のうちの第２分割画像に隣接する部分の画素に対応する第２境界画素データを第２スケーラ回路に供給する。第１スケーラ回路は、第１分割画像画素データと第１境界画素データとに対してスケーリング処理を行って第１拡大画像画素データを生成する。第２スケーラ回路は、第２分割画像画素データと第２境界画素データとに対してスケーリング処理を行って第２拡大画像画素データを生成する。駆動回路部は、第１拡大画像画素データに応答して表示パネルの第１表示領域に設けられた画素を駆動し、第２拡大画像画素データに応答して表示パネルの第２表示領域に設けられた画素を駆動する。

本発明の更に他の観点では、元画像に対応する画素データに応答して、元画像を拡大した拡大画像を第１表示領域と第２表示領域とを有する表示パネルに表示するための表示パネルの駆動方法が提供される。当該駆動方法は、元画像のうちの第１分割画像の画素データである第１分割画像画素データと、元画像のうちの第２分割画像の第１分割画像に隣接する部分の画素に対応する第１境界画素データとを第１スケーラ回路に供給するステップと、第２分割画像の画素データである第２分割画像画素データと、第１分割画像の第２分割画像に隣接する部分の画素に対応する第２境界画素データとを第２スケーラ回路に供給するステップと、第１スケーラ回路によって第１分割画像画素データと第１境界画素データとに対してスケーリング処理を行って第１拡大画像画素データを生成するステップと、第２スケーラ回路によって第２分割画像画素データと第２境界画素データとに対してスケーリング処理を行って第２拡大画像画素データを生成するステップと、第１拡大画像画素データに応答して表示パネルの第１表示領域に設けられた画素を駆動するステップと、第２拡大画像画素データに応答して表示パネルの第２表示領域に設けられた画素を駆動するステップとを具備する。

本発明によれば、複数の画像処理部でスケーリング処理を行うハードウェア構成を採用する表示装置又は表示パネルドライバにおいて、表示画像の不連続性を抑制しながら回路規模を低減することができる。

バイリニア法によるスケーリング処理を説明する図である。 図１の左上隅の部分の拡大図である。 バイリニア法によるスケーリング処理において、拡大画像の注目画素Ｑの画素データの決定方法を示す図である。 元画像を分割して得られた第１の分割画像及び第２の分割画像の画素データを、それぞれ第１のスケーラ回路及び第２のスケーラ回路によって画像を２倍に拡大するスケーリング処理を行う場合の演算処理の一例を示す図である。 図４に図示されたスケーリング処理によって生じ得る表示画像の不連続性の例を示す図である。 本発明の実施形態におけるスケーリング処理を示す概念図である。 本実施形態におけるスケーリング処理において、拡大画像の第１の拡大分割画像と第２の拡大分割画像との境界の部分の画素の画素データの算出について詳細に示す図である。 本発明の一実施形態の表示装置の構成を示すブロック図である。 本実施形態における液晶表示パネルの表示領域の構成を示す図である。 本実施形態におけるドライバＩＣの構成の例を示すブロック図である。 本実施形態におけるラインバッファ部と、ＲＡＭアクセスロジック回路の構成の一例を示すブロック図である。 本実施形態におけるＸカウンタの動作の一例を示す真理値表である。 本実施形態におけるＹカウンタの動作の一例を示す真理値表である。 本実施形態におけるＸカウンタ、Ｙカウンタの動作の一例を示すタイミングチャートである。 本実施形態における左アドレス生成回路の動作の一例を示す真理値表である。 本実施形態における右アドレス生成回路の動作の一例を示す真理値表である。 本実施形態における左アドレス生成回路と右アドレス生成回路によって生成されるアクセス要求の内容の一例を示す真理値表である。 本実施形態における左アドレス生成回路と右アドレス生成回路によって生成されるアクセス要求の内容の他の例を示す真理値表である。 本実施形態における左マルチプレクサ回路、右マルチプレクサ回路の構成の一例を示すブロック図である。 本実施形態における、Ｙカウンタのカウント値Ｙが０の場合の左セレクタの動作を示す真理値表である。 本実施形態における、カウント値Ｙが０の場合の右セレクタの動作を示す真理値表である。 本実施形態における、カウント値Ｙについて（（Ｙ＋１）／２）％２＝１が成立する場合の左セレクタの動作を示す真理値表である。 本実施形態における、カウント値Ｙについて（（Ｙ＋１）／２）％２＝１が成立する場合の右セレクタの動作を示す真理値表である。 本実施形態における、カウント値Ｙについて（（Ｙ＋１）／２）％２＝０が成立する場合の左セレクタの動作を示す真理値表である。 本実施形態における、カウント値Ｙについて（（Ｙ＋１）／２）％２＝０が成立する場合の右セレクタの動作を示す真理値表である。 本実施形態における、カウント値Ｙが“０”である場合のＲＡＭアクセスロジック回路の動作を示すタイミングチャートである。 本実施形態における、カウント値Ｙについて（（Ｙ＋１）／２）％２＝１が成立する場合のＲＡＭアクセスロジック回路の動作を示すタイミングチャートである。 本実施形態における、カウント値Ｙについて（（Ｙ＋１）／２）％２＝０が成立する場合のＲＡＭアクセスロジック回路の動作を示すタイミングチャートである。 左側分割画像の右端の画素の画素データと右側分割画像の左端の画素の画素データとがＬＲＡＭとＲＲＡＭに重複して格納される場合の左マルチプレクサ回路と右マルチプレクサ回路の構成を示すブロック図である。 本発明の他の実施形態におけるドライバＩＣの構成を示すブロック図である。 １つのポートから元画像の画素データを受け取る構成のドライバＩＣにおけるＬＲＡＭ、ＲＲＡＭへの画素データの書き込み動作の例を示すタイミングチャートである。 本発明の他の実施形態におけるＲＡＭアクセスロジックの動作を示すタイミングチャートである。

本発明の理解を容易にするために、以下では、まず、スケーリング処理（拡大縮小処理）の概要を説明し、更に、及び複数の画像処理部でスケーリング処理を行う場合に生じ得る問題について説明する。

図１は、典型的なスケーリング処理の一つであるバイリニア法によるスケーリング処理を説明する図であり、図２は、図１の左上隅の部分の拡大図である。図１、図２は、いずれも、２倍に画像を拡大する（即ち、画像の縦方向及び横方向の画素数を２倍にする）スケーリング処理を示している。図１において、画素Ｐは、元画像の画素を示しており、画素Ｑは、拡大画像（スケーリング処理によって得られる画像）の画素を示している。また、図２において、Ｐ（ｉ，ｊ）は、元画像の画素Ｐのうち、ｉ行、ｊ列に位置している画素を示しており、Ｑ（ｉ，ｊ）は、拡大画像の画素Ｑのうち、ｉ行、ｊ列に位置している画素を示している。ここで、ｉ，ｊは、整数である。

バイリニア法によるスケーリング処理においては、拡大画像（又は縮小画像）の各画素の位置を拡大率（縮小率）に応じて決定し、更に、拡大画像の各画素の画素データ（最も典型的には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の階調を示すデータ）を、該各画素に最近接する元画像の４つの画素の画素データの直線補間によって算出する。直線補間において元画像の４つの画素に与えられる重みは、拡大画像（又は縮小画像）の各画素の位置に基づいて決定される。

図３は、拡大画像の注目画素Ｑの画素データの決定方法を説明する図である。注目画素Ｑの画素データは、該注目画素Ｑに最近接する元画像の４つの画素Ｐ（ｉ，ｊ）、Ｐ（ｉ，ｊ＋１）、Ｐ（ｉ＋１，ｊ）、Ｐ（ｉ＋１，ｊ＋１）の画素データから算出される。より具体的には、画素Ｐ（ｉ，ｊ）、Ｐ（ｉ，ｊ＋１）に対して横方向の直線補間を行うことで画素Ｒ１の画素データが算出され、画素Ｐ（ｉ＋１，ｊ）、Ｐ（ｉ＋１，ｊ＋１）に対して横方向の直線補間を行うことで、画素Ｒ２の画素データが算出される。ここで、画素Ｒ１は、注目画素Ｑと横方向（図３におけるＸ方向）の位置が同一で、且つ、画素Ｐ（ｉ，ｊ）、Ｐ（ｉ，ｊ＋１）と縦方向の位置が同一である仮想的な画素であり、画素Ｒ２は、注目画素Ｑと横方向（図３におけるＸ方向）の位置が同一で、且つ、画素Ｐ（ｉ＋１，ｊ）、Ｐ（ｉ＋１，ｊ＋１）と縦方向の位置が同一である仮想的な画素である。注目画素Ｑの画素データは、画素Ｒ１、Ｒ２に対して縦方向の直線補間を行うことで決定される。なお、図３では、横方向の直線補間の後に縦方向の直線補間が行われているが、順序は逆でもよい。また、実際の実装においては、横方向の直線補間と縦方向の直線補間とが同時に行われる演算が行われてもよい。

図１、図２を再度に参照して、画像の拡大を行う場合、元画像の最外周の画素よりも外側に拡大画像の画素の位置が決定されることがある。例えば、図２においては、拡大画像の最外周の画素Ｑ（図２では、画素Ｑ（０，０）、Ｑ（０，１）、Ｑ（０，２）、・・・及びＱ（１，０）、Ｑ（２，０）・・・）の位置が、元画像の最外周の画素Ｐよりも外側に決定されている。元画像の最外周の画素Ｐよりも外側に位置する拡大画像の画素Ｑの画素データは、元画像の最外周の画素Ｐをコピーした（即ち、同一の画素データを有する）コピー画素を仮想的に設定し、最外周の画素Ｐとコピー画素の画素データに対して直線補間を行うことで決定される。

例えば、図２において、拡大画像の左端の画素Ｑ（１，０），Ｑ（２，０）・・・の画素データは、元画像の左端の画素Ｐ（０，０）、Ｐ（１，０）、Ｐ（２，０）・・・と、そのコピー画素Ｐ（０，−１）、Ｐ（１，−１）、Ｐ（２，−１）のうち、最近接する４つの画素の画素データの直線補間によって算出される。ここで、コピー画素Ｐ（０，−１）、Ｐ（１，−１）、Ｐ（２，−１）・・・の画素データは、それぞれ、元画像の左端の画素Ｐ（０，０）、Ｐ（１，０）、Ｐ（２，０）の画素データに一致する。また、拡大画像の画素のうち、元画像の各隅の画素に対して横方向、縦方向のいずれにおいても外側に位置する画素の画素データについては、元画像の各隅の画素の画素データと、そのコピー画素の画素データの直線補間によって算出される（ただし、演算の結果としては、拡大画像の各隅の画素の画素データは、元画像の各隅の画素の画素データと一致することになる）。例えば、図２において、拡大画像の左上隅の画素Ｑ（０，０）は、元画像の左端の画素Ｐ（０，０）と、そのコピー画素Ｐ（−１，−１）、Ｐ（−１，０）、Ｐ（０，−１）の画素データの直線補間によって算出される。

上述されているように、近年は、処理すべき画素データの量が増大しているので、スケーリング処理を、複数の画像処理部で分散して行う構成が採用され得る。このような場合、最も単純には、元画像を複数の分割画像に分割し、複数の分割画像のそれぞれの画素データを複数の画像処理部にそれぞれに供給し、複数の画像処理部のそれぞれにおいてスケーリング処理を行うことが考えられる。しかしながら、このような手法は、表示画像に不自然な不連続性を生じさせ得る。以下では、例として、元画像を２つの分割画像に分割し、該２つの分割画像の画素データを、それぞれ第１のスケーラ回路及び第２のスケーラ回路によってスケーリング処理を行う場合に生じ得る問題について議論する。

図４は、元画像を分割して得られた第１の分割画像及び第２の分割画像の画素データを、それぞれ第１のスケーラ回路及び第２のスケーラ回路によって画像を２倍に拡大するスケーリング処理を行う場合の演算処理の一例を示す図である。第１のスケーラ回路は、第１の分割画像の画素データに対してスケーリング処理を行い、第２のスケーラ回路には、第２の分割画像の画素データに対してスケーリング処理を行う。以下では、第１のスケーラ回路によるスケーリング処理によって第１の分割画像から得られる拡大画像を、第１の拡大分割画像と呼び、第２のスケーラ回路によるスケーリング処理によって第２の分割画像から得られる拡大画像を、第１の拡大分割画像と呼ぶ。表示パネル上では、第１の拡大分割画像と第２の拡大分割画像とが隣接して表示される。

ここで、第１のスケーラ回路及び第２のスケーラ回路のそれぞれにおいて拡大処理が行われるため、第１のスケーラ回路及び第２のスケーラ回路のそれぞれにおいて、第１及び第２の分割画像の最外周の画素よりも外側に第１及び第２の拡大分割画像の画素の位置が決定されることになる。このため、第１のスケーラ回路によって生成される第１の拡大分割画像の画素のうち、第１分割画像の最外周の画素よりも外側に位置する画素の画素データは、第１の分割画像の最外周の画素及びそのコピー画素の画素データから算出され、同様に、第２のスケーラ回路によって生成される第２の拡大分割画像の画素のうち、第２分割画像の最外周の画素よりも外側に位置する画素の画素データは、第２の分割画像の最外周の画素及びそのコピー画素の画素データから算出される。

発明者の検討によると、このようなスケーリング処理は、第１の拡大分割画像と第２の拡大分割画像との境界において、不自然な不連続性を生じさせ得る。問題は、上記のスケーリング処理では、第１の拡大分割画像と第２の拡大分割画像のそれぞれにおいて、それらの境界に接する画素の画素データが、異なる画素データから算出されることにある。図４を参照して、第１の拡大分割画像の第２の拡大分割画像との境界に隣接する画素（図４において破線Ａで囲まれた画素）の画素データは、第１の分割画像の第２の分割画像との境界に隣接する画素及びそのコピー画素の画素データから算出される。一方、第２の拡大分割画像の第１の拡大分割画像との境界に隣接する画素（図４において破線Ｂで囲まれた画素）の画素データは、第２の分割画像の第１の分割画像との境界に隣接する画素及びそのコピー画素の画素データから算出される。このような画素データの相違は、表示画像の不自然な不連続性の原因となりうる。

図５は、図４のように、元画像を分割して得られる第１の分割画像及び第２の分割画像を、それぞれ第１のスケーラ回路と第２のスケーラ回路でスケーリング処理を行う場合に発生し得る表示画像の不連続性の例を示す図である。図５の左部には、元画像が示されており、中央部には、元画像を分割せずにスケーリング処理を行うことで得られる拡大画像、及び、元画像を２分割してスケーリング処理を行うことで得られる拡大画像が図示されている。また、図５の右部には、２つの拡大画像の拡大図が図示されている。拡大図を参照すれば、元画像を分割してスケーリング処理を行った場合において、表示画像に不自然な不連続性が生じていることが理解されるであろう。

以下で詳細に説明するように、本発明の実施形態におけるスケーリング処理では、表示画像の不連続性の問題に対応するための手法が採用される。図６Ａ、図６Ｂは、本実施形態におけるスケーリング処理を示す概念図である。図６Ａを参照して、本実施形態におけるスケーリング処理では、第１の拡大分割画像の第２の拡大分割画像との境界に隣接する画素（図６Ａにおいて破線Ａで囲まれた画素）の画素データは、第１の分割画像の第２の分割画像との境界に隣接する部分の画素及び第２の分割画像の第１の分割画像との境界に隣接する部分の画素のコピー画素の画素データから算出される。同様に、第２の拡大分割画像の第１の拡大分割画像との境界に隣接する画素（図６Ａにおいて破線Ｂで囲まれた画素）の画素データは、第２の分割画像の第１の分割画像との境界に隣接する部分の画素及び第１の分割画像の第２の分割画像との境界に隣接する部分の画素のコピー画素の画素データから算出される。このような演算を行うために、第１のスケーラ回路には、第１の分割画像の画素データに加え、第２の分割画像の第１の分割画像との境界に隣接する画素の画素データが供給される。同様に、第２のスケーラ回路には、第２の分割画像の画素データに加え、第１の分割画像の第２の分割画像との境界に隣接する画素の画素データが供給される。

図６Ｂは、本実施形態におけるスケーリング処理において、拡大画像の第１の拡大分割画像と第２の拡大分割画像との境界の部分の画素の画素データの算出について詳細に示す図である。上述されているように、画像の拡大を行う場合、各分割画像の最外周の画素よりも外側に各拡大分割画像の画素の位置が決定される。例えば、図６Ｂにおいては、第１の拡大分割画像については、第１の拡大分割画像の最外周の画素Ｑ_１（０，２ｍ−２）〜Ｑ_１（０，２ｍ＋１）及び画素Ｑ_１（０，２ｍ＋１）〜Ｑ_１（４，２ｍ＋１）の位置が、元画像の第１の分割画像の最外周の画素Ｐ_１よりも外側に決定されている。ここで、ｍは、元画像の横方向（ｘ方向）の画素の数をＭとして、（Ｍ／２）−１で得られる値である。同様に、第２の拡大分割画像については、第２の拡大分割画像の最外周の画素Ｑ_２（０，０）〜Ｑ_２（０,３）及び画素Ｑ_２（０,０）〜Ｑ_２（４,０）の位置が、元画像の第２の分割画像の最外周の画素Ｐ_２よりも外側に決定されている。

ここで、第１の拡大分割画像の最外周の画素Ｑ_１のうち、第２の拡大分割画像に隣接する部分の画素Ｑ_１（０，２ｍ＋１）〜Ｑ_１（４，２ｍ＋１）の画素データは、第１の分割画像の第２の分割画像との境界に隣接する画素Ｐ_１（０，ｍ）〜Ｐ_１（２，ｍ）の画素データと第２の分割画像の第１の分割画像との境界に隣接する画素Ｐ_２のコピー画素Ｐ_１（０，ｍ＋１）〜Ｐ_１（２，ｍ＋１）の画素データとの直線補間によって算出される。ここで、コピー画素Ｐ_１（０，ｍ＋１）〜Ｐ_１（２，ｍ＋１）の画素データは、それぞれ、第２の分割画像の画素Ｐ_２（０，０）〜Ｐ_２（２，０）の画素データと同一である。例えば、第１の拡大分割画像の最外周の画素Ｑ_１（１，２ｍ＋１）の画素データは、第１の分割画像の画素Ｐ_１（０，ｍ），Ｐ_１（１，ｍ）の画素データとコピー画素Ｐ_１（０，ｍ＋１）、Ｐ_１（１，ｍ＋１）の画素データ（即ち、第２の分割画像の最外周の画素Ｐ_２（０，０），Ｐ_２（１，０）の画素データ）との直線補間によって算出される。

ただし、第１の拡大分割画像の右上隅の画素Ｑ_１（０，２ｍ＋１）については縦方向及び横方向の両方において第１の分割画像の画素Ｐ_１よりも外側に位置しているので、画素Ｑ_１（０，２ｍ＋１）の画素データは、第１の分割画像の画素Ｐ_１（０，ｍ）の画素データと、画素Ｐ_１（０，ｍ）のコピー画素Ｐ_１（−１，ｍ）の画素データと、第２の分割画像の最外周の画素Ｐ_２（０，０）のコピー画素Ｐ_１（−１，ｍ＋１）、Ｐ_１（０，ｍ＋１）の画素データとの直線補間によって算出される。

同様に、第２の拡大分割画像の最外周の画素Ｑ_２のうち、第１の拡大分割画像に隣接する部分の画素Ｑ_２（０，０）〜Ｑ_２（４，０）の画素データは、第２の分割画像の第１の分割画像との境界に隣接する画素Ｐ_２（０，０）〜Ｐ_２（２，０）の画素データと第１の分割画像の第２分割画像との境界に隣接する画素Ｐ_１のコピー画素Ｐ_２（０，−１）〜Ｐ_２（２，−１）の画素データとの直線補間によって算出される。ここで、コピー画素Ｐ_２（０，−１）〜Ｐ_２（２，−１）の画素データは、それぞれ、第１の分割画像の画素Ｐ_１（０，ｍ）〜Ｐ_１（２，ｍ）の画素データと同一である。例えば、第２の拡大分割画像の最外周の画素Ｑ_２（１，０）の画素データは、第２の分割画像の画素Ｐ_２（０，０），Ｐ_２（１，０）の画素データとコピー画素Ｐ_２（０，−１）、Ｐ_２（１，−１）の画素データ（即ち、第１の分割画像の最外周の画素Ｐ_１（０，ｍ），Ｐ_１（１，ｍ）の画素データ）との直線補間によって算出される。

ただし、第２の拡大分割画像の隅の画素Ｑ_２（０，０）については縦方向及び横方向の両方において第２の分割画像の画素Ｐ_２よりも外側に位置しているので、画素Ｑ_２（０，０）の画素データは、第２の分割画像の画素Ｐ_２（０，０）の画素データと、画素Ｐ_２（０，０）のコピー画素Ｐ_２（−１，０）の画素データと、第１の分割画像の最外周の画素Ｐ_１（０，ｍ）のコピー画素Ｐ_２（−１，−１）、Ｐ_２（０，−１）の画素データとの直線補間によって算出される。

このようなスケーリング処理によれば、分割しない場合と同様の拡大画像が得られ、表示画像に不自然な不連続性が生じることを抑制できる。なお、以上では、元画像を２分割して得られる分割画像を２つのスケーラ回路で処理する実施形態について説明しているが、元画像を３以上の分割画像に分割する場合についても、隣接する分割画像の境界のそれぞれにおいて上記の本実施形態のスケーリング処理を行ってもよい。

以下では、図６Ａ及び図６Ｂのようなスケーリング処理を実現するための具体的なハードウェア構成の実施形態を説明する。

図７は、本発明の一実施形態の表示装置の構成を示すブロック図である。本実施形態の表示装置は、液晶表示装置１として構成されており、液晶表示パネル２と、ドライバＩＣ（integrated circuit：集積回路）３とを備えている。

液晶表示パネル２は、表示領域４とゲート線駆動回路５（ＧＩＰ（gate in panel）回路とも呼ばれる）を備えている。図８に図示されているように、表示領域４には、複数のゲート線１１（走査線、アドレス線とも呼ばれる）と、複数のソース線１２（信号線、データ線とも呼ばれる）が配置されると共に、画素１３が配置されている。本実施形態では、各画素１３は、赤色（Ｒ）を表示するＲ副画素１４Ｒ、緑色（Ｇ）を表示するＧ副画素１４Ｇ及び青色（Ｂ）を表示するＢ副画素１４Ｂを備えている。各画素１３のＲ副画素１４Ｒ、Ｇ副画素１４Ｇ、Ｂ副画素１４Ｂは、同一のゲート線１１に接続される一方で、異なるソース線１２に接続されている。なお、各画素１３の構成（例えば、Ｒ副画素１４Ｒ、Ｇ副画素１４Ｇ、Ｂ副画素１４Ｂの配置）は、様々に変更され得ることは当業者には自明的であろう。以下において、表示領域４の水平方向、即ち、ゲート線１１が延伸する方向をｘ方向と呼び、表示領域４の垂直方向、即ち、ソース線１２が延伸する方向をｙ軸方向と呼ぶことがある。ゲート線駆動回路５は、ゲート線１１を順次に駆動する。液晶表示パネル２の各画素１３の駆動においては、ゲート線１１が順次に選択され、選択されたゲート線１１に接続された副画素（Ｒ副画素１４Ｒ、Ｇ副画素１４Ｇ、Ｂ副画素１４Ｂ）にソース線１２から所望のアナログ駆動電圧が書き込まれる。これにより、各副画素が所望の階調に設定され、所望の画像が液晶表示パネル２の表示領域４に表示される。

図７に戻り、ドライバＩＣ３は、外部から（最も典型的には、演算装置から）供給される画素データに応答して、表示領域４の各ソース線１２を駆動する。ここで、本実施形態では、ドライバＩＣ３は、２ポート構成を採用しており、表示領域４のうちの左側領域（第１領域）４Ｌに表示される画像に対応する画素データと右側領域（第２領域）４Ｒに表示される画像に対応する画素データとが、別々のポートからドライバＩＣ３に供給される。以下では、ドライバＩＣ３に供給される元画像の画素データのうち、左側領域４Ｌに表示すべき画像に対応する画素データを「左画像画素データＤ_ＩＮ＿Ｌ」といい、右側領域４Ｒに表示すべき画像に対応する画素データを「右画像画素データＤ_ＩＮ＿Ｒ」ということがある。言い換えれば、左画像画素データＤ_ＩＮ＿Ｌは、元画像を２分割して得られる２つの分割画像のうちの左側の分割画像の画素データであり、右画像画素データＤ_ＩＮ＿Ｒは、右側の分割画像の画素データである。上記のようなドライバＩＣが複数のポートを用いて外部から画素データを受け取る構成は、画素数が多い液晶表示パネルを駆動するドライバＩＣにしばしば採用される。ドライバＩＣ３は、ソース線１２を、ドライバＩＣ３に外部から供給されるタイミング制御信号、より具体的には、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期して駆動する。ドライバＩＣ３は、ＣＯＧ（Chip on Glass）のような表面実装技術を用いて液晶表示パネル２に搭載されている。

図９は、本実施形態のドライバＩＣ３の構成の一例を示す図である。本実施形態では、ドライバＩＣ３は、インターフェース／タイミングコントローラ２１と、ＬＲＡＭ（左側ＲＡＭ）２２Ｌと、ＲＲＡＭ（右側ＲＡＭ）２２Ｒと、左ラインバッファ部２３Ｌと、右ラインバッファ部２３Ｒと、ＲＡＭアクセスロジック回路２４と、左スケーラ回路２５Ｌと、右スケーラ回路２５Ｒと、左画像処理回路２６Ｌと、右画像処理回路２６Ｒと、ソースドライバ回路２７とを備えている。

インターフェース／タイミングコントローラ２１と、ＬＲＡＭ（左側ＲＡＭ）２２Ｌと、ＲＲＡＭ（右側ＲＡＭ）２２Ｒと、左ラインバッファ部２３Ｌと、右ラインバッファ部２３Ｒと、ＲＡＭアクセスロジック回路２４とは、左スケーラ回路２５Ｌ、右スケーラ回路２５Ｒに画素データを供給する画素データ分配部を構成している。

詳細には、インターフェース／タイミングコントローラ２１は、左画像画素データＤ_ＩＮ＿ＬをＬＲＡＭ２２Ｌに転送すると共に、右画像画素データＤ_ＩＮ＿ＲをＲＲＡＭ２２Ｒに転送する。インターフェース／タイミングコントローラ２１は、更に、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期してドライバＩＣ３の動作タイミングを制御する。

ＬＲＡＭ２２Ｌは、左画像画素データＤ_ＩＮ＿Ｌ（左側領域４Ｌに表示される画像に対応する画素データ）を保存し、ＲＲＡＭ２２Ｒは、右画像画素データＤ_ＩＮ＿Ｒ（右側領域４Ｒに表示される画像に対応する画素データ）を保存する。本実施形態では、ＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒは、合わせて１枚のフレーム画像（各フレーム期間（各垂直同期期間）に表示領域４に表示される画像）の画素データを保存する容量を有している。

左ラインバッファ部２３Ｌは、ＬＲＡＭ２２Ｌから読み出された左画像画素データＤ_ＩＮ＿Ｌを一時的に保存するために用いられ、同様に、右ラインバッファ部２３Ｒは、ＲＲＡＭ２２Ｒから読み出された右画像画素データＤ_ＩＮ＿Ｒを一時的に保存するために用いられる。本実施形態では、左ラインバッファ部２３Ｌは、表示領域４の左側領域４Ｌに位置する２水平ラインの画素１３（２本のゲート線１１に接続される画素１３）に対応する左画像画素データＤ_ＩＮ＿Ｌを保存する容量を有している。同様に、右ラインバッファ部２３Ｒは、表示領域４の右側領域４Ｒに位置する２水平ラインの画素１３（２本のゲート線１１に接続される画素１３）に対応する右画像画素データＤ_ＩＮ＿Ｒを保存する容量を有している。後述されるように、左ラインバッファ部２３Ｌ、右ラインバッファ部２３Ｒは、左画像画素データＤ_ＩＮ＿Ｌ、右画像画素データＤ_ＩＮ＿ＲをＲＡＭアクセスロジック回路２４から左スケーラ回路２５Ｌ及び右スケーラ回路２５Ｒに適正な順序で送るためのワークエリアとして用いられる。

ＲＡＭアクセスロジック回路２４は、ＬＲＡＭ２２Ｌから左画像画素データＤ_ＩＮ＿Ｌを読み出して左スケーラ回路２５Ｌに転送し、また、ＲＲＡＭ２２Ｒから右画像画素データＤ_ＩＮ＿Ｒを読み出して右スケーラ回路２５Ｒに転送する。加えて、ＲＡＭアクセスロジック回路２４は、左画像画素データＤ_ＩＮ＿Ｌ（即ち、左側の分割画像の画素データ）のうち、左側の分割画像の右側の分割画像との境界に接する画素の画素データである境界画素データを右スケーラ回路２５Ｒに転送する機能を有しており、右画像画素データＤ_ＩＮ＿Ｒ（即ち、右側の分割画像の画素データ）のうち、右側の分割画像の左側の分割画像との境界に接する画素の画素データである境界画素データを左スケーラ回路２５Ｌに転送する機能を有している。このような機能は、上述の図６に示されたスケーリング処理を実現するために重要である。

左スケーラ回路２５Ｌは、ＲＡＭアクセスロジック回路２４から受け取った画素データに対してスケーリング処理（本実施形態では、拡大処理）を行って拡大画像画素データを生成し、左画像処理回路２６Ｌは、左スケーラ回路２５Ｌにおけるスケーリング処理によって得られた拡大画像画素データに対して所定の画像処理を行って出力画素データを生成する。左画像処理回路２６Ｌから出力される出力画素データが、表示領域４の左側領域４Ｌに位置する画素１３の駆動に用いられる。左スケーラ回路２５Ｌ及び左画像処理回路２６Ｌは、全体としては、ＲＡＭアクセスロジック回路２４から受け取った画素データから表示領域４の左側領域４Ｌに表示される画像の画素データを生成する第１の画像処理部を構成していることになる。本実施形態では、左スケーラ回路２５Ｌは、上述されたバイリニア法によるスケーリング処理を行う。

同様に、右スケーラ回路２５Ｒは、ＲＡＭアクセスロジック回路２４から受け取った画素データに対してスケーリング処理を行って拡大画像画素データを生成し、右画像処理回路２６Ｒは、右スケーラ回路２５Ｒにおけるスケーリング処理によって得られた画素データに対して所定の画像処理を行って出力画素データを生成する。右画像処理回路２６Ｒから出力される画素データが、表示領域４の右側領域４Ｒに位置する画素１３の駆動に用いられる。右スケーラ回路２５Ｒ及び右画像処理回路２６Ｒは、全体としては、ＲＡＭアクセスロジック回路２４から受け取った画素データから表示領域４の右側領域４Ｒに表示される画像の画素データを生成する第２の画像処理部を構成していることになる。本実施形態では、右スケーラ回路２５Ｒは、上述されたバイリニア法によるスケーリング処理を行う。

左画像処理回路２６Ｌ及び右画像処理回路２６Ｒで行われる画像処理としては、例えば、エッジ強調処理が挙げられる。上述のバイリニア法によるスケーリング処理では、一般に、エッジがぼやけた画像が得られるので、シャープな画像を得るためには、左画像処理回路２６Ｌ及び右画像処理回路２６Ｒにおいてエッジ強調処理を行うことが好ましい。

ここで、表示領域４に表示される画像は、元画像（左画像画素データＤ_ＩＮ＿Ｌ、右画像画素データＤ_ＩＮ＿Ｒに対応する画像）に対して拡大処理を行って得られる画像であることから、以下では、拡大画像と呼ぶことがある。また、左側領域４Ｌに表示される画像を左側拡大分割画像と記載し、右側領域４Ｒに表示される画像を右側拡大分割画像と呼ぶことがある。

本実施形態では、左スケーラ回路２５Ｌは、図６Ａ、図６Ｂに図示された第１のスケーラ回路のスケーリング処理を行い、右スケーラ回路２５Ｒは、図６Ａ、図６Ｂに図示された第２のスケーラ回路のスケーリング処理を行う。即ち、左スケーラ回路２５Ｌは、左側領域４Ｌの、右側領域４Ｒとの境界に隣接する部分に位置する画素１３の駆動に用いられる画素データを、元画像の左側分割画像の右側分割画像との境界に隣接する部分にある画素の画素データ（境界画素データ）と元画像の右側分割画像の左側分割画像との境界に隣接する部分にある画素の画素データ（境界画素データ）とに直線補間を行うことで生成する。また、右スケーラ回路２５Ｒは、右側領域４Ｒの、左側領域４Ｌとの境界に隣接する部分に位置する画素１３の駆動に用いられる画素データを、元画像の右側分割画像の左側分割画像との境界に隣接する部分にある画素の画素データ（境界画素データ）と元画像の左側分割画像の右側分割画像との境界に隣接する画素の画素データ（境界画素データ）とに直線補間を行うことで生成する。

ソースドライバ回路２７は、左画像処理回路２６Ｌ及び右画像処理回路２６Ｒから受け取った出力画素データに応答して表示領域４の各画素１３を駆動する。詳細には、ソースドライバ回路２７は、左画像処理回路２６Ｌから受け取った出力画素データに応答して表示領域４の左側領域４Ｌに設けられた画素１３を駆動し、右画像処理回路２６Ｒから受け取った出力画素データに応答して表示領域４の右側領域４Ｒに設けられた画素１３を駆動する。

図１０は、左ラインバッファ部２３Ｌ、右ラインバッファ部２３Ｒ及びＲＡＭアクセスロジック回路２４の構成の一例を示すブロック図である。

本実施形態では、左ラインバッファ部２３Ｌは、２つの左ラインバッファＬＬＢ０、ＬＬＢ１を備えている。

同様に、右ラインバッファ部２３Ｒは、２つの右ラインバッファＲＬＢ０、ＲＬＢ１を備えている。

ＲＡＭアクセスロジック回路２４は、Ｘカウンタ３１と、Ｙカウンタ３２と、左アドレス生成回路３３Ｌと、右アドレス生成回路３３Ｒと、左マルチプレクサ回路３４Ｌと、右マルチプレクサ回路３４Ｒとを備えている。

Ｘカウンタ３１は、クロック信号Ｃｌｏｃｋのクロックパルスをカウントしてカウント値Ｘを出力する。また、Ｙカウンタ３２は、水平同期信号Ｈｓｙｎｃのパルスをカウントしてカウント値Ｙを出力する。カウント値Ｘ、Ｙの値により、表示領域４の左側領域４Ｌ、右側領域４Ｒの画素１３のうち、左スケーラ回路２５Ｌ及び右スケーラ回路２５Ｒにおけるスケーリング処理の対象画素が指定される。

Ｘカウンタ３１によるカウント値Ｘの生成は、水平同期信号Ｈｓｙｎｃと画素データ有効信号ＰｉｘｅｌＶａｌｉｄとに応じて制御される。ここで、画素データ有効信号ＰｉｘｅｌＶａｌｉｄは、表示領域４の画素１３の画素データが生成される期間にアサートされる（本実施形態では“０”に設定される）信号である。ただし、画素データ有効信号ＰｉｘｅｌＶａｌｉｄがアサートされる期間は、表示領域４の画素１３の画素データが生成される期間からその前後にクロック信号Ｃｌｏｃｋの１クロックサイクル分だけ拡張されている。

図１１Ａは、Ｘカウンタ３１の動作の一例を示す真理値表である。Ｘカウンタ３１は、水平同期信号Ｈｓｙｎｃがアサートされると（本実施形態では、“０”に設定されると）リセットされる。図１１Ａの動作では、Ｘカウンタ３１は、リセットされると“−１”に設定される。水平同期信号Ｈｓｙｎｃがネゲートされる一方で画素データ有効信号ＰｉｘｅｌＶａｌｉｄがアサートされている場合、Ｘカウンタ３１は、クロック信号Ｃｌｏｃｋのクロックパルスをカウントしてカウント値Ｘを１ずつ増加させる。また、水平同期信号Ｈｓｙｎｃと画素データ有効信号ＰｉｘｅｌＶａｌｉｄとがいずれもネゲートされている場合、Ｘカウンタ３１は、カウント値Ｘをそのままに維持する。

Ｙカウンタ３２によるカウント値Ｙの生成は、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとに応じて制御される。図１１Ｂは、Ｙカウンタ３２の動作の一例を示す真理値表である。Ｙカウンタ３２は、垂直同期信号Ｖｓｙｎｃがアサートされると（本実施形態では、“０”に設定されると）リセットされる。また、垂直同期信号Ｖｓｙｎｃがネゲートされる一方で水平同期信号ＨｓｙｎｃがアサートされるとＹカウンタ３２は、カウント値Ｙを１だけ増加させる。また、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとがいずれもネゲートされている場合、Ｙカウンタ３２は、カウント値Ｙをそのままに維持する。

図１２は、Ｘカウンタ３１、Ｙカウンタ３２の動作の一例を示すタイミングチャートである。各垂直同期期間（各フレーム期間）の初めに垂直同期信号Ｖｓｙｎｃがアサートされ、Ｙカウンタ３２のカウント値Ｙが“−１”にリセットされる。その後、水平同期信号Ｈｓｙｎｃがアサートされて最初の水平同期期間が開始されると、Ｙカウンタ３２のカウント値Ｙが “０”にカウントアップされると共に、Ｘカウンタ３１のカウント値Ｘが“−１”にリセットされる。その後、画素データ有効信号ＰｉｘｅｌＶａｌｉｄがアサートされると、Ｘカウンタ３１はクロック信号Ｃｌｏｃｋのクロックパルスをカウントしてカウント値Ｘを１ずつ増加させる。Ｘカウンタ３１は、画素データ有効信号ＰｉｘｅｌＶａｌｉｄがアサートされている間、クロック信号Ｃｌｏｃｋのクロックパルスをカウントする。Ｘカウンタ３１のカウント値Ｘは、Ｘｓｉｚｅ＋１までカウントアップされる。ここで、Ｘｓｉｚｅは、表示領域４の左側領域４Ｌ、右側領域４Ｒのそれぞれの水平方向（ｘ方向）における画素１３の数である。

水平同期信号Ｈｓｙｎｃが再度にアサートされて次の水平同期期間が開始されると、Ｘカウンタ３１のカウント値Ｘが“−１”にリセットされる。その後、最初の水平同期期間と同様に、Ｘカウンタ３１は、カウント値ＸがＸｓｉｚｅ＋１までカウントアップされるまでクロック信号Ｃｌｏｃｋのクロックパルスをカウントする。以後、次の垂直同期期間が開始されるまで、同様の動作が継続される。

図１０に戻り、左アドレス生成回路３３Ｌは、ＬＲＡＭ２２Ｌ、左ラインバッファＬＬＢ０、ＬＬＢ１に対するアクセス要求と、アクセス先を指定するアドレスＬ０ａｄｒ、Ｌ１ａｄｒ、Ｌ２ａｄｒを生成する。ここで、アドレスＬ０ａｄｒは、ＬＲＡＭ２２Ｌのアクセス先のアドレスである。また、アドレスＬ１ａｄｒ、Ｌ２ａｄｒは、それぞれ、左ラインバッファＬＬＢ０、ＬＬＢ１のアクセス先のアドレスである。

同様に、右アドレス生成回路３３Ｒは、ＲＲＡＭ２２Ｒ、右ラインバッファＲＬＢ０、ＲＬＢ１に対するアクセス要求と、アクセス先を指定するアドレスＲ０ａｄｒ、Ｒ１ａｄｒ、Ｒ２ａｄｒを生成する。ここで、アドレスＲ０ａｄｒは、ＲＲＡＭ２２Ｒのアクセス先のアドレスである。また、アドレスＲ１ａｄｒ、Ｒ２ａｄｒは、それぞれ、右ラインバッファＲＬＢ０、ＲＬＢ１のアクセス先のアドレスである。

図１３Ａは、左アドレス生成回路３３Ｌの動作の一例を示す真理値表である。左ラインバッファＬＬＢ０、ＬＬＢ１のアクセス先を指定するアドレスＬ１ａｄｒ、Ｌ２ａｄｒは、Ｘカウンタ３１のカウント値Ｘに応じて算出される。また、ＬＲＡＭ２２Ｌのアクセス先を指定するアドレスＬ０ａｄｒは、Ｘカウンタ３１のカウント値ＸとＹカウンタ３２のカウント値Ｙとに応じて算出される。

また、図１３Ｂは、右アドレス生成回路３３Ｒの動作の一例を示す真理値表である。右ラインバッファＲＬＢ０、ＲＬＢ１のアクセス先を指定するアドレスＲ１ａｄｒ、Ｒ２ａｄｒは、Ｘカウンタ３１のカウント値Ｘに応じて算出される。また、ＲＲＡＭ２２Ｒのアクセス先を指定するアドレスＲ０ａｄｒは、Ｘカウンタ３１のカウント値ＸとＹカウンタ３２のカウント値Ｙとに応じて算出される。

図１４Ａは、左アドレス生成回路３３Ｌと右アドレス生成回路３３Ｒによって生成されるアクセス要求の内容の一例を示す真理値表である。左ラインバッファＬＬＢ０、ＬＬＢ１に対しては、書き込みと読み出しの両方のアクセスが発生し得る。左ラインバッファＬＬＢ０、ＬＬＢ１に対して書き込みと読み出しのいずれが行われるかは、Ｙカウンタ３２のカウント値Ｙに応じて決定される。右ラインバッファＲＬＢ０、ＲＬＢ１についても同様である。右ラインバッファＲＬＢ０、ＲＬＢ１に対して書き込みと読み出しのいずれが行われるかは、Ｙカウンタ３２のカウント値Ｙに応じて決定される。ここで、図１４Ａにおいて、“Ｙ％４”は、カウント値Ｙを４で割ったときの剰余を意味している。即ち、図１４Ａの動作では、カウント値Ｙを４で割ったときの剰余に応じて左ラインバッファＬＬＢ０、ＬＬＢ１に対するアクセス要求の内容が決定される。なお、ＲＡＭアクセスロジック回路２４は、ＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒから画素データを読み出すが、ＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒに対する画素データの書き込みは行わない。

図１４Ｂは、左アドレス生成回路３３Ｌと右アドレス生成回路３３Ｒによって生成されるアクセス要求の内容の他の例を示す真理値表である。図１４Ｂにおいて、“Ｙ％２”は、カウント値Ｙを２で割ったときの剰余を意味している。即ち、図１４Ｂの動作では、カウント値Ｙを２で割ったときの剰余に応じて左ラインバッファＬＬＢ０、ＬＬＢ１に対するアクセス要求の内容が決定される。図１４Ｂの動作では、同じ画素データを上書きする余計な書き込みが発生するが、アクセス要求の生成の論理が簡素化される。

図１０を再度に参照して、左マルチプレクサ回路３４Ｌは、ＬＲＡＭ２２Ｌ、左ラインバッファＬＬＢ０、ＬＬＢ１から左スケーラ回路２５Ｌに送るべき画素データを収集し、収集した画素データを左スケーラ回路２５Ｌに送り出す。図１０においては、ＬＲＡＭ２２Ｌ、左ラインバッファＬＬＢ０、ＬＬＢ１から読み出される画素データが、それぞれ、記号Ｌ０、Ｌ１、Ｌ２として図示されている。図３から理解されるように、バイリニア法によってスケーリング処理を行う場合、拡大画像の各画素の画素データは、元画像の４つの画素の画素データから算出されるので、左マルチプレクサ回路３４Ｌは、ＬＲＡＭ２２Ｌ、左ラインバッファＬＬＢ０、ＬＬＢ１から読み出した画素データを４つの画素の画素データを１単位として左スケーラ回路２５Ｌに送り出す。本実施形態では、左マルチプレクサ回路３４Ｌは、４つの画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１を左スケーラ回路２５Ｌに送り出すように構成されている。

同様に、右マルチプレクサ回路３４Ｒは、ＲＲＡＭ２２Ｒ、右ラインバッファＲＬＢ０、ＲＬＢ１から右スケーラ回路２５Ｒに送るべき画素データを収集し、収集した画素データを右スケーラ回路２５Ｒに送り出す。図１０においては、ＲＲＡＭ２２Ｒ、右ラインバッファＲＬＢ０、ＲＬＢ１から読み出される画素データが、それぞれ、記号Ｒ０、Ｒ１、Ｒ２として図示されている。本実施形態では、右マルチプレクサ回路３４Ｒは、４つの画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１を右スケーラ回路２５Ｒに送り出すように構成されている。

図１５は、左マルチプレクサ回路３４Ｌ、右マルチプレクサ回路３４Ｒの構成の一例を示すブロック図である。左マルチプレクサ回路３４Ｌは、Ｘアドレスフリップフロップ４１Ｌと、左セレクタ４２Ｌと、画素データフリップフロップ４３Ｌ〜４７Ｌとを備えている。同様に、右マルチプレクサ回路３４Ｒは、Ｘアドレスフリップフロップ４１Ｒと、右セレクタ４２Ｒと、画素データフリップフロップ４３Ｒ〜４７Ｒとを備えている。

Ｘアドレスフリップフロップ４１Ｌ、４１Ｒは、Ｘカウンタ３１から受け取ったカウント値Ｘをラッチし、ラッチしたカウント値Ｘを１クロックサイクルだけ遅延して出力する。図１５では、Ｘアドレスフリップフロップ４１Ｌ、４１Ｒから出力されるカウント値が、記号“ＸＢｕｆ”として示されている。

左セレクタ４２Ｌは、それに入力される様々な画素データから左スケーラ回路２５Ｌに送るべき画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１を選択する機能を有している。加えて、本実施形態では、左セレクタ４２Ｌは、それに入力される様々な画素データから右スケーラ回路２５Ｒに送るべき画素データを選択する機能も有している。

同様に、右セレクタ４２Ｒは、それに入力される様々な画素データから右スケーラ回路２５Ｒに送るべき画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１を選択する機能を有している。加えて、本実施形態では、右セレクタ４２Ｒは、それに入力される様々な画素データから左スケーラ回路２５Ｌに送るべき画素データを選択する機能も有している。左セレクタ４２Ｌ、右セレクタ４２Ｒによる画素データの選択については、後に詳細に説明する。

画素データフリップフロップ４３Ｌは、入力が左セレクタ４２Ｌに接続され、且つ、出力が右セレクタ４２Ｒに接続されている。画素データフリップフロップ４３Ｌは、左セレクタ４２Ｌから右セレクタ４２Ｒに転送すべき画素データを一時的に保持して出力するラッチ部として動作する。画素データフリップフロップ４３Ｌは、元画像の左側分割画像の右側分割画像に隣接する部分の画素の画素データ（境界画素データ）を、左セレクタ４２Ｌから右セレクタ４２Ｒを介して右スケーラ回路２５Ｒに転送する経路として用いられる。本実施形態では、２つの画素の画素データが画素データフリップフロップ４３Ｌから出力され、それらの画素データは、図１５において、記号“ＬＢｕｆ０”、“ＬＢｕｆ１”で示されている。

一方、画素データフリップフロップ４３Ｒは、入力が右セレクタ４２Ｒに接続され、且つ、出力が左セレクタ４２Ｌに接続されている。画素データフリップフロップ４３Ｒは、右セレクタ４２Ｒから左セレクタ４２Ｌに転送すべき画素データを一時的に保持して出力するラッチ部として動作する。画素データフリップフロップ４３Ｒは、元画像の右側分割画像の左側分割画像に隣接する部分の画素の画素データ（境界画素データ）を右セレクタ４２Ｒから左セレクタ４２Ｌを介して左スケーラ回路２５Ｌに転送する経路として用いられる。本実施形態では、２つの画素の画素データが画素データフリップフロップ４３Ｒから出力され、それらの画素データは、図１５において、記号“ＲＢｕｆ０”、“ＲＢｕｆ１”で示されている。

画素データフリップフロップ４４Ｌ〜４７Ｌは、それぞれ、左スケーラ回路２５Ｌに送るべき画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１を左セレクタ４２Ｌから受け取り、画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１を左スケーラ回路２５Ｌに出力する。同様に、画素データフリップフロップ４４Ｒ〜４７Ｒは、それぞれ、右スケーラ回路２５Ｒに送るべき画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１を右セレクタ４２Ｒから受け取り、画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１を右スケーラ回路２５Ｒに出力する。

続いて、左セレクタ４２Ｌ、右セレクタ４２Ｒの動作について詳細に説明する。
左セレクタ４２Ｌには、下記の画素データが入力され、入力された画素データから左スケーラ回路２５Ｌに送るべき画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１、及び、右セレクタ４２Ｒに送るべき画素データＬＢｕｆ０、ＬＢｕｆ１を選択する。
（１）ＬＲＡＭ２２Ｌから受け取った画素データＬ０
（２）左ラインバッファＬＬＢ０、ＬＬＢ１から受け取った画素データＬ１、Ｌ２
（３）画素データフリップフロップ４４Ｌ、４６Ｌから受け取った画素データＬＰ００、ＬＰ１０
（４）右マルチプレクサ回路３４Ｒの画素データフリップフロップ４３Ｒから受け取った画素データＲＢｕｆ０、ＲＢｕｆ１

同様に、右セレクタ４２Ｒには、下記の画素データが入力され、入力された画素データから右スケーラ回路２５Ｒに送るべき画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１、及び、左セレクタ４２Ｌに送るべき画素データＲＢｕｆ０、ＲＢｕｆ１を選択する。
（１）ＲＲＡＭ２２Ｒから受け取った画素データＲ０
（２）右ラインバッファＲＬＢ０、ＲＬＢ１から受け取った画素データＲ１、Ｒ２
（３）画素データフリップフロップ４４Ｒ、４６Ｒから受け取った画素データＲＰ００、ＲＰ１０
（４）左マルチプレクサ回路３４Ｌの画素データフリップフロップ４３Ｌから受け取った画素データＬＢｕｆ０、ＬＢｕｆ１

左セレクタ４２Ｌにおける画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１、ＬＢｕｆ０、ＬＢｕｆ１の選択は、Ｙカウンタ３２から受け取ったカウント値Ｙと、Ｘアドレスフリップフロップ４１Ｌから受け取ったカウント値ＸＢｕｆに応じて行われる。図１６Ａ、図１７Ａ、図１８Ａは、それぞれ、カウント値Ｙが０の場合、（（Ｙ＋１）／２）％２＝１が成立する場合、（（Ｙ＋１）／２）％２＝０が成立する場合の左セレクタ４２Ｌの動作を示す真理値表である。

左セレクタ４２Ｌの動作において注目すべきことが二つある。一つは、カウント値ＸＢｕｆが−１の場合に、ＬＲＡＭ２２Ｌから受け取った画素データＬ０、左ラインバッファＬＬＢ０、ＬＬＢ１から受け取った画素データＬ１、Ｌ２が右セレクタ４２Ｒに送るべき画素データＬＢｕｆ０、ＬＢｕｆ１として選択されることである。詳細には、カウント値Ｙが０であり、且つ、カウント値ＸＢｕｆが−１である場合、ＬＲＡＭ２２Ｌから受け取った画素データＬ０が、右セレクタ４２Ｒに送るべき画素データＬＢｕｆ０、ＬＢｕｆ１として選択される。また、（（Ｙ＋１）／２）％２＝１が成立し、且つ、カウント値ＸＢｕｆが−１の場合、左ラインバッファＬＬＢ０から受け取った画素データＬ１とＬＲＡＭ２２Ｌから受け取った画素データＬ０とが右セレクタ４２Ｒに送るべき画素データＬＢｕｆ０、ＬＢｕｆ１として選択される。更に、（（Ｙ＋１）／２）％２＝０が成立し、且つ、カウント値ＸＢｕｆが−１の場合、左ラインバッファＬＬＢ１から受け取った画素データＬ２とＬＲＡＭ２２Ｌから受け取った画素データＬ０とが右セレクタ４２Ｒに送るべき画素データＬＢｕｆ０、ＬＢｕｆ１として選択される。この動作は、元画像の左側分割画像の右側分割画像に隣接する部分の画素の画素データ（境界画素データ）を、右セレクタ４２Ｒを介して右スケーラ回路２５Ｒに送ることに関連している。

もう一つは、カウント値Ｙがいずれの値であっても、カウント値ＸＢｕｆがＸｓｉｚｅ−１の場合に、右マルチプレクサ回路３４Ｒの画素データフリップフロップ４３Ｒから受け取った画素データＲＢｕｆ０、ＲＢｕｆ１が、左スケーラ回路２５Ｌに送るべき画素データＬＰ００、ＬＰ１０として選択されることである。この動作は、元画像の右側分割画像の左側分割画像に隣接する部分の画素の画素データ（境界画素データ）を、左セレクタ４２Ｌを介して左スケーラ回路２５Ｌに送ることに関連している。

同様に、右セレクタ４２Ｒにおける画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１、ＲＢｕｆ０、ＲＢｕｆ１の選択も、Ｙカウンタ３２から受け取ったカウント値Ｙと、Ｘアドレスフリップフロップ４１Ｌから受け取ったカウント値ＸＢｕｆに応じて行われる。
図１６Ｂ、図１７Ｂ、図１８Ｂは、それぞれ、カウント値Ｙが０の場合、（（Ｙ＋１）／２）％２＝１が成立する場合、（（Ｙ＋１）／２）％２＝０が成立する場合の右セレクタ４２Ｒの動作を示す真理値表である。

左セレクタ４２Ｌの動作と同様に、右セレクタ４２Ｒの動作においても、注目すべきことが二つある。一つは、カウント値ＸＢｕｆが０の場合に、ＲＲＡＭ２２Ｒから受け取った画素データＲ０、右ラインバッファＲＬＢ０、ＲＬＢ１から受け取った画素データＲ１、Ｒ２が左セレクタ４２Ｌに送るべき画素データＲＢｕｆ０、ＲＢｕｆ１として選択されることである。詳細には、カウント値Ｙが０であり、且つ、カウント値ＸＢｕｆが０である場合、ＲＲＡＭ２２Ｒから受け取った画素データＲ０が、左セレクタ４２Ｌに送るべき画素データＲＢｕｆ０、ＲＢｕｆ１として選択される。また、（（Ｙ＋１）／２）％２＝１が成立し、且つ、カウント値ＸＢｕｆが０の場合、右ラインバッファＲＬＢ０から受け取った画素データＲ１とＲＲＡＭ２２Ｒから受け取った画素データＲ０とが左セレクタ４２Ｌに送るべき画素データＲＢｕｆ０、ＲＢｕｆ１として選択される。更に、（（Ｙ＋１）／２）％２＝０が成立し、且つ、カウント値ＸＢｕｆが０の場合、右ラインバッファＲＬＢ１から受け取った画素データＲ２とＲＲＡＭ２２Ｒから受け取った画素データＲ０とが左セレクタ４２Ｌに送るべき画素データＲＢｕｆ０、ＲＢｕｆ１として選択される。この動作は、元画像の右側分割画像の左側分割画像に隣接する部分の画素の画素データ（境界画素データ）を、左セレクタ４２Ｌを介して左スケーラ回路２５Ｌに送ることに関連している。

もう一つは、カウント値Ｙがいずれの値であっても、カウント値ＸＢｕｆが０の場合に、左マルチプレクサ回路３４Ｌの画素データフリップフロップ４３Ｌから受け取った画素データＬＢｕｆ０、ＬＢｕｆ１が、左スケーラ回路２５Ｌに送るべき画素データＲＰ０１、ＬＰ１１として選択されることである。この動作は、元画像の左側分割画像の右側分割画像に隣接する部分の画素の画素データ（境界画素データ）を、右セレクタ４２Ｒを介して右スケーラ回路２５Ｒに送ることに関連している。

続いて、本実施形態におけるＲＡＭアクセスロジック回路２４の動作について説明する。本実施形態では、ＲＡＭアクセスロジック回路２４は、元画像の左側分割画像の各画素の画素データに加え、右側分割画像の左側分割画像に隣接する部分の画素（詳細には、右側分割画像の左端の列の画素）の画素データ（境界画素データ）を左スケーラ回路２５Ｌに供給する。また、ＲＡＭアクセスロジック回路２４は、元画像の右側分割画像の各画素の画素データに加え、左側分割画像の右側分割画像に隣接する部分の画素（詳細には、左側分割画像の右端の列の画素）の画素データ（境界画素データ）を右スケーラ回路２５Ｒに供給する。左スケーラ回路２５Ｌは、供給されたこれらの画素データに対してスケーリング処理（拡大処理）を行って左側領域４Ｌの画素１３の画素データを算出し、右スケーラ回路２５Ｒは、供給されたこれらの画素データに対してスケーリング処理（拡大処理）を行って右側領域４Ｒの画素１３の画素データを算出する。このような動作によれば、表示領域４に表示される表示画像における、左側領域４Ｌと右側領域４Ｒに表示される表示画像の不連続性を抑制することができる。

図１９〜図２１は、本実施形態におけるＲＡＭアクセスロジック回路２４の動作、特に、左マルチプレクサ回路３４Ｌ、右マルチプレクサ回路３４Ｒの動作を示すタイミングチャートである。図１９〜図２１において、“ＬＲＡＭ Ａｄｒｅｓｓ”の欄は、ＬＲＡＭ２２Ｌのアクセスアドレス（読み出しアドレス）を示しており、“ＲＲＡＭ Ａｄｒｅｓｓ”の欄は、ＲＲＡＭ２２Ｒのアクセスアドレス（読み出しアドレス）を示している。また、“ＬＬＢ０ ｗｒｉｔｅ ｄａｔａ”、“ＬＬＢ１ ｗｒｉｔｅ ｄａｔａ”の欄は、それぞれ、左ラインバッファＬＬＢ０、ＬＬＢ１に書き込まれる画素データを示している。更に、“ＲＬＢ０ ｗｒｉｔｅ ｄａｔａ”、“ＲＬＢ１ ｗｒｉｔｅ ｄａｔａ”の欄は、それぞれ、右ラインバッファＲＬＢ０、ＲＬＢ１に書き込まれる画素データを示している。また、図１９〜図２１における数値“ｙ，ｘ”は、画素の座標を示しており、それぞれ、ｙ座標、ｘ座標を示している。

図１９は、Ｙカウンタ３２のカウント値Ｙが、“０”である場合の動作を図示している。カウント値Ｙが“０”である場合、表示領域４（左側領域４Ｌ、右側領域４Ｒ）の上端の画素１３の画素データが生成される。カウント値Ｙが“０”である場合には、元画像の上端の画素の画素データが、ＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒから読み出される。

Ｘカウンタ３１のカウント値Ｘが“−１”であるクロックサイクルにおいては、ＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒの読み出しアドレスが、それぞれ、左側分割画像の右端の画素の画素データ及び右側分割画像の右端の画素の画素データのアドレスを指定するように設定される。カウント値Ｘが“−１”であるクロックサイクルにおいてはＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒの読み出しアドレスが“０，（Ｘｓｉｚｅ−１）／２”に設定されていることに留意されたい。ここでＸｓｉｚｅは、表示領域４の左側領域４Ｌ、右側領域４Ｒそれぞれのｘ方向における画素１３の数である。

続いて、カウント値Ｘが“０”であるクロックサイクル（即ち、Ｘアドレスフリップフロップ４１Ｌ、４１Ｒのカウント値ＸＢｕｆが“−１”であるクロックサイクル）において、ＬＲＡＭ２２Ｌから左側分割画像の右端の画素の画素データが読み出され、ＲＲＡＭ２２Ｒから右側分割画像の右端の画素の画素データが読み出される。更に、ＬＲＡＭ２２Ｌから読み出された左側分割画像の右端の画素の画素データが、左ラインバッファＬＬＢ０に書き込まれ、ＲＲＡＭ２２Ｒから読み出された右側分割画像の右端の画素の画素データが、右ラインバッファＲＬＢ０に書き込まれる。

このクロックサイクルでは、更に、左セレクタ４２Ｌが、右セレクタ４２Ｒに送り出す画素データＬＢｕｆ０、ＬＢｕｆ１として、左側分割画像の右端の画素の画素データが選択される。この動作により、次のクロックサイクル以降において右セレクタ４２Ｒが左側分割画像の右端の画素の画素データを受け取る準備ができたことになる。

続いて、カウント値Ｘが“１”であるクロックサイクル（即ち、カウント値ＸＢｕｆが“０”であるクロックサイクル）では、左側領域４Ｌ、右側領域４Ｒの左端の画素１３の画素データが算出される。詳細には、ＬＲＡＭ２２Ｌから左側分割画像の左端の画素の画素データが読み出され、ＲＲＡＭ２２Ｒから右側分割画像の左端の画素の画素データが読み出される。また、ＬＲＡＭ２２Ｌから読み出された左側分割画像の左端の画素の画素データが左ラインバッファＬＬＢ０に書き込まれ、ＲＲＡＭ２２Ｒから読み出された右側分割画像の左端の画素の画素データが右ラインバッファＲＬＢ０に書き込まれる。

このとき、左セレクタ４２Ｌは、ＬＲＡＭ２２Ｌから読み出した左側分割画像の左端の画素の画素データを、左スケーラ回路２５Ｌに送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１として選択する。この結果、左スケーラ回路２５Ｌは、左側領域４Ｌの左上隅の画素１３の画素データを、左側分割画像の左上隅の画素及びそのコピー画素の画素データの直線補間によって算出する。実際には、４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１は同一であるから、左側領域４Ｌの左上隅の画素１３の画素データは、左側分割画像の左上隅の画素の画素データと同一に算出されることになる。

一方、右セレクタ４２Ｒは、右スケーラ回路２５Ｒに送られる４画素の画素データのうちの２画素の画素データＲＰ００、ＲＰ１０としてＲＲＡＭ２２Ｒから読み出した右側分割画像の左端の画素の画素データを選択し、更に、画素データＲＰ０１、ＲＰ１１として左セレクタ４２Ｌから受け取った画素データＬＢｕｆ０、ＬＢｕｆ１を選択する。このような動作により、左側分割画像の右端の画素の画素データが右セレクタ４２Ｒを介して右スケーラ回路２５Ｒに送られる。右スケーラ回路２５Ｒは、右側領域４Ｒの左上隅の画素１３の画素データを、右側分割画像の左上隅の画素の画素データと左側分割画像の右上隅の画素の画素データとの直線補間によって算出する。このような演算は、元画像を分割せずにスケーリング処理を行った場合の演算と同一であり、左側領域４Ｌと右側領域４Ｒとの境界における不自然な不連続性を抑制することに寄与する。

以後、カウント値Ｘが“Ｘｓｉｚｅ−１”になるクロックサイクルまでは、左側領域４Ｌ、右側領域４Ｒの上端の画素１３の画素データが順次に算出される。左セレクタ４２Ｌは、左側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データを、左スケーラ回路２５Ｌに送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１として選択し、右セレクタ４２Ｒは、右側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データを、右スケーラ回路２５Ｒに送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１として選択する。左スケーラ回路２５Ｌは、左側領域４Ｌの上端の画素１３の画素データを、左側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データの直線補間によって算出し、右スケーラ回路２５Ｒは、右側領域４Ｒの上端の画素１３の画素データを、右側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データの直線補間によって算出する。

カウント値ＸＢｕｆが“Ｘｓｉｚｅ−１”になるクロックサイクル（カウント値Ｘが“Ｘｓｉｚｅ−１”になるクロックサイクルの次のクロックサイクル）では、左側領域４Ｌ、右側領域４Ｒの右端の画素１３の画素データが算出される。左セレクタ４２Ｌは、左スケーラ回路２５Ｌに送られる４画素の画素データのうち２画素の画素データＬＰ００、ＬＰ１０として右セレクタ４２Ｒから受け取った画素データＲＢｕｆ０、ＲＢｕｆ１を選択し、更に、画素データＬＰ０１、ＬＰ１１として、ＬＲＡＭ２２Ｌから読み出された左側分割画像の右端の画素の画素データを選択する。このような動作により、右側分割画像の左端の画素の画素データが左セレクタ４２Ｌを介して左スケーラ回路２５Ｌに送られる。左スケーラ回路２５Ｌは、左側領域４Ｌの右上隅の画素１３の画素データを、左側分割画像の右上隅の画素の画素データと右側分割画像の左上隅の画素の画素データとの直線補間によって算出する。このような演算は、元画像を分割せずにスケーリング処理を行った場合の演算と同一であり、左側領域４Ｌと右側領域４Ｒとの境界における不自然な不連続性を抑制することに寄与する。

このとき、右セレクタ４２Ｒは、ＲＲＡＭ２２Ｒから読み出された右側分割画像の右端の画素の画素データを、右スケーラ回路２５Ｒに送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１として選択する。この結果、右スケーラ回路２５Ｒは、右側領域４Ｒの右上隅の画素１３の画素データを、右側分割画像の右上隅の画素及びそのコピー画素の画素データの直線補間によって算出する。実際には、４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１は同一であるから、右側領域４Ｒの右上隅の画素１３の画素データは、右側分割画像の右上隅の画素の画素データと同一に算出されることになる。

図２０、図２１は、表示領域４の上端又は下端に位置しない画素１３の画素データが算出される場合の動作を示している。詳細には、図２０は、Ｙカウンタ３２のカウント値Ｙについて（（Ｙ＋１）／２）％２＝１が成立する場合の動作を示しており、図２１は、（（Ｙ＋１）／２）％２＝０が成立する場合の動作を示している。これらの場合についても、画素データのアクセス先については相違があるものの、全体としては、Ｙカウンタ３２のカウント値Ｙが“０”である場合の動作（図１９参照）と同様である。

より具体的には、（（Ｙ＋１）／２）％２＝１の場合（図２０参照）の動作は下記の通りである。Ｘカウンタ３１のカウント値Ｘが“−１”であるクロックサイクルにおいては、ＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒの読み出しアドレス、及び、左ラインバッファＬＬＢ０、右ラインバッファＲＬＢ０の読み出しアドレスが、それぞれ、左側分割画像の右端の画素の画素データ及び右側分割画像の右端の画素の画素データのアドレスを指定するように設定される。図２０において、カウント値Ｘが“−１”であるクロックサイクルにおいてはＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒの読み出しアドレスが“１，（Ｘｓｉｚｅ−１）／２”に設定され、左ラインバッファＬＬＢ０、右ラインバッファＲＬＢ０の読み出しアドレスが、“０，（Ｘｓｉｚｅ−１）／２” に設定されていることに留意されたい（なお、左ラインバッファＬＬＢ０、右ラインバッファＲＬＢ０のｙアドレスは実際には設定する必要がない）。

続いて、カウント値Ｘが“０”であるクロックサイクル（即ち、Ｘアドレスフリップフロップ４１Ｌ、４１Ｒのカウント値ＸＢｕｆが“−１”であるクロックサイクル）において、ＬＲＡＭ２２Ｌ及び左ラインバッファＬＬＢ０から左側分割画像の右端の画素の画素データが読み出され、ＲＲＡＭ２２Ｒ及び右ラインバッファＲＬＢ０から右側分割画像の右端の画素の画素データが読み出される。更に、ＬＲＡＭ２２Ｌから読み出された左側分割画像の右端の画素の画素データが、左ラインバッファＬＬＢ１に書き込まれ、ＲＲＡＭ２２Ｒから読み出された右側分割画像の右端の画素の画素データが、右ラインバッファＲＬＢ１に書き込まれる。

このクロックサイクルでは、更に、左セレクタ４２Ｌが、右セレクタ４２Ｒに送り出す画素データＬＢｕｆ０、ＬＢｕｆ１として、左側分割画像の右端の画素の画素データが選択される。この動作により、次のクロックサイクル以降において右セレクタ４２Ｒが左側分割画像の右端の画素の画素データを受け取る準備ができたことになる。

続いて、カウント値Ｘが“１”であるクロックサイクル（即ち、カウント値ＸＢｕｆが“０”であるクロックサイクル）では、左側領域４Ｌ、右側領域４Ｒの左端の画素１３の画素データが算出される。詳細には、ＬＲＡＭ２２Ｌ及び左ラインバッファＬＬＢ０から左側分割画像の左端の画素の画素データが読み出され、ＲＲＡＭ２２Ｒ及び右ラインバッファＲＬＢ０から右側分割画像の左端の画素の画素データが読み出される。また、ＬＲＡＭ２２Ｌから読み出された左側分割画像の左端の画素の画素データが左ラインバッファＬＬＢ１に書き込まれ、ＲＲＡＭ２２Ｒから読み出された右側分割画像の左端の画素の画素データが右ラインバッファＲＬＢ１に書き込まれる。

このとき、左セレクタ４２Ｌは、ＬＲＡＭ２２Ｌ及び左ラインバッファＬＬＢ０から読み出した左側分割画像の左端の画素の画素データを、左スケーラ回路２５Ｌに送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１として選択する。この結果、左スケーラ回路２５Ｌは、左側領域４Ｌの左端の画素１３の画素データを、左側分割画像の左端の画素の画素データ及びそのコピー画素の画素データの直線補間によって算出する。

一方、右セレクタ４２Ｒは、右スケーラ回路２５Ｒに送られる４画素の画素データのうちの２画素の画素データＲＰ００、ＲＰ１０としてＲＲＡＭ２２Ｒ及び右ラインバッファＲＬＢ０から読み出した右側分割画像の左端の画素の画素データを選択し、更に、画素データＲＰ０１、ＲＰ１１として左セレクタ４２Ｌから受け取った画素データＬＢｕｆ０、ＬＢｕｆ１を選択する。このような動作により、左側分割画像の右端の画素の画素データが右セレクタ４２Ｒを介して右スケーラ回路２５Ｒに送られる。右スケーラ回路２５Ｒは、右側領域４Ｒの左端の画素１３の画素データを、右側分割画像の左端の画素の画素データと左側分割画像の右端の画素の画素データとの直線補間によって算出する。このような演算は、元画像を分割せずにスケーリング処理を行った場合の演算と同一であり、左側領域４Ｌと右側領域４Ｒとの境界における不自然な不連続性を抑制することに寄与する。

以後、カウント値Ｘが“Ｘｓｉｚｅ−１”になるクロックサイクルまでは、左側領域４Ｌ、右側領域４Ｒの画素１３の画素データが順次に算出される。左セレクタ４２Ｌは、左側分割画像の対応する４つの画素の画素データを、左スケーラ回路２５Ｌに送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１として選択し、右セレクタ４２Ｒは、右側分割画像の対応する４つの画素の画素データを、右スケーラ回路２５Ｒに送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１として選択する。左スケーラ回路２５Ｌは、左側領域４Ｌの画素１３の画素データを、左側分割画像の対応する４つの画素の画素データの直線補間によって算出し、右スケーラ回路２５Ｒは、右側領域４Ｒの画素１３の画素データを、右側分割画像の対応する４つの画素の画素データの直線補間によって算出する。

カウント値ＸＢｕｆが“Ｘｓｉｚｅ−１”になるクロックサイクル（カウント値Ｘが“Ｘｓｉｚｅ−１”になるクロックサイクルの次のクロックサイクル）では、左側領域４Ｌ、右側領域４Ｒの右端の画素１３の画素データが算出される。左セレクタ４２Ｌは、左スケーラ回路２５Ｌに送られる４画素の画素データのうち２画素の画素データＬＰ００、ＬＰ１０として右セレクタ４２Ｒから受け取った画素データＲＢｕｆ０、ＲＢｕｆ１を選択し、更に、画素データＬＰ０１、ＬＰ１１としてＬＲＡＭ２２Ｌと左ラインバッファＬＬＢ０から読み出された左側分割画像の右端の画素の画素データを選択する。このような動作により、右側分割画像の左端の画素の画素データが左セレクタ４２Ｌを介して左スケーラ回路２５Ｌに送られる。左スケーラ回路２５Ｌは、左側領域４Ｌの右端の画素１３の画素データを、左側分割画像の右端の画素の画素データと右側分割画像の左端の画素の画素データとの直線補間によって算出する。このような演算は、元画像を分割せずにスケーリング処理を行った場合の演算と同一であり、左側領域４Ｌと右側領域４Ｒとの境界における不自然な不連続性を抑制することに寄与する。

このとき、右セレクタ４２Ｒは、ＲＲＡＭ２２Ｒと右ラインバッファＲＬＢ０から読み出された右側分割画像の右端の画素の画素データを、右スケーラ回路２５Ｒに送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１として選択する。この結果、右スケーラ回路２５Ｒは、右側領域４Ｒの右上隅の画素１３の画素データを、右側分割画像の右端の画素及びそのコピー画素の画素データの直線補間によって算出する。

（（Ｙ＋１）／２）％２＝０の場合（図２１参照）の動作は、左ラインバッファＬＬＢ０、右ラインバッファＲＬＢ０にＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒから読み出された画素データの書き込みが行われ、左ラインバッファＬＬＢ１、右ラインバッファＲＬＢ１から左スケーラ回路２５Ｌ、右スケーラ回路２５Ｒに送られる画素データが読み込まれることを除けば、（（Ｙ＋１）／２）％２＝１の場合（図２０参照）の動作と同様である。

上述された本実施形態のスケーリング処理において、左セレクタ４２Ｌが右セレクタ４２Ｒから画素データを受け取るタイミング及び右セレクタ４２Ｒが左セレクタ４２Ｌから画素データを受け取るタイミングは、左スケーラ回路２５Ｌ及び右スケーラ回路２５Ｒが画素データを処理する順序に応じて決定されていることに留意されたい。図１９〜図２１に図示されている動作では、左スケーラ回路２５Ｌ及び右スケーラ回路２５Ｒは、それぞれ、左側領域４Ｌ、右側領域４Ｒの画素１３の画素データを左から右の順序で生成する。このため、右セレクタ４２Ｒは、右スケーラ回路２５Ｒに最初に送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１の選択のときに（即ち、右側領域４Ｒの左端の画素１３の画素データの生成のときに）左セレクタ４２Ｌから送られる画素データＬＢｕｆ０、Ｌｂｕｆ１を選択する。また、左セレクタ４２Ｌは、左スケーラ回路２５Ｌに最後に送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１の選択のときに（即ち、左側領域４Ｌの右端の画素１３の画素データの生成のときに）右セレクタ４２Ｒから送られる画素データＲＢｕｆ０、Ｒｂｕｆ１を選択する。

左マルチプレクサ回路３４Ｌの画素データフリップフロップ４３Ｌは、ＬＲＡＭ２２Ｌ、左ラインバッファＬＬＢ０、ＬＬＢ１から読み出された画素データのうち右スケーラ回路２５Ｒに送るべき画素データが、右スケーラ回路２５Ｒにおいて実際に必要になる時点まで当該画素データを保持する重要な役割をしている。同様に、右マルチプレクサ回路３４Ｒの画素データフリップフロップ４３Ｒは、ＲＲＡＭ２２Ｒ、右ラインバッファＲＬＢ０、ＲＬＢ１から読み出された画素データのうち左スケーラ回路２５Ｌに送るべき画素データが、左スケーラ回路２５Ｌにおいて実際に必要になる時点まで当該画素データを保持する重要な役割をしている。

例えば、左マルチプレクサ回路３４Ｌの画素データフリップフロップ４３Ｌは、右セレクタ４２Ｒが左セレクタ４２Ｌから送られる画素データＬＢｕｆ０、Ｌｂｕｆ１を選択する時点まで（即ち、右側領域４Ｒの左端の画素１３の画素データが生成される時点まで）左側分割画像の右端の画素の画素データを保持する。また、右マルチプレクサ回路３４Ｒの画素データフリップフロップ４３Ｒは、左セレクタ４２Ｌが右セレクタ４２Ｒから送られる画素データＲＢｕｆ０、Ｒｂｕｆ１を選択する時点まで（即ち、左側領域４Ｌの右端の画素１３の画素データが生成される時点まで）右側分割画像の左端の画素の画素データを保持する。

なお、左スケーラ回路２５Ｌ及び右スケーラ回路２５Ｒが画素データを処理する順序は、適宜に変更可能である。この場合、左セレクタ４２Ｌが右セレクタ４２Ｒから画素データを受け取るタイミング及び右セレクタ４２Ｒが左セレクタ４２Ｌから画素データを受け取るタイミングは、左スケーラ回路２５Ｌ及び右スケーラ回路２５Ｒが画素データを処理する順序に応じて適宜に変更される。

例えば、左スケーラ回路２５Ｌが左側領域４Ｌの画素１３の画素データを左から右の順序で生成し、右スケーラ回路２５Ｒが右側領域４Ｒの画素１３の画素データを右から左の順序で生成する場合を考える。この場合、左側領域４Ｌ、右側領域４Ｒの境界に接する画素１３の画素データが、最後に生成されることになる。この場合でも、左マルチプレクサ回路３４Ｌ、右マルチプレクサ回路３４Ｒの画素データフリップフロップ４３Ｌ、４３Ｒは、ＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒからそれぞれ読み出された画素データが、それぞれ、右スケーラ回路２５Ｒ、左スケーラ回路２５Ｌにおいて実際に必要になる時点まで当該画素データを保持する。画素データフリップフロップ４３Ｌは、右セレクタ４２Ｒが右スケーラ回路２５Ｒに最後に送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１を選択する時点（即ち、右側領域４Ｒの左端の画素１３の画素データが生成される時点）まで、左セレクタ４２Ｌから右セレクタ４２Ｒに送られる画素データＬＢｕｆ０、ＬＢｕｆ１を保持する。同様に、画素データフリップフロップ４３Ｒは、左セレクタ４２Ｌが左スケーラ回路２５Ｌに最後に送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１を選択する時点（即ち、左側領域４Ｌの右端の画素１３の画素データが生成される時点）まで、右セレクタ４２Ｒから左セレクタ４２Ｌに送られる画素データＲＢｕｆ０、ＲＢｕｆ１を保持する。

以上に説明されているように、本実施形態のスケーリング処理では、元画像の左側分割画像の各画素の画素データに加え、右側分割画像の左側分割画像に隣接する部分の画素の画素データ（境界画素データ）が左スケーラ回路２５Ｌに供給され、左スケーラ回路２５Ｌは、供給されたこれらの画素データに対してスケーリング処理（拡大処理）を行って左側領域４Ｌの画素１３の画素データを算出する。更に、元画像の右側分割画像の各画素の画素データに加え、左側分割画像の右側分割画像に隣接する部分の画素の画素データ（境界画素データ）が右スケーラ回路２５Ｒに供給され、右スケーラ回路２５Ｒは、供給されたこれらの画素データに対してスケーリング処理（拡大処理）を行って右側領域４Ｒの画素１３の画素データを算出する。このような動作によれば、表示領域４に表示される表示画像における、左側領域４Ｌと右側領域４Ｒに表示される表示画像の不連続性を抑制することができる。

ここで、本実施形態では、左スケーラ回路２５Ｌによって画素データが生成される画素１３と、右スケーラ回路２５Ｒによって画素データが生成される画素１３とが重複しないことに留意されたい。左スケーラ回路２５Ｌは、左側領域４Ｌの画素１３の画素データを算出する一方で、右側領域４Ｒの画素１３の画素データの算出には何ら関与しない。また、右スケーラ回路２５Ｒは、右側領域４Ｒの画素１３の画素データを算出する一方で、左側領域４Ｌの画素１３の画素データの算出には何ら関与しない。これは、簡素な演算処理によるスケーリング処理を実現するために有用である。特開２００５−１６４３４７号公報に開示された超解像処理では、分割した拡大画像を合成する際に重複した範囲が設けられるので、複雑な演算処理を必要とする。一方、本実施形態では、左スケーラ回路２５Ｌによって画素データが生成される画素１３と、右スケーラ回路２５Ｒによって画素データが生成される画素１３とが重複しないので、簡素な演算処理によるスケーリング処理が実現されている。これは、左スケーラ回路２５Ｌと右スケーラ回路２５Ｒとの回路規模を低減するために有効である。

また、上記には、左スケーラ回路２５Ｌ、右スケーラ回路２５Ｒが、バイリニア法によるスケーリング処理（拡大処理）を行う場合の実施形態を説明したが、他の補間方法によってスケーリング処理（拡大処理）を行うことも可能である。例えば、左スケーラ回路２５Ｌ、右スケーラ回路２５Ｒが、バイキュービック法によるスケーリング処理を行ってもよい。この場合、元画像の左側分割画像の各画素の画素データに加え、右側分割画像の左端の２列の画素の画素データが左スケーラ回路２５Ｌに供給され、左スケーラ回路２５Ｌは、供給されたこれらの画素データに対してスケーリング処理を行って左側領域４Ｌの画素１３の画素データを算出する。更に、元画像の右側分割画像の各画素の画素データに加え、左側分割画像の右端の２列の画素の画素データが右スケーラ回路２５Ｒに供給され、右スケーラ回路２５Ｒは、供給されたこれらの画素データに対してスケーリング処理を行って右側領域４Ｒの画素１３の画素データを算出する。

上記の実施形態では、ＬＲＡＭ２２Ｌに元画像の左側分割画像の左画像画素データＤ_ＩＮ＿Ｌが格納され、ＲＲＡＭ２２Ｒに元画像の右側分割画像の右画像画素データＤ_ＩＮ＿Ｒが格納されるが、左側分割画像の左画像画素データＤ_ＩＮ＿Ｌに加えて右側分割画像の左端の部分の画素の画素データ（境界画素データ）がＬＲＡＭ２２Ｌに格納され、右側分割画像の右画像画素データＤ_ＩＮ＿Ｒに加えて左側分割画像の右端の部分の画素の画素データ（境界画素データ）がＲＲＡＭ２２Ｒに格納されてもよい。例えば、左スケーラ回路２５Ｌ、右スケーラ回路２５Ｒにおいてバイリニア法によるスケーリング処理が行われる場合、左画像画素データＤ_ＩＮ＿Ｌに加えて右側分割画像の左端の列の画素の画素データがＬＲＡＭ２２Ｌに格納され、右画像画素データＤ_ＩＮ＿Ｒに加えて左側分割画像の右端の列の画素の画素データがＲＲＡＭ２２Ｒに格納される。また、左スケーラ回路２５Ｌ、右スケーラ回路２５Ｒにおいてバイキュービック法によるスケーリング処理が行われる場合、左画像画素データＤ_ＩＮ＿Ｌに加えて右側分割画像の左端の２列の画素の画素データがＬＲＡＭ２２Ｌに格納され、右画像画素データＤ_ＩＮ＿Ｒに加えて左側分割画像の右端の２列の画素の画素データがＲＲＡＭ２２Ｒに格納される。このような場合、左側分割画像の右端の部分の画素の画素データと右側分割画像の左端の部分の画素の画素データとは、ＬＲＡＭ２２ＬとＲＲＡＭ２２Ｒに重複して格納されることになる。これらの画素データのことを、以下では、重複画素データと呼ぶことがある。

左側分割画像の右端の画素の画素データと右側分割画像の左端の画素の画素データとがＬＲＡＭ２２ＬとＲＲＡＭ２２Ｒに重複して格納される場合、ＲＡＭアクセスロジック回路２４の左マルチプレクサ回路３４Ｌと右マルチプレクサ回路３４Ｒは、画素データを交換する機能を有する必要がない。図２２は、このような場合の左マルチプレクサ回路３４Ｌと右マルチプレクサ回路３４Ｒの構成を示すブロック図である。図２２の構成では、図１５に図示された構成とは異なり、左マルチプレクサ回路３４Ｌから画素データフリップフロップ４３Ｌが除去され、右マルチプレクサ回路３４Ｒから画素データフリップフロップ４３Ｒが除去されている。左側領域４Ｌの右端の画素１３の画素データが算出される場合、左マルチプレクサ回路３４Ｌは、ＬＲＡＭ２２Ｌに格納されている左側分割画像の右端の画素の画素データと、同じくＬＲＡＭ２２Ｌに格納されている右側分割画像の左端の画素の画素データとを左スケーラ回路２５Ｌに送る。また、右側領域４Ｒの左端の画素１３の画素データが算出される場合、右マルチプレクサ回路３４Ｒは、ＲＲＡＭ２２Ｒに格納されている右側分割画像の左端の画素の画素データと、同じくＲＲＡＭ２２Ｒに格納されている左側分割画像の右端の画素の画素データとを右スケーラ回路２５Ｒに送る。これにより、上述された本実施形態のスケーリング処理と同様のスケーリング処理を実現することができる。

また、図９の構成ではドライバＩＣ３が２つのポートから元画像の左側分割画像の左画像画素データＤ_ＩＮ＿Ｌ及び右側分割画像の右画像画素データＤ_ＩＮ＿Ｒを受け取るのに対し、図２３に図示されているように、ドライバＩＣ３が１つのポートから元画像の画素データＤ_ＩＮを受け取るように構成されてもよい。この場合、インターフェース／タイミングコントローラ２１は、受け取った元画像の画素データＤ_ＩＮのうち、元画像の左側分割画像の左画像画素データＤ_ＩＮ＿ＬをＬＲＡＭ２２Ｌに転送し、右側分割画像の右画像画素データＤ_ＩＮ＿ＲをＲＲＡＭ２２Ｒに転送する。

図２３の構成においても、左側分割画像の右端の画素の画素データ（境界画素データ）と右側分割画像の左端の画素の画素データ（境界画素データ）とをＬＲＡＭ２２ＬとＲＲＡＭ２２Ｒに重複して格納してもよい。この場合、インターフェース／タイミングコントローラ２１は、元画像の左側分割画像の左画像画素データＤ_ＩＮ＿Ｌに加えて右側分割画像の左端の部分の画素の画素データをＬＲＡＭ２２Ｌに転送し、右側分割画像の右画像画素データＤ_ＩＮ＿Ｒに加えて左側分割画像の右端の画素の画素データをＲＲＡＭ２２Ｒに転送する。

図２４は、１つのポートから元画像の画素データＤ_ＩＮを受け取る構成のドライバＩＣ３におけるＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒへの画素データの書き込み動作の例を示すタイミングチャートである。簡単のため、図２４には、元画像の一の水平ラインの画素の画素データの書き込み動作が図示されている。

まず、元画像の画素データＤ_ＩＮとして左側分割画像の画素の画素データが、順次にインターフェース／タイミングコントローラ２１に供給される。図２４の動作では、左側分割画像の画素の画素データが左端の画素から右端の画素の順序でインターフェース／タイミングコントローラ２１に供給されている。

インターフェース／タイミングコントローラ２１は、左側分割画像の画素の画素データ（左画像画素データＤ_ＩＮ＿Ｌ）を、順次にＬＲＡＭ２２Ｌに格納していく。ここで、左側分割画像の右端の画素の画素データが供給されると、インターフェース／タイミングコントローラ２１は、この画素データをＬＲＡＭ２２ＬのみならずＲＲＡＭ２２Ｒにも格納する。左側分割画像の右端の画素の画素データは、重複画素データとしてＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒの両方に格納されることになる。

続いて、画素データＤ_ＩＮとして右側分割画像の画素の画素データが、順次にインターフェース／タイミングコントローラ２１に供給される。図２４の動作では、右側分割画像の画素の画素データも左端の画素から右端の画素の順序でインターフェース／タイミングコントローラ２１に供給されている。

インターフェース／タイミングコントローラ２１は、右側分割画像の画素の画素データ（右画像画素データＤ_ＩＮ＿Ｒ）を、順次にＲＲＡＭ２２Ｒに格納していく。ここで、右側分割画像の左端の画素の画素データが供給されると、インターフェース／タイミングコントローラ２１は、この画素データをＲＲＡＭ２２ＲのみならずＬＲＡＭ２２Ｌにも格納する。右側分割画像の左端の画素の画素データは、重複画素データとしてＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒの両方に格納されることになる。

図２５は、左側分割画像の左画像画素データＤ_ＩＮ＿Ｌに加えて右側分割画像の左端の部分の画素の画素データがＬＲＡＭ２２Ｌに格納され、右側分割画像の右画像画素データＤ_ＩＮ＿Ｒに加えて左側分割画像の右端の部分の画素の画素データがＲＲＡＭ２２Ｒに格納される場合のＲＡＭアクセスロジック回路２４の動作、特に、左マルチプレクサ回路３４Ｌ、右マルチプレクサ回路３４Ｒの動作を示すタイミングチャートである。図２５には、カウント値Ｙが“０”である場合、即ち、表示領域４の上端の画素１３の画素データが生成される場合の動作が図示されているが、カウント値Ｙが他の値をとる場合も、左ラインバッファＬＬＢ０、ＬＬＢ１、右ラインバッファＲＬＢ０、ＲＬＢ１へのアクセスが異なるだけで、ほぼ同様の動作が行われる。

図２５の動作においても、ＲＡＭアクセスロジック回路２４は、元画像の左側分割画像の各画素の画素データに加え、右側分割画像の左側分割画像に隣接する部分の画素（詳細には、右側分割画像の左端の列の画素）の画素データを左スケーラ回路２５Ｌに供給する。また、ＲＡＭアクセスロジック回路２４は、元画像の右側分割画像の各画素の画素データに加え、左側分割画像の右側分割画像に隣接する部分の画素（詳細には、左側分割画像の右端の列の画素）の画素データを右スケーラ回路２５Ｒに供給する。左スケーラ回路２５Ｌは、供給されたこれらの画素データに対してスケーリング処理（拡大処理）を行って左側領域４Ｌの画素１３の画素データを算出し、右スケーラ回路２５Ｒは、供給されたこれらの画素データに対してスケーリング処理（拡大処理）を行って右側領域４Ｒの画素１３の画素データを算出する。このような動作によれば、表示領域４に表示される表示画像における、左側領域４Ｌと右側領域４Ｒに表示される表示画像の不連続性を抑制することができる。

Ｘカウンタ３１のカウント値Ｘが“−１”であるクロックサイクルにおいては、ＬＲＡＭ２２Ｌの読み出しアドレスが、左側分割画像の左端の画素の画素データのアドレスを指定するように設定され、ＲＲＡＭ２２Ｒの読み出しアドレスが、左側分割画像の右端の画素の画素データのアドレスを指定するように設定される。カウント値Ｘが“−１”であるクロックサイクルにおいてはＬＲＡＭ２２Ｌ、ＲＲＡＭ２２Ｒの読み出しアドレスが“０，０”に設定されていることに留意されたい。

続いて、カウント値Ｘが“０”であるクロックサイクル（即ち、Ｘアドレスフリップフロップ４１Ｌ、４１Ｒのカウント値ＸＢｕｆが“−１”であるクロックサイクル）において、ＬＲＡＭ２２Ｌから左側分割画像の左端の画素の画素データが読み出され、ＲＲＡＭ２２Ｒから左側分割画像の右端の画素の画素データが読み出される。更に、ＬＲＡＭ２２Ｌから読み出された左側分割画像の左端の画素の画素データが、左ラインバッファＬＬＢ０に書き込まれ、ＲＲＡＭ２２Ｒから読み出された左側分割画像の右端の画素の画素データが、右ラインバッファＲＬＢ０に書き込まれる。

加えて、カウント値Ｘが“０”であるクロックサイクルでは、左側領域４Ｌの左端の画素１３の画素データが算出される。左セレクタ４２Ｌは、ＬＲＡＭ２２Ｌから読み出した左側分割画像の左端の画素の画素データを、左スケーラ回路２５Ｌに送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１として選択する。この結果、左スケーラ回路２５Ｌは、左側領域４Ｌの左上隅の画素１３の画素データを、左側分割画像の左上隅の画素及びそのコピー画素の画素データの直線補間によって算出する。このとき、左マルチプレクサ回路３４Ｌの画素データフリップフロップ４４Ｌ〜４７Ｌには、いずれも、左側分割画像の左端の画素の画素データが保持される。

このとき、右マルチプレクサ回路３４Ｒの画素データフリップフロップ４４Ｒ、４６Ｒには、ＲＲＡＭ２２Ｒから読み出された左側分割画像の右端の画素の画素データが保持される。

続いて、カウント値Ｘが“１”であるクロックサイクル（即ち、カウント値ＸＢｕｆが“０”であるクロックサイクル）では、左側領域４Ｌの左から２番目の画素１３及び右側領域４Ｒの左端の画素１３の画素データが算出される。詳細には、ＬＲＡＭ２２Ｌから左側分割画像の左から２番目の画素の画素データが読み出され、また、ＲＲＡＭ２２Ｒから右側分割画像の左端の画素の画素データが読み出される。

このとき、左セレクタ４２Ｌは、画素データフリップフロップ４４Ｌ、４６Ｌに保持されている画素データ（画素データＬＰ００、ＬＰ１０）を、左スケーラ回路２５Ｌに送られる画素データＬＰ０１、ＬＰ１１として選択し、ＬＲＡＭ２２Ｌから読み出された左側分割画像の左から２番目の画素の画素データを、左スケーラ回路２５Ｌに送られる画素データＬＰ００、ＬＰ１０として選択する。この結果、左スケーラ回路２５Ｌは、左側領域４Ｌの上端の左から２番目の画素１３の画素データを、左側分割画像の左上隅の画素、左側分割画像の上端の左から２番目の画素の画素、及び、それらのコピー画素の画素データの直線補間によって算出する。

一方、右セレクタ４２Ｒは、右スケーラ回路２５Ｒに送られる４画素の画素データのうちの２画素の画素データＲＰ００、ＲＰ１０としてＲＲＡＭ２２Ｒから読み出した右側分割画像の左端の画素の画素データを選択し、更に、画素データＲＰ０１、ＲＰ１１として画素データフリップフロップ４４Ｒ、４６Ｒに保持されている左側分割画像の右端の画素の画素データを選択する。右スケーラ回路２５Ｒは、右側領域４Ｒの左上隅の画素１３の画素データを、右側分割画像の左上隅の画素の画素データと左側分割画像の右上隅の画素の画素データとの直線補間によって算出する。このような演算は、元画像を分割せずにスケーリング処理を行った場合の演算と同一であり、左側領域４Ｌと右側領域４Ｒとの境界における不自然な不連続性を抑制することに寄与する。

以後、カウント値Ｘが“Ｘｓｉｚｅ−１”になるクロックサイクルまでは、左側領域４Ｌ、右側領域４Ｒの上端の画素１３の画素データが順次に算出される。左セレクタ４２Ｌは、左側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データを、左スケーラ回路２５Ｌに送られる４画素の画素データＬＰ００、ＬＰ０１、ＬＰ１０、ＬＰ１１として選択し、右セレクタ４２Ｒは、右側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データを、右スケーラ回路２５Ｒに送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１として選択する。左スケーラ回路２５Ｌは、左側領域４Ｌの上端の画素１３の画素データを、左側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データの直線補間によって算出し、右スケーラ回路２５Ｒは、右側領域４Ｒの上端の画素１３の画素データを、右側分割画像の上端の対応する２つの画素及びそのコピー画素の画素データの直線補間によって算出する。

カウント値Ｘが“Ｘｓｉｚｅ−１”になるクロックサイクルでは、左側領域４Ｌの右端の画素１３の画素データと、右側領域４Ｒの右から２番目の画素１３の画素データが算出される。このとき、左セレクタ４２Ｌは、左スケーラ回路２５Ｌに送られる４画素の画素データのうち２画素の画素データＬＰ００、ＬＰ１０としてＬＲＡＭ２２Ｌから読み出した右側分割画像の左端の画素の画素データを選択し、更に、画素データＬＰ０１、ＬＰ１１として、画素データフリップフロップ４４Ｌ、４６Ｌに保持されている画素データ、即ち、左側分割画像の右端の画素の画素データを選択する。左スケーラ回路２５Ｌは、左側領域４Ｌの右上隅の画素１３の画素データを、左側分割画像の右上隅の画素の画素データと右側分割画像の左上隅の画素の画素データとの直線補間によって算出する。このような演算は、元画像を分割せずにスケーリング処理を行った場合の演算と同一であり、左側領域４Ｌと右側領域４Ｒとの境界における不自然な不連続性を抑制することに寄与する。

なお、このクロックサイクルでは、右セレクタ４２Ｒは、右スケーラ回路２５Ｒに送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１として、右側分割画像の上端の右から２番目の画素の画素データと右上隅の画素の画素データとを選択する。右スケーラ回路２５Ｒは、右側領域４Ｒの上端の右から２番目の画素１３の画素データを、右側分割画像の上端の右から２番目の画素の画素データと右上隅の画素の画素データとの直線補間によって算出する。

また、カウント値ＸＢｕｆが“Ｘｓｉｚｅ−１”になるクロックサイクル（カウント値Ｘが“Ｘｓｉｚｅ−１”になるクロックサイクルの次のクロックサイクル）では、右側領域４Ｒの右端の画素１３の画素データが算出される。このとき、右セレクタ４２Ｒは、右スケーラ回路２５Ｒに送られる４画素の画素データＲＰ００、ＲＰ０１、ＲＰ１０、ＲＰ１１として、右側分割画像の右上隅の画素の画素データとそのコピー画素の画素データとを選択する。右スケーラ回路２５Ｒは、右側領域４Ｒの右上隅の画素１３の画素データを、右側分割画像の右上隅の画素の画素データとそのコピー画素の直線補間によって算出する。

以上には、本発明の様々な実施形態が具体的に説明されているが、本発明は、上述の実施形態に限定されるものではない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。特に、上記では、本発明が、液晶表示装置において液晶表示パネルを駆動するドライバＩＣに適用されている実施形態が記述されているが、本発明は、他の表示装置において表示パネル（例えば、ＯＬＥＤ（organic light emitting diode）表示パネルやプラズマ表示パネル）を駆動する表示パネルドライバに適用可能である。

１ ：液晶表示装置
２ ：液晶表示パネル
３ ：ドライバＩＣ
４ ：表示領域
４Ｌ ：左側領域
４Ｒ ：右側領域
５ ：ゲート線駆動回路
１１ ：ゲート線
１２ ：ソース線
１３ ：画素
１４Ｂ ：Ｂ副画素
１４Ｇ ：Ｇ副画素
１４Ｒ ：Ｒ副画素
２１ ：インターフェース／タイミングコントローラ
２２Ｌ ：ＬＲＡＭ
２２Ｒ ：ＲＲＡＭ
２３Ｌ ：左ラインバッファ部
２３Ｒ ：右ラインバッファ部
２４ ：ＲＡＭアクセスロジック回路
２５Ｌ ：左スケーラ回路
２５Ｒ ：右スケーラ回路
２６Ｌ ：左画像処理回路
２６Ｒ ：右画像処理回路
２７ ：ソースドライバ回路
３１ ：Ｘカウンタ
３２ ：Ｙカウンタ
３３Ｌ ：左アドレス生成回路
３３Ｒ ：右アドレス生成回路
３４Ｌ ：左マルチプレクサ回路
３４Ｒ ：右マルチプレクサ回路
４１Ｌ、４１Ｒ：Ｘアドレスフリップフロップ
４２Ｌ ：左セレクタ
４２Ｒ ：右セレクタ
４３Ｌ〜４７Ｌ、４３Ｒ〜４７Ｒ：画素データフリップフロップ

Claims (11)

1. 元画像に対応する画素データを受け取って、前記元画像を拡大した拡大画像を表示するように構成された表示装置であって、
   第１表示領域及び第２表示領域を有する表示パネルと、
   第１スケーラ回路と、
   第２スケーラ回路と、
   前記元画像のうちの第１分割画像の画素データである第１分割画像画素データを前記第１スケーラ回路に供給し、前記元画像のうちの第２分割画像の画素データである第２分割画像画素データを前記第２スケーラ回路に供給するように構成された画素データ分配部と、
   駆動回路部
   とを具備し、
   前記画素データ分配部は、前記第１分割画像画素データに加え、前記第２分割画像のうちの前記第１分割画像に隣接する部分の画素に対応する第１境界画素データを前記第１スケーラ回路に供給し、
   前記画素データ分配部は、前記第２分割画像画素データに加え、前記第１分割画像のうちの前記第２分割画像に隣接する部分の画素に対応する第２境界画素データを前記第２スケーラ回路に供給し、
   前記第１スケーラ回路は、前記第１分割画像画素データと前記第１境界画素データとに対してスケーリング処理を行って第１拡大画像画素データを生成し、
   前記第２スケーラ回路は、前記第２分割画像画素データと前記第２境界画素データとに対してスケーリング処理を行って第２拡大画像画素データを生成し、
   前記駆動回路部は、前記第１拡大画像画素データに応答して前記第１表示領域に設けられた画素を駆動し、前記第２拡大画像画素データに応答して前記第２表示領域に設けられた画素を駆動する
   表示装置。
2. 請求項１に記載の表示装置であって、
   更に、
   前記画素データ分配部は、
   前記第１分割画像画素データを記憶する第１メモリ部と、
   前記第２分割画像画素データを記憶する第２メモリ部と、
   メモリアクセス部
   とを具備し、
   前記メモリアクセス部は、前記第１メモリ部から前記第１分割画像画素データを受け取り、前記第２メモリ部に記憶されている前記第２分割画像画素データから前記第１境界画素データを取り出し、受け取った前記第１分割画像画素データと取り出した前記第１境界画素データとを前記第１スケーラ回路に供給するように構成され、且つ、
   前記メモリアクセス部は、前記第２メモリ部から前記第２分割画像画素データを受け取り、前記第１メモリ部に記憶されている前記第１分割画像画素データから前記第２境界画素データを取り出し、受け取った前記第２分割画像画素データと取り出した前記第２境界画素データとを前記第２スケーラ回路に供給するように構成された
   表示装置。
3. 請求項２に記載の表示装置であって、
   前記メモリアクセス部は、
   第１ラッチ部と、
   前記第１メモリ部から前記第１分割画像画素データを受け取り、前記第１分割画像画素データから取り出した前記第２境界画素データを前記第１ラッチ部に出力する第１セレクタと、
   第２ラッチ部と、
   前記第２メモリ部から前記第２分割画像画素データを受け取り、前記第２分割画像画素データから取り出した前記第１境界画素データを前記第２ラッチ部に出力する第２セレクタ
   とを備え、
   前記第１ラッチ部は、前記第２境界画素データを保持し、
   前記第２ラッチ部は、前記第１境界画素データを保持し、
   前記第１セレクタは、前記第１境界画素データを前記第２ラッチ部から受け取り、前記第１分割画像画素データと前記第２ラッチ部から受け取った前記第１境界画素データとを前記第１スケーラ回路に供給し、
   前記第２セレクタは、前記第２境界画素データを前記第１ラッチ部から受け取り、前記第２分割画像画素データと前記第１ラッチ部から受け取った前記第２境界画素データとを前記第２スケーラ回路に供給する
   表示装置。
4. 請求項１に記載の表示装置であって、
   前記画素データ分配部は、
   第１メモリと、
   第２メモリと、
   外部から前記第１分割画像画素データと前記第２分割画像画素データとを受け取り、受け取った前記第１分割画像画素データと前記第２分割画像画素データから取り出した前記第１境界画素データとを第１メモリに格納し、且つ、受け取った前記第２分割画像画素データと前記第１分割画像画素データから取り出した前記第２境界画素データとを第２メモリに格納するように構成されたインターフェース部
   とを具備し、
   前記第１メモリに格納された前記第１分割画像画素データと前記第１境界画素データとが、前記第１メモリから前記第１スケーラ回路に供給され、
   前記第２メモリに格納された前記第２分割画像画素データと前記第２境界画素データとが、前記第２メモリから前記第２スケーラ回路に供給される
   表示装置。
5. 請求項１乃至４のいずれかに記載の表示装置であって、
   前記第１拡大画像画素データは、前記第２表示領域に設けられた画素の駆動に使用されず、
   前記第２拡大画像画素データは、前記第１表示領域に設けられた画素の駆動に使用されない
   表示装置。
6. 元画像に対応する画素データを受け取って、前記元画像を拡大した拡大画像を第１表示領域と第２表示領域とを有する表示パネルに表示するように構成された表示パネルドライバであって、
   第１スケーラ回路と、
   第２スケーラ回路と、
   前記元画像のうちの第１分割画像の画素データである第１分割画像画素データを前記第１スケーラ回路に供給し、前記元画像のうちの第２分割画像の画素データである第２分割画像画素データを前記第２スケーラ回路に供給するように構成された画素データ分配部と、
   駆動回路部
   とを具備し、
   前記画素データ分配部は、前記第１分割画像画素データに加え、前記第２分割画像のうちの前記第１分割画像に隣接する部分の画素に対応する第１境界画素データを前記第１スケーラ回路に供給し、
   前記画素データ分配部は、前記第２分割画像画素データに加え、前記第１分割画像のうちの前記第２分割画像に隣接する部分の画素に対応する第２境界画素データを前記第２スケーラ回路に供給し、
   前記第１スケーラ回路は、前記第１分割画像画素データと前記第１境界画素データとに対してスケーリング処理を行って第１拡大画像画素データを生成し、
   前記第２スケーラ回路は、前記第２分割画像画素データと前記第２境界画素データとに対してスケーリング処理を行って第２拡大画像画素データを生成し、
   前記駆動回路部は、前記第１拡大画像画素データに応答して前記表示パネルの前記第１表示領域に設けられた画素を駆動し、前記第２拡大画像画素データに応答して前記表示パネルの前記第２表示領域に設けられた画素を駆動する
   表示パネルドライバ。
7. 請求項６に記載の表示パネルドライバであって、
   更に、
   前記画素データ分配部は、
   前記第１分割画像画素データを記憶する第１メモリ部と、
   前記第２分割画像画素データを記憶する第２メモリ部と、
   メモリアクセス部
   とを具備し、
   前記メモリアクセス部は、前記第１メモリ部から前記第１分割画像画素データを受け取り、前記第２メモリ部に記憶されている前記第２分割画像画素データから前記第１境界画素データを取り出し、受け取った前記第１分割画像画素データと取り出した前記第１境界画素データとを前記第１スケーラ回路に供給するように構成され、且つ、
   前記メモリアクセス部は、前記第２メモリ部から前記第２分割画像画素データを受け取り、前記第１メモリ部に記憶されている前記第１分割画像画素データから前記第２境界画素データを取り出し、受け取った前記第２分割画像画素データと取り出した前記第２境界画素データとを前記第２スケーラ回路に供給するように構成された
   表示パネルドライバ。
8. 請求項７に記載の表示パネルドライバであって、
   前記メモリアクセス部は、
   第１ラッチ部と、
   前記第１メモリ部から前記第１分割画像画素データを受け取り、前記第１分割画像画素データから取り出した前記第２境界画素データを前記第１ラッチ部に出力する第１セレクタと、
   第２ラッチ部と、
   前記第２メモリ部から前記第２分割画像画素データを受け取り、前記第２分割画像画素データから取り出した前記第１境界画素データを前記第２ラッチ部に出力する第２セレクタ
   とを備え、
   前記第１ラッチ部は、前記第２境界画素データを保持し、
   前記第２ラッチ部は、前記第１境界画素データを保持し、
   前記第１セレクタは、前記第１境界画素データを前記第２ラッチ部から受け取り、前記第１分割画像画素データと前記第２ラッチ部から受け取った前記第１境界画素データとを前記第１スケーラ回路に供給し、
   前記第２セレクタは、前記第２境界画素データを前記第１ラッチ部から受け取り、前記第２分割画像画素データと前記第１ラッチ部から受け取った前記第２境界画素データとを前記第２スケーラ回路に供給する
   表示パネルドライバ。
9. 請求項６に記載の表示パネルドライバであって、
   前記画素データ分配部は、
   第１メモリと、
   第２メモリと、
   外部から前記第１分割画像画素データと前記第２分割画像画素データとを受け取り、受け取った前記第１分割画像画素データと前記第２分割画像画素データから取り出した前記第１境界画素データとを第１メモリに格納し、且つ、受け取った前記第２分割画像画素データと前記第１分割画像画素データから取り出した前記第２境界画素データとを第２メモリに格納するように構成されたインターフェース部
   とを具備し、
   前記第１メモリに格納された前記第１分割画像画素データと前記第１境界画素データとが、前記第１メモリから前記第１スケーラ回路に供給され、
   前記第２メモリに格納された前記第２分割画像画素データと前記第２境界画素データとが、前記第２メモリから前記第２スケーラ回路に供給される
   表示パネルドライバ。
10. 請求項６乃至９のいずれかに記載の表示パネルドライバであって、
    前記第１拡大画像画素データは、前記第２表示領域に設けられた画素の駆動に使用されず、
    前記第２拡大画像画素データは、前記第１表示領域に設けられた画素の駆動に使用されない
    表示パネルドライバ。
11. 元画像に対応する画素データに応答して、前記元画像を拡大した拡大画像を第１表示領域と第２表示領域とを有する表示パネルに表示するための表示パネルの駆動方法であって、
    前記元画像のうちの第１分割画像の画素データである第１分割画像画素データと、前記元画像のうちの第２分割画像の前記第１分割画像に隣接する部分の画素に対応する第１境界画素データとを第１スケーラ回路に供給するステップと、
    前記第２分割画像の画素データである第２分割画像画素データと、前記第１分割画像の前記第２分割画像に隣接する部分の画素に対応する第２境界画素データとを第２スケーラ回路に供給するステップと、
    前記第１スケーラ回路によって前記第１分割画像画素データと前記第１境界画素データとに対してスケーリング処理を行って第１拡大画像画素データを生成するステップと、
    前記第２スケーラ回路によって前記第２分割画像画素データと前記第２境界画素データとに対してスケーリング処理を行って第２拡大画像画素データを生成するステップと、
    前記第１拡大画像画素データに応答して前記表示パネルの前記第１表示領域に設けられた画素を駆動するステップと、
    前記第２拡大画像画素データに応答して前記表示パネルの前記第２表示領域に設けられた画素を駆動するステップ
    とを具備する
    表示パネルの駆動方法。