JP2016034220A - セル電圧補正回路 - Google Patents

Abstract

【課題】端子電圧のばらつきの補正に伴うエネルギー損失および発熱を低減できる、セル電圧補正回路を提供する。【解決手段】コイル２０１の一端と各セルＣｎのプラス端子との間には、第１ＭＯＳＦＥＴ２１ｎが介在され、コイル２０１の他端と各セルＣｎのマイナス端子との間には、第２ＭＯＳＦＥＴ２２ｎが介在されている。セルＣｎのマイナス端子とコイル２０１の一端との間に介在される第１ＭＯＳＦＥＴ２１ｎには、第３ＭＯＳＦＥＴ２３ｎが直列に接続されている。セルＣｎのプラス端子とコイル２０１の他端との間に介在される第２ＭＯＳＦＥＴ２２ｎには、第４ＭＯＳＦＥＴ２４ｎが直列に接続されている。マイナス側の最端のセルＣｎのマイナス端子とコイル２０１の一端との間には、第５ＭＯＳＦＥＴ２５１が介在され、プラス側の最端のセルＣｎのプラス端子とコイル２０１の他端との間には、第６ＭＯＳＦＥＴ２６１が介在されている。【選択図】図２

Description

本発明は、直列接続された複数のセルを備える蓄電デバイスに適用され、セル間における端子電圧のばらつきを補正するセル電圧補正回路に関する。

最近の自動車などの車両では、たとえば、従来よりも高効率および高出力のオルタネータを搭載して、通常走行中のオルタネータの発電動作を停止し、減速時にオルタネータを発電動作させて、その発電電力をオーディオなどの電装品に供給することにより、燃費を向上させる技術が採用され始めている。この技術を採用した車両には、メインバッテリ（補機電池）として搭載されている鉛電池が大電力の充放電に不向きであるなどの理由から、オルタネータの発電電力を蓄えておくために、サブバッテリ（補助電源）として、大電力を充放電可能なキャパシタまたはリチウムイオン電池などが搭載されている。

たとえば、特許文献１には、複数の二次電池（セル）を直列に接続した構成が開示されている。この構成では、各二次電池の端子電圧に基づいて、二次電池の充放電が制御される。すなわち、各二次電池を過放電から保護するために、いずれかの二次電池の端子電圧が放電禁止電圧まで低下すると、放電が停止される。また、各二次電池を過充電から保護するために、いずれかの二次電池の端子電圧が充電禁止電圧まで上昇すると、充電が停止される。

容量や内部抵抗のばらつき等によりセルごとの充放電エネルギーが異なっている場合には、充放電が繰り返されると、二次電池間の端子電圧にばらつきが生じる。このばらつきが生じていると、放電時には、充電量の最も少ない二次電池の端子電圧が他の二次電池の端子電圧より早く放電禁止電圧に達し、各二次電池の充電量が平均的に高くても、放電が停止されてしまう。一方、充電時には、充電量の最も多い二次電池の端子電圧が他の二次電池の端子電圧より早く充電禁止電圧に達し、他の二次電池が十分に充電されず、キャパシタ全体での充電量が少ないまま、充電が停止されてしまう。

そこで、直列接続された二次電池間における端子電圧のばらつきを補正するため、各二次電池の正極端子と負極端子との間に、スイッチおよび抵抗を直列に接続されている。そして、二次電池間における端子電圧のばらつきが大きくなると、端子電圧が最大値を示す二次電池に接続されたスイッチがオンにされて、当該二次電池の端子電圧が放電により下げられる。

特許第３３３０２９５号公報

しかしながら、かかる構成では、二次電池に蓄えられたエネルギーが抵抗により無駄に消費されるので、エネルギー損失が大きい。そのうえ、抵抗でエネルギーが熱に変換されて消費されるので、その抵抗で発生する熱を放熱する構成が必要となる。また、抵抗の過熱を防止するための熱的な制約により、二次電池間における端子電圧のばらつきを補正するための放電量が制限される。

本発明の目的は、複数のセル間における端子電圧のばらつきの補正に伴うエネルギー損失および発熱を低減できる、セル電圧補正回路を提供することである。

前記の目的を達成するため、本発明に係るセル電圧補正回路は、直列接続された複数のセルを備える蓄電デバイスに適用され、セル間における端子電圧のばらつきを補正するセル電圧補正回路であって、コイルと、セルの個々に対応して設けられ、セルのプラス端子とコイルの一端との間に介在され、コイル側からセル側への電流の流通を許容する寄生ダイオードを有する第１半導体スイッチング素子と、セルの個々に対応して設けられ、セルのマイナス端子とコイルの他端との間に介在され、セル側からコイル側への電流の流通を許容する寄生ダイオードを有する第２半導体スイッチング素子と、セルのマイナス端子とコイルの一端との間に介在される第１半導体スイッチング素子の個々と直列に接続され、セル側からコイル側への電流の流通を許容する第１ダイオードと、セルのプラス端子とコイルの他端との間に介在される第２半導体スイッチング素子の個々と直列に接続され、コイル側からセル側への電流の流通を許容する第２ダイオードと、マイナス側の最端に設けられたセルのマイナス端子とコイルの一端との間に介在され、セル側からコイル側への電流の流通を許容する第３ダイオードと、プラス側の最端に設けられたセルのプラス端子とコイルの他端との間に介在され、コイル側からセル側への電流の流通を許容する第４ダイオードとを含む。

この構成によれば、コイルの一端と各セルのプラス端子との間には、第１半導体スイッチング素子が介在されている。また、コイルの他端と各セルのマイナス端子との間には、第２半導体スイッチング素子が介在されている。

たとえば、セル間における端子電圧（セル電圧）のばらつきが大きいと判断される所定の基準に達すると、端子電圧が最も高いセル（以下、この欄において「放電セル」という。）に対応する第１半導体スイッチング素子および第２半導体スイッチング素子がオンされる。第１半導体スイッチング素子および第２半導体スイッチング素子のオンにより、放電セル、第１半導体スイッチング素子、コイルおよび第２半導体スイッチング素子の直列回路が閉じ、放電セルからの放電による電流がコイルに流れ、コイルに磁気エネルギーが蓄えられる。すなわち、放電セルの電気エネルギーの一部がコイルの磁気エネルギーに変換される。放電セルからの放電により、放電セルの端子電圧が低下する。

セルが直列接続されているので、第１半導体スイッチング素子の中には、セルのマイナス端子とコイルの一端との間に介在されるものが含まれる。また、各第１半導体スイッチング素子は、コイル側からセル側への電流の流通を許容する寄生ダイオードを有している。そのため、放電セルに対応する第１半導体スイッチング素子および第２半導体スイッチング素子がオンされたときに、放電セルのマイナス側に接続されたセルに対応する第１半導体スイッチング素子の寄生ダイオードを介して、放電セルのプラス端子とマイナス端子とが短絡することが想定される。そのため、セルのマイナス端子とコイルの一端との間に介在される第１半導体スイッチング素子の個々には、セル側からコイル側への電流の流通を許容する第１ダイオードが直列に接続されている。これにより、放電セルのプラス端子とマイナス端子との短絡を防止することができる。

また、セルが直列接続されているので、第２半導体スイッチング素子の中には、セルのプラス端子とコイルの他端との間に介在されるものが含まれる。放電セルからの放電によりコイルが充電されると、放電セルに対応する第１半導体スイッチング素子および第２半導体スイッチング素子がオフされる。その後、たとえば、端子電圧が最も低いセル（以下、この欄において「充電セル」という。）のマイナス端子とコイルの一端との間に介在される第１半導体スイッチング素子と、充電セルのプラス端子とコイルの他端との間に介在される第２半導体スイッチング素子とがオンされる。これにより、コイルに蓄えられている磁気エネルギーが解放されて、そのオンされた第１半導体スイッチング素子および第２半導体スイッチング素子、コイルおよび充電セルを含む回路に電流が流れる。その結果、充電セルが充電されて、セル間における端子電圧のばらつきが小さくなる。

各第２半導体スイッチング素子は、セル側からコイル側への電流の流通を許容する寄生ダイオードを有している。そのため、充電セルのマイナス端子とコイルの一端との間に介在される第１半導体スイッチング素子と、充電セルのプラス端子とコイルの他端との間に介在される第２半導体スイッチング素子とがオンされたときに、そのオンされた第２半導体スイッチング素子、充電セルのプラス側に接続されたセル、および当該セルのプラス端子とコイルの他端との間に介在された第２スイッチング素子の寄生ダイオードを含む回路に電流が流れることが想定される。そのため、セルのプラス端子とコイルの他端との間に介在される第２半導体スイッチング素子の個々には、コイル側からセル側への電流の流通を許容する（セル側からコイル側への電流の流通を阻止する）第２ダイオードが直列に接続されている。これにより、所望しない回路に電流が流れることを防止できる。

また、放電セルの放電から充電セルの充電への切り替えの際には、オン／オフが切り替えられる第１半導体スイッチング素子および第２半導体スイッチング素子が同時にオン状態になることを防止するため、放電セルに対応する第１半導体スイッチング素子および第２半導体スイッチング素子のオフから、充電セルのマイナス端子とコイルの一端との間に介在される第１半導体スイッチング素子および充電セルのプラス端子とコイルの他端との間に介在される第２半導体スイッチング素子のオンまでの間に、デッドタイムが設けられる。

このデッドタイムの期間中にも、コイルが電流の変化を阻止するように働く。そのため、マイナス側の最端に設けられたセルのマイナス端子とコイルの一端との間には、セル側からコイル側への電流の流通を許容する第３ダイオードが介在され、プラス側の最端に設けられたセルのプラス端子とコイルの他端との間には、コイル側からセル側への電流の流通を許容する（セル側からコイル側への電流の流通を阻止する）第４ダイオードが介在されている。これにより、デッドタイムの期間中に、コイル、第３ダイオード、第４ダイオードおよび直列接続された複数のセルを含む回路に電流を流すことができる。その結果、デッドタイムの期間中に、複数のセルの全体を充電することができ、セル間における端子電圧のばらつきを小さくすることができる。

このように、放電セルの電気エネルギーが抵抗により消費されるのではなく、その電気エネルギーが充電セルに蓄えられることにより、セル間における端子電圧のばらつきが補正される。そのため、放電セルの電気エネルギーが抵抗により消費される構成と比較して、セル間における端子電圧のばらつきの補正に伴うエネルギー損失を低減することができる。また、コイルに直流電流が流れることによる発熱は、抵抗に直流電流が流れる発熱よりも小さいので、放電セルの電気エネルギーが抵抗により消費される構成と比較して、セル間における端子電圧のばらつきの補正に伴う発熱を低減することができる。

さらには、発熱が小さいので、その発熱を放熱するための構成を小型化することができ、セル電圧補正回路が実装される基板を小型化することができる。

また、放電セルからの放電に対する熱的な制約による制限が小さいので、放電セルからの放電量を大きくすることができ、セル間における端子電圧のばらつきを速やかに補正することができる。

セル電圧補正回路は、セルのマイナス端子とコイルの一端との間に介在される第１半導体スイッチング素子の個々と直列に接続された第３半導体スイッチング素子と、セルのプラス端子とコイルの他端との間に介在される第２半導体スイッチング素子の個々と直列に接続された第４半導体スイッチング素子と、マイナス側の最端に設けられたセルのマイナス端子とコイルの一端との間に介在された第５半導体スイッチング素子と、プラス側の最端に設けられたセルのプラス端子とコイルの他端との間に介在された第６半導体スイッチング素子とをさらに含み、第１ダイオードは、第３半導体スイッチング素子が有する寄生ダイオードであり、第２ダイオードは、第４半導体スイッチング素子が有する寄生ダイオードであり、第３ダイオードは、第５半導体スイッチング素子が有する寄生ダイオードであり、第４ダイオードは、第６半導体スイッチング素子が有する寄生ダイオードであってもよい。

この場合、第３半導体スイッチング素子、第４半導体スイッチング素子、第５半導体スイッチング素子および第６半導体スイッチング素子の寄生ダイオードを電流が流れる時には、それぞれ第３半導体スイッチング素子、第４半導体スイッチング素子、第５半導体スイッチング素子および第６半導体スイッチング素子がオンされることが好ましい。これにより、電流が寄生ダイオードのみを流れる場合と比較して、第３半導体スイッチング素子、第４半導体スイッチング素子、第５半導体スイッチング素子および第６半導体スイッチング素子における電圧降下を低減することができる。その結果、放電セルからの放電および充電セルへの充電の効率が向上し、セル間における端子電圧のばらつきの補正に伴うエネルギー損失を一層低減することができる。

本発明によれば、セルの電気エネルギーが抵抗により消費される構成と比較して、セル間における端子電圧のばらつきの補正に伴うエネルギー損失および発熱を低減することができる。

本発明の一実施形態に係るセル電圧補正回路が搭載された車両の要部の構成を示す図である。 セル電圧補正回路の一例を示す回路図である。 ゲートドライブ回路に組み込まれたゲート信号生成回路の構成を示す回路図である。

以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。

図１は、本発明の一実施形態に係るセル電圧補正回路２０が搭載された車両１の要部の構成を示す図である。

車両１は、エンジン（図示せず）を動力源とする自動車である。エンジンに付随して、スタータ２およびオルタネータ３が設けられている。また、車両１には、ワイパモータ、ヘッドライト、エアコンディショナおよびオーディオ機器などの電装品が電気負荷４として搭載されている。

スタータ２は、スタータギヤ（図示せず）を備えている。エンジンの出力軸には、フライホイールが保持されており、スタータギヤは、フライホイールのギヤ歯と噛合／噛合解除可能に設けられている。

オルタネータ３には、ロータ、ステータ、レクチファイアおよびＩＣレギュレータが内蔵されている。ロータには、エンジンの出力軸の回転が伝達されるようになっている。これにより、エンジンの出力軸の回転に伴って、ロータが回転する。このとき、ロータコイルに励磁電流が供給されていれば、ロータの回転に伴って、ステータコイルに電磁誘導による電流が流れる。レクチファイアは、ステータコイルから出力される交流電流を直流電流に変換する。

また、車両１には、バッテリ１１およびキャパシタ１２が搭載されている。

バッテリ１１は、たとえば、鉛電池からなる。バッテリ１１のプラス端子とマイナス端子との間には、バッテリ１１の出力電圧の変動を吸収するためのコンデンサ１３が介在されている。

バッテリ１１のプラス端子は、配線１４，１５，１６をそれぞれ介して、スタータ２、オルタネータ３および電気負荷４の各プラス端子と接続されている。

バッテリ１１のプラス端子とスタータ２のプラス端子とを接続する配線１４には、スタータリレー１７が介装されている。エンジンの始動時には、スタータギヤがフライホイールのギヤ歯に噛合され、スタータリレー１７がオンにされて、バッテリ１１からスタータ２に電力が供給される。これにより、スタータ２が駆動され、スタータ２の動力がスタータギヤを介してフライホイールに伝達されることにより、エンジンがクランキングされる。

バッテリ１１のプラス端子とオルタネータ３のプラス端子とを接続する配線１５には、メインリレー１８およびＤＣ／ＤＣコンバータ１９がオルタネータ３側からこの順に介装されている。オルタネータ３による発電時に、メインリレー１８がオンされると、オルタネータ３の発電電力がＤＣ／ＤＣコンバータ１９により降圧されて、その降圧後の電力がバッテリ１１に供給され、バッテリ１１が充電される。また、ＤＣ／ＤＣコンバータ１９による降圧後の電力は、電気負荷４に供給される。

配線１５には、メインリレー１８とＤＣ／ＤＣコンバータ１９との間に、キャパシタ１２のプラス端子が接続されている。これにより、オルタネータ３による発電時に、メインリレー１８がオンされると、オルタネータ３の発電電力がキャパシタ１２に供給され、キャパシタ１２が充電される。また、オルタネータ３の発電が停止された状態においても、キャパシタ１２から出力される電力がＤＣ／ＤＣコンバータ１９により降圧されて、その降圧後の電力が電気負荷４およびバッテリ１１に供給される。

キャパシタ１２は、リチウムイオンキャパシタからなり、直列接続された複数のセルＣｎ（ｎ：自然数。以下同じ。）を備えている。キャパシタ１２に付随して、複数のセルＣｎ間における端子電圧のばらつきを補正するためのセル電圧補正回路２０が設けられている。セル電圧補正回路２０については、後述する。

スタータ２、オルタネータ３、電気負荷４、バッテリ１１およびキャパシタ１２の各マイナス端子は、アースに接続されている。

車両１には、キャパシタ制御装置３１が搭載されている。キャパシタ制御装置３１は、キャパシタ１２の各セルＣｎの端子電圧（セル電圧）を検出する電圧検出部３２と、電圧検出部３２により検出された端子電圧の最大値を求める演算などを実行する演算部３３と、演算部３３による演算結果に基づいて、セル電圧補正回路２０に含まれる第１ＭＯＳＦＥＴ２１ｎ、第２ＭＯＳＦＥＴ２２ｎ、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１（図２参照）のゲートにゲート信号（電流）を入力するゲートドライブ回路３４とを備えている。

図２は、４個のセルＣ１，Ｃ２，Ｃ３，Ｃ４を備えるキャパシタ１２に適用されるセル電圧補正回路２０の回路図である。

セル電圧補正回路２０には、１個のコイル２０１と、セルＣｎと同じ個数の第１ＭＯＳＦＥＴ２１ｎと、セルＣｎと同じ個数の第２ＭＯＳＦＥＴ２２ｎと、セルＣｎよりも１少ない個数の第３ＭＯＳＦＥＴ２３ｎと、セルＣｎよりも１少ない個数の第４ＭＯＳＦＥＴ２４ｎと、１個の第５ＭＯＳＦＥＴ２５１と、１個の第６ＭＯＳＦＥＴ２６１とが含まれる。

たとえば、キャパシタ１２が４個のセルＣ１，Ｃ２，Ｃ３，Ｃ４を備える場合、セル電圧補正回路２０には、図２に示されるように、１個のコイル２０１、４個の第１ＭＯＳＦＥＴ２１１〜２１４、４個の第２ＭＯＳＦＥＴ２２１〜２２４、３個の第３ＭＯＳＦＥＴ２３１〜２３３、３個の第４ＭＯＳＦＥＴ２４１〜２４３、１個の第５ＭＯＳＦＥＴ２５１および１個の第６ＭＯＳＦＥＴ２６１が含まれる。

セルＣ１のプラス端子は、セルＣ２のマイナス端子と接続されている。セルＣ２のプラス端子は、セルＣ３のマイナス端子と接続されている。セルＣ３のプラス端子は、セルＣ４のマイナス端子と接続されている。

第１ＭＯＳＦＥＴ２１１〜２１４、第２ＭＯＳＦＥＴ２２１〜２２４、第３ＭＯＳＦＥＴ２３１〜２３３、第４ＭＯＳＦＥＴ２４１〜２４３、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１は、いずれも、Ｎチャネル型のＭＯＳＦＥＴ（ＮＭＯＳ）である。

第１ＭＯＳＦＥＴ２１１および第２ＭＯＳＦＥＴ２２１は、セルＣ１に対応して設けられている。第１ＭＯＳＦＥＴ２１１は、セルＣ１のプラス端子とコイル２０１の一端との間に介在されている。第２ＭＯＳＦＥＴ２２１は、セルＣ１のマイナス端子とコイル２０１の他端との間に介在されており、ソースがセルＣ１のマイナス端子に接続され、ドレインがコイル２０１の他端に接続されている。

第１ＭＯＳＦＥＴ２１２および第２ＭＯＳＦＥＴ２２２は、セルＣ２に対応して設けられている。第１ＭＯＳＦＥＴ２１２は、セルＣ２のプラス端子とコイル２０１の一端との間に介在されている。第２ＭＯＳＦＥＴ２２２は、セルＣ２のマイナス端子とコイル２０１の他端との間に介在されている。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３は、セルＣ３に対応して設けられている。第１ＭＯＳＦＥＴ２１３は、セルＣ３のプラス端子とコイル２０１の一端との間に介在されている。第２ＭＯＳＦＥＴ２２３は、セルＣ３のマイナス端子とコイル２０１の他端との間に介在されている。

第１ＭＯＳＦＥＴ２１４および第２ＭＯＳＦＥＴ２２４は、セルＣ４に対応して設けられている。第１ＭＯＳＦＥＴ２１４は、セルＣ４のプラス端子とコイル２０１の一端との間に介在されており、ドレインがセルＣ４のプラス端子に接続され、ソースがコイル２０１の一端に接続されている。第２ＭＯＳＦＥＴ２２４は、セルＣ４のマイナス端子とコイル２０１の他端との間に介在されている。

第３ＭＯＳＦＥＴ２３１〜２３３は、それぞれ第１ＭＯＳＦＥＴ２１１〜２１３と直列に接続されている。

具体的には、第３ＭＯＳＦＥＴ２３１は、第１ＭＯＳＦＥＴ２１１とソースコモンで直列に接続されている。第１ＭＯＳＦＥＴ２１１のドレインは、セルＣ１のプラス端子およびセルＣ２のマイナス端子に接続されている。第３ＭＯＳＦＥＴ２３１のドレインは、コイル２０１の一端に接続されている。

第３ＭＯＳＦＥＴ２３２は、第１ＭＯＳＦＥＴ２１２とソースコモンで直列に接続されている。第１ＭＯＳＦＥＴ２１２のドレインは、セルＣ２のプラス端子およびセルＣ３のマイナス端子に接続されている。第３ＭＯＳＦＥＴ２３２のドレインは、コイル２０１の一端に接続されている。

第３ＭＯＳＦＥＴ２３３は、第１ＭＯＳＦＥＴ２１３とソースコモンで直列に接続されている。第１ＭＯＳＦＥＴ２１３のドレインは、セルＣ３のプラス端子およびセルＣ４のマイナス端子に接続されている。第３ＭＯＳＦＥＴ２３３のドレインは、コイル２０１の一端に接続されている。

第４ＭＯＳＦＥＴ２４１〜２４３は、それぞれ第２ＭＯＳＦＥＴ２２２〜２２４と直列に接続されている。

具体的には、第４ＭＯＳＦＥＴ２４１は、第２ＭＯＳＦＥＴ２２２とソースコモンで直列に接続されている。第２ＭＯＳＦＥＴ２２２のドレインは、コイル２０１の他端に接続されている。第４ＭＯＳＦＥＴ２４１のドレインは、セルＣ１のプラス端子およびセルＣ２のマイナス端子に接続されている。

第４ＭＯＳＦＥＴ２４２は、第２ＭＯＳＦＥＴ２２３とソースコモンで直列に接続されている。第２ＭＯＳＦＥＴ２２３のドレインは、コイル２０１の他端に接続されている。第４ＭＯＳＦＥＴ２４２のドレインは、セルＣ２のプラス端子およびセルＣ３のマイナス端子に接続されている。

第４ＭＯＳＦＥＴ２４３は、第２ＭＯＳＦＥＴ２２４とソースコモンで直列に接続されている。第２ＭＯＳＦＥＴ２２４のドレインは、コイル２０１の他端に接続されている。第４ＭＯＳＦＥＴ２４３のドレインは、セルＣ３のプラス端子およびセルＣ４のマイナス端子に接続されている。

第５ＭＯＳＦＥＴ２５１は、セルＣ１のマイナス端子とコイル２０１の一端との間に介在されており、ソースがセルＣ１のマイナス端子に接続され、ドレインがコイル２０１の一端に接続されている。

第６ＭＯＳＦＥＴ２６１は、セルＣ４のプラス端子とコイル２０１の他端との間に介在されており、ソースがコイル２０１の他端に接続され、ドレインがセルＣ４のプラス端子に接続されている。

図３は、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１用のゲート信号生成回路４１の構成を示す回路図である。

ゲート信号生成回路４１は、ゲートドライブ回路３４（図１参照）に組み込まれ、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１の個々に対応して設けられている。ゲート信号生成回路４１には、プッシュプル回路４２、抵抗分圧回路４３およびコンパレータ４４が含まれる。

なお、以下において、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１の個々を区別しない場合、それらを「ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１」と総称する。

プッシュプル回路４２は、ＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２の各エミッタを共通に接続し、ＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２の各ベースを共通に接続した構成を有している。共通接続されたエミッタは、抵抗４２３を介して、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のゲートと接続されている。ＮＰＮトランジスタ４２１のコレクタは、ゲートドライブ回路３４に含まれる絶縁電源４５（たとえば、１５Ｖ電源）のプラス端子と接続されている。ＰＮＰトランジスタ４２２のコレクタは、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のソースおよび絶縁電源４５のマイナス端子と接続されている。

抵抗分圧回路４３は、２個の抵抗４３１，４３２の直列回路からなる。抵抗分圧回路４３の一端は、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のドレインと接続されている。抵抗分圧回路４３の他端は、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のソースおよび絶縁電源４５のマイナス端子と接続されている。そして、抵抗分圧回路４３は、２個の抵抗４３１，４３２の接続点において、コンパレータ４４のマイナス入力端子と接続されている。

コンパレータ４４のプラス入力端子は、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のソースおよび絶縁電源４５のマイナス端子と接続されている。また、コンパレータ４４のプラス側電源端子は、絶縁電源４５のプラス端子と接続され、コンパレータ４４のマイナス側電源端子は、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のソースおよび絶縁電源４５のマイナス端子と接続されている。コンパレータ４４の出力端子は、ＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２の各ベースと接続されている。

また、コンパレータ４４のマイナス入力端子と絶縁電源４５のマイナス端子とを接続する配線の途中部には、コンデンサ４４１が介装されている。さらに、コンパレータ４４の出力端子は、抵抗４４２を介して、絶縁電源４５のプラス端子と接続されている。

ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のソース−ドレイン間に電流が流れていない状態では、コンパレータ４４のマイナス入力端子には、コンデンサ４４１の電圧が入力される。このとき、コンパレータ４４のマイナス端子に入力される電圧がプラス端子に入力される基準電圧（絶縁電源４５のマイナス端子の電位）を下回らなければ、コンパレータ４４の出力端子からＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２のベースにローレベル信号が入力される。これにより、ＮＰＮトランジスタ４２１がオフになり、ＰＮＰトランジスタ４２２がオンになって、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のゲートから電荷が引き抜かれた状態となる。

ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１は、寄生ダイオード４５１を有している。寄生ダイオード４５１に電流が流れると、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のソース電位に対してドレイン電位が下回り、ソース−ドレイン間電圧が抵抗分圧回路４３に印加されて、抵抗分圧回路４３から出力される電圧（抵抗４３１，４３２の接続点の電位）が負となってコンパレータ４４のマイナス端子に入力される。そのため、コンパレータ４４のマイナス端子に入力される電圧がプラス端子に入力される基準電圧を下回り、コンパレータ４４の出力端子からＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２のベースにハイレベル信号が入力される。これにより、ＮＰＮトランジスタ４２１がオンになり、ＰＮＰトランジスタ４２２がオフになって、絶縁電源４５からＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のゲートに電流（ゲート信号）が入力される。その結果、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１がオンになり、ＭＯＳＦＥＴ２３ｎ，２４ｎ，２５１，２６１のソースからドレインに向けて電流が流れる。

なお、絶縁電源４５のマイナス端子を接地して、コンパレータ４４を単電源コンパレータとしてマイナス端子の入力電圧をプラス端子の入力電圧及び電源４５のマイナス端子よりも低くするオーバドライブ動作をさせることにより、コンパレータ４４の応答を速めてもよい。

図１を再び参照して、キャパシタ制御装置３１では、電圧検出部３２により、キャパシタ１２の各セルＣｎの端子電圧が検出されると、演算部３３により、各セルＣｎの端子電圧を比較する演算が行われる。そして、たとえば、セルＣｎ間における端子電圧の最大値と最小値との差が求められ、その差と所定値とを比較する演算が行われる。そして、セルＣｎ間における端子電圧の最大値と最小値との差が所定値を超えている場合、セルＣｎ間における端子電圧のばらつきを補正する補正処理が実行される。

補正処理では、ゲートドライブ回路３４が制御されて、端子電圧が最も高いセルＣｎからの放電により端子電圧が最も低いセルＣｎが充電される。

たとえば、図２に示されるキャパシタ１２において、セルＣ３の端子電圧がセルＣｎの端子電圧の中で最も高い場合、ゲートドライブ回路３４からセルＣ３に対応する第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３の各ゲートにゲート信号が入力されて、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３がオンされる。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオンにより、破線Ｄ１で示されるように、セルＣ３、第１ＭＯＳＦＥＴ２１３、第３ＭＯＳＦＥＴ２３３、コイル２０１、第２ＭＯＳＦＥＴ２２３および第４ＭＯＳＦＥＴ２４２の直列回路に、セルＣ３からの放電による電流が流れる。セルＣ３からの放電による電流がコイル２０１に流れることにより、コイル２０１に磁気エネルギーが蓄えられる。言い換えれば、セルＣ３の電気エネルギーの一部がコイル２０１の磁気エネルギーに変換される。セルＣ３からの放電により、セルＣ３の端子電圧が低下する。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオン直後は、電流が第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４２の各寄生ダイオード４５１を流れる。寄生ダイオード４５１に電流が流れると、ゲート信号生成回路４１（図３参照）の機能により、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４２の各ゲートにゲート信号が入力されて、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４２がオンになる。第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４２のオン抵抗による電圧降下は、寄生ダイオード４５１の電圧降下よりも小さいので、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４２がオンされることにより、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４２における電圧降下による損失を低減することができる。

セルＣ３からの放電中、第１ＭＯＳＦＥＴ２１１，２１２，２１４、第２ＭＯＳＦＥＴ２２１，２２２，２２４、第３ＭＯＳＦＥＴ２３１，２３２、第４ＭＯＳＦＥＴ２４１，２４３、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１は、オフのままである。

セルＣ３のマイナス端子とコイル２０１の一端との間に介在される第１ＭＯＳＦＥＴ２１２のソースには、第３ＭＯＳＦＥＴ２３２のソースが接続されている。第３ＭＯＳＦＥＴ２３２がオフされており、また、第３ＭＯＳＦＥＴ２３２の寄生ダイオード４５１のカソードがコイル２０１の一端に接続されているので、セルＣ３のプラス端子とマイナス端子とが第１ＭＯＳＦＥＴ２１３および第３ＭＯＳＦＥＴ２３３を介して短絡することを防止できる。すなわち、セルＣ３のプラス端子から第１ＭＯＳＦＥＴ２１３および第３ＭＯＳＦＥＴ２３３を介してコイル２０１の一端に向けて流れる電流が第３ＭＯＳＦＥＴ２３２および第１ＭＯＳＦＥＴ２１２を介してセルＣ３のマイナス端子に流れることを防止できる。

セルＣ３の端子電圧が所定値まで低下すると、または、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオンから所定時間が経過すると、ゲートドライブ回路３４から第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３の各ゲートへのゲート信号の入力が停止され、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３がオフされる。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオフにより、セルＣ３からコイル２０１に流れる電流がなくなるので、コイル２０１がその電流の変化を阻止するように働く。そして、破線Ｄ２で示されるように、コイル２０１、第６ＭＯＳＦＥＴ２６１、セルＣ１〜Ｃ４および第５ＭＯＳＦＥＴ２５１を含む回路に電流が流れる。すなわち、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３がオフされると、コイル２０１に蓄えられている磁気エネルギーが解放されて、磁気エネルギーによる電流がコイル２０１、第６ＭＯＳＦＥＴ２６１、セルＣ１〜Ｃ４および第５ＭＯＳＦＥＴ２５１を含む回路に流れる。その結果、セルＣ１〜Ｃ４の全体が充電される。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオフ直後は、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１の各寄生ダイオード４５１を流れる。寄生ダイオード４５１に電流が流れると、ゲート信号生成回路４１（図３参照）の機能により、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１の各ゲートにゲート信号が入力されて、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１がオンになる。第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１のオン抵抗による電圧降下は、寄生ダイオード４５１の電圧降下よりも小さいので、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１がオンされることにより、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１における電圧降下による損失を低減することができる。

図２に示されるキャパシタ１２において、セルＣ２の端子電圧がセルＣｎの端子電圧の中で最も低い場合、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオフから所定のデッドタイムが経過すると、その端子電圧が最も低いセルＣ２のマイナス端子とコイル２０１の一端との間に介在される第１ＭＯＳＦＥＴ２１１と、セルＣ２のプラス端子とコイル２０１の他端との間に介在される第２ＭＯＳＦＥＴ２２３とがオンされる。これにより、コイル２０１を流れる電流は、破線Ｄ３で示されるように、第２ＭＯＳＦＥＴ２２３、第４ＭＯＳＦＥＴ２４２、セルＣ２、第１ＭＯＳＦＥＴ２１１および第３ＭＯＳＦＥＴ２３１を流れる。その結果、セルＣ２が充電され、セルＣ１〜Ｃ４間における端子電圧のばらつきが小さくなる。

第１ＭＯＳＦＥＴ２１１および第２ＭＯＳＦＥＴ２２３のオン直後は、電流が第３ＭＯＳＦＥＴ２３１および第４ＭＯＳＦＥＴ２４２の各寄生ダイオード４５１を流れる。寄生ダイオード４５１に電流が流れると、ゲート信号生成回路４１（図３参照）の機能により、第３ＭＯＳＦＥＴ２３１および第４ＭＯＳＦＥＴ２４２の各ゲートにゲート信号が入力されて、第３ＭＯＳＦＥＴ２３１および第４ＭＯＳＦＥＴ２４２がオンになる。第３ＭＯＳＦＥＴ２３１および第４ＭＯＳＦＥＴ２４２のオン抵抗による電圧降下は、寄生ダイオード４５１の電圧降下よりも小さいので、第３ＭＯＳＦＥＴ２３１および第４ＭＯＳＦＥＴ２４２がオンされることにより、第３ＭＯＳＦＥＴ２３１および第４ＭＯＳＦＥＴ２４２における電圧降下による損失を低減することができる。

セルＣ２への充電中、第１ＭＯＳＦＥＴ２１２〜２１４、第２ＭＯＳＦＥＴ２２１，２２２，２２４、第３ＭＯＳＦＥＴ２３２，２３３、第４ＭＯＳＦＥＴ２４１，２４３、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１は、オフのままである。

セルＣ２のプラス側に接続されたセルＣ３のプラス端子とコイル２０１の他端との間に介在される第２ＭＯＳＦＥＴ２２４のソースには、第４ＭＯＳＦＥＴ２４３のソースが接続されている。第２ＭＯＳＦＥＴ２２４がオフされており、また、第４ＭＯＳＦＥＴ２４３の寄生ダイオード４５１のカソードがセルＣ３のプラス端子に接続されているので、セルＣ３のプラス端子とマイナス端子とが第２ＭＯＳＦＥＴ２２３，２２４および第４ＭＯＳＦＥＴ２４２，２４３を介して短絡することを防止できる。すなわち、セルＣ３のプラス端子から第４ＭＯＳＦＥＴ２４３、第２ＭＯＳＦＥＴ２２４、第２ＭＯＳＦＥＴ２２３および第４ＭＯＳＦＥＴ２４２をこの順に介してセルＣ３のマイナス端子に流れることを防止できる。

第１ＭＯＳＦＥＴ２１１および第２ＭＯＳＦＥＴ２２３のオンから所定時間が経過すると、ゲートドライブ回路３４から第１ＭＯＳＦＥＴ２１１および第２ＭＯＳＦＥＴ２２３の各ゲートへのゲート信号の入力が停止され、第１ＭＯＳＦＥＴ２１１および第２ＭＯＳＦＥＴ２２３がオフされる。

セルＣ３以外のセルＣｎの端子電圧が最も高い場合、セルＣ３の場合と同様に、端子電圧が最も高いセルＣｎに対応する第１ＭＯＳＦＥＴ２１ｎおよび第２ＭＯＳＦＥＴ２２ｎがオンされ、セルＣｎの端子電圧が所定値まで低下すると、または、第１ＭＯＳＦＥＴ２１ｎおよび第２ＭＯＳＦＥＴ２２ｎのオンから所定時間が経過すると、第１ＭＯＳＦＥＴ２１ｎおよび第２ＭＯＳＦＥＴ２２ｎがオフされる。

また、セルＣ２以外のセルＣｎの端子電圧が最も低い場合、セルＣ２の場合と同様に、端子電圧が最も低いセルＣｎのマイナス端子とコイル２０１の一端との間に介在される第１ＭＯＳＦＥＴ２１ｎと、端子電圧が最も低いセルＣｎのプラス端子とコイル２０１の他端との間に介在される第２ＭＯＳＦＥＴ２２ｎとがオンされる。

プラス側の最端に設けられたセルＣｎ（図２に示される一例では、セルＣ４）の端子電圧が最も低い場合、そのセルＣｎのマイナス端子とコイル２０１の一端との間に介在される第１ＭＯＳＦＥＴ２１ｎのみがオンされる。この場合、コイル２０１を流れる電流が第６ＭＯＳＦＥＴ２６１の寄生ダイオード４５１を流れる。寄生ダイオード４５１に電流が流れると、ゲート信号生成回路４１（図３参照）の機能により、第６ＭＯＳＦＥＴ２６１のゲートにゲート信号が入力されて、第６ＭＯＳＦＥＴ２６１がオンになる。

端子電圧が最も高いセルＣｎからの放電および端子電圧が最も低いセルＣｎへの充電は、たとえば、セルＣｎ間における端子電圧の最大値がすべてのセルＣｎの端子電圧の平均値を基準とする所定範囲内に収まるか、または、セルＣｎ間における端子電圧の最小値がすべてのセルＣｎの端子電圧の平均値を基準とする所定範囲内に収まるまで繰り返される。

このように、複数のセルＣｎ間における端子電圧のばらつきを補正するために、端子電圧が最も高いセルＣｎの電気エネルギーが抵抗により消費されるのではなく、その電気エネルギーがコイル２０１の磁気エネルギーに変換され、コイル２０１に蓄えられた磁気エネルギーにより、端子電圧が最も低いセルＣｎが充電される。そのため、セル電圧補正回路２０では、セルＣｎの電気エネルギーが抵抗により消費される構成と比較して、セルＣｎ間における端子電圧のばらつきの補正に伴うエネルギー損失を低減することができる。また、コイル２０１に直流電流が流れることによる発熱は、抵抗に直流電流が流れる発熱よりも小さいので、セルＣｎの電気エネルギーが抵抗により消費される構成と比較して、セルＣｎ間における端子電圧のばらつきの補正に伴う発熱を低減することができる。

さらには、発熱が小さいので、その発熱を放熱するための構成を小型化することができ、セル電圧補正回路２０が実装される基板を小型化することができる。

また、端子電圧が最も高いセルＣｎからの放電に対する熱的な制約による制限が小さいので、当該セルＣｎからの放電量を大きくすることができ、セルＣｎ間における端子電圧のばらつきを速やかに補正することができる。

しかも、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１の寄生ダイオード４５１を電流が流れる時には、それぞれ第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１のオンにより、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１における電圧降下が低減される。その結果、端子電圧が最も高いセルＣｎからの放電および端子電圧が最も低いセルＣｎへの充電の効率が向上し、セルＣｎ間における端子電圧のばらつきの補正に伴うエネルギー損失を一層低減することができる。

なお、少なくとも補正処理後に、いずれかのセルＣｎの端子電圧が所定の充電禁止電圧を上回っている場合には、キャパシタ１２の電解液の分解によるガスの発生などを防止するため、キャパシタ制御装置３１により、メインリレー１８がオフされて、オルタネータ３の発電電力によるキャパシタ１２の充電が禁止される。キャパシタ１２の充電の禁止は、たとえば、キャパシタ１２のエネルギーをコンバータ１９によりバッテリ１１および電気負荷４へ供給することにより、すべてのセルＣｎの端子電圧が所定の禁止解除電圧まで低下すると解除される。

また、いずれかのセルＣｎの端子電圧が放電禁止電圧まで低下している場合には、当該セルＣｎの電極の損傷を防止するため、キャパシタ制御装置３１により、放電禁止電圧まで低下したセルＣｎ以外のセルから端子電圧ガ低下したセルに充電して、電圧の回復を図る。

以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。

たとえば、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１に代えて、第３ＭＯＳＦＥＴ２３ｎ、第４ＭＯＳＦＥＴ２４ｎ、第５ＭＯＳＦＥＴ２５１および第６ＭＯＳＦＥＴ２６１が有している寄生ダイオード４５１と同じ向きのダイオードが設けられてもよい。

また、端子電圧が最も高いセルＣｎの電気エネルギーがコイル２０１に磁気エネルギーとして蓄えられ、コイル２０１に蓄えられた磁気エネルギーにより、端子電圧が最も低いセルＣｎが充電される場合を例に挙げた。しかしながら、その端子電圧が最も高いセルＣｎと最も低いセルＣｎとの間でのエネルギーの移動に限らず、端子電圧が相対的に高いセルＣｎの電気エネルギーがコイル２０１に磁気エネルギーとして蓄えられ、コイル２０１に蓄えられた磁気エネルギーにより、端子電圧が相対的に低いセルＣｎが充電されてもよい。

また、前述の実施形態では、セル電圧補正回路２０がキャパシタ１２（リチウムイオンキャパシタ）に適用された構成を取り上げた。この構成に限らず、セル電圧補正回路２０は、ニッケル水素（Ｎｉ−ＭＨ：Nickel Ｍetal Hydride）電池、リチウムイオン電池、電気二重層コンデンサ（ＥＤＬＣ：Electric Double-Layer Capacitor）などに適用することができる。

その他、前述の構成には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１２ キャパシタ（蓄電デバイス）
２０ セル電圧補正回路
２０１ コイル
２１ｎ（２１１〜２１４） 第１ＭＯＳＦＥＴ
２２ｎ（２２１〜２２４） 第２ＭＯＳＦＥＴ
２３ｎ（２３１〜２３３） 第３ＭＯＳＦＥＴ
２４ｎ（２４１〜２４３） 第４ＭＯＳＦＥＴ
２５１ 第５ＭＯＳＦＥＴ
２６１ 第６ＭＯＳＦＥＴ
４５１ 寄生ダイオード
Ｃｎ（Ｃ１〜Ｃ４） セル

Claims (2)

1. 直列接続された複数のセルを備える蓄電デバイスに適用され、前記セル間における端子電圧のばらつきを補正するセル電圧補正回路であって、
   コイルと、
   前記セルの個々に対応して設けられ、前記セルのプラス端子と前記コイルの一端との間に介在され、前記コイル側から前記セル側への電流の流通を許容する寄生ダイオードを有する第１半導体スイッチング素子と、
   前記セルの個々に対応して設けられ、前記セルのマイナス端子と前記コイルの他端との間に介在され、前記セル側から前記コイル側への電流の流通を許容する寄生ダイオードを有する第２半導体スイッチング素子と、
   前記セルのマイナス端子と前記コイルの一端との間に介在される前記第１半導体スイッチング素子の個々と直列に接続され、前記セル側から前記コイル側への電流の流通を許容する第１ダイオードと、
   前記セルのプラス端子と前記コイルの他端との間に介在される前記第２半導体スイッチング素子の個々と直列に接続され、前記コイル側から前記セル側への電流の流通を許容する第２ダイオードと、
   前記マイナス側の最端に設けられた前記セルのマイナス端子と前記コイルの一端との間に介在され、前記セル側から前記コイル側への電流の流通を許容する第３ダイオードと、
   前記プラス側の最端に設けられた前記セルのプラス端子と前記コイルの他端との間に介在され、前記コイル側から前記セル側への電流の流通を許容する第４ダイオードと
   を含む、セル電圧補正回路。
2. 前記セルのマイナス端子と前記コイルの一端との間に介在される前記第１半導体スイッチング素子の個々と直列に接続された第３半導体スイッチング素子と、
   前記セルのプラス端子と前記コイルの他端との間に介在される前記第２半導体スイッチング素子の個々と直列に接続された第４半導体スイッチング素子と、
   前記マイナス側の最端に設けられた前記セルのマイナス端子と前記コイルの一端との間に介在された第５半導体スイッチング素子と、
   前記プラス側の最端に設けられた前記セルのプラス端子と前記コイルの他端との間に介在された第６半導体スイッチング素子と
   をさらに含み、
   前記第１ダイオードは、第３半導体スイッチング素子が有する寄生ダイオードであり、
   前記第２ダイオードは、第４半導体スイッチング素子が有する寄生ダイオードであり、
   前記第３ダイオードは、第５半導体スイッチング素子が有する寄生ダイオードであり、
   前記第４ダイオードは、前記第６半導体スイッチング素子が有する寄生ダイオードである、請求項１に記載のセル電圧補正回路。

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