JP2016075787A - Display device - Google Patents
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Abstract
Description
本発明は、有機エレクトロルミネッセンス(Electro Luminescence、EL)素子を用いた表示装置に関する。 The present invention relates to a display device using an organic electroluminescence (EL) element.
電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス素子(以下、有機EL素子と記す。)を用いた有機ELディスプレイが知られている(特許文献1参照)。この有機ELディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有する。 As a display device using a current-driven light emitting element, an organic EL display using an organic electroluminescence element (hereinafter referred to as an organic EL element) is known (see Patent Document 1). This organic EL display has the advantages of good viewing angle characteristics and low power consumption.
有機ELディスプレイは、有機EL素子および配線等が形成されたガラス基板からなる有機ELパネル(表示パネル)、有機ELパネルを駆動するIC(Integrated Circuit)、および、制御部等を備えて構成されている。 An organic EL display includes an organic EL panel (display panel) made of a glass substrate on which organic EL elements and wirings are formed, an IC (Integrated Circuit) that drives the organic EL panel, a control unit, and the like. Yes.
有機ELパネルは、複数の表示画素がマトリクス状に配置されている。表示画素は、上述した有機EL素子と、画素信号に応じた電圧を蓄積する容量素子と、容量素子に保持された電荷量に応じた駆動電流を有機EL素子に供給する駆動トランジスタとを有する。 The organic EL panel has a plurality of display pixels arranged in a matrix. The display pixel includes the above-described organic EL element, a capacitor element that accumulates a voltage corresponding to the pixel signal, and a drive transistor that supplies a drive current corresponding to the amount of charge held in the capacitor element to the organic EL element.
アクティブマトリクス方式の有機ELディスプレイでは、駆動トランジスタとして薄膜トランジスタ(TFT:Thin Film Transistor)が用いられる。TFTでは、成膜プロセス時の温度ばらつきや、エッチング処理時の残留溶液のばらつき、パターン密度のばらつきなどが原因で膜厚および膜質が面内で変動するため、表示パネル面内で閾値電圧がばらつく。加えて、通電時のゲート−ソース間電圧等のストレスにより、閾値電圧は経時的にシフトする。そして、閾値電圧のプロセスに起因する初期ばらつきや、経時的なシフトは、有機ELへの供給電流量変動の原因となるため、表示装置の輝度制御に影響し、表示品質を悪化させる。 In an active matrix organic EL display, a thin film transistor (TFT) is used as a driving transistor. In the TFT, the threshold voltage varies within the display panel because the film thickness and film quality fluctuate in the surface due to temperature variations during the film formation process, residual solution variations during the etching process, and pattern density variations. . In addition, the threshold voltage shifts with time due to stress such as a gate-source voltage during energization. Then, the initial variation due to the threshold voltage process and the shift over time cause fluctuations in the amount of current supplied to the organic EL, so that it affects the brightness control of the display device and deteriorates the display quality.
従来の有機ELディスプレイでは、初期化後に、閾値電圧に応じて駆動トランジスタのソース電極の電圧を調整する閾値電圧補償が行われている。 In a conventional organic EL display, threshold voltage compensation for adjusting the voltage of the source electrode of the drive transistor according to the threshold voltage is performed after initialization.
しかしながら、閾値電圧は、駆動トランジスタの特性ばらつきおよび輝度値の累積値等に応じて異なるため、有機ELパネル内においてばらつく事になる。閾値電圧がばらつくと、複数の有機EL素子について閾値電圧補償をより確実に行うために、閾値電圧補償を行う期間(以下、「閾値電圧補償期間」と称する)を長くする必要があるという問題がある。 However, the threshold voltage varies depending on the characteristic variation of the drive transistor, the accumulated luminance value, and the like, and therefore varies in the organic EL panel. If the threshold voltage varies, there is a problem that it is necessary to lengthen the period for performing threshold voltage compensation (hereinafter referred to as “threshold voltage compensation period”) in order to perform threshold voltage compensation more reliably for a plurality of organic EL elements. is there.
そこで、本発明は、閾値電圧補償期間を増加させることなく、閾値電圧補償を精度良く行うことができる表示装置を提供する。 Therefore, the present invention provides a display device capable of performing threshold voltage compensation with high accuracy without increasing the threshold voltage compensation period.
本発明の一態様に係る表示装置は、表示画素を備える表示装置であって、前記表示画素は、発光素子と、電圧を保持するための容量素子と、ゲート電極が前記容量素子の第一電極と接続され、ソース電極が前記容量素子の第二電極および前記発光素子のアノードと接続されている駆動トランジスタと、データ信号に応じた電圧を供給するための信号線と前記容量素子の前記第一電極との導通および非導通を切り換える第一スイッチ素子とを有する表示画素と、前記表示画素の駆動を制御する制御部とを備え、前記制御部は、第一初期化期間の開始時に、前記駆動トランジスタのドレイン電極に対する前記発光素子を駆動するための駆動電圧の印加を停止させた状態で、前記容量素子の前記第一電極に対して参照電圧を印加し、前記第二電極に対して初期化電圧を印加する第一初期化ステップと、前記第一初期化ステップの実行後に設定された第二初期化期間の開始時に、前記第一電極に対する前記参照電圧の印加を維持し、かつ、前記第二電極に対する前記初期化電圧の印加を維持した状態で、前記駆動トランジスタのドレイン電極に対する前記駆動電圧の印加を開始する第二初期化ステップと、前記第二初期化ステップの実行後に設定された前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間の開始時に、前記第一電極に対する前記参照電圧の印加を維持し、かつ、前記駆動トランジスタのドレイン電極に対する前記駆動電圧の印加を維持した状態で、前記容量素子の前記第二電極に対する前記初期化電圧の印加を停止する閾値電圧補償ステップとを実行する。 A display device according to one embodiment of the present invention is a display device including a display pixel, in which the display pixel includes a light-emitting element, a capacitor for holding voltage, and a gate electrode serving as a first electrode of the capacitor. A drive transistor in which a source electrode is connected to a second electrode of the capacitive element and an anode of the light emitting element, a signal line for supplying a voltage corresponding to a data signal, and the first of the capacitive element A display pixel having a first switch element that switches between conduction and non-conduction with an electrode; and a control unit that controls driving of the display pixel, wherein the control unit drives the drive at the start of a first initialization period. A reference voltage is applied to the first electrode of the capacitive element in a state where application of a driving voltage for driving the light emitting element to the drain electrode of the transistor is stopped, and the second electrode is applied to the second electrode Maintaining the application of the reference voltage to the first electrode at the start of a second initialization period set after execution of the first initialization step and the first initialization step, In addition, after the execution of the second initialization step, the second initialization step of starting the application of the drive voltage to the drain electrode of the drive transistor while maintaining the application of the initialization voltage to the second electrode At the start of a threshold voltage compensation period for compensating the set threshold voltage of the driving transistor, the application of the reference voltage to the first electrode is maintained and the application of the driving voltage to the drain electrode of the driving transistor is maintained. In this state, a threshold voltage compensation step for stopping the application of the initialization voltage to the second electrode of the capacitive element is executed.
本発明の表示装置は、閾値電圧補償期間を増加させることなく、閾値電圧補償を精度良く行うことができる。 The display device of the present invention can perform threshold voltage compensation with high accuracy without increasing the threshold voltage compensation period.
(課題の詳細)
以下、課題の詳細について、図1〜図3を用いて説明する。
(Details of the issue)
Hereinafter, the detail of a subject is demonstrated using FIGS. 1-3.
[比較例における有機ELディスプレイの構成]
図1は、比較例における有機ELディスプレイ100の構成の一例を示すブロック図である。図1に示すように、有機ELディスプレイ100は、有機ELパネル110と、データ線駆動回路120と、走査線駆動回路130と、制御部200とを備えている。
[Configuration of Organic EL Display in Comparative Example]
FIG. 1 is a block diagram illustrating an example of a configuration of an
有機ELパネル110は、複数の表示画素P0がマトリクス状に配置されている。なお、表示画素P0は、ここでは、1つの色を構成するサブ画素である。赤色、緑色、青色に対応する3つのサブ画素で1つの画素が構成されている。
The
表示画素P0は、有機EL素子OELと、容量素子Csと、駆動トランジスタTrdと、第一スイッチ素子Tr1と、第二スイッチ素子Tr20と、第三スイッチ素子Tr3と、第四スイッチ素子Tr4とを備えている。 The display pixel P0 includes an organic EL element OEL, a capacitor element Cs, a drive transistor Trd, a first switch element Tr1, a second switch element Tr20, a third switch element Tr3, and a fourth switch element Tr4. ing.
有機EL素子OELは、駆動電流に応じて発光する発光素子である。駆動電流は、駆動トランジスタTrdから供給される。有機EL素子OELは、アノード電極が駆動トランジスタTrdのソース電極に、カソード電極が電源線VEL(VELは、例えば、接地電圧)にそれぞれ接続されている。 The organic EL element OEL is a light emitting element that emits light according to a drive current. The drive current is supplied from the drive transistor Trd. The organic EL element OEL has an anode electrode connected to the source electrode of the drive transistor Trd and a cathode electrode connected to a power supply line VEL (VEL is a ground voltage, for example).
容量素子Csは、データ線Dataの電圧に応じた電荷が蓄積される容量素子である。容量素子Csは、第一電極が駆動トランジスタのゲート電極に、第二電極が駆動トランジスタTrdのソース電極にそれぞれ接続されている。 The capacitive element Cs is a capacitive element that accumulates charges according to the voltage of the data line Data. The capacitive element Cs has a first electrode connected to the gate electrode of the drive transistor and a second electrode connected to the source electrode of the drive transistor Trd.
駆動トランジスタTrdは、データ線Dataの電圧に応じて蓄積された容量素子Csの電荷の量に応じた駆動電流を有機EL素子OELに供給する。駆動トランジスタTrdは、薄膜トランジスタであり、ゲート電極が容量素子Csの第一電極に、ソース電極が有機EL素子OELのアノード電極に、ドレイン電極が電源線VTFTにそれぞれ接続されている。 The drive transistor Trd supplies the organic EL element OEL with a drive current corresponding to the amount of charge of the capacitive element Cs accumulated according to the voltage of the data line Data. The drive transistor Trd is a thin film transistor, and has a gate electrode connected to the first electrode of the capacitive element Cs, a source electrode connected to the anode electrode of the organic EL element OEL, and a drain electrode connected to the power supply line VTFT.
第一スイッチ素子Tr1は、走査線Scanの電圧に応じてデータ線Dataと容量素子Csの第一電極との導通および非導通を切り替えることにより、表示画素P0の選択および非選択を切り替える。より詳細には、第一スイッチ素子Tr1は、薄膜トランジスタであり、ゲート電極が走査線Scanに、ソース電極がデータ線Dataに、ドレイン電極が容量素子Csの第一電極にそれぞれ接続されている。 The first switch element Tr1 switches between selection and non-selection of the display pixel P0 by switching conduction and non-conduction between the data line Data and the first electrode of the capacitive element Cs according to the voltage of the scanning line Scan. More specifically, the first switch element Tr1 is a thin film transistor, the gate electrode is connected to the scanning line Scan, the source electrode is connected to the data line Data, and the drain electrode is connected to the first electrode of the capacitive element Cs.
第二スイッチ素子Tr20は、信号線Initの電圧に応じて、容量素子Csの第二電極(ノードN2)と電源線VINIとの間の導通および非導通を切り替える。 The second switch element Tr20 switches between conduction and non-conduction between the second electrode (node N2) of the capacitive element Cs and the power supply line VINI in accordance with the voltage of the signal line Init.
第三スイッチ素子Tr3は、信号線Refの電圧に応じて、容量素子Csの第一電極(ノードN1)と電源線VREFとの間の導通および非導通を切り替える。 The third switch element Tr3 switches between conduction and non-conduction between the first electrode (node N1) of the capacitive element Cs and the power supply line VREF according to the voltage of the signal line Ref.
第四スイッチ素子Tr4は、信号線Enableの電圧に応じて、駆動トランジスタTrdのドレイン電極と電源線VTFTとの間の導通および非導通を切り替える。 The fourth switch element Tr4 switches between conduction and non-conduction between the drain electrode of the drive transistor Trd and the power supply line VTFT according to the voltage of the signal line Enable.
データ線駆動回路120は、複数のデータ線Dataに対し、制御部200から出力されるデータ信号に応じた電圧を供給する。
The data line driving
走査線駆動回路130は、複数の走査線Scanおよび信号線Init、信号線、Ref、信号線Enableに対し、制御部200から出力される駆動信号に応じた電圧を供給する。
The scanning
制御部200は、有機ELパネル110における映像の表示を制御する回路であり、例えば、TCON(タイミングコントローラ)等を用いて構成される。なお、制御部200は、マイクロコントローラを含むコンピュータシステム、あるいは、システムLSI(Large Scale Integration:大規模集積回路)等を用いて構成されていても構わない。
The
[比較例における有機ELディスプレイの動作]
図2は、比較例における有機ELディスプレイ100の信号波形を示すグラフである。図2において、VA、VB、VCは、それぞれ、駆動トランジスタTrdのゲート電極の電圧、ソース電極の電圧、ドレイン電極の電圧を示している。
[Operation of Organic EL Display in Comparative Example]
FIG. 2 is a graph showing signal waveforms of the
図2に示すように、比較例における有機ELディスプレイ100では、外部から入力される映像信号の各フレームについて、初期化、閾値電圧補償、書き込みおよび発光がこの順に実行される。以下の説明では、初期化を行う初期化期間、閾値電圧補償を行う閾値電圧補償期間、書き込みを行う書込期間、および、有機EL素子OELを発光させる発光期間について説明し、他の期間についての説明は省略する。
As shown in FIG. 2, in the
(期間T22:初期化期間)
図2に示す時刻t1〜時刻t2の期間T22は、初期化期間である。初期化期間では、制御部200は、第一スイッチ素子Tr1および第四スイッチ素子Tr4を非導通状態、第二スイッチ素子Tr20および第三スイッチ素子Tr3を導通状態にすることにより、容量素子Csを初期化する。具体的には、制御部200は、走査線Scanおよび信号線Enableの電圧をLレベルに設定させることにより、第一スイッチ素子Tr1および第四スイッチ素子Tr4を非導通状態にする。また、制御部200は、信号線Initおよび信号線Refの電圧をHレベルに設定させることにより、第二スイッチ素子Tr20および第三スイッチ素子Tr3を導通状態にする。
(Period T22: Initialization period)
A period T22 from time t1 to time t2 shown in FIG. 2 is an initialization period. In the initialization period, the
(期間T24:閾値電圧補償期間)
図2に示す時刻t3〜時刻t4の期間T24は、駆動トランジスタTrdの閾値電圧の変動による影響を補償するための閾値電圧補償期間である。閾値電圧補償期間では、制御部200は、第一スイッチ素子Tr1および第二スイッチ素子Tr20を非導通状態に、第三スイッチ素子Tr3および第四スイッチ素子Tr4を導通状態にする。閾値電圧補償期間を設けることで、上述した閾値電圧のばらつきが輝度制御に与える影響を低減することができる。具体的には、制御部200は、走査線Scanおよび信号線Initの電圧をLレベルに設定させることにより、第一スイッチ素子Tr1および第二スイッチ素子Tr20を非導通状態にする。また、制御部200は、信号線Refおよび信号線Enableの電圧をHレベルに設定させることにより、第三スイッチ素子Tr3および第四スイッチ素子Tr4を導通状態にする。
(Period T24: threshold voltage compensation period)
A period T24 from time t3 to time t4 shown in FIG. 2 is a threshold voltage compensation period for compensating for the influence of fluctuations in the threshold voltage of the drive transistor Trd. In the threshold voltage compensation period, the
このとき、第四スイッチ素子Tr4が導通状態になることから、駆動トランジスタTrdにドレイン電流が流れ、駆動トランジスタTrdの閾値電圧に応じて、容量素子Csの第二電極の電圧値が上昇する。これにより、閾値電圧の補償を行うことができる。 At this time, since the fourth switch element Tr4 becomes conductive, a drain current flows through the drive transistor Trd, and the voltage value of the second electrode of the capacitive element Cs increases according to the threshold voltage of the drive transistor Trd. Thereby, the threshold voltage can be compensated.
(期間T27:書込期間)
図2に示す時刻t6〜時刻t7の期間T27は、容量素子Csにデータ線Dataの電圧に応じた電荷を蓄積する書込期間である。書込期間では、制御部200は、第一スイッチ素子Tr1を導通状態に、第二スイッチ素子Tr20、第三スイッチ素子Tr3および第四スイッチ素子Tr4を非導通状態にする。具体的には、制御部200は、走査線Scanの電圧をHレベルに設定させることにより、第一スイッチ素子Tr1を導通状態にする。また、制御部200は、信号線Init、信号線Refおよび信号線Enableの電圧をLレベルに設定させることにより、第二スイッチ素子Tr20、第三スイッチ素子Tr3および第四スイッチ素子Tr4を非導通状態にする。さらに、制御部200は、データ線駆動回路120により、選択された表示画素P0の輝度値に応じた電圧を信号線Dataに印加させる。
(Period T27: Write period)
A period T27 from time t6 to time t7 illustrated in FIG. 2 is a writing period in which charges corresponding to the voltage of the data line Data are accumulated in the capacitor Cs. In the writing period, the
このとき、容量素子Csの第一電極に、信号線Dataの電圧に応じた電荷が蓄積される。 At this time, charges corresponding to the voltage of the signal line Data are accumulated in the first electrode of the capacitive element Cs.
(期間T29:発光期間)
図2に示す時刻t8〜時刻t9の期間T29は、有機EL素子OELを発光させる発光期間である。発光期間では、制御部200は、第四スイッチ素子Tr4を導通状態に、第一スイッチ素子Tr1、第二スイッチ素子Tr20、および第三スイッチ素子Tr3を非導通状態にする。具体的には、制御部200は、信号線Enableの電圧をHレベルに設定させることにより、第四スイッチ素子Tr4を導通状態にする。また、制御部200は、走査線Scan、信号線Initおよび信号線Refの電圧をLレベルに設定させることにより、第一スイッチ素子Tr1、第二スイッチ素子Tr20および第三スイッチ素子Tr3を非導通状態にする。
(Period T29: Light emission period)
A period T29 from time t8 to time t9 shown in FIG. 2 is a light emission period in which the organic EL element OEL emits light. In the light emission period, the
このとき、駆動トランジスタTrdのドレインソース間に容量素子Csの第一電極に蓄積された電荷に応じた駆動電流が流れる。そして、有機EL素子OELに当該駆動電流が供給されることにより、有機EL素子OELは、駆動電流の電流量に応じた輝度で発光する。 At this time, a drive current corresponding to the charge accumulated in the first electrode of the capacitive element Cs flows between the drain and source of the drive transistor Trd. Then, when the driving current is supplied to the organic EL element OEL, the organic EL element OEL emits light with luminance corresponding to the amount of the driving current.
[閾値電圧補償における課題]
図3は、比較例における駆動トランジスタTrdのソース電極の電圧の閾値電圧補償期間における変化を示している。図3のグラフは、図2の破線で囲んだ部分のグラフに対応している。なお、図2では、1つの素子について図示しているが、図3では、閾値電圧が異なる3つの場合について示している。
[Problems in threshold voltage compensation]
FIG. 3 shows changes in the threshold voltage compensation period of the source electrode voltage of the drive transistor Trd in the comparative example. The graph in FIG. 3 corresponds to the graph of the portion surrounded by the broken line in FIG. Note that FIG. 2 illustrates one element, but FIG. 3 illustrates three cases with different threshold voltages.
図3に示すように、駆動トランジスタTrdの閾値電圧がVth1の表示画素は、電圧値がVREF−Vth1となるまでに、Tth1の時間がかかる。駆動トランジスタTrdの閾値電圧がVth2の表示画素は、電圧値がVREF−Vth2となるまでに、Tth2の時間がかかる。駆動トランジスタTrdの閾値電圧がVth3の表示画素は、電圧値がVREF−Vth3となるまでに、Tth3の時間がかかる。図3では、Tth1>Tth2>Tth3となっている。 As shown in FIG. 3, a display pixel whose threshold voltage of the drive transistor Trd is Vth1 takes time Tth1 until the voltage value becomes VREF−Vth1. A display pixel in which the threshold voltage of the drive transistor Trd is Vth2 takes Tth2 before the voltage value becomes VREF−Vth2. A display pixel in which the threshold voltage of the drive transistor Trd is Vth3 takes time Tth3 until the voltage value becomes VREF−Vth3. In FIG. 3, Tth1> Tth2> Tth3.
近年、有機ELディスプレイの高精細化および大型化が進んでおり、1水平走査期間(以下、適宜「1H」と称する)が短くなる傾向がある。簡略化のためにブランキング期間を無視すると、1Hは、パネル駆動周波数Freq、走査線数Vlineを用いて、1H=1sec/Fre1/Vlineで表わされる。当該式から、有機ELディスプレイの高精細化によりパネル駆動周波数Freqおよび走査線数Vlineが増大するほど、1Hが短くなることが分かる。 In recent years, high-definition and large-size organic EL displays have progressed, and one horizontal scanning period (hereinafter referred to as “1H” as appropriate) tends to be shortened. If the blanking period is ignored for simplification, 1H is represented by 1H = 1 sec / Fre1 / Vline using the panel drive frequency Freq and the number of scanning lines Vline. From this equation, it can be seen that 1H becomes shorter as the panel drive frequency Freq and the number of scanning lines Vline increase due to the higher definition of the organic EL display.
十分な発光期間を確保するために、例えば閾値電圧補償期間を1Hに設定する場合、1水平走査期間が短くなると、閾値電圧補償の期間も短くなる。さらに、近年、有機ELディスプレイの大型化が進んでおり、走査線数Vlineおよび1走査線当たりの表示画素の数が多くなっている。大型化が進むほど、閾値電圧の補償を行うために必要な電流量が有機ELディスプレイ全体で多くなるため、閾値電圧補償にかかる期間のばらつきが大きくなる。また、大型化により有機ELディスプレイを構成する素子同士の距離が離れるため、プロセスに起因する膜厚や膜質のばらつきが大きくなり、駆動トランジスタの閾値電圧のばらつきも大きくなる。 In order to secure a sufficient light emission period, for example, when the threshold voltage compensation period is set to 1H, when one horizontal scanning period is shortened, the threshold voltage compensation period is also shortened. Furthermore, in recent years, the organic EL display has been increased in size, and the number of scanning lines Vline and the number of display pixels per scanning line have increased. As the size increases, the amount of current required for compensating the threshold voltage increases in the entire organic EL display, so that the variation in the period for threshold voltage compensation increases. Moreover, since the distance between elements constituting the organic EL display increases due to the increase in size, the variation in film thickness and film quality due to the process increases, and the variation in threshold voltage of the drive transistor also increases.
閾値電圧補償を十分な精度で行うためには、図3において、最も閾値電圧補償期間の長いVth1の駆動トランジスタTrdの電圧が集束するまで、十分な閾値電圧補償期間を確保する必要がある。あるいは、1H内に、全ての駆動トランジスタTrdの電圧を収束させることが重要である。 In order to perform threshold voltage compensation with sufficient accuracy, it is necessary to ensure a sufficient threshold voltage compensation period until the voltage of the drive transistor Trd of Vth1 having the longest threshold voltage compensation period converges in FIG. Alternatively, it is important to converge the voltages of all the drive transistors Trd within 1H.
しかし、上述したように、有機ELディスプレイの高精細化により、閾値電圧補償期間が短くなる傾向にあり、十分な閾値電圧補償期間を確保することが困難になってきている。また、有機ELディスプレイの大型化により、駆動トランジスタTrdが収束するまでの期間のばらつきが大きくなっているため、1H内に、全ての駆動トランジスタTrdの電圧を収束させることは困難である。 However, as described above, the threshold voltage compensation period tends to be shortened due to high definition of the organic EL display, and it has become difficult to ensure a sufficient threshold voltage compensation period. Further, since the variation in the period until the drive transistors Trd converge due to the increase in size of the organic EL display, it is difficult to converge the voltages of all the drive transistors Trd within 1H.
このため、特に、図3に示す閾値電圧Vth1の駆動トランジスタでは、ソース電極の電圧がVREF−Vth1に到達する前に、閾値電圧補償期間が終了してしまい、閾値電圧の補償が十分な精度で行えない場合があるという問題がある。つまり、従来の有機ELディスプレイでは、駆動トランジスタの閾値電圧のばらつきにより、閾値電圧補償において精度が低下するという問題がある。 For this reason, in particular, in the driving transistor having the threshold voltage Vth1 shown in FIG. 3, the threshold voltage compensation period ends before the voltage of the source electrode reaches VREF−Vth1, and the threshold voltage is compensated with sufficient accuracy. There is a problem that it may not be possible. In other words, the conventional organic EL display has a problem that accuracy is lowered in threshold voltage compensation due to variations in threshold voltage of the driving transistor.
このため、閾値電圧補償期間が短くなっても閾値電圧補償の精度を十分に確保できる技術が求められている。 For this reason, there is a need for a technique that can sufficiently ensure the accuracy of threshold voltage compensation even when the threshold voltage compensation period is shortened.
このような問題を解決するために、本発明の一態様に係る表示装置は、表示画素を備える表示装置であって、前記表示画素は、発光素子と、電圧を保持するための容量素子と、ゲート電極が前記容量素子の第一電極と接続され、ソース電極が前記容量素子の第二電極および前記発光素子のアノードと接続されている駆動トランジスタと、データ信号に応じた電圧を供給するための信号線と前記容量素子の前記第一電極との導通および非導通を切り換える第一スイッチ素子とを有する表示画素と、前記表示画素の駆動を制御する制御部とを備え、前記制御部は、第一初期化期間の開始時に、前記駆動トランジスタのドレイン電極に対する前記発光素子を駆動するための駆動電圧の印加を停止させた状態で、前記容量素子の前記第一電極に対して参照電圧を印加し、前記第二電極に対して初期化電圧を印加する第一初期化ステップと、前記第一初期化ステップの実行後に設定された第二初期化期間の開始時に、前記第一電極に対する前記参照電圧の印加を維持し、かつ、前記第二電極に対する前記初期化電圧の印加を維持した状態で、前記駆動トランジスタのドレイン電極に対する前記駆動電圧の印加を開始する第二初期化ステップと、前記第二初期化ステップの実行後に設定された前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間の開始時に、前記第一電極に対する前記参照電圧の印加を維持し、かつ、前記駆動トランジスタのドレイン電極に対する前記駆動電圧の印加を維持した状態で、前記容量素子の前記第二電極に対する前記初期化電圧の印加を停止する閾値電圧補償ステップとを実行する。 In order to solve such a problem, a display device according to one embodiment of the present invention is a display device including a display pixel, and the display pixel includes a light-emitting element, a capacitor element for holding voltage, A driving transistor having a gate electrode connected to the first electrode of the capacitive element and a source electrode connected to the second electrode of the capacitive element and an anode of the light emitting element; and for supplying a voltage corresponding to the data signal A display pixel having a first switching element that switches between conduction and non-conduction between the signal line and the first electrode of the capacitor; and a control unit that controls driving of the display pixel. At the start of one initialization period, the application of the drive voltage for driving the light emitting element to the drain electrode of the drive transistor is stopped, and the first electrode of the capacitor element is stopped. A first initialization step of applying a reference voltage and applying an initialization voltage to the second electrode; and at the start of a second initialization period set after execution of the first initialization step, A second initialization step of starting application of the drive voltage to the drain electrode of the drive transistor while maintaining application of the reference voltage to the electrode and maintaining application of the initialization voltage to the second electrode And maintaining the application of the reference voltage to the first electrode at the start of a threshold voltage compensation period for compensating the threshold voltage of the drive transistor set after execution of the second initialization step, and the drive transistor A threshold voltage for stopping the application of the initialization voltage to the second electrode of the capacitive element while maintaining the application of the drive voltage to the drain electrode of the capacitor To run and amortization step.
上記構成の表示装置は、第一初期化期間(従来の初期化期間と同じ)と閾値補償期間との間で、容量素子の第一電極への参照電圧の印加および第二電極への初期化電圧の印加を維持した状態で、駆動トランジスタのドレイン電極への駆動電圧の供給を開始する第二初期化ステップを実行する。 In the display device having the above structure, the reference voltage is applied to the first electrode of the capacitor and the initialization to the second electrode between the first initialization period (same as the conventional initialization period) and the threshold compensation period. A second initialization step for starting the supply of the drive voltage to the drain electrode of the drive transistor is performed while the application of the voltage is maintained.
このように構成することにより、第二初期化ステップでは、駆動トランジスタに貫通電流が流れる。貫通電流は、駆動トランジスタのドレイン電極に駆動電圧を供給する電源線から、駆動トランジスタを介して、初期化電圧を供給する電源線に流れる電流である。貫通電流の電流値は、駆動トランジスタの閾値電圧に応じて変化する。具体的には、貫通電流の電流値は、駆動トランジスタの閾値電圧が大きいほど小さくなり、閾値電圧が小さいほど大きくなる。 With this configuration, a through current flows through the driving transistor in the second initialization step. The through current is a current that flows from the power supply line that supplies the drive voltage to the drain electrode of the drive transistor to the power supply line that supplies the initialization voltage via the drive transistor. The current value of the through current changes according to the threshold voltage of the driving transistor. Specifically, the current value of the through current decreases as the threshold voltage of the driving transistor increases, and increases as the threshold voltage decreases.
ここで、例えば、駆動トランジスタのソース電極と初期化電圧を供給する電源線との間にトランジスタが設けられた表示画素では、当該トランジスタにより貫通電流に応じた電圧降下が生じる。つまり、駆動トランジスタのソース電極の電圧が上昇する。 Here, for example, in a display pixel in which a transistor is provided between a source electrode of a driving transistor and a power supply line that supplies an initialization voltage, a voltage drop corresponding to the through current is generated by the transistor. That is, the voltage of the source electrode of the driving transistor increases.
駆動トランジスタのソース電極の電圧が上昇すると、この後に続く閾値電圧補償において、ソース電極の電圧の上昇幅が小さくなる。つまり、閾値電圧補償にかかる期間が短くなる。そうすると、上記構成の表示装置は、閾値電圧補償期間を延ばすことなく、閾値電圧補償をより確実に行うことができる。あるいは、上記構成の表示装置は、閾値電圧補償期間を短くすることができる。つまり、上記構成の表示装置では、閾値電圧の補償を十分な精度で行うことが可能になる。 When the voltage of the source electrode of the driving transistor increases, the increase width of the voltage of the source electrode becomes small in the subsequent threshold voltage compensation. That is, the period for threshold voltage compensation is shortened. Then, the display device having the above configuration can perform the threshold voltage compensation more reliably without extending the threshold voltage compensation period. Alternatively, the display device having the above configuration can shorten the threshold voltage compensation period. That is, in the display device having the above configuration, the threshold voltage can be compensated with sufficient accuracy.
例えば、前記表示画素は、さらに、前記初期化電圧を供給する電源線と前記容量素子の前記第二電極との導通および非導通を切り換える第二スイッチ素子と、前記容量素子の前記第一電極および前記駆動トランジスタのゲート電極の接続点と前記参照電圧を供給する電源線との導通および非導通を切り換える第三スイッチ素子と、前記駆動トランジスタのドレイン電極と前記駆動電圧を供給する電源線との導通および非導通を切り換える第四スイッチ素子とを有し、前記制御部は、前記第一初期化ステップにおいて、前記第一スイッチ素子および前記第四スイッチ素子を非導通状態に、前記第二スイッチ素子および前記第三スイッチ素子を導通状態にし、前記第二初期化ステップにおいて、前記第一スイッチ素子を非導通状態に、前記第二スイッチ素子、前記第三スイッチ素子および前記第四スイッチ素子を導通状態にし、前記閾値電圧補償ステップにおいて、前記第一スイッチ素子および前記第二スイッチ素子を非導通状態に、前記第三スイッチ素子および前記第四スイッチ素子を導通状態にしてもよい。さらに、前記第二スイッチ素子はトランジスタであり、前記制御部は、前記第二初期化ステップにおいて、前記第二スイッチ素子を抵抗部として動作させてもよいし、前記第二スイッチ素子はトランジスタであり、前記第二スイッチ素子のオン抵抗が、他のスイッチ素子のオン抵抗よりも高くてもよい。 For example, the display pixel further includes a second switch element that switches between conduction and non-conduction between a power supply line that supplies the initialization voltage and the second electrode of the capacitor, and the first electrode of the capacitor and A third switch element that switches between conduction and non-conduction between a connection point of the gate electrode of the drive transistor and the power supply line that supplies the reference voltage, and conduction between the drain electrode of the drive transistor and the power supply line that supplies the drive voltage And a fourth switch element for switching non-conduction, and in the first initialization step, the control unit brings the first switch element and the fourth switch element into a non-conduction state, the second switch element and The third switch element is turned on, and the second switch is turned off in the second initialization step. Switch element, the third switch element, and the fourth switch element are turned on, and in the threshold voltage compensation step, the first switch element and the second switch element are turned off, and the third switch element and The fourth switch element may be turned on. Further, the second switch element may be a transistor, and the control unit may operate the second switch element as a resistance unit in the second initialization step, and the second switch element is a transistor. The on-resistance of the second switch element may be higher than the on-resistance of other switch elements.
上記構成の表示装置は、貫通電流が流れる経路であって、初期化電圧を供給する電源線と、容量素子の第二電極との導通および非導通を切り換える第二スイッチ素子を備え、第二スイッチ素子のオン抵抗を他のスイッチ素子よりも大きくすることにより、電圧降下を良好に生じさせることができる。 The display device having the above configuration includes a second switch element that is a path through which a through current flows, and that switches between conduction and non-conduction between a power supply line that supplies an initialization voltage and the second electrode of the capacitor element. By making the on-resistance of the element larger than that of other switch elements, a voltage drop can be favorably generated.
例えば、前記第二スイッチ素子はトランジスタであり、前記第二スイッチ素子のW/L比が、他のスイッチ素子のW/L比よりも小さくてもよいし、前記第二スイッチ素子はトランジスタであり、前記制御部は、前記第二初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧が、他のスイッチ素子のゲート電極に印可される電圧よりも低くなるように制御してもよいし、または、前記第二スイッチ素子はトランジスタであり、前記制御部は、前記第二初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧が、前記第一初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧よりも低くなるように制御してもよい。 For example, the second switch element is a transistor, the W / L ratio of the second switch element may be smaller than the W / L ratio of the other switch elements, and the second switch element is a transistor. The control unit controls the voltage applied to the gate electrode of the second switch element to be lower than the voltage applied to the gate electrode of the other switch element in the second initialization step. Alternatively, the second switch element is a transistor, and the control unit is configured such that, in the second initialization step, the voltage applied to the gate electrode of the second switch element is the first initialization step. The voltage may be controlled to be lower than the voltage applied to the gate electrode of the second switch element.
上記何れかの構成の表示装置は、第二スイッチ素子を、トランジスタを用いて一体に構成すれば、部品点数を少なくすることができる。第二スイッチ素子を抵抗部として用いる方法としては、具体的には、例えば、第二スイッチ素子を構成するトランジスタのW/L比を、他のスイッチ素子のW/L比よりも小さくすることが考えられる。または、第二スイッチ素子のゲート電極に印可される電圧が、他のスイッチ素子のゲート電極に印可される電圧よりも低くなるように制御することが考えられる。または、第二初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧が、前記第一初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧よりも低くなるように制御することが考えられる。これらにより、第二スイッチ素子において電圧降下を良好に生じさせることができる。 In the display device having any of the above-described configurations, the number of components can be reduced if the second switch element is integrally formed using a transistor. As a method of using the second switch element as the resistance portion, specifically, for example, the W / L ratio of the transistors constituting the second switch element is made smaller than the W / L ratio of the other switch elements. Conceivable. Alternatively, the voltage applied to the gate electrode of the second switch element may be controlled to be lower than the voltage applied to the gate electrode of another switch element. Alternatively, in the second initialization step, a voltage applied to the gate electrode of the second switch element is lower than a voltage applied to the gate electrode of the second switch element in the first initialization step. It is conceivable to control it. As a result, a voltage drop can be favorably generated in the second switch element.
例えば、前記第一初期化期間は、前記第二初期化期間よりも長くてもよい。 For example, the first initialization period may be longer than the second initialization period.
上記構成の表示装置において、第一初期化期間は、容量素子の第一電極に蓄積された電荷、つまり、階調値に応じた量の電荷を初期化するための期間であることから、非常に高い精度での初期化が要求される。言い換えると、容量素子の第一電極に蓄積された電荷を、例えば、99.9%のように、非常に高い割合で充放電する必要がある。 In the display device having the above structure, the first initialization period is a period for initializing the charge accumulated in the first electrode of the capacitor, that is, an amount of charge corresponding to the gradation value. Therefore, initialization with high accuracy is required. In other words, it is necessary to charge and discharge the electric charge accumulated in the first electrode of the capacitive element at a very high rate, for example, 99.9%.
これに対し、第二初期化期間は、駆動トランジスタのソース電極の電圧をかさ上げするための期間であり、細かな精度は要求されないため、例えば、駆動トランジスタのソース電極(有機EL素子のアノード電極)が接続されたノードの電荷の充放電を60%程度行えればよい。言い換えると、容量素子の第一電極が接続されたノードの時定数よりも、駆動トランジスタのソース電極が接続されたノードの時定数の方が相当小さい。 On the other hand, the second initialization period is a period for raising the voltage of the source electrode of the drive transistor and does not require fine accuracy. For example, the source electrode of the drive transistor (the anode electrode of the organic EL element) It suffices to charge and discharge about 60% of the charge of the node to which () is connected. In other words, the time constant of the node to which the source electrode of the driving transistor is connected is considerably smaller than the time constant of the node to which the first electrode of the capacitive element is connected.
つまり、第二初期化期間は、第一初期化期間とは充放電の対象が異なり、時定数が小さくなるため、第二初期化期間の長さを第一初期化期間の長さよりも短くすることができる(第一初期化期間の長さが第二初期化期間の長さよりも長い)。 That is, the second initialization period is different from the first initialization period in terms of charge and discharge, and the time constant is small, so the length of the second initialization period is shorter than the length of the first initialization period. (The length of the first initialization period is longer than the length of the second initialization period).
例えば、前記制御部は、さらに、前記第一初期化期間の前に設定された第一期間の開始時に、前記第二スイッチを導通状態にする第一ステップを実行してもよい。 For example, the control unit may further execute a first step of bringing the second switch into a conductive state at the start of a first period set before the first initialization period.
上記構成の表示装置では、第一初期化期間の前に、第一ステップを実行することにより、駆動トランジスタのソース電極と容量素子の第二電極との接続ノードの電圧を、初期化電圧に安定させることが可能になる。 In the display device having the above configuration, the voltage at the connection node between the source electrode of the driving transistor and the second electrode of the capacitor element is stabilized at the initialization voltage by executing the first step before the first initialization period. It becomes possible to make it.
例えば、前記初期化電圧を供給する電源線は、前記駆動電圧を供給する電源線および前記参照電圧を供給する電源線と交差するように配置されていてもよい。 For example, the power supply line that supplies the initialization voltage may be arranged to intersect the power supply line that supplies the drive voltage and the power supply line that supplies the reference voltage.
例えば、前記制御部は、さらに、前記第1期間の前、前記発光素子を発光させる発光期間の後に設定された第二期間の開始時に、前記第一スイッチ素子、前記第二スイッチ素子、前記第三スイッチ素子および前記第四スイッチ素子を非導通状態にする第二ステップを実行してもよい。 For example, the control unit further includes the first switch element, the second switch element, the first switch at the start of a second period set after the light emission period for causing the light emitting element to emit light before the first period. You may perform the 2nd step which makes a 3 switch element and the said 4th switch element a non-conduction state.
上記構成の表示装置では、容量素子の第一電極および第二電極の電圧を、第一期間における電圧に近づけることができる。 In the display device having the above structure, the voltage of the first electrode and the second electrode of the capacitor can be made close to the voltage in the first period.
例えば、前記制御部は、さらに、前記閾値電圧補償期間の後に設定された第三期間の開始時に、前記第四スイッチ素子を非導通状態にする第三ステップを実行し、前記第3期間の終了後に設定された書込期間の開始時に、前記第一スイッチ素子を導通状態に、かつ、前記第二スイッチ素子、前記第三スイッチ素子および前記第四スイッチ素子を非導通状態にすることにより、前記蓄積容量に電圧を書き込む書き込みステップを実行してもよい。 For example, the control unit further performs a third step of bringing the fourth switch element into a non-conductive state at the start of a third period set after the threshold voltage compensation period, and ends the third period At the start of a writing period set later, the first switch element is turned on, and the second switch element, the third switch element, and the fourth switch element are turned off. A writing step of writing a voltage to the storage capacitor may be executed.
上記構成の表示装置では、良好に閾値電圧補償期間を終了させることができる。 In the display device having the above configuration, the threshold voltage compensation period can be satisfactorily ended.
例えば、前記制御部は、さらに、前記第3期間の後、前記書込期間の前に設定された第四期間の開始時に、前記第三スイッチ素子を非導通状態にする第四ステップを実行してもよい。 For example, the control unit further performs a fourth step of bringing the third switch element into a non-conductive state at the start of a fourth period set after the third period and before the writing period. May be.
上記構成の表示装置では、閾値電圧補償期間と書込期間との間において、データ信号の電圧と参照電圧とが同時に容量素子の第一電極に印加されるのを防止することができる。
良好に閾値電圧補償期間を終了させることができる。
In the display device having the above structure, the voltage of the data signal and the reference voltage can be prevented from being applied to the first electrode of the capacitor at the same time between the threshold voltage compensation period and the writing period.
The threshold voltage compensation period can be successfully terminated.
以下、実施の形態について、図面を参照しながら具体的に説明する。 Hereinafter, embodiments will be specifically described with reference to the drawings.
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。 It should be noted that each of the embodiments described below shows a comprehensive or specific example. The numerical values, shapes, materials, constituent elements, arrangement positions and connection forms of the constituent elements, steps, order of steps, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention. In addition, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims indicating the highest concept are described as optional constituent elements.
(実施の形態)
実施の形態の有機ELディスプレイについて、図4〜図20を用いて説明する。
(Embodiment)
The organic EL display according to the embodiment will be described with reference to FIGS.
本実施の形態の有機ELディスプレイは、第一初期化期間と閾値電圧補償期間との間で、初期化電圧と駆動電圧とを同時に印加する第二初期化期間を設けている。これにより、第二初期化期間において、閾値電圧の変動に応じて駆動トランジスタのソース電極に電圧を印加することができる。 The organic EL display according to the present embodiment has a second initialization period in which the initialization voltage and the drive voltage are applied simultaneously between the first initialization period and the threshold voltage compensation period. Thereby, in the second initialization period, a voltage can be applied to the source electrode of the drive transistor in accordance with the variation of the threshold voltage.
[1.有機ELディスプレイの構成]
図4は、本実施の形態における有機ELディスプレイ10の構成の一例を示すブロック図である。図4に示すように、有機ELディスプレイ10は、有機ELパネル11と、データ線駆動回路12と、走査線駆動回路13と、制御部20とを備えている。
[1. Configuration of organic EL display]
FIG. 4 is a block diagram showing an example of the configuration of the
有機ELパネル11は、比較例の有機ELパネル110と同様に、複数の表示画素PXがマトリクス状に配置されている。なお、表示画素PXは、比較例と同様に、1つの色を構成するサブ画素である。赤色、緑色、青色に対応する3つのサブ画素で1つの画素が構成されている。
As in the
表示画素PXは、有機EL素子OELと、容量素子Csと、駆動トランジスタTrdと、第一スイッチ素子Tr1と、第二スイッチ素子Tr2と、第三スイッチ素子Tr3と、第四スイッチ素子Tr4とを備えている。表示画素PXの構成要素のうち、第二スイッチ素子Tr2以外の構成要素については、比較例と構成が同じである。 The display pixel PX includes an organic EL element OEL, a capacitive element Cs, a drive transistor Trd, a first switch element Tr1, a second switch element Tr2, a third switch element Tr3, and a fourth switch element Tr4. ing. Among the constituent elements of the display pixel PX, constituent elements other than the second switch element Tr2 have the same configuration as the comparative example.
有機EL素子OELは、比較例の有機EL素子OELと同様に、駆動電流に応じて発光する発光素子である。駆動電流は、駆動トランジスタTrdから供給される。有機EL素子OELは、アノード電極が駆動トランジスタTrdのソース電極に、カソード電極が電源線VELにそれぞれ接続されている。 The organic EL element OEL is a light emitting element that emits light according to a drive current, like the organic EL element OEL of the comparative example. The drive current is supplied from the drive transistor Trd. The organic EL element OEL has an anode electrode connected to the source electrode of the drive transistor Trd and a cathode electrode connected to the power supply line VEL.
容量素子Csは、比較例の容量素子Csと同様に、データ線Dataの電圧に応じた電荷が蓄積される容量素子である。容量素子Csは、第一電極が駆動トランジスタのゲート電極に、第二電極が駆動トランジスタTrdのソース電極にそれぞれ接続されている。 The capacitive element Cs is a capacitive element that accumulates charges according to the voltage of the data line Data, similarly to the capacitive element Cs of the comparative example. The capacitive element Cs has a first electrode connected to the gate electrode of the drive transistor and a second electrode connected to the source electrode of the drive transistor Trd.
駆動トランジスタTrdは、比較例の駆動トランジスタTrdと同様に、データ線Dataの電圧に応じて蓄積された容量素子Csの電荷の量に応じた駆動電流を有機EL素子OELに供給する。駆動トランジスタTrdは、薄膜トランジスタであり、ゲート電極が容量素子Csの第一電極に、ソース電極が有機EL素子OELのアノード電極に、ドレイン電極が、駆動電圧を供給する電源線VTFTにそれぞれ接続されている。電源線VTFTは、駆動トランジスタのドレイン電極に駆動電圧を供給する電源線である。 Similarly to the drive transistor Trd of the comparative example, the drive transistor Trd supplies the organic EL element OEL with a drive current corresponding to the amount of charge of the capacitive element Cs accumulated according to the voltage of the data line Data. The drive transistor Trd is a thin film transistor, with a gate electrode connected to the first electrode of the capacitive element Cs, a source electrode connected to the anode electrode of the organic EL element OEL, and a drain electrode connected to a power supply line VTFT that supplies a drive voltage. Yes. The power supply line VTFT is a power supply line that supplies a drive voltage to the drain electrode of the drive transistor.
第一スイッチ素子Tr1は、比較例の第一スイッチ素子Tr1と同様に、走査線Scanの電圧に応じてデータ線Dataと容量素子Csの第一電極との導通および非導通を切り替えることにより、表示画素PXの選択および非選択を切り替える。より詳細には、第一スイッチ素子Tr1は、薄膜トランジスタであり、ゲート電極が走査線Scanに、ソース電極がデータ線Dataに、ドレイン電極が容量素子Csの第一電極にそれぞれ接続されている。 Similar to the first switch element Tr1 of the comparative example, the first switch element Tr1 switches the conduction and non-conduction between the data line Data and the first electrode of the capacitor element Cs according to the voltage of the scanning line Scan, thereby displaying the first switch element Tr1. Switching between selection and non-selection of the pixel PX. More specifically, the first switch element Tr1 is a thin film transistor, the gate electrode is connected to the scanning line Scan, the source electrode is connected to the data line Data, and the drain electrode is connected to the first electrode of the capacitive element Cs.
第二スイッチ素子Tr2は、信号線Initの電圧に応じて、容量素子Csの第二電極(ノードN2)と初期化電圧を供給する電源線VINIとの間の導通および非導通を切り替える。電源線VINIは、容量素子の第二電極に初期化電圧を供給する電源線である。第二スイッチ素子Tr2は、薄膜トランジスタであり、他のスイッチ素子よりも高いオン抵抗を持つ。なお、本実施の形態では、制御部20は、第一初期化期間において、第四スイッチ素子Tr4を非導通とし、容量素子Csの充放電のみを行う。つまり、第二スイッチ素子Tr2を抵抗ではなくスイッチとして機能させる。また、制御部20は、第二初期化期間において、第四スイッチ素子Tr4を導通させ、第二スイッチ素子Tr2に貫通電流を流すことで、第二スイッチ素子Tr2を抵抗として機能させる。つまり、第二初期化期間において、第二スイッチ素子Tr2は、上述した抵抗部として機能する。第二スイッチ素子Tr2の詳細については、後述する。
The second switch element Tr2 switches between conduction and non-conduction between the second electrode (node N2) of the capacitive element Cs and the power supply line VINI that supplies the initialization voltage in accordance with the voltage of the signal line Init. The power supply line VINI is a power supply line that supplies an initialization voltage to the second electrode of the capacitive element. The second switch element Tr2 is a thin film transistor and has a higher on-resistance than the other switch elements. In the present embodiment, the
第三スイッチ素子Tr3は、比較例の第三スイッチ素子Tr3と同様に、信号線Refの電圧に応じて、容量素子Csの第一電極(ノードN1)と参照電圧を供給する電源線VREFとの間の導通および非導通を切り替える。 Similar to the third switch element Tr3 of the comparative example, the third switch element Tr3 is connected between the first electrode (node N1) of the capacitive element Cs and the power supply line VREF that supplies the reference voltage according to the voltage of the signal line Ref. Switch between conduction and non-conduction.
第四スイッチ素子Tr4は、比較例の第四スイッチ素子Tr4と同様に、信号線Enableの電圧に応じて、駆動トランジスタTrdのドレイン電極と電源線VTFTとの間の導通および非導通を切り替える。 Similar to the fourth switch element Tr4 of the comparative example, the fourth switch element Tr4 switches between conduction and non-conduction between the drain electrode of the drive transistor Trd and the power supply line VTFT according to the voltage of the signal line Enable.
データ線駆動回路12は、比較例と同様に、複数のデータ線Dataに対し、制御部20から出力されるデータ信号に応じた電圧を供給する。
Similar to the comparative example, the data
走査線駆動回路13は、比較例と同様に、複数の走査線Scanに対し、制御部20から出力される駆動信号に応じた電圧を供給する。
Similar to the comparative example, the scanning
制御部20は、比較例と同様に、有機ELパネル11における映像の表示を制御する回路であり、例えば、TCON(タイミングコントローラ)等を用いて構成される。なお、制御部20は、マイクロコントローラを含むコンピュータシステム、あるいは、システムLSI(Large Scale Integration:大規模集積回路)等を用いて構成されていても構わない。あるいは、制御部20は、CPUまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
As in the comparative example, the
[1−1.第二スイッチ素子の詳細構成]
第二スイッチ素子Tr2の詳細な構成について、図5〜図13を用いて説明する。
[1-1. Detailed configuration of second switch element]
A detailed configuration of the second switch element Tr2 will be described with reference to FIGS.
上述したように、本実施の形態の第二スイッチ素子Tr2は、他のスイッチ素子よりもオン抵抗が高いトランジスタであり、第二初期化期間において抵抗部として機能する。言い換えると、第二スイッチ素子Tr2のW/L比は、他のスイッチ素子に比べて小さい。 As described above, the second switch element Tr2 of the present embodiment is a transistor having a higher on-resistance than the other switch elements, and functions as a resistance unit in the second initialization period. In other words, the W / L ratio of the second switch element Tr2 is smaller than other switch elements.
課題の詳細において説明した閾値電圧のばらつきによる閾値電圧補償における精度の低下を低減するためには、第二スイッチ素子Tr2の抵抗値等を適切に設定することが望ましい。 In order to reduce the decrease in accuracy in threshold voltage compensation due to the variation in threshold voltage described in detail of the problem, it is desirable to appropriately set the resistance value of the second switch element Tr2, and the like.
なお、ここでは、第二スイッチ素子Tr2の抵抗値を適切に設定するために、チャネル幅WRおよびチャネル長LRの範囲を設定する。 Here, in order to properly set the resistance value of the second switching element Tr2, sets the range of channel widths W R and a channel length L R.
[1−1−1.比較例におけるVth検出のずれ]
図5は、閾値電圧補償期間における駆動トランジスタTrdのゲートソース間の電圧Vgs−閾値電圧Vthの理想的な時間変化を示すグラフである。図6は、閾値電圧補償期間における駆動トランジスタTrdのソース電極とドレイン電極との間に流れる電流Idsの理想的な時間変化を示すグラフである。図5および図6では、閾値電圧のばらつきΔVthが0Vの場合、1Vの場合、2Vの場合の3つの場合について示している。
[1-1-1. Deviation of Vth detection in comparative example]
FIG. 5 is a graph showing an ideal time change of the voltage Vgs between the gate and the source of the drive transistor Trd−the threshold voltage Vth in the threshold voltage compensation period. FIG. 6 is a graph showing an ideal time change of the current Ids flowing between the source electrode and the drain electrode of the drive transistor Trd in the threshold voltage compensation period. FIG. 5 and FIG. 6 show three cases where the threshold voltage variation ΔVth is 0V, 1V, and 2V.
閾値電圧補償期間では、図5に示すように、Vgs−Vthが、駆動トランジスタTrdの閾値電圧のばらつきΔVthに拘わらず、同じ電圧Vofsに収束することが望ましい。なお、閾値電圧補償期間は有限の期間であるため、Vgs−Vthは完全に0Vにはならず、Vofsに収束する。 In the threshold voltage compensation period, as shown in FIG. 5, it is desirable that Vgs−Vth converge to the same voltage Vofs irrespective of the threshold voltage variation ΔVth of the drive transistor Trd. Since the threshold voltage compensation period is a finite period, Vgs−Vth does not completely become 0V but converges to Vofs.
同様に、図6に示すように、閾値電圧補償期間において、電流Idsは、ほぼ同じ電流Iendに収束することが望ましい。なお、閾値電圧補償期間は有限の期間であるため、Idsは完全にではなく、ほぼIendに収束する。このとき、電流Idsは、以下の式1により求めることができる。また、電流Iendは、以下の式2により求めることができる。
なお、Vgs=Vofs+Vth、Vth=Vth0+ΔVthである。 Note that Vgs = Vofs + Vth and Vth = Vth0 + ΔVth.
しかし、実際には、閾値電圧補償期間の終了時における電流Idsは、同じ値には収束しない。図7は、閾値電圧補償期間における駆動トランジスタTrdのドレインソース間電圧の時間変化を示すグラフである。図7では、閾値電圧のばらつきΔVthが0〜2Vの3つの場合について示している。 However, actually, the current Ids at the end of the threshold voltage compensation period does not converge to the same value. FIG. 7 is a graph showing the time change of the drain-source voltage of the drive transistor Trd during the threshold voltage compensation period. FIG. 7 shows three cases in which the threshold voltage variation ΔVth is 0 to 2V.
図7に示すように、閾値電圧のばらつきΔVthが大きいほど、閾値電圧補償期間の終了時における駆動トランジスタTrdのドレインソース間の電圧Vdsが大きくなる。そうすると、閾値電圧のばらつきΔVthが大きいほど収束電流Iendは大きくなる。 As shown in FIG. 7, as the threshold voltage variation ΔVth increases, the drain-source voltage Vds at the end of the threshold voltage compensation period increases. Then, the convergence current Iend increases as the threshold voltage variation ΔVth increases.
図8は、閾値電圧補償期間における駆動トランジスタTrdのソース電極とドレイン電極との間に流れる電流Idsの実際の時間変化を示すグラフである。電流Idsは、以下の式3により求めることができる。
閾値電圧補償期間の終了時における電流Idsは、理想的には、図6に示すように、閾値電圧のばらつきが異なる場合でも電流Iendに集束するのが望ましい。しかし、実際には、図8に示すように、閾値電圧補償期間の終了時における電流Idsは、閾値電圧のばらつきΔVthに起因するVdsばらつきに応じて変動する。このため、閾値電圧補償期間の終了時におけるVgs−Vthもばらつくことになる。 Ideally, the current Ids at the end of the threshold voltage compensation period is desirably converged to the current Iend even when the threshold voltage varies as shown in FIG. However, actually, as shown in FIG. 8, the current Ids at the end of the threshold voltage compensation period varies according to the Vds variation caused by the threshold voltage variation ΔVth. For this reason, Vgs−Vth at the end of the threshold voltage compensation period also varies.
図9は、閾値電圧補償期間における駆動トランジスタTrdのゲートソース間の電圧Vgs−閾値電圧Vthの実際の時間変化を示すグラフである。図9に示すように、閾値電圧のばらつきΔVthが大きいほど、ソース電極とドレイン電極との間に流れる電流の量が大きくなるので、Vgs−Vthは小さくなる。つまり、閾値検出にずれが生じており、閾値電圧補償の精度が低下すると考えられる。 FIG. 9 is a graph showing an actual time change of the gate-source voltage Vgs−threshold voltage Vth of the drive transistor Trd in the threshold voltage compensation period. As shown in FIG. 9, the larger the threshold voltage variation ΔVth, the larger the amount of current flowing between the source electrode and the drain electrode, so Vgs−Vth becomes smaller. That is, there is a shift in threshold detection, and it is considered that the accuracy of threshold voltage compensation is reduced.
[1−1−2.第二スイッチ素子Tr2のチャネル幅およびチャネル長]
そこで、本実施の形態では、閾値電圧のばらつきΔVthが大きいほど、閾値電圧補償期間の開始時におけるVgs−Vthが大きくなるように、初期化期間においてVgs−Vthを調整する。つまり、初期化期間の終了時に、閾値電圧のばらつきΔVthが大きいほど、Vgs−Vthが大きくなるように、初期化電圧を調整する。
[1-1-2. Channel width and channel length of second switch element Tr2]
Therefore, in this embodiment, Vgs−Vth is adjusted in the initialization period so that Vgs−Vth at the start of the threshold voltage compensation period increases as the threshold voltage variation ΔVth increases. That is, at the end of the initialization period, the initialization voltage is adjusted so that Vgs−Vth increases as the threshold voltage variation ΔVth increases.
初期化電圧の調整を行うため、本実施の形態の表示画素PXは、図4に示すように、容量素子Csの第二電極と有機EL素子OELのアノード電極との接続点であるノードN2から、電源線VINIまでの電流経路上に、上述した抵抗部を備えている。当該抵抗部は、本実施の形態では、第二スイッチ素子Tr2(薄膜トランジスタ)のオン抵抗を他のスイッチ素子よりも大きくすることにより実現される。これにより、駆動トランジスタTrdのソース電極の電圧を、駆動トランジスタTrdの閾値電圧VthのばらつきΔVthに応じて調整することが可能になる。 In order to adjust the initialization voltage, the display pixel PX of the present embodiment, as shown in FIG. 4, starts from a node N2 that is a connection point between the second electrode of the capacitive element Cs and the anode electrode of the organic EL element OEL. The resistor section described above is provided on the current path to the power supply line VINI. In the present embodiment, the resistance portion is realized by making the on-resistance of the second switch element Tr2 (thin film transistor) larger than that of other switch elements. As a result, the voltage of the source electrode of the drive transistor Trd can be adjusted according to the variation ΔVth of the threshold voltage Vth of the drive transistor Trd.
以下、駆動トランジスタTrdのソース電極の電圧の調整方法について説明する。 Hereinafter, a method for adjusting the voltage of the source electrode of the drive transistor Trd will be described.
初期化期間において、第一スイッチ素子Tr1をオフ状態、第二スイッチ素子Tr2、第三スイッチ素子Tr3および第四スイッチ素子Tr4をオン状態にすると、電源線VTFTから、駆動トランジスタTrdおよび第二スイッチ素子Tr2を介して、電源線VINIに貫通電流Idが流れる。 When the first switch element Tr1 is turned off and the second switch element Tr2, the third switch element Tr3 and the fourth switch element Tr4 are turned on in the initialization period, the drive transistor Trd and the second switch element are connected from the power line VTFT. A through current Id flows through the power line VINI through Tr2.
このとき、駆動トランジスタTrdのソース電極の電圧は、VTFT−(VINI+Ron×Id)となる。VTFTは、上述したように、駆動トランジスタのドレイン電極に駆動電圧を供給する電源線VTFTの電圧である。VINIは、上述したように、容量素子Csの第二電極に初期化電圧を供給する電源線VINIの電圧である。Ronは、上述したように、抵抗部の抵抗値である。 At this time, the voltage of the source electrode of the drive transistor Trd is VTFT− (VINI + Ron × Id). As described above, the VTFT is a voltage of the power supply line VTFT that supplies a drive voltage to the drain electrode of the drive transistor. As described above, VINI is the voltage of the power supply line VINI that supplies the initialization voltage to the second electrode of the capacitive element Cs. As described above, Ron is the resistance value of the resistance unit.
貫通電流Idは、駆動トランジスタTrdの閾値電圧Vthに応じて変化する。具体的には、貫通電流Idは、駆動トランジスタTrdの閾値電圧Vthが大きいほど小さくなり、閾値電圧Vthが小さいほど大きくなる。 The through current Id changes according to the threshold voltage Vth of the drive transistor Trd. Specifically, the through current Id decreases as the threshold voltage Vth of the drive transistor Trd increases, and increases as the threshold voltage Vth decreases.
これにより、閾値電圧Vthが大きいほど、Ron×Id(抵抗部における電圧降下量)が小さくなり、初期化期間終了時およびその後に続く閾値電圧補償期間の開始時における駆動トランジスタのソース電極の電圧は小さくなる。 As a result, the larger the threshold voltage Vth, the smaller Ron × Id (voltage drop amount in the resistance portion), and the voltage of the source electrode of the drive transistor at the end of the initialization period and at the start of the subsequent threshold voltage compensation period is Get smaller.
つまり、抵抗部を設けることで、駆動トランジスタTrdのソース電極の電圧を、駆動トランジスタTrdの閾値電圧VthのばらつきΔVthに応じて調整することが可能になる。 That is, by providing the resistance portion, the voltage of the source electrode of the drive transistor Trd can be adjusted according to the variation ΔVth of the threshold voltage Vth of the drive transistor Trd.
抵抗部の抵抗値(本実施の形態では、第二スイッチ素子Tr2の抵抗値)は、以下の式4を満たすように設定する。
ここで、∂Vgs/∂Vthを0.3倍以上に設定することで、閾値電圧の変動を、ソース電極の電圧に十分に反映させることができる。また、∂Vgs/∂Vthを0.7倍以下に設定することで、抵抗部のレイアウトサイズが、1画素あたり(表示画素PX)のレイアウトサイズを超えてしまい、レイアウト不可能となることを防止すると共に、抵抗部における電圧降下量が大きくなりすぎるのを防止し、閾値電圧補償期間の初期値として十分な大きさの電圧差を容量素子Csに与えることが可能になる。なお、0.3倍以上0.7倍以下に設定することの根拠については後述する。 Here, by setting ∂Vgs / ∂Vth to 0.3 times or more, the fluctuation of the threshold voltage can be sufficiently reflected in the voltage of the source electrode. Further, by setting ∂Vgs / ∂Vth to 0.7 times or less, the layout size of the resistor portion exceeds the layout size per pixel (display pixel PX), thereby preventing the layout from becoming impossible. At the same time, it is possible to prevent the amount of voltage drop in the resistance portion from becoming too large, and to give a sufficient voltage difference to the capacitive element Cs as the initial value of the threshold voltage compensation period. The basis for setting the value to 0.3 times or more and 0.7 times or less will be described later.
ここで、貫通電流Idは、駆動トランジスタTrdのチャネル幅WD、チャネル長LD、電子移動度μDおよびゲート酸化膜の単位面積当たりの容量Coxを用いて、以下の式5により求めることができる。また、Vgsは以下の式6により求めることができる。
式5に式6を代入すると、以下の式7および式8が得られる。
以上より、Vgsについて、以下の式9を導き出すことができる。
式9を式4に代入すると、以下の式10が求められる。
ここで、第二スイッチ素子Tr2は線形領域で動作するトランジスタなので、以下の式11〜式13が成り立つ。
式11〜式13において、WRは第二スイッチ素子Tr2のチャネル幅、LRは第二スイッチ素子Tr2のチャネル長、μRは第二スイッチ素子Tr2の電子移動度である。また、VgsRは第二スイッチ素子Tr2のゲートソース間電圧、VthRは第二スイッチ素子Tr2の閾値電圧、VdsRは第二スイッチ素子Tr2のドレインソース間電圧、VghRは第二スイッチ素子Tr2がオン状態のときのゲート電極の電圧(Initの電圧)である。上記式11〜式13を式10に適用すると、以下の式14が得られる。
式14を満たすように、第二スイッチ素子Tr2のチャネル幅WRおよびチャネル長LRを設定する。 So as to satisfy the equation 14, setting the channel width of the second switching element Tr2 W R and a channel length L R.
図10は、比較例および本実施の形態における閾値電圧補償期間のVgs−Vthの推移を示すグラフである。図10では、閾値電圧のばらつきΔVthが2Vの場合について示している。図11は、本実施の形態において、閾値電圧のばらつきΔVthが0Vのときと2VのときのVth検出のずれを示すグラフである。図12は、本実施の形態において、閾値電圧補償期間における駆動トランジスタTrdのドレインソース間電圧の時間変化を示すグラフである。図12では、閾値電圧のばらつきΔVthが0Vのときと2Vのときを示している。 FIG. 10 is a graph showing transition of Vgs−Vth in the threshold voltage compensation period in the comparative example and the present embodiment. FIG. 10 shows the case where the threshold voltage variation ΔVth is 2V. FIG. 11 is a graph showing a difference in Vth detection when the threshold voltage variation ΔVth is 0V and 2V in the present embodiment. FIG. 12 is a graph showing the time change of the drain-source voltage of the drive transistor Trd in the threshold voltage compensation period in the present embodiment. FIG. 12 shows when the threshold voltage variation ΔVth is 0V and 2V.
図10に示すように、比較例のグラフに比べ、本実施の形態のグラフは、初期値が大きくなっている。これにより、閾値電圧補償期間の終了時における閾値検出の値がVofsに近づいている。図11に示すように、本実施の形態では、比較例に比べ、閾値電圧補償期間の終了時における閾値検出のばらつきが低減されることが分かる。図12に示すように、ΔVthが0Vのときと2VのときのVdsの差は、2V以下になっている。 As shown in FIG. 10, the initial value of the graph of the present embodiment is larger than that of the comparative example. As a result, the threshold detection value at the end of the threshold voltage compensation period approaches Vofs. As shown in FIG. 11, in this embodiment, it can be seen that the variation in threshold detection at the end of the threshold voltage compensation period is reduced compared to the comparative example. As shown in FIG. 12, the difference in Vds when ΔVth is 0V and 2V is 2V or less.
[1−1−3.閾値電圧Vthのばらつきに対するVgsの変動量の範囲の設定]
(1)式4の∂Vgs/∂Vthの下限値(例えば、0.3)の設定について説明する。
[1-1-3. Setting of Vgs variation amount range for threshold voltage Vth variation]
(1) The setting of the lower limit value (for example, 0.3) of ∂Vgs / ∂Vth in
まず、比較例におけるVth検出に必要な時間TthMaxについて説明する。比較例では、閾値電圧補償期間の開始時における駆動トランジスタTrdのゲートソース間電圧Vinitは、以下の式15により求められる。
ここで、VthMaxは、有機ELパネル11を構成する全ての表示画素のうち、駆動トランジスタTrdの閾値電圧Vthが最大値となる表示画素PXにおける閾値電圧Vthの値である。VthMarginは、閾値電圧補償において必要な電圧マージンである。次に、図3から分かるように、閾値電圧Vthが最小値をとるときに、Vth検出の時間が最も長くなる。そこで、閾値電圧Vthが最小値の場合におけるVth検出に必要な時間TthMaxを求める。まず、Vth検出で充電される電荷量Qmaxは、以下の式16により求められる。
ここで、VthMinは、有機ELパネル11を構成する全ての表示画素のうち、駆動トランジスタTrdの閾値電圧Vthが最小値となる表示画素PXにおける閾値電圧Vthの値である。電荷量Qmaxを充電するために必要な時間TthMaxは、以下の式17により求められる。
ここで、Idは閾値電圧補償期間中に駆動トランジスタTrdを介して容量素子Csに流れる電流の平均値である。課題の詳細において説明したように、閾値電圧補償期間が1水平走査期間(1H)である場合は、TthMaxは、1H以下になることが望ましい。式16および式15を式17に代入すると、以下の式18が得られる。
次に、本実施の形態におけるVth検出に必要な時間TthMaxについて説明する。上述したように、本実施の形態では、Vinitは、Vthに対し、α(=∂Vgs/∂Vth)の係数で変化する。従って、駆動トランジスタTrdの閾値電圧がVthMaxである表示画素PXにおいて、以下の式19が成り立つ。
式18および式19より、以下の式20が成り立つ。
式18と式20からわかる通り、比較例に比べて本実施の形態の有機ELディスプレイでは、(1−α)の係数の分だけ、TthMaxが小さく、閾値電圧補償期間を1水平走査期間(1H)以下にすることが容易になる。
As can be seen from
本発明者らは、40型4K2K(例えば、3480×2160表示画素)の有機ELパネル11について検証を行った。上記有機ELパネル11として、駆動トランジスタTrdの閾値電圧Vthの面内ばらつきが0〜2V、VthMarginが2.5V、容量素子Csが0.5pFのパネルを用いた。この場合、閾値電圧補償期間中に駆動トランジスタTrdを介して容量素子Csに流れる電流の平均値Idは、0.25μAであった。
The present inventors have verified an
図13は、走査線数Vlineが2160本の場合において、駆動周波数Freq毎に、式20を満たすために必要なαの値を算出した結果を示すグラフである。図13より、例えば、駆動周波数が120Hzの場合は、αが0.3以上であることが望ましいことが分かる。
FIG. 13 is a graph showing the result of calculating the value of α necessary to satisfy
図14は、駆動周波数Freqを120Hzに固定した場合において、走査線数Vline毎に式20を満たすために必要なαの値を算出した結果を示すグラフである。図14に示すように、走査線数Vlineが2160本の場合、αが0.3以上であることが望ましいことが分かる。
FIG. 14 is a graph showing the result of calculating the value of α necessary to satisfy
以上より、走査線数Vline≧2160、駆動周波数Freq≧120Hzのパネルでは、閾値電圧補償期間内に駆動トランジスタTrdのソース電極の電圧を収束させるためには、α≧0.3となることが望ましいことが分かる。 As described above, in the panel having the number of scanning lines Vline ≧ 2160 and the driving frequency Freq ≧ 120 Hz, α ≧ 0.3 is desirable to converge the voltage of the source electrode of the driving transistor Trd within the threshold voltage compensation period. I understand that.
なお、本実施の形態では、40型4K2Kのパネルについて説明したが、Vlineが2160よりも小さい等、異なる条件の有機ELパネル11では、αの下限値が異なる値であっても構わない。設計する有機ELパネル11の制約に応じて設定することが望ましい。
In the present embodiment, the 40-inch 4K2K panel has been described. However, the
(2)式4の∂Vgs/∂Vthの上限値(例えば、0.7)の設定について説明する。
(2) The setting of the upper limit value (for example, 0.7) of ∂Vgs / ∂Vth in
図15は、Cs初期化電圧(初期化期間終了時における容量素子Csの第一電極と第二電極間に印可される電圧)と、閾値電圧Vthとの関係を示すグラフである。グラフの直線の傾きが、α=∂Vgs/∂Vthに対応する。 FIG. 15 is a graph showing the relationship between the Cs initialization voltage (the voltage applied between the first electrode and the second electrode of the capacitive element Cs at the end of the initialization period) and the threshold voltage Vth. The slope of the straight line in the graph corresponds to α = ∂Vgs / ∂Vth.
図15では、電源線VREFの電圧を2V、電源線VINIの電圧を−4V、第二スイッチ素子Tr2をオン状態にするときのゲート電極の電圧VghRを20Vとしている。また、図15では、駆動トランジスタTrdの閾値電圧Vthと第二スイッチ素子Tr2の閾値電圧VthRとがほぼ同じであると仮定している。 In Figure 15, 2V voltage of the power supply line VREF, -4 V the voltage of the power supply line VINI, and the voltage Vgh R of the gate electrode at the time of the second switching element Tr2 in the ON state and 20V. In FIG. 15, it is assumed that the threshold voltage Vth of the drive transistor Trd and the threshold voltage Vth R of the second switch element Tr2 are substantially the same.
図15に示すように、駆動トランジスタTrdのチャネル幅とチャネル長との比(WD/LD)に対する、第二スイッチ素子Tr2のチャネル幅とチャネル長との比(WR/LR)、つまり、(WR/LR)/(WD/LD)が1/20のとき、α=∂Vgs/∂Vth=0.67である。比(WR/LR)/(WD/LD)が1/10のとき、α=∂Vgs/∂Vth=0.55である。比(WR/LR)/(WD/LD)が1/4のとき、α=∂Vgs/∂Vth=0.38である。 As shown in FIG. 15, the ratio (W R / L R ) of the channel width and channel length of the second switch element Tr2 to the ratio (W D / L D ) of the channel width and channel length of the drive transistor Trd, That is, when (W R / L R ) / (W D / L D ) is 1/20, α = ∂Vgs / ∂Vth = 0.67. When the ratio (W R / L R ) / (W D / L D ) is 1/10, α = ∂Vgs / ∂Vth = 0.55. When the ratio (W R / L R ) / (W D / L D ) is 1/4, α = ∂Vgs / ∂Vth = 0.38.
図16は、∂Vgs/∂Vthの値と、第二スイッチ素子Tr2のチャネル長LRとの相関関係を示すグラフである。図16に示すように、∂Vgs/∂Vthが大きいほど、閾値電圧補償の精度が高くなり、Vth検出に必要な時間のばらつきは小さくなる。しかし、∂Vgs/∂Vthが大きいほど、第二スイッチ素子Tr2のチャネル長LRは大きくなる。 Figure 16 is a graph showing the value of ∂Vgs / ∂Vth, the correlation between the channel length of the second switching element Tr2 L R. As shown in FIG. 16, as ほ ど Vgs / ∂Vth increases, the accuracy of threshold voltage compensation increases, and the variation in time required for Vth detection decreases. However, the larger the ∂Vgs / ∂Vth, channel length L R of the second switching element Tr2 increases.
ここで、40型4K2Kのパネルを考える。この場合、1画素のサイズは、例えば約230μmである。この場合、第二スイッチ素子Tr2のチャネル長LRは、230μm以下であることが望ましい。図16の場合、∂Vgs/∂Vthが0.7以下のときに、第二スイッチ素子Tr2のチャネル長LRが230μm以下となる。従って、チャネル長LRが230μm以下の精細なパネルを設計する場合には、∂Vgs/∂Vth≦0.7となることが望ましい。これにより、抵抗部が、1画素あたり(表示画素PX)のレイアウトサイズを超えてしまい、レイアウト不可能となることを防止することが出来る。 Consider a 40-inch 4K2K panel. In this case, the size of one pixel is about 230 μm, for example. In this case, the channel length L R of the second switching element Tr2 is desirably less 230 .mu.m. For Figure 16, ∂Vgs / ∂Vth is at 0.7 or less, channel lengths L R of the second switching element Tr2 is equal to or less than 230 .mu.m. Therefore, when designing a fine panel having a channel length LR of 230 μm or less, it is desirable that ∂Vgs / ∂Vth ≦ 0.7. As a result, it is possible to prevent the resistance portion from exceeding the layout size per pixel (display pixel PX) and becoming impossible to layout.
また、閾値電圧補償開始時の駆動トランジスタTrdのソース電極の電圧は、上述のように、VTFT−(VINI+Ron×Id)で表されるが、∂Vgs/∂Vth>0.7となるような第二スイッチ素子Tr2の場合、オン抵抗Ronが非常に大きくなる。この場合、ソース電極の電圧が大きくなり過ぎてしまい、閾値電圧補償を行うために十分な大きさのゲートソース間電圧を確保できなくなる可能性がある。この観点からも、∂Vgs/∂Vth≦0.7となることが望ましい。 Further, as described above, the voltage of the source electrode of the driving transistor Trd at the start of threshold voltage compensation is expressed by VTFT− (VINI + Ron × Id), but the second voltage is such that ∂Vgs / ∂Vth> 0.7. In the case of the two-switch element Tr2, the on-resistance Ron is very large. In this case, the voltage of the source electrode becomes too large, and there is a possibility that a gate-source voltage sufficiently large for threshold voltage compensation cannot be secured. Also from this viewpoint, it is desirable that ∂Vgs / ∂Vth ≦ 0.7.
なお、チャネル長LRに求められる制約が異なる場合には、∂Vgs/∂Vthの上限値は0.7以外の値であっても構わない。設計する有機ELパネル11の制約に応じて設定することが望ましい。
In the case where constraints required of the channel length L R are different, the upper limit of ∂Vgs / ∂Vth is may be a value other than 0.7. It is desirable to set according to the restrictions of the
[2.有機ELディスプレイの動作]
図17は、本実施の形態における有機ELディスプレイ10の信号波形を示すグラフである。
[2. Operation of organic EL display]
FIG. 17 is a graph showing signal waveforms of the
本実施の形態の有機ELディスプレイ10では、第一初期化期間および第二初期化期間の2つの初期化期間が設けられている。本実施の形態の有機ELディスプレイ10では、初期化期間の経過後、閾値電圧補償期間、書込期間および発光期間がこの順に設定されている。
In the
なお、時刻t0までは、全てのスイッチ素子がオフ状態であると仮定する。 It is assumed that all the switch elements are in the OFF state until time t0.
また、第一初期化期間T22では、第二スイッチ素子Tr2をスイッチとして動作させ、第二初期化期間T23では、第二スイッチ素子Tr2を抵抗部として動作させる。信号線Scan、信号線Refおよび信号線Enable各々のHレベルの電圧は、スイッチ素子各々の特性に応じて、第一スイッチ素子Tr1、第三スイッチ素子Tr3および第四スイッチ素子Tr4各々をスイッチとしてみなして良いほど、十分低抵抗で動作させることができる電圧に設定される。 Further, in the first initialization period T22, the second switch element Tr2 is operated as a switch, and in the second initialization period T23, the second switch element Tr2 is operated as a resistance unit. The H level voltage of each of the signal line Scan, the signal line Ref, and the signal line Enable is regarded as a switch for each of the first switch element Tr1, the third switch element Tr3, and the fourth switch element Tr4 according to the characteristics of each switch element. The voltage is set such that it can be operated with a sufficiently low resistance.
(期間T21:第一期間)
図17に示す時刻t0〜時刻t1の期間T21は、ノードN2の電圧を安定させるための期間である。
(Period T21: First period)
A period T21 from time t0 to time t1 illustrated in FIG. 17 is a period for stabilizing the voltage of the node N2.
具体的には、期間T21の開始時に、制御部20は、第二スイッチ素子Tr2を導通状態に、他のスイッチ素子を非導通状態に設定する第一ステップを実行する。これにより、期間T21では、ノードN2の電圧を電源線VINIの電圧に安定させる。
Specifically, at the start of the period T21, the
走査線駆動回路13は、信号線Scan、信号線Refおよび信号線Enableの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1、第三スイッチ素子Tr3および第四スイッチ素子Tr4をオフ状態に維持する。
The scanning
また、走査線駆動回路13は、期間T21の開始時に、信号線Initの電圧をLレベルからHレベルに設定することにより、第二スイッチ素子Tr2をオフ状態からオン状態に遷移させる。
In addition, the scanning
期間T21を設けることにより、短期間にノードN2の電圧を電源線VINIの電圧に設定することができる。また、容量素子Csにより、ノードN1の電圧も、(電源線VINIの電圧+前フレームでの発光時の駆動トランジスタTrdのゲートソース間電圧Vgs)に低下する。 By providing the period T21, the voltage of the node N2 can be set to the voltage of the power supply line VINI in a short time. Further, the voltage of the node N1 is also reduced to (the voltage of the power supply line VINI + the voltage Vgs between the gate and source of the driving transistor Trd at the time of light emission in the previous frame) due to the capacitive element Cs.
この期間T21を設ける理由は次の通りである。有機ELパネル11のサイズあるいは1画素あたり(表示画素PX)のサイズが大きい場合に、有機EL素子OELの容量Coledが大きくなり、電源線VINIの配線時定数が大きくなる。このため、有機ELパネル11のサイズあるいは1画素あたりのサイズが大きいほど、ノードN2の電圧を電源線VINIの電圧にすることに時間を要する。そのため、第二スイッチ素子Tr2を導通状態にしてノードN2に電源線VINIの電圧を印加する期間T21を設けることにより、より短期間でノードN2の電圧を電源線VINIの電圧に設定することができる。言い換えると、期間T21を設けることにより、より短期間で有機EL素子OELおよび電源線VINIの配線容量に電源線VINIの電圧を書き込むことができる。
The reason for providing this period T21 is as follows. When the size of the
なお、電源線VREFの電圧をノードN1に印加することにも同様に時間を要する。しかし、電源線VREFの電圧を充放電する対象は、容量素子Csおよび電源線VREFの配線容量である。ここで、電源線VREFの配線時定数と電源線VINIの配線時定数とはほぼ同等である。しかし、有機EL素子OELの容量>容量素子Csの容量であり、容量素子Csに対する有機EL素子OELの容量比(有機EL素子OEL/容量素子Cs)は、1.3〜9倍である。つまり、容量素子Csを充電するのにかかる時間よりも、有機EL素子OELを充電するのにかかる時間の方が長い。言い換えると、ノードN1の電圧を電源線VREFの電圧にするのにかかる時間よりも、ノードN2の電圧を電源線VINIの電圧にするのにかかる時間の方が長い。さらに言い換えると、容量素子Csに電源線VREFの電圧を書き込むのにかかる時間よりも、有機EL素子OELに電源線VINIの電圧を書き込むのにかかる時間の方が長い。 Similarly, it takes time to apply the voltage of the power supply line VREF to the node N1. However, the target for charging / discharging the voltage of the power supply line VREF is the capacitance of the capacitive element Cs and the power supply line VREF. Here, the wiring time constant of the power supply line VREF and the wiring time constant of the power supply line VINI are substantially equal. However, the capacitance of the organic EL element OEL> the capacitance of the capacitance element Cs, and the capacitance ratio of the organic EL element OEL to the capacitance element Cs (organic EL element OEL / capacitance element Cs) is 1.3 to 9 times. That is, the time taken to charge the organic EL element OEL is longer than the time taken to charge the capacitive element Cs. In other words, the time taken to set the voltage of the node N2 to the voltage of the power supply line VINI is longer than the time taken to set the voltage of the node N1 to the voltage of the power supply line VREF. In other words, the time taken to write the voltage of the power supply line VINI to the organic EL element OEL is longer than the time taken to write the voltage of the power supply line VREF to the capacitive element Cs.
また、期間T21を設けることにより、ノードN2の電圧が電源線VINIの電圧に設定されるので、電源線VREFの負荷を軽くすることができるという利点がある。つまり、期間T21を設けることで、ノードN1の電圧を低い電圧に設定することができ、電源線VREFは表示画素PXに充電するための電流(電圧)を供給するのみでよくなる。換言すると、期間T21では、電源線VREFの電圧が有機EL素子OELを充電するための電圧として用いられないため、電源線VREFの負荷が軽くなるという利点がある。 In addition, by providing the period T21, the voltage of the node N2 is set to the voltage of the power supply line VINI, so that the load on the power supply line VREF can be reduced. That is, by providing the period T21, the voltage of the node N1 can be set to a low voltage, and the power supply line VREF only needs to supply a current (voltage) for charging the display pixel PX. In other words, in the period T21, since the voltage of the power supply line VREF is not used as a voltage for charging the organic EL element OEL, there is an advantage that the load of the power supply line VREF is reduced.
(期間T22:第一初期化期間)
図17に示す時刻t1〜時刻t2の期間T22は、駆動トランジスタTrdの閾値電圧補償を行うためにドレイン電流を流すのに必要な電圧を駆動トランジスタTrdのゲートソース間に印加する第一初期化期間である。
(Period T22: First initialization period)
A period T22 from time t1 to time t2 shown in FIG. 17 is a first initialization period in which a voltage necessary for flowing a drain current to perform threshold voltage compensation of the drive transistor Trd is applied between the gate and source of the drive transistor Trd. It is.
言い換えると、第一初期化期間は、制御部20が、駆動トランジスタTrdのドレイン電極に対して有機EL素子OELを駆動するための駆動電圧の印加を停止させた状態で、容量素子Csの第一電極に対して参照電圧を印加し、第二スイッチ素子Tr2を導通状態に設定することにより、容量素子Csの第二電極に対して初期化電圧を印加する第一初期化ステップを実行する期間である。
In other words, in the first initialization period, the
図18は、第一初期化期間における表示画素PXの状態を示す回路図である。 FIG. 18 is a circuit diagram illustrating a state of the display pixel PX in the first initialization period.
具体的には、期間T22では、図17および図18に示すように、第二スイッチ素子Tr2および第三スイッチ素子Tr3は導通状態に、第一スイッチ素子Tr1および第四スイッチ素子Tr4を非導通状態に設定される。 Specifically, in the period T22, as shown in FIGS. 17 and 18, the second switch element Tr2 and the third switch element Tr3 are in a conductive state, and the first switch element Tr1 and the fourth switch element Tr4 are in a nonconductive state. Set to
走査線駆動回路13は、信号線Scanおよび信号線Enableの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1および第四スイッチ素子Tr4をオフ状態に維持する。さらに、走査線駆動回路13は、信号線Initの電圧をHレベルのまま維持することで、第二スイッチ素子Tr2をオン状態に維持する。
The scanning
また、走査線駆動回路13は、期間T22の開始時に、信号線Refの電圧をLレベルからHレベルに遷移させることにより、第三スイッチ素子Tr3をオフ状態からオン状態に遷移させる。ここで、第二スイッチ素子Tr2に流れる電流は、容量素子Csを充放電するために必要な電流のみであり、容量素子Csの充放電が収束する時点では、ほぼ電流はゼロであるので、第二スイッチ素子Tr2のオン抵抗はほぼ無視することが出来る。つまり、第二スイッチ素子Tr2は、スイッチとして動作する。
In addition, the scanning
これにより、ノードN1の電圧が電源線VREFの電圧に設定される。ここで、第二スイッチ素子Tr2が導通状態であるから、ノードN2の電圧は電源線VINIの電圧に設定されている。すなわち、駆動トランジスタTrdは、ゲート電極に電源線VREFの電圧が印加され、ソース電極に電源線VINIの電圧が印加される。 Thereby, the voltage of the node N1 is set to the voltage of the power supply line VREF. Here, since the second switch element Tr2 is in the conductive state, the voltage of the node N2 is set to the voltage of the power supply line VINI. That is, in the drive transistor Trd, the voltage of the power supply line VREF is applied to the gate electrode, and the voltage of the power supply line VINI is applied to the source electrode.
第一初期化期間は、例えば、ノードN1の充放電を十分に行うことができる長さに設定する。 For example, the first initialization period is set to a length that can sufficiently charge and discharge the node N1.
ここで、第一初期化期間の設定の一例として、40型4K2Kディスプレイの場合について説明する。なお、当該第一初期化期間の設定は一例であり、同型のディスプレイであっても、下記に示す条件の何れかが異なる場合は、第一初期化期間も異なる結果になる。 Here, as an example of setting the first initialization period, a case of a 40-inch 4K2K display will be described. Note that the setting of the first initialization period is an example, and even if the display is the same type, the result of the first initialization period is different if any of the following conditions is different.
40型4K2Kディスプレイの設計値として、VthMargin=2.5V、VthMax=2V、VthMin=0V、Vgs_Peak=6.5V、Id_Peak=4.5μA、Cs=0.5pF、Coled=2.5pF、Ron_Sw=0.6MΩ、Ron_Drv=1MΩの場合を考える。Csは表示画素PXの容量素子の容量値である。Coledは、有機EL素子OELの容量である。Ron_Swは、第二スイッチ素子Tr2のオン抵抗である。Ron_Drvは、駆動トランジスタTrdのオン抵抗である。なお簡略化のため、以下ではトランジスタや表示画素内の配線交差部に付随する細かな寄生容量は省略する。 Design values of the 40-inch 4K2K display include VthMargin = 2.5V, VthMax = 2V, VthMin = 0V, Vgs_Peak = 6.5V, Id_Peak = 4.5 μA, Cs = 0.5 pF, Coled = 2.5 pF, Ron_Sw = 0 Consider the case of 6 MΩ and Ron_Drv = 1 MΩ. Cs is a capacitance value of the capacitive element of the display pixel PX. Coled is the capacity of the organic EL element OEL. Ron_Sw is the ON resistance of the second switch element Tr2. Ron_Drv is the ON resistance of the drive transistor Trd. For simplification, detailed parasitic capacitances associated with the intersections of the transistors and the wirings in the display pixels are omitted below.
第一初期化期間は、ノードN1の表示画素PX内の充放電時間と、電源線VREFのCR負荷の充放電に必要な時間とを加算した値となる。 The first initialization period is a value obtained by adding the charge / discharge time in the display pixel PX at the node N1 and the time required for charging / discharging the CR load of the power supply line VREF.
(1)ノードN1の表示画素PX内の充放電時間について説明する。ここで、ノードN1を初期化する際の表示画素PXのCR時定数であって、ノードN1を99.9%充放電するために必要な時定数は、6.9tauとする。そうすると、表示画素PX内の充放電時間は、CR係数×Cs×Ron_Sw=6.9×0.5pF×0.6MΩ=2.1μsecとなる。 (1) The charge / discharge time in the display pixel PX at the node N1 will be described. Here, the CR time constant of the display pixel PX when the node N1 is initialized, and the time constant necessary for charging / discharging the node N1 to 99.9% is 6.9 tau. Then, the charge / discharge time in the display pixel PX is CR coefficient × Cs × Ron_Sw = 6.9 × 0.5 pF × 0.6 MΩ = 2.1 μsec.
(2)電源線VREFのCR負荷の充放電に必要な時間について説明する。ここで、電源線VREFの抵抗=3KΩ(シート抵抗0.1Ω/□)、配線負荷=500pFとすると、電源線VREFのCR時定数は、3KΩ×500pF=1.5μsecとなる。従って、電源線VREFのCR負荷の充放電に必要な時間は、1.5μsec×6.9tau=10.4μsecとなる。 (2) The time required for charging / discharging the CR load of the power supply line VREF will be described. Here, when the resistance of the power supply line VREF = 3 KΩ (sheet resistance 0.1Ω / □) and the wiring load = 500 pF, the CR time constant of the power supply line VREF is 3 KΩ × 500 pF = 1.5 μsec. Therefore, the time required for charging and discharging the CR load of the power supply line VREF is 1.5 μsec × 6.9 tau = 10.4 μsec.
以上より、第一初期化期間は、2.1μsec+10.4μsec=12.5μsecとなる。 From the above, the first initialization period is 2.1 μsec + 10.4 μsec = 12.5 μsec.
また、上述したように、第一初期化期間では、駆動トランジスタTrdのゲートソース間電圧Vgsは、閾値補正動作を行うのに必要な初期ドレイン電流を確保できる電圧に設定される。そのため、電源線VREFの電圧と電源線VINIの電圧の電圧差は駆動トランジスタTrdの最大閾値電圧VthMaxよりも大きな電圧に設定される。具体的には、駆動トランジスタTrdの最大閾値電圧VthMaxに、閾値電圧補償において必要な電圧マージンVthMarginを足した値に設定される。また、電源線VREFの電圧および電源線VINIの電圧は、有機EL素子OELに電流が流れないように、電源線VINIの電圧<電源線VELの電圧+有機EL素子OELの順方向電流閾値電圧、および、電源線VREFの電圧<電源線VELの電圧+有機EL素子OELの順方向電流閾値電圧+駆動トランジスタTrdの最小閾値電圧VthMin、となるように設定される。 Further, as described above, in the first initialization period, the gate-source voltage Vgs of the drive transistor Trd is set to a voltage that can secure the initial drain current necessary for performing the threshold value correcting operation. Therefore, the voltage difference between the voltage of the power supply line VREF and the voltage of the power supply line VINI is set to a voltage higher than the maximum threshold voltage VthMax of the drive transistor Trd. Specifically, the maximum threshold voltage VthMax of the driving transistor Trd is set to a value obtained by adding a voltage margin VthMargin necessary for threshold voltage compensation. Further, the voltage of the power supply line VREF and the voltage of the power supply line VINI are such that the current of the power supply line VINI <the voltage of the power supply line VEL + the forward current threshold voltage of the organic EL element OEL, so that no current flows through the organic EL element OEL. Also, the voltage of the power supply line VREF <the voltage of the power supply line VEL + the forward current threshold voltage of the organic EL element OEL + the minimum threshold voltage VthMin of the drive transistor Trd is set.
(期間T23:第二初期化期間)
図17に示す時刻t2〜時刻t3の期間T23は、閾値電圧補償を行うために必要な時間のばらつきを低減するために、駆動トランジスタTrdのソース電極の電圧を補正する第二初期化期間である。
(Period T23: Second initialization period)
A period T23 from time t2 to time t3 shown in FIG. 17 is a second initialization period in which the voltage of the source electrode of the drive transistor Trd is corrected in order to reduce the variation in time necessary for performing threshold voltage compensation. .
言い換えると、第二初期化期間は、制御部20が、第一初期化ステップの実行後に、容量素子Csの第一電極に対する参照電圧の印加を維持し、かつ、第二スイッチ素子Tr2を導通状態に維持した状態で、駆動トランジスタTrdのドレイン電極に対する駆動電圧の印加を開始する第二初期化ステップを実行する期間である。
In other words, in the second initialization period, the
図19は、第二初期化期間における表示画素PXの状態を示す回路図である。 FIG. 19 is a circuit diagram illustrating a state of the display pixel PX in the second initialization period.
具体的には、期間T23では、図17および図19に示すように、第二スイッチ素子Tr2、第三スイッチ素子Tr3および第四スイッチ素子Tr4は導通状態に、第一スイッチ素子Tr1は非導通状態に設定される。 Specifically, in the period T23, as shown in FIGS. 17 and 19, the second switch element Tr2, the third switch element Tr3, and the fourth switch element Tr4 are in the conductive state, and the first switch element Tr1 is in the non-conductive state. Set to
走査線駆動回路13は、信号線Scanの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1をオフ状態に維持する。さらに、走査線駆動回路13は、信号線Initおよび信号線Refおよびの電圧をHレベルのまま維持することで、第二スイッチ素子Tr2および第三スイッチ素子Tr3をオン状態に維持する。
The scanning
また、走査線駆動回路13は、期間T23の開始時に、信号線Enableの電圧をLレベルからHレベルに遷移させることにより、第四スイッチ素子Tr4をオフ状態からオン状態に遷移させる。
Further, the scanning
このとき、図19に示すように、電源線VTFTから、第四スイッチ素子Tr4、駆動トランジスタTrdおよび第二スイッチ素子Tr2を介して、電源線VINIまで貫通電流が流れる。第二スイッチ素子Tr2の導通期間中は貫通電流が流れ続けるので、駆動トランジスタTrdのソース電極に印可される電圧は、第二スイッチ素子のオン抵抗の影響を受ける。つまり、第二スイッチ素子Tr2は、抵抗部として動作する。このため、第二初期化期間の終了時における駆動トランジスタTrdのソース電極の電圧は、VTFT−(VINI+Ron×Id)となる。 At this time, as shown in FIG. 19, a through current flows from the power supply line VTFT to the power supply line VINI via the fourth switch element Tr4, the drive transistor Trd, and the second switch element Tr2. Since the through current continues to flow during the conduction period of the second switch element Tr2, the voltage applied to the source electrode of the drive transistor Trd is affected by the on-resistance of the second switch element. That is, the second switch element Tr2 operates as a resistance unit. Therefore, the voltage of the source electrode of the drive transistor Trd at the end of the second initialization period is VTFT− (VINI + Ron × Id).
ここで、上述したように、貫通電流Idは、駆動トランジスタTrdの閾値電圧Vthが大きいほど小さくなり、閾値電圧Vthが小さいほど大きくなる。つまり、閾値電圧Vthが大きいほど、Ron×Id(抵抗部における電圧降下量)が小さくなり、初期化期間終了時およびその後に続く閾値電圧補償期間の開始時における駆動トランジスタTrdのソース電極の電圧は小さくなる。 Here, as described above, the through current Id decreases as the threshold voltage Vth of the drive transistor Trd increases, and increases as the threshold voltage Vth decreases. That is, the larger the threshold voltage Vth, the smaller Ron × Id (voltage drop amount in the resistance portion), and the voltage of the source electrode of the drive transistor Trd at the end of the initialization period and at the start of the subsequent threshold voltage compensation period is Get smaller.
図20は、第二初期化期間および閾値電圧補償期間における駆動トランジスタのソース電極の電圧の変化を示すグラフである。図20は、図17の破線により囲んだ部分に対応するグラフである。 FIG. 20 is a graph showing a change in the voltage of the source electrode of the driving transistor in the second initialization period and the threshold voltage compensation period. FIG. 20 is a graph corresponding to a portion surrounded by a broken line in FIG.
図20に示すように、第二初期化期間T23における駆動トランジスタTrdのソース電極の電圧の上昇量(ΔV1〜ΔV3)は、閾値電圧Vthの値が小さいほど(Vth1<Vth2<Vth3)、大きくなっている(ΔV1>ΔV2>ΔV3)。 As shown in FIG. 20, the increase amount (ΔV1 to ΔV3) of the source electrode voltage of the drive transistor Trd in the second initialization period T23 increases as the threshold voltage Vth decreases (Vth1 <Vth2 <Vth3). (ΔV1> ΔV2> ΔV3).
第二初期化期間は、ノードN2を、一定の電圧分、充放電できる長さであればよい。なお、ノードN2を一定の電圧分、充放電できる長さは、閾値電圧Vthの値によって異なる。 The second initialization period only needs to be long enough to charge and discharge the node N2 by a certain voltage. Note that the length of the node N2 that can be charged and discharged by a certain voltage varies depending on the value of the threshold voltage Vth.
例えば、閾値電圧補償期間の開始前の駆動トランジスタTrdのゲート電極およびソース電極間の電圧Vgs=VREF−VINI=6.5Vとする。閾値電圧VthがVthMin=0Vとなる場合、閾値電圧補償期間の開始時における駆動トランジスタTrdのVgsは、VthMin+VthMargin=2.5Vになればよい。この場合、ノードN2から6.5−2.5=4.0V分の電荷が放電できればよい。なお、閾値電圧補償期間中に、駆動トランジスタTrdのVgsが2.5Vから0Vになるように、徐々に電荷が放電される。 For example, the voltage Vgs = VREF−VINI = 6.5V between the gate electrode and the source electrode of the drive transistor Trd before the start of the threshold voltage compensation period. When the threshold voltage Vth is VthMin = 0V, Vgs of the drive transistor Trd at the start of the threshold voltage compensation period may be VthMin + VthMargin = 2.5V. In this case, it is only necessary to discharge 6.5-2.5 = 4.0 V of charge from the node N2. Note that, during the threshold voltage compensation period, electric charges are gradually discharged so that the Vgs of the drive transistor Trd changes from 2.5V to 0V.
一方、閾値電圧VthがVthMax=2Vの場合、閾値電圧補償期間の開始時における駆動トランジスタTrdのVgsは、VthMax+VthMargin=4.5Vになればよい。この場合、ノードN2から6.5−4.5=2.0V分の電荷が放電できればよい。なお、閾値電圧補償期間中に、駆動トランジスタTrdのVgsが4.5Vから2Vになるように、徐々に電荷が放電される。この場合における閾値電圧補償期間の駆動トランジスタTrdの放電量は、閾値電圧VthがVthMinの場合とほぼ同じになる。つまり、閾値電圧VthがVthMinとなる場合とVthMaxとなる場合とで、閾値電圧補償にかかる動作が収束する時間がほぼ同じになる。 On the other hand, when the threshold voltage Vth is VthMax = 2V, Vgs of the drive transistor Trd at the start of the threshold voltage compensation period may be VthMax + VthMargin = 4.5V. In this case, it is only necessary that the charge of 6.5-4.5 = 2.0 V can be discharged from the node N2. During the threshold voltage compensation period, electric charges are gradually discharged so that the Vgs of the drive transistor Trd is changed from 4.5V to 2V. In this case, the discharge amount of the drive transistor Trd during the threshold voltage compensation period is almost the same as that when the threshold voltage Vth is VthMin. In other words, when the threshold voltage Vth becomes VthMin and when it becomes VthMax, the time for the operation relating to the threshold voltage compensation to converge is almost the same.
第二初期化期間は、ワーストケース(閾値電圧VthがVthMinの場合)において、ノードN2を一定の電圧分、充放電できる長さを考えればよい。また、第二初期化期間は、ノードN2の表示画素PX内の充放電時間と、電源線VINIのCR負荷の充放電に必要な時間とを加算した値となる。よって、ノードN2のCR時定数は、4V/6.5V=62%の充放電にかかる時間(=0.96tau)となる。 In the worst case (when the threshold voltage Vth is VthMin), the second initialization period may be a length that can charge and discharge the node N2 by a certain voltage. The second initialization period is a value obtained by adding the charge / discharge time in the display pixel PX at the node N2 and the time required for charging / discharging the CR load of the power supply line VINI. Therefore, the CR time constant of the node N2 is 4V / 6.5V = 62% charge / discharge time (= 0.96 tau).
(1)ノードN2の表示画素PX内の充放電時間について説明する。表示画素PX内の充放電時間は、CR時定数×(Cs+Coled)×Ron_Drv=0.96×(0.5pF+2.5pF)×1MΩ=2.88μsecとなる。なお、Cs、ColedおよびRon_Drvの値は、第一初期化期間の場合と同じである。 (1) The charge / discharge time in the display pixel PX at the node N2 will be described. The charge / discharge time in the display pixel PX is CR time constant × (Cs + Coled) × Ron_Drv = 0.96 × (0.5 pF + 2.5 pF) × 1 MΩ = 2.88 μsec. Note that the values of Cs, Coled, and Ron_Drv are the same as in the first initialization period.
(2)電源線VINIのCR負荷の充放電に必要な時間について説明する。ここで、電源線VINIのCR時定数は、電源線VREFのCR時定数とほぼ同じであると仮定する。そうすると、電源線VINIのCR負荷の充放電に必要な時間は、1.5μsec×0.96tau=1.44μsecとなる。 (2) The time required for charging / discharging the CR load of the power supply line VINI will be described. Here, it is assumed that the CR time constant of the power supply line VINI is substantially the same as the CR time constant of the power supply line VREF. Then, the time required for charging / discharging the CR load of the power supply line VINI is 1.5 μsec × 0.96 tau = 1.44 μsec.
以上より、第二初期化期間は、2.88μsec+1.44μsec=4.32μsecとなる。第一初期化期間は、上述したように、12.5μsecであるので、第二初期化期間は、第一初期化期間よりも短い。 From the above, the second initialization period is 2.88 μsec + 1.44 μsec = 4.32 μsec. Since the first initialization period is 12.5 μsec as described above, the second initialization period is shorter than the first initialization period.
(期間T24:閾値電圧補償期間)
図17に示す時刻t3〜時刻t4の期間T24は、駆動トランジスタTrdの閾値電圧を補償する閾値電圧補償期間である。
(Period T24: threshold voltage compensation period)
A period T24 from time t3 to time t4 shown in FIG. 17 is a threshold voltage compensation period for compensating the threshold voltage of the drive transistor Trd.
当該閾値電圧補償期間では、制御部20により、第二初期化ステップの実行後に、容量素子Csの第一電極に対する参照電圧の印加を維持し、かつ、駆動トランジスタTrdのドレイン電極に対する駆動電圧の印加を維持した状態で、第二スイッチ素子を非導通状態にするステップが実行される。
In the threshold voltage compensation period, the
具体的には、期間T24では、図17に示すように、第三スイッチ素子Tr3および第四スイッチ素子Tr4は導通状態に、第一スイッチ素子Tr1および第二スイッチ素子Tr2は非導通状態に設定される。 Specifically, in the period T24, as shown in FIG. 17, the third switch element Tr3 and the fourth switch element Tr4 are set in a conductive state, and the first switch element Tr1 and the second switch element Tr2 are set in a non-conductive state. The
走査線駆動回路13は、信号線Scanの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1をオフ状態に維持する。さらに、走査線駆動回路13は、信号線Refおよび信号線Enableの電圧をHレベルのまま維持することで、第三スイッチ素子Tr3および第四スイッチ素子Tr4をオン状態に維持する。
The scanning
また、走査線駆動回路13は、期間T24の開始時に、信号線Initの電圧をHレベルからLレベルに遷移させることにより、第二スイッチ素子Tr2をオン状態からオフ状態に遷移させる。
In addition, the scanning
このように、駆動トランジスタTrdのゲート電極に電源線VREFの電圧を入力し、第四スイッチ素子Tr4を導通状態(オン状態)にした状態で、第二スイッチ素子Tr2を非導通状態(オフ状態)にすると、駆動トランジスタTrdの閾値補償動作を開始することができる。 In this way, the voltage of the power supply line VREF is input to the gate electrode of the drive transistor Trd, and the second switch element Tr2 is in a non-conductive state (off state) while the fourth switch element Tr4 is in a conductive state (on state). Then, the threshold compensation operation of the drive transistor Trd can be started.
例えば、図20に示すように、閾値電圧Vth1の場合、第二初期化期間T23の終了時における駆動トランジスタTrdのソース電極の電圧は、電源線VREF−Vth1である。このため、閾値電圧補償において、駆動トランジスタTrdのソース電極の電圧は、第一初期化期間のみを設ける場合には、ΔV1b上昇させる必要があるが、第二初期化期間を設けた場合には、ΔV1bよりも小さいΔV1aだけ上昇させればよい。言い換えると、第二初期化期間T23における電圧の上昇分、閾値電圧補償期間における電圧の上昇量を小さく抑えることができる。閾値電圧Vth1の場合、閾値電圧補償における電圧の上昇量は、比較例と比べて本実施の形態では、ΔV1分小さくなる。 For example, as shown in FIG. 20, in the case of the threshold voltage Vth1, the voltage of the source electrode of the drive transistor Trd at the end of the second initialization period T23 is the power supply line VREF-Vth1. Therefore, in threshold voltage compensation, the voltage of the source electrode of the drive transistor Trd needs to be increased by ΔV1b when only the first initialization period is provided, but when the second initialization period is provided, What is necessary is just to raise only (DELTA) V1a smaller than (DELTA) V1b. In other words, the voltage increase during the second initialization period T23 and the voltage increase during the threshold voltage compensation period can be kept small. In the case of the threshold voltage Vth1, the amount of voltage increase in the threshold voltage compensation is smaller by ΔV1 in the present embodiment than in the comparative example.
閾値電圧Vth2あるいはVth3の場合についても、閾値電圧補償における電圧の上昇量は、ΔV2あるいはΔV3分小さくなる。 Also in the case of the threshold voltage Vth2 or Vth3, the amount of voltage increase in the threshold voltage compensation is reduced by ΔV2 or ΔV3.
また、本実施の形態の第二初期化期間T23では、上述したように、駆動トランジスタTrdのソース電極の電圧の上昇量(ΔV1〜ΔV3)は、閾値電圧Vthの値が小さいほど(Vth1<Vth2<Vth3)、大きくなっている(ΔV1>ΔV2>ΔV3)。図3および図20のグラフを比較すると、閾値電圧補償にかかる期間のばらつき(Tth1−Tth3=ΔTth)は、比較例のΔTthよりも、本実施の形態のΔTthの方が短くなっていることがわかる。つまり、本実施の形態の場合、図3および図20より、閾値電圧補償にかかる期間のばらつきが低減されていることが分かる。 Further, in the second initialization period T23 of the present embodiment, as described above, the amount of increase in the voltage of the source electrode (ΔV1 to ΔV3) of the drive transistor Trd decreases as the value of the threshold voltage Vth decreases (Vth1 <Vth2). <Vth3), which is larger (ΔV1> ΔV2> ΔV3). Comparing the graphs of FIG. 3 and FIG. 20, the variation in the period of threshold voltage compensation (Tth1−Tth3 = ΔTth) is shorter in ΔTth of the present embodiment than in ΔTth of the comparative example. Recognize. That is, in the case of the present embodiment, it can be seen from FIGS. 3 and 20 that the variation in the period for threshold voltage compensation is reduced.
(期間T25:第三期間)
図17に示す時刻t4〜時刻t5の期間T25は、閾値補償動作を終了させるための期間である。
(Period T25: Third period)
A period T25 from time t4 to time t5 illustrated in FIG. 17 is a period for ending the threshold compensation operation.
具体的には、期間T25では、図17に示すように、第一スイッチ素子Tr1、第二スイッチ素子Tr2および第三スイッチ素子Tr3は導通状態に、第四スイッチ素子Tr4は非導通状態に設定される。制御部20は、期間T25の開始時に、第四スイッチ素子Tr4を導通状態から非導通状態にする第三ステップを実行する。
Specifically, in the period T25, as shown in FIG. 17, the first switch element Tr1, the second switch element Tr2, and the third switch element Tr3 are set in a conductive state, and the fourth switch element Tr4 is set in a non-conductive state. The The
走査線駆動回路13は、信号線Scanおよび信号線Initの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1および第二スイッチ素子Tr2をオフ状態に維持する。さらに、走査線駆動回路13は、信号線Refの電圧をHレベルのまま維持することで、第三スイッチ素子Tr3をオン状態に維持する。
The scanning
また、走査線駆動回路13は、期間T25の開始時に、信号線Enableの電圧をHレベルからLレベルに遷移させることにより、第四スイッチ素子Tr4をオン状態からオフ状態に遷移させる。
In addition, the scanning
このようにして、閾値電圧補償期間の後に信号線Enableの動作により第四スイッチ素子Tr4を非導通状態とする期間T25を設けることにより、駆動トランジスタTrd経由で、有機EL素子OELのアノード電極に接続された電源線VELからノードN2への電流の供給をなくすことができ、閾値補償動作を確実に終了させてから次の動作を行うことができる。 In this way, by providing the period T25 in which the fourth switch element Tr4 is turned off by the operation of the signal line Enable after the threshold voltage compensation period, the drive transistor Trd is connected to the anode electrode of the organic EL element OEL. The supply of current from the power supply line VEL to the node N2 can be eliminated, and the next operation can be performed after the threshold value compensation operation has been completed with certainty.
(期間T26:第四期間)
図17に示す時刻t5〜時刻t6の期間T26は、第三スイッチ素子Tr3を非導通状態(オフ状態)にすることで、信号線Dataを介して供給されるデータ信号の電圧と電源線VREFの電圧とが同時にノードN1に印加されるのを防止する期間である。
(Period T26: Fourth period)
In the period T26 between time t5 and time t6 shown in FIG. 17, the voltage of the data signal supplied via the signal line Data and the power line VREF are set by turning off the third switch element Tr3. This is a period for preventing the voltage from being simultaneously applied to the node N1.
具体的には、期間T26では、図17に示すように、第一スイッチ素子Tr1〜第四スイッチ素子Tr4が非導通状態に設定される。制御部20は、期間T26の開始時に、第三スイッチ素子Tr3を導通状態から非導通状態にする第四ステップを実行する。
Specifically, in the period T26, as shown in FIG. 17, the first switch element Tr1 to the fourth switch element Tr4 are set in a non-conductive state. The
走査線駆動回路13は、信号線Scan、信号線Initおよび信号線Enableの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1、第二スイッチ素子Tr2および第四スイッチ素子Tr4をオフ状態に維持する。さらに、走査線駆動回路13は、期間T26の開始時に、信号線Refの電圧をHレベルからLレベルに遷移させることにより、第三スイッチ素子Tr3をオン状態からオフ状態に遷移させる。
The scanning
このように、信号線Refの動作により第三スイッチ素子Tr3をさらに非導通状態とし、第一スイッチ素子Tr1および第三スイッチ素子Tr3が同時に非導通状態(オフ状態)となる期間T26を設けることで、信号線Dataを介して第一スイッチ素子Tr1から供給されるデータ信号の電圧と、電源線VREFの電圧とがノードN1に同時に印加されるのを防止することができる。 In this way, by providing the period T26 in which the third switch element Tr3 is further turned off by the operation of the signal line Ref, and the first switch element Tr1 and the third switch element Tr3 are turned off at the same time (off state). The voltage of the data signal supplied from the first switch element Tr1 via the signal line Data and the voltage of the power supply line VREF can be prevented from being simultaneously applied to the node N1.
なお、第三スイッチ素子Tr3と第四スイッチ素子Tr4とを同時に非導通状態(オフ状態)にし、期間T25および期間T26を一つにまとめてもよい。 Note that the third switch element Tr3 and the fourth switch element Tr4 may be simultaneously turned off (off state), and the periods T25 and T26 may be combined into one.
期間T25および期間T26と2段階にわける場合には、以下に説明する利点がある。すなわち、期間T25および期間T26を設けることで、駆動トランジスタTrdのゲート電圧であるノードN1の電圧が不定となる期間をなるべく短くし、不定期間中で発生する恐れのある電圧変動を抑え、映像信号に基づいた表示がより正確にできる。 In the case where the period T25 and the period T26 are divided into two stages, there are advantages described below. That is, by providing the period T25 and the period T26, the period in which the voltage of the node N1, which is the gate voltage of the drive transistor Trd, becomes unstable is shortened as much as possible, voltage fluctuation that may occur in the indefinite period is suppressed, and the video signal Can be displayed more accurately.
また、階調表示は期間T26の最後(時刻t6)のノードN1の電圧と、信号線Dataを介して入力されるデータ信号の電圧(映像信号に応じた電圧)の書き込み完了時(時刻t27)のノードN1の電圧との電圧差によって行われる。このため、期間T26におけるノードN1の電圧変動は少ないほうが好ましい。理想的には、期間T24においてノードN1に電源線VREFの電圧が印加され、期間T25においてはノードN1の電圧が保持されることから、電圧差(データ信号の電圧−電源線VREFの電圧)に基づいて有機EL素子OELの表示輝度が決まる。 Further, gradation display is performed when writing of the voltage of the node N1 at the end (time t6) of the period T26 and the voltage of the data signal input via the signal line Data (voltage corresponding to the video signal) is completed (time t27). This is performed by the voltage difference with the voltage of the node N1. For this reason, it is preferable that the voltage fluctuation of the node N1 in the period T26 is small. Ideally, the voltage of the power supply line VREF is applied to the node N1 in the period T24, and the voltage of the node N1 is held in the period T25, so that the voltage difference (the voltage of the data signal−the voltage of the power supply line VREF) is increased. Based on this, the display luminance of the organic EL element OEL is determined.
なお、データ信号の電圧−電源線VREFの電圧を正確に反映させるには、期間T26はなるべく短い方がよい。 Note that the period T26 is preferably as short as possible in order to accurately reflect the voltage of the data signal and the voltage of the power supply line VREF.
また、信号線Enableに接続される第四スイッチ素子Tr4は、図4に示すように、駆動トランジスタTrdのドレイン側に接続されている。第四スイッチ素子Tr4をn型トランジスタで形成した場合、第四スイッチ素子Tr4のオン抵抗は高くなりやすく、オン抵抗による電圧ドロップは、有機ELパネル11の消費電力に影響する。そのため、できる限り第四スイッチ素子Tr4のオン抵抗を下げて形成する。第四スイッチ素子Tr4のオン抵抗を下げる方法としては、一般的に、第四スイッチ素子Tr4のチャネルサイズを大きくする方法、あるいは、信号線EnableのHレベルの電圧(オン状態制御電圧)を高く設定する方法が知られているが、いずれの方法であっても信号線Enableの立下り時間を長くする方向となってしまう。
Further, the fourth switch element Tr4 connected to the signal line Enable is connected to the drain side of the drive transistor Trd as shown in FIG. When the fourth switch element Tr4 is formed of an n-type transistor, the on-resistance of the fourth switch element Tr4 tends to be high, and the voltage drop due to the on-resistance affects the power consumption of the
そこで、本実施の形態では、信号線Refに対して先に信号線Enableを立ち下げる期間T25を設けることにより、ノードN1の電圧が不安定となる期間を短くすることができる、つまり、立下り時間を短くすることができる。 Therefore, in this embodiment, by providing the period T25 during which the signal line Enable is first lowered with respect to the signal line Ref, the period during which the voltage at the node N1 becomes unstable can be shortened. Time can be shortened.
(期間T27:書込期間)
図17に示す時刻t6〜時刻t7の期間T27は、信号線Dataから映像信号に含まれる階調値に応じた電圧値を有するデータ信号の電圧を、第一スイッチ素子Tr1を介して容量素子Csに書き込む書込期間である。
(Period T27: Write period)
In a period T27 from time t6 to time t7 shown in FIG. 17, the voltage of the data signal having a voltage value corresponding to the gradation value included in the video signal is applied from the signal line Data to the capacitive element Cs via the first switch element Tr1. This is a writing period for writing to.
具体的には、期間T27では、図17に示すように、第一スイッチ素子Tr1が導通状態に、第二スイッチ素子Tr2、第三スイッチ素子Tr3および第四スイッチ素子Tr4が非導通状態に設定される。 Specifically, in the period T27, as shown in FIG. 17, the first switch element Tr1 is set in a conductive state, and the second switch element Tr2, the third switch element Tr3, and the fourth switch element Tr4 are set in a nonconductive state. The
走査線駆動回路13は、信号線Init、信号線Refおよび信号線Enableの電圧をLレベルのまま維持することで、第二スイッチ素子Tr2、第三スイッチ素子Tr3および第四スイッチ素子Tr4をオフ状態に維持する。さらに、走査線駆動回路13は、期間T27の開始時に、信号線Scanの電圧をLレベルからHレベルに遷移させることにより、第一スイッチ素子Tr1をオフ状態からオン状態に遷移させる。
The scanning
これにより、容量素子Csには、閾値電圧補償期間で記憶された駆動トランジスタTrdの閾値電圧Vthに加えて、データ信号の電圧と電源線VREFの電圧との電圧差が、(有機EL素子OELの容量)/(有機EL素子OELの容量+容量素子Csの容量)倍されて、記憶(保持)される。ここで、第四スイッチ素子Tr4が非導通状態にあるため、駆動トランジスタTrdはドレイン電流を流さない。そのため、ノードN2の電圧は期間T27の間で大きく変化することはない。 Thereby, in addition to the threshold voltage Vth of the driving transistor Trd stored in the threshold voltage compensation period, the voltage difference between the voltage of the data signal and the voltage of the power supply line VREF is (capacitor of the organic EL element OEL). (Capacitance) / (Capacity of organic EL element OEL + Capacitance element Cs) is multiplied and stored (held). Here, since the fourth switch element Tr4 is in a non-conductive state, the drive transistor Trd does not pass a drain current. Therefore, the voltage of the node N2 does not change significantly during the period T27.
大画面化(有機ELパネル11のサイズが大きくなる)、かつ、表示画素PXの数が増加するのに伴い、表示画素PXにデータ信号を書き込むための期間(水平走査期間)が短くなる。大画面化に伴い信号線Scanの配線時定数も増加する。水平走査期間の短縮および信号線Scanの配線時定数の増加により、従来の有機ELパネル11に比べ、所望の階調値に対応する電圧を表示画素PXに書き込むことが難しくなる。
As the screen becomes larger (the size of the
そこで、本実施の形態では、図3に示すように、限られた時間で映像信号(データ信号電圧)を取り込むために、第一スイッチ素子Tr1を導通状態にさせる時間(期間T27)を増加させている。また、本実施の形態では、信号線Scanの波形なまりがあっても、データ信号の電圧が信号線Dataに入力される前に信号線Scanが立ち上がりを完了させて、第一スイッチ素子Tr1が導通状態(オン状態)となるようにしている。これは期間T27でのノードN2電圧変動が大きく発生しないためである。 Therefore, in the present embodiment, as shown in FIG. 3, in order to capture the video signal (data signal voltage) in a limited time, the time (period T27) for turning on the first switch element Tr1 is increased. ing. In the present embodiment, even when the waveform of the signal line Scan is rounded, the signal line Scan is completed to rise before the voltage of the data signal is input to the signal line Data, and the first switch element Tr1 becomes conductive. The state (ON state) is set. This is because the node N2 voltage fluctuation does not occur greatly in the period T27.
これにより、信号線Scanの負荷(配線時定数)が大きく、立ち上がりに時間がかかるような大画面、高画素数の有機ELパネル11であっても確実に書き込むことができる。
As a result, even an
なお、このように駆動させることから、信号線Scanの配線幅をより細くすることもできる。その場合、配線幅を細くした分を容量素子Csの大きさ(容量)を拡大することに用いて、表示性能を上げるとしてもよい。 Note that since the driving is performed in this manner, the wiring width of the signal line Scan can be further reduced. In that case, the display performance may be improved by using the thinned wiring width for enlarging the size (capacitance) of the capacitive element Cs.
表示性能は、容量素子Csが小さいと、駆動トランジスタTrdのドレインゲート間寄生容量と容量素子Csと有機EL素子OELの容量が直列になっている関係から、電源線VELの変動により、容量素子Csに書き込まれている電荷量が変化するという問題が顕著となる。そのため、表示性能は、寄生容量と蓄積容量の比率が重要であり、蓄積容量/寄生容量>>1となることが好ましい。 The display performance is such that when the capacitive element Cs is small, the parasitic capacitance between the drain and gate of the drive transistor Trd, the capacitive element Cs, and the capacitance of the organic EL element OEL are in series. The problem that the amount of electric charge written in is changed becomes significant. Therefore, for display performance, the ratio of parasitic capacitance to storage capacitance is important, and it is preferable that storage capacitance / parasitic capacitance >> 1.
このように、期間T27(書込期間)では、データ信号の電圧および駆動トランジスタTrdの閾値電圧に応じた電圧が容量素子Csに記憶(保持)される。 Thus, in the period T27 (writing period), the voltage according to the voltage of the data signal and the threshold voltage of the drive transistor Trd is stored (held) in the capacitor Cs.
(期間T28)
図17に示す時刻t7〜時刻t8の期間T28は、第一スイッチ素子Tr1を確実に非導通にさせるための期間である。
(Period T28)
A period T28 from time t7 to time t8 shown in FIG. 17 is a period for surely turning off the first switch element Tr1.
具体的には、期間T28では、図17に示すように、第一スイッチ素子Tr1〜第四スイッチ素子Tr4が非導通状態に設定される。 Specifically, in the period T28, as shown in FIG. 17, the first switch element Tr1 to the fourth switch element Tr4 are set in a non-conductive state.
走査線駆動回路13は、信号線Init、信号線Refおよび信号線Enableの電圧をLレベルのまま維持することで、第二スイッチ素子Tr2、第三スイッチ素子Tr3および第四スイッチ素子Tr4をオフ状態に維持する。さらに、走査線駆動回路13は、期間T28の開始時に、信号線Scanの電圧をHレベルからLレベルに遷移させることにより、第一スイッチ素子Tr1をオン状態からオフ状態に遷移させる。
The scanning
これにより、続く期間T29(発光期間)において第四スイッチ素子Tr4が導通状態(オン状態)になる前に第一スイッチ素子Tr1を確実に非導通状態(オフ状態)にすることができる。 Accordingly, the first switch element Tr1 can be surely turned off (off state) before the fourth switch element Tr4 is turned on (on state) in the subsequent period T29 (light emission period).
期間T28を設けず、第一スイッチ素子Tr1と第四スイッチ素子Tr4とが同時に導通状態(オン状態)になってしまった場合、駆動トランジスタTrdのドレイン電流により、ノードN2の電圧が上昇する一方で、ノードN1の電圧はデータ信号の電圧となる。そうすると、駆動トランジスタTrdのソースゲート間電圧が小さくなってしまう。この場合には、所望の輝度に比べて少ない輝度で発光してしまうという問題がある。これを防止するため、本実施の形態では、期間T28を設けて第一スイッチ素子Tr1が非導通状態であることを確保してから、続く期間T29において第四スイッチ素子Tr4を導通状態にする。 When the period T28 is not provided and the first switch element Tr1 and the fourth switch element Tr4 are simultaneously turned on (on state), the voltage at the node N2 increases due to the drain current of the drive transistor Trd. The voltage at the node N1 becomes the voltage of the data signal. As a result, the source-gate voltage of the drive transistor Trd becomes small. In this case, there is a problem that light is emitted with less luminance than desired luminance. In order to prevent this, in the present embodiment, the period T28 is provided to ensure that the first switch element Tr1 is non-conductive, and then the fourth switch element Tr4 is set to conductive in the subsequent period T29.
(期間T29:発光期間)
図17に示す時刻t8〜時刻t9の期間T29は、発光期間である。
(Period T29: Light emission period)
A period T29 from time t8 to time t9 shown in FIG. 17 is a light emission period.
具体的には、期間T29では、図17に示すように、第四スイッチ素子Tr4が導通状態に、第一スイッチ素子Tr1、第二スイッチ素子Tr2および第三スイッチ素子Tr3が非導通状態に設定される。 Specifically, in the period T29, as shown in FIG. 17, the fourth switch element Tr4 is set in a conductive state, and the first switch element Tr1, the second switch element Tr2, and the third switch element Tr3 are set in a non-conductive state. The
走査線駆動回路13は、信号線Scan、信号線Initおよび信号線Refの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1、第二スイッチ素子Tr2および第三スイッチ素子Tr3をオフ状態に維持する。さらに、走査線駆動回路13は、期間T29の開始時に、信号線Enableの電圧をLレベルからHレベルに遷移させることにより、第四スイッチ素子Tr4をオフ状態からオン状態に遷移させる。
The scanning
このように、第四スイッチ素子Tr4が導通状態(オン状態)になると、駆動トランジスタTrdは、容量素子Csに蓄えられた電圧に応じた駆動電流を有機EL素子OELに供給する。これにより、有機EL素子OELを発光させることができる。 As described above, when the fourth switch element Tr4 becomes conductive (on state), the drive transistor Trd supplies a drive current corresponding to the voltage stored in the capacitive element Cs to the organic EL element OEL. Thereby, the organic EL element OEL can emit light.
(期間T30:第二期間)
図17に示す時刻t9〜時刻t0の期間T30は、すべてのスイッチを非導通状態として、ノードN1およびノードN2の電圧を、期間T21で必要な電圧に近い電圧まで変化させるための期間である。
(Period T30: Second period)
A period T30 from time t9 to time t0 illustrated in FIG. 17 is a period for setting all the switches to a non-conductive state and changing the voltages at the nodes N1 and N2 to a voltage close to a voltage necessary for the period T21.
具体的には、期間T30では、図17に示すように、第一スイッチ素子Tr1〜第四スイッチ素子Tr4が非導通状態に設定される。制御部20は、期間T30の開始時に、第一スイッチ素子Tr1、第二スイッチ素子Tr2、第三スイッチ素子Tr3および第四スイッチ素子Tr4を非導通状態にする第二ステップを実行する。
Specifically, in the period T30, as shown in FIG. 17, the first switch element Tr1 to the fourth switch element Tr4 are set in a non-conductive state. At the start of the period T30, the
走査線駆動回路13は、信号線Scan、信号線Initおよび信号線Refの電圧をLレベルのまま維持することで、第一スイッチ素子Tr1、第二スイッチ素子Tr2および第三スイッチ素子Tr3をオフ状態に維持する。さらに、走査線駆動回路13は、期間T30の開始時に、信号線Enableの電圧をHレベルからLレベルに遷移させることにより、第四スイッチ素子Tr4をオン状態からオフ状態に遷移させる。
The scanning
期間T29と期間T21の間に期間T30を設けることで、電源線による電流の充放電なしに、ノードN1およびノードN2の電圧を、期間T21で必要な電圧に近い電圧まで変化させることができる。 By providing the period T30 between the period T29 and the period T21, the voltage at the node N1 and the node N2 can be changed to a voltage close to a voltage necessary for the period T21 without charging and discharging of current with the power supply line.
より具体的には、ノードN2は、期間T30において、電源線VELの電圧+有機EL素子OELの閾値電圧に収束する。また、ノードN1は、期間T30において、ノードN2の電圧+容量素子Csに記憶された電圧となる。 More specifically, the node N2 converges to the voltage of the power supply line VEL + the threshold voltage of the organic EL element OEL in the period T30. Further, in the period T30, the node N1 has a voltage stored in the voltage of the node N2 and the capacitor Cs.
つまり、期間T30を設けることにより、期間T21の開始時点(時刻t0)では、期間T29の終了時点(時刻t9)に比べ、ノードN1およびノードN2の電圧を有機EL素子OELの発光時電圧―閾値電圧分だけ低くできる。 That is, by providing the period T30, the voltage at the node N1 and the node N2 at the start time (time t0) of the period T21 is set to the voltage at the time of light emission of the organic EL element OEL−threshold compared to the end time (time t9) of the period T29 It can be lowered by the voltage.
この電圧低下により、期間T21での電源線VINIの電圧と電源線VREFの電圧による充放電作業の負荷が軽くなる。 Due to this voltage drop, the load of the charging / discharging operation due to the voltage of the power supply line VINI and the voltage of the power supply line VREF in the period T21 is reduced.
以上のようなシーケンスにより、表示画素PXは、階調表示を行う。 With the above sequence, the display pixel PX performs gradation display.
なお、制御部20は、有機ELパネル11を構成する他の表示画素PXについても、同様の制御方法を線順次に行う。
Note that the
[3.効果等]
本実施の形態の有機ELディスプレイ10では、第一初期化期間と閾値電圧補償期間との間に、容量素子Csの第二電極と有機EL素子OELのアノード電極との接続点であるノードN2に対し、閾値電圧補償にかかる期間が短くなる方向に充放電を行う第二初期化期間を設けている。
[3. Effect]
In the
ここで、本実施の形態の有機ELディスプレイ10では、第二初期化期間を余分に設けるため、第二初期化期間の長さ分、閾値電圧補償期間が増加したのと同じことになる。しかし、第二初期化期間の長さよりも、第二初期化期間を設けることによる閾値電圧補償期間の短縮時間の方が長い。つまり、従来の閾値電圧補償期間>本実施の形態の閾値電圧補償期間+第二初期化期間となるため、トータルでは時間短縮を図ることができる。
Here, in the
さらに、本実施の形態の有機ELディスプレイ10では、第二初期化期間を設けることにより、閾値電圧補償にかかる期間(例えば、図20のTth1〜Tth3)が短くなるため、閾値電圧補償期間(例えば、1H)が短くなっても、閾値電圧補償を良好に行うことができる。本実施の形態の有機ELディスプレイ10では、例えば、大型化あるいは高精細化等により、1水平走査期間が短くなった場合でも、閾値電圧補償期間を2Hにする等、閾値電圧補償期間を延ばすことなく閾値電圧補償を良好に行うことができる。
Furthermore, in the
なお、本実施の形態の有機ELディスプレイ10では、閾値電圧補償にかかる時間を短くするために、第二スイッチ素子による電圧降下を利用して、駆動トランジスタTrdのソース電極の電圧を閾値電圧補償にかかる期間が短くなる方向に調整している。つまり、本実施の形態では、第二スイッチ素子を抵抗部として動作させ、第二初期化期間を設けるという簡単な構成で、製造コストを増大させることなく、閾値電圧補償期間の短縮および閾値電圧補償の精度を向上させることができる。
In the
(他の実施の形態)
以上、表示装置について実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
(Other embodiments)
While the display device has been described based on the embodiment, the present invention is not limited to this embodiment. Unless it deviates from the gist of the present invention, various modifications conceived by those skilled in the art have been made in this embodiment, and forms constructed by combining components in different embodiments are also within the scope of one or more aspects. May be included.
(1)例えば、上記実施の形態では、第二スイッチ素子Tr2のW/L比を他のスイッチ素子に比べて小さくすることで、抵抗部としての機能を実現したが、これに限るものではない。例えば、信号線Initのオン電圧(スイッチ素子をオン状態にするときのゲート電極の電圧)を、他の信号線のオン電圧に比べて低くすることで、第二スイッチ素子Tr2のオン抵抗を大きくしても良い。この際、第一初期化期間と第二初期化期間とで、信号線Initのオン電圧を変えても良い。あるいは、第二スイッチ素子Tr2のW/L比は他のスイッチ素子と同じにしつつ、第二スイッチ素子Tr2の移動度を他のスイッチ素子よりも低くなるように、製造プロセスで調整しても良い。 (1) For example, in the above embodiment, the function as the resistance unit is realized by reducing the W / L ratio of the second switch element Tr2 as compared with other switch elements. However, the present invention is not limited to this. . For example, the on-resistance of the second switch element Tr2 is increased by lowering the on-voltage of the signal line Init (the voltage of the gate electrode when the switch element is turned on) compared to the on-voltage of other signal lines. You may do it. At this time, the on-voltage of the signal line Init may be changed between the first initialization period and the second initialization period. Alternatively, the W / L ratio of the second switch element Tr2 may be adjusted in the manufacturing process so that the mobility of the second switch element Tr2 is lower than that of the other switch elements while keeping the same W / L ratio as the other switch elements. .
(2)また、上記実施の形態では、第二スイッチ素子Tr2を抵抗部として用いたが、これに限るものではない。抵抗部は、第二スイッチ素子Tr2とは別個の抵抗素子を備えていても構わない。抵抗部は、例えば、スイッチ素子および抵抗素子の直列回路と、第二スイッチ素子Tr2とを並列に接続した構成であっても構わない。 (2) Moreover, in the said embodiment, although 2nd switch element Tr2 was used as a resistance part, it does not restrict to this. The resistance unit may include a resistance element separate from the second switch element Tr2. For example, the resistance unit may have a configuration in which a series circuit of a switch element and a resistance element and a second switch element Tr2 are connected in parallel.
図21は、抵抗部の他の一例を示す回路図である。この場合、第二スイッチ素子Tr2はスイッチとしてとして動作すればよいので、オン抵抗は他のスイッチ素子と同じで良い。つまり、W/L比は他のスイッチ素子と同じで良い。また、直列回路のスイッチ素子がトランジスタである場合は、制御部20は、当該スイッチ素子がスイッチとしてみなして良いほど、十分低抵抗で動作するように当該スイッチ素子のゲート電極の電圧を制御しても構わない。
FIG. 21 is a circuit diagram illustrating another example of the resistance unit. In this case, since the second switch element Tr2 only needs to operate as a switch, the on-resistance may be the same as other switch elements. That is, the W / L ratio may be the same as other switch elements. Further, when the switch element of the series circuit is a transistor, the
また、図22および図23は、抵抗部の他の一例を示す回路図である。図22および図23では、第二スイッチ素子Tr2に抵抗素子が直接に接続されている。 22 and 23 are circuit diagrams showing other examples of the resistance section. In FIG. 22 and FIG. 23, a resistance element is directly connected to the second switch element Tr2.
(3)また、複数の表示画素PXで、抵抗部を共有しても構わない。 (3) Further, the resistance portion may be shared by the plurality of display pixels PX.
図24は、2つの表示画素PXで1つの抵抗部を共有する場合の例を示す回路図である。図24では、表示画素PX1の第二スイッチ素子Tr2の一端と、表示画素PX2の第二スイッチ素子Tr2の一端とが、スイッチ素子TrBの一端に接続されている。図24に示す変形例では、表示画素PX1およびPX2の第二スイッチ素子Tr2をスイッチとして動作させ、スイッチ素子TrBを抵抗部として動作させる。具体的には、第二スイッチ素子Tr2は、第一スイッチ素子Tr1と同じオン抵抗および同じW/L比となるようにし、スイッチ素子TrBは、第一スイッチ素子Tr1および第二スイッチ素子Tr2よりも高いオン抵抗となるように、W/L比を小さくする。 FIG. 24 is a circuit diagram illustrating an example in which one display unit PX shares one resistance unit. In FIG. 24, one end of the second switch element Tr2 of the display pixel PX1 and one end of the second switch element Tr2 of the display pixel PX2 are connected to one end of the switch element TrB. In the modification shown in FIG. 24, the second switch element Tr2 of the display pixels PX1 and PX2 is operated as a switch, and the switch element TrB is operated as a resistance unit. Specifically, the second switch element Tr2 has the same on-resistance and the same W / L ratio as the first switch element Tr1, and the switch element TrB is more than the first switch element Tr1 and the second switch element Tr2. The W / L ratio is reduced so as to achieve a high on-resistance.
ここで、第二初期化期間中にスイッチ素子TrBに流れる貫通電流は、1サブ画素毎に抵抗部を設けた場合に対して約2倍となる。従って、初期化期間における駆動トランジスタのソース電極の電圧は、VTFT−(VINI+Ron×2×Id)となり、上記実施の形態に対して閾値電圧補償期間の開始時における駆動トランジスタのソース電極の電圧変動量は、約2倍となる。言い換えると、目標とする∂Vgs/∂Vthを実現するためのRon抵抗が、上記実施の形態に比べて約1/2となり、抵抗部の面積そのものを半分に縮小することができる。つまり、2つの表示画素PXで1つの抵抗部を共有する場合、上記の実施の形態に比べて、1サブ画素あたりのレイアウトサイズの増加量を約1/4に抑えることが出来る。 Here, the through current flowing through the switch element TrB during the second initialization period is approximately twice that in the case where the resistance portion is provided for each sub-pixel. Therefore, the voltage of the source electrode of the drive transistor in the initialization period is VTFT− (VINI + Ron × 2 × Id), and the voltage fluctuation amount of the source electrode of the drive transistor at the start of the threshold voltage compensation period in the above embodiment. Is approximately doubled. In other words, the Ron resistance for realizing the target ∂Vgs / ∂Vth is about ½ that of the above embodiment, and the area of the resistance portion itself can be reduced to half. That is, when one display unit PX shares one resistance unit, the increase in layout size per subpixel can be suppressed to about ¼ compared to the above embodiment.
これによって、抵抗部を複数画素で共有することで、1サブ画素あたりのレイアウトサイズの増加量を抑制するだけでなく、抵抗部自体の面積も縮小できるので、より高精細なパネルを設計することが可能となる。 As a result, by sharing the resistance portion among a plurality of pixels, not only the increase in the layout size per sub-pixel can be suppressed, but also the area of the resistance portion itself can be reduced, so a higher definition panel can be designed. Is possible.
(4)また、上記実施の形態では、第一初期化期間および第二初期化期間において、第二スイッチ素子Tr2のゲート電極に印加される電圧が同じ値である場合を例に説明したが、これに限るものではない。 (4) In the above embodiment, the case where the voltage applied to the gate electrode of the second switch element Tr2 has the same value in the first initialization period and the second initialization period has been described as an example. This is not a limitation.
図25は、有機ELディスプレイ10の信号波形の他の一例を示す回路図である。図25に示す例では、第一初期化期間では、スイッチとしてできるだけ低抵抗で動作させるため、他のスイッチ素子のゲート電極と同じレベルの電圧がゲート電極に印加されている。これにより、第二スイッチ素子Tr2のオン抵抗が第二初期化期間に比べて大きくなっている。これに対し、第二初期化期間では、抵抗として動作させるため、第一初期化期間よりも小さい電圧が第二スイッチ素子Tr2のゲート電極に印加されている。第二スイッチ素子Tr2のオン抵抗が第一初期化期間に比べて小さくなっている。
FIG. 25 is a circuit diagram showing another example of the signal waveform of the
本発明は、有機ELディスプレイ等の表示装置に利用可能である。 The present invention can be used for a display device such as an organic EL display.
10、100 有機ELディスプレイ
11、110 有機ELパネル
12、120 データ線駆動回路
13、130 走査線駆動回路
20、200 制御部
Cs 容量素子
N1、N2 ノード
OEL 有機EL素子
P0、PX、PX1、PX2 表示画素
Tr1 第一スイッチ素子
Tr2、Tr20 第二スイッチ素子
Tr3 第三スイッチ素子
Tr4 第四スイッチ素子
Trd 駆動トランジスタ
VTFT、VINI、VREF、VEL 電源線
10, 100
Claims (13)
前記表示画素は、
発光素子と、
電圧を保持するための容量素子と、
ゲート電極が前記容量素子の第一電極と接続され、ソース電極が前記容量素子の第二電極および前記発光素子のアノードと接続されている駆動トランジスタと、
データ信号に応じた電圧を供給するための信号線と前記容量素子の前記第一電極との導通および非導通を切り換える第一スイッチ素子とを有する表示画素と、
前記表示画素の駆動を制御する制御部とを備え、
前記制御部は、
第一初期化期間の開始時に、前記駆動トランジスタのドレイン電極に対する前記発光素子を駆動するための駆動電圧の印加を停止させた状態で、前記容量素子の前記第一電極に対して参照電圧を印加し、前記第二電極に対して初期化電圧を印加する第一初期化ステップと、
前記第一初期化ステップの実行後に設定された第二初期化期間の開始時に、前記第一電極に対する前記参照電圧の印加を維持し、かつ、前記第二電極に対する前記初期化電圧の印加を維持した状態で、前記駆動トランジスタのドレイン電極に対する前記駆動電圧の印加を開始する第二初期化ステップと、
前記第二初期化ステップの実行後に設定された前記駆動トランジスタの閾値電圧を補償する閾値電圧補償期間の開始時に、前記第一電極に対する前記参照電圧の印加を維持し、かつ、前記駆動トランジスタのドレイン電極に対する前記駆動電圧の印加を維持した状態で、前記容量素子の前記第二電極に対する前記初期化電圧の印加を停止する閾値電圧補償ステップとを実行する、
表示装置。 A display device comprising display pixels,
The display pixel is
A light emitting element;
A capacitive element for holding the voltage;
A drive transistor in which a gate electrode is connected to the first electrode of the capacitive element, and a source electrode is connected to the second electrode of the capacitive element and the anode of the light emitting element;
A display pixel having a signal line for supplying a voltage corresponding to a data signal and a first switch element that switches between conduction and non-conduction with the first electrode of the capacitive element;
A control unit for controlling the driving of the display pixels,
The controller is
A reference voltage is applied to the first electrode of the capacitive element at a start of the first initialization period in a state where application of a drive voltage for driving the light emitting element to the drain electrode of the drive transistor is stopped. A first initialization step of applying an initialization voltage to the second electrode;
At the start of the second initialization period set after execution of the first initialization step, the application of the reference voltage to the first electrode is maintained, and the application of the initialization voltage to the second electrode is maintained. A second initialization step of starting application of the drive voltage to the drain electrode of the drive transistor in the state of
Maintaining the application of the reference voltage to the first electrode at the start of a threshold voltage compensation period for compensating the threshold voltage of the drive transistor set after the execution of the second initialization step, and draining the drive transistor A threshold voltage compensation step of stopping application of the initialization voltage to the second electrode of the capacitive element while maintaining application of the drive voltage to the electrode;
Display device.
前記初期化電圧を供給する電源線と前記容量素子の前記第二電極との導通および非導通を切り換える第二スイッチ素子と、
前記容量素子の前記第一電極および前記駆動トランジスタのゲート電極の接続点と前記参照電圧を供給する電源線との導通および非導通を切り換える第三スイッチ素子と、
前記駆動トランジスタのドレイン電極と前記駆動電圧を供給する電源線との導通および非導通を切り換える第四スイッチ素子とを有し、
前記制御部は、
前記第一初期化ステップにおいて、前記第一スイッチ素子および前記第四スイッチ素子を非導通状態に、前記第二スイッチ素子および前記第三スイッチ素子を導通状態にし、
前記第二初期化ステップにおいて、前記第一スイッチ素子を非導通状態に、前記第二スイッチ素子、前記第三スイッチ素子および前記第四スイッチ素子を導通状態にし、
前記閾値電圧補償ステップにおいて、前記第一スイッチ素子および前記第二スイッチ素子を非導通状態に、前記第三スイッチ素子および前記第四スイッチ素子を導通状態にする、
請求項1に記載の表示装置。 The display pixel further includes:
A second switch element that switches between conduction and non-conduction between the power supply line that supplies the initialization voltage and the second electrode of the capacitive element;
A third switch element that switches between conduction and non-conduction between a connection point of the first electrode of the capacitive element and the gate electrode of the drive transistor and a power supply line that supplies the reference voltage;
A fourth switch element that switches between conduction and non-conduction between a drain electrode of the drive transistor and a power supply line that supplies the drive voltage;
The controller is
In the first initialization step, the first switch element and the fourth switch element are turned off, the second switch element and the third switch element are turned on,
In the second initialization step, the first switch element is turned off, the second switch element, the third switch element and the fourth switch element are turned on,
In the threshold voltage compensation step, the first switch element and the second switch element are made non-conductive, and the third switch element and the fourth switch element are made conductive.
The display device according to claim 1.
前記制御部は、前記第二初期化ステップにおいて、前記第二スイッチ素子を抵抗部として動作させる、
請求項2に記載の表示装置。 The second switch element is a transistor;
The control unit operates the second switch element as a resistance unit in the second initialization step.
The display device according to claim 2.
前記第二スイッチ素子のオン抵抗が、他のスイッチ素子のオン抵抗よりも高い、
請求項3に記載の表示装置。 The second switch element is a transistor;
The on-resistance of the second switch element is higher than the on-resistance of the other switch elements;
The display device according to claim 3.
前記第二スイッチ素子のW/L比が、他のスイッチ素子のW/L比よりも小さい、
請求項3に記載の表示装置。 The second switch element is a transistor;
The W / L ratio of the second switch element is smaller than the W / L ratio of the other switch elements;
The display device according to claim 3.
前記制御部は、前記第二初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧が、他のスイッチ素子のゲート電極に印可される電圧よりも低くなるように制御する、
請求項3に記載の表示装置。 The second switch element is a transistor;
The control unit controls the voltage applied to the gate electrode of the second switch element to be lower than the voltage applied to the gate electrode of another switch element in the second initialization step.
The display device according to claim 3.
前記制御部は、前記第二初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧が、前記第一初期化ステップにおいて、前記第二スイッチ素子のゲート電極に印可される電圧よりも低くなるように制御する、
請求項3に記載の表示装置。 The second switch element is a transistor;
In the second initialization step, the control unit is configured such that a voltage applied to the gate electrode of the second switch element is greater than a voltage applied to the gate electrode of the second switch element in the first initialization step. Control to be lower,
The display device according to claim 3.
請求項1〜7の何れか1項に記載の表示装置。 The first initialization period is longer than the second initialization period,
The display device according to claim 1.
前記第一初期化期間の前に設定された第一期間の開始時に、前記第二スイッチを導通状態にする第一ステップを実行する、
請求項2〜8の何れか1項に記載の表示装置。 The control unit further includes:
Performing a first step of bringing the second switch into a conducting state at the start of a first period set before the first initialization period;
The display device according to claim 2.
請求項9に記載の表示装置。 The power supply line that supplies the initialization voltage is disposed so as to intersect the power supply line that supplies the drive voltage and the power supply line that supplies the reference voltage.
The display device according to claim 9.
前記第1期間の前、前記発光素子を発光させる発光期間の後に設定された第二期間の開始時に、前記第一スイッチ素子、前記第二スイッチ素子、前記第三スイッチ素子および前記第四スイッチ素子を非導通状態にする第二ステップを実行する、
請求項9または10に記載の表示装置。 The control unit further includes:
The first switch element, the second switch element, the third switch element, and the fourth switch element at the start of the second period set before the first period and after the light emission period for causing the light emitting element to emit light Performing a second step of bringing the device into a non-conductive state,
The display device according to claim 9 or 10.
前記閾値電圧補償期間の後に設定された第三期間の開始時に、前記第四スイッチ素子を非導通状態にする第三ステップを実行し、
前記第3期間の終了後に設定された書込期間の開始時に、前記第一スイッチ素子を導通状態に、かつ、前記第二スイッチ素子、前記第三スイッチ素子および前記第四スイッチ素子を非導通状態にすることにより、前記蓄積容量に電圧を書き込む書き込みステップを実行する、
請求項2〜11の何れか1項に記載の表示装置。 The control unit further includes:
Performing a third step of bringing the fourth switch element into a non-conductive state at the start of a third period set after the threshold voltage compensation period;
At the start of the writing period set after the end of the third period, the first switch element is turned on, and the second switch element, the third switch element, and the fourth switch element are turned off. To perform a writing step of writing a voltage to the storage capacitor,
The display device according to claim 2.
前記第3期間の後、前記書込期間の前に設定された第四期間の開始時に、前記第三スイッチ素子を非導通状態にする第四ステップを実行する、
請求項12に記載の表示装置。 The control unit further includes:
After the third period, at the start of the fourth period set before the writing period, execute a fourth step of bringing the third switch element into a non-conductive state.
The display device according to claim 12.
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