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JP2016046269A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Masato Endo
真人 遠藤
増田　和紀
Kazunori Masuda
和紀 増田
西田　征男
Masao Nishida
征男 西田
直哉 上
Naoya Kami
直哉 上
辰巳　雄一
Yuichi Tatsumi
雄一 辰巳
近藤　直之
Naoyuki Kondo
直之 近藤
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Abstract

【課題】配線の倒壊を抑制しながら配線間容量を低減させる手法を提供する。
【解決手段】ＮＡＮＤ型不揮発性メモリ等の半導体装置は、複数のビット線２６０と、複数の梁部材膜と、絶縁膜２２２と、を備えている。複数のビット線２６０は、半導体基板３００上に配置され、エアーギャップ１５０を介して並ぶ。複数の梁部材膜は、複数のビット線２６０と実質的に直交する方向に延びるように複数のビット線上に配置され、エアーギャップ１５２を介して並ぶ。絶縁膜２２２は、複数の梁部材膜上に、エアーギャップ１５２を覆うように形成される。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、ＮＡＮＤ型不揮発性半導体メモリ装置等のフローティングゲート構造を搭載した半導体記憶装置において、メモリセルの上部に形成されるビット線（ＢＬ）間の配線ピッチの微細化が進められている。かかるＬＳＩの微細化は、高集積化による素子の高速動作および低消費電力といった性能向上、ならびに製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が例えば２０ｎｍ程度のフラッシュメモリが生産されており、今後も一層の微細化が進展し、技術的難度が高まっていくことが予測されている。
電気的にデータの書換えが可能なＮＡＮＤ型不揮発性半導体メモリ装置は、セルトランジスタのフローティングゲートの電荷量を変化させることでそのしきい値電圧を変え、データを記憶する。一般的には、ゲート絶縁膜を介したフローティングゲートと半導体基板との間で電子の放出および注入を行う。これにより、フローティングゲートの電荷量の制御が行われる。しかしながら、昨今の微細化の要求に伴い、回路の微細化が進むにつれて様々な問題が発生している。
ＮＡＮＤ型不揮発性半導体メモリ装置の微細化に伴いビット線のＲＣ遅延により書き込みや読み出しのパフォーマンスが劣化してきてしまう。この対策としてＢＬ間に空隙（エアーギャップ：Ａｉｒ Ｇａｐ）を形成し配線間容量を低減する方法が提案されている。例えば、ビット線を周期的に形成した後、ビット線間にエアーギャップが形成されるように上部を絶縁膜で覆うといった手法である。かかる手法では、ビット線間に侵入する絶縁膜の量が多く、ビット線間に形成されるエアーギャップの容積率が低くなってしまう。かかる状態は、回路の微細化に対して配線間容量の低減が十分とは言えない。更なるパフォーマンス向上のためにはビット線間のエアーギャップの容積率を高める必要がある。しかしながら、かかる場合、ビット線の倒壊が生じるといった問題がある。よって、エアーギャップの容積率を高める際には、かかる問題の抑制についても考慮が必要となる。
特開２０１３−１９７５３３号公報
本発明の実施形態は、上述した問題点を克服し、配線の倒壊を抑制しながら配線間容量を低減させる手法を提供することを目的とする。
実施形態の半導体装置は、複数の配線と、複数の第１の絶縁膜と、第２の絶縁膜と、を備えている。複数の配線は、半導体基板上に配置され、第１の空隙を介して並ぶ。複数の第１の絶縁膜は、前記複数の配線と実質的に直交する方向に延びるように前記複数の配線上に配置され、前記第１の空隙につながる第２の空隙を介して並ぶ。第２の絶縁膜は、前記複数の第１の絶縁膜上に、前記第２の空隙を覆うように形成される。
実施形態の半導体装置の製造方法は、半導体基板上に配置された、犠牲膜を介して並ぶ複数の配線上に、前記複数の配線に直交する方向へ延びるように空隙を介して並ぶ複数の第１の絶縁膜を形成する工程と、前記複数の配線間の犠牲膜を除去する工程と、前記犠牲膜を除去した後、前記複数の第１の絶縁膜間の空隙を覆うように前記複数の第１の絶縁膜上に第２の絶縁膜を形成する工程と、を備えたことを特徴とする。
第１の実施形態における半導体装置の断面図である。 第１の実施形態におけるビット線（配線）と梁部材膜との構造の一例を示す図である。 第１の実施形態におけるビット線形成部の断面の一例を示す図である。 第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態におけるビット線構造の一部を示す斜視図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態におけるメモリ装置の回路構成の一部を示す図である。 第１の実施形態におけるビット線と比較例のビット線の断面構造を示す図である。
（第１の実施形態）
以下、第１の実施形態は、半導体装置の一例として、不揮発性のＮＡＮＤ型フラッシュメモリ装置について説明する。なお、以下に説明する半導体装置については、ＮＡＮＤ型フラッシュメモリ装置に限らず、複数の配線が並ぶ他の半導体装置についても有効である。第１の実施形態について、以下、図面を用いて説明する。
図１は、第１の実施形態における半導体装置の断面図である。図１（ａ）では、メモリセルとなるゲート構造が形成されるメモリセル領域（第１の領域）の断面の一例を示す。図１（ｂ）では、メモリセルの周辺に配置される抵抗素子やＭＯＳトランジスタ等の周辺回路が形成される周辺回路領域（第２の領域）の断面の一例を示す。また、特に、図１（ａ）では、ビット線（ＢＬ）の長手方向と直交する面で切り取った断面を示している。
半導体基板３００は、上面から内部の途中まで埋め込まれた複数の素子分離絶縁膜３０２によって素子分離されている。そして、素子分離された各素子領域の半導体基板３００上にはトンネル絶縁膜３０４（ゲート絶縁膜）が形成される。トンネル絶縁膜３０４は、例えば１〜１５ｎｍの膜厚で形成される。トンネル絶縁膜３０４として、例えば、酸化シリコン（ＳｉＯ２）膜、或いは酸窒化シリコン膜等が用いられる。ＳｉＯ２膜の形成方法は、例えば、酸素雰囲気中での加熱処理（熱酸化処理）により形成すると好適である。酸窒化シリコン膜の形成方法は、例えば、酸素（Ｏ２）雰囲気中での加熱処理（熱酸化処理）と窒素（Ｎ２）雰囲気中での加熱処理（熱窒化処理）の組み合わせにより形成すると好適である。また、半導体基板３００として、例えば、直径３００ミリのシリコンウェハからなる例えばｐ型シリコン基板が用いられる。
トンネル絶縁膜３０４上に、メモリセル領域においてはフローティングゲート（ＦＧ）となり、周辺回路領域ではゲートの一部となるシリコン（Ｓｉ）膜３０６が例えば８０ｎｍの膜厚で形成される。Ｓｉ膜３０６は、ポリシリコン膜で形成されると好適である。例えばモノシラン（ＳｉＨ４）ガスをＳｉ原料ガスとして供給し、成膜温度を５００〜６００℃に制御することで非晶質シリコン膜を形成できる。非晶質シリコン膜は、後の熱工程によって、ポリシリコン膜に変質する。なお、周辺回路領域ではメモリセル領域におけるトンネル絶縁膜やＦＧとは異なる材料を用いて、ゲート絶縁膜およびゲートを形成してもよい。
かかるトンネル絶縁膜３０４とＳｉ膜３０６が形成された後に、Ｓｉ膜３０６上から半導体基板３００の途中まで溝状の開口部が形成され、形成された溝状の開口部を上述した素子分離絶縁膜３０２で埋め込む。そして、開口部からはみ出した絶縁膜を化学機械研磨（ＣＭＰ）法にて研磨除去することで平坦化する。その後、メモリセル領域では、エッチバック法によりＳｉ膜３０６の途中の高さ位置までエッチングすることで、メモリセル領域の素子分離絶縁膜３０２の表面を掘り下げる。これにより、図１（ａ）に示すようにメモリセル領域ではＳｉ膜３０６の途中の高さ位置まで上述した素子分離絶縁膜３０２が形成されることになる。この結果、図１（ａ）に示すようにメモリセル間の素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ構造）ができる。同様に、図１（ｂ）に示すように素子分離絶縁膜３０２は周辺回路の素子側面側にも配置されて、周辺回路の素子間の素子分離ができる。
メモリセル領域では、ＦＧとなるＳｉ膜３０６の上面と、かかる上面から続く、素子分離用絶縁膜３０２の上面高さ位置までのＳｉ膜３０６の側面部分とを覆うように、かつ、素子分離用絶縁膜３０２上とに、インターポリ絶縁膜（ＩＰＤ）膜３０８が例えば５〜２０ｎｍの膜厚で形成される。ＩＰＤ膜３０８は、メモリセル領域のゲート構造において、電極間絶縁膜として機能する。また、図１（ｂ）に示すように、周辺回路領域では、Ｓｉ膜３０６上に、ＩＰＤ膜３０８が形成される。ＩＰＤ膜３０８は、高誘電率絶縁膜単体、シリコン酸化膜／高誘電率膜／シリコン酸化膜との積層構造、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜との積層構造、もしくは、窒化膜で上述した積層構造を挟んだ積層構造を用いると好適である。
ＩＰＤ膜３０８上には、例えば、ＣＶＤ法を用いて、Ｓｉ膜３１０が例えば１０〜６０ｎｍの膜厚で形成される。Ｓｉ膜３１０の形成方法は、非晶質シリコン膜をＬＰ−ＣＶＤ法により、例えばＳｉＨ４ガスを原材料として供給し、成膜温度を３５０〜５５０℃に制御することで形成できる。かかる非晶質シリコン膜は、後の熱工程によって、ポリシリコン膜に変質する。ポリシリコン膜となるＳｉ膜３１０は、コントロールゲート（ＣＧ）の一部として機能する。
Ｓｉ膜３１０上には、例えば、ＣＶＤ法を用いて、金属膜３１２が例えば５０ｎｍ以下の膜厚で形成される。金属膜３１２は、コントロールゲート（ＣＧ）の残りの一部として機能する。すなわち、コントロールゲートは、ポリシリコン膜であるＳｉ膜３１０と金属膜３１２とが積層されてなる積層構造を有する。Ｓｉ膜３１０と金属膜３１２との積層膜は、メモリ装置におけるワード線として機能する。金属膜３１２として、例えば、タングステン（Ｗ）膜、銅（Ｃｕ）膜、或いはニッケル（Ｎｉ）膜を用いると好適である。Ｗ膜の代わりに、Ｗ膜と窒化タングステン（ＷＮ）の積層膜を用いてもよい。また、金属膜３１２の底面やさらに側面には図示しないバリアメタル膜が形成されてもよく、バリアメタル膜として、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、或いはそれらの窒化物が材料として用いられる。金属膜３１２は、複数の導電性の膜による積層膜としてもよい。
金属膜３１２の形成を行った後、ＣＧ（ワード線）の長手方向に沿って、ゲート構造部分の両側にゲートパターン溝となる開口部が形成される。かかる開口部は、例えば、幅２０ｎｍ以下でピッチ４０ｎｍ以下の間隔で、形成すると好適である。これにより、ＣＧ（ワード線）の長手方向と直交する方向に沿ってＳｉ膜３０６がメモリセル毎に分離されて、フローティングゲート（電荷蓄積層）が形成されるとともに、コントロールゲート（ＣＧ）がワード線形状に加工される。かかる開口部は、図示しないリソグラフィ工程とドライエッチング工程によって、金属膜３１２からＳｉ膜３０６まで貫通させる。そして、かかるゲートパターン溝を絶縁膜３１４で埋め込むか、或いはエアーギャップを残して上部を絶縁膜３１４で覆うことにより、ゲート構造が形成される。なお、周辺回路領域では、ＩＰＤ膜３０８の一部が開口され、上層のＳｉ膜３１０と下層のＳｉ膜３０６とが電気的に接続される。
以上のようにして、メモリセル領域では、フローティングゲート構造のメモリセルが形成され、周辺回路領域では、トランジスタが形成される。そして、かかる構造上に絶縁膜が形成される。例えば、下地膜を形成後、ＳｉＯＣ等のｌｏｗ−ｋ膜や酸化シリコン（ＳｉＯ２）等といった層間絶縁膜３１４が形成される。層間絶縁膜３１４中には、下層配線３１６が形成される。例えば、周辺回路領域では、図１（ｂ）に示すように、下層配線３１６からゲートへと延びるゲートコンタクト３１８が形成され、拡散層Ｓ，Ｄへは他の下層配線３１６から延びる拡散層コンタクト３１９が形成される。下層配線３１６、ゲートコンタクト３１８、及び拡散層コンタクト３１９には、例えば、Ｗ膜、或いはＣｕ膜を用いると好適である。下層配線３１６、ゲートコンタクト３１８、及び拡散層コンタクト３１９の側面および底面には図示しないバリアメタル膜が形成され得る。バリアメタル膜として、例えば、Ｔｉ、Ｔａ、或いはそれらの窒化物等が材料として用いられる。
下層配線３１６上には、層間絶縁膜２００が形成される。層間絶縁膜２００として、例えば、図示しない窒化シリコン（ＳｉＮ）膜等の下地膜を形成後、ＳｉＯ２膜等が形成されると好適である。また、層間絶縁膜２００は絶縁膜として後述する犠牲膜２１０とエッチング選択比が大きい材料を用いると好適である。或いは層間絶縁膜２００上に犠牲膜２１０とのエッチング選択比が大きい絶縁性のエッチングストッパ膜を形成しても好適である。
メモリセル領域において、層間絶縁膜２００上には、エアーギャップ１５０（第１の空隙）を挟んで（介して）並ぶ複数のビット線２６０（配線）が形成される。周辺回路領域では、絶縁膜である犠牲膜２１０中に、例えばビット線２６０と同一の材料で形成された配線２６１が配置される。
図２は、第１の実施形態におけるビット線と梁部材膜との構造の一例を示す図である。図２（ａ）ではメモリセル領域におけるビット線と梁部材膜との構造の一例を示す。図２（ｂ）では周辺回路領域における配線と梁部材膜との構造の一例を示す。図１（ａ）では、図２（ａ）におけるＡＡ’断面を示している。図１（ｂ）では図２（ｂ）におけるＡＡ’断面を示している。図２（ａ）に示すように、絶縁膜である複数の梁部材膜２２０（第１の絶縁膜）が、複数のビット線２６０と実質的に直交する方向に延びるように複数のビット線２６０上に接触して配置される。各梁部材膜２２０が複数のビット線２６０に跨るように配置されるので、ビット線２６０間を支える梁として機能し、ビット線２６０間がエアーギャップ１５０であっても各ビット線２６０の倒壊を抑制できる。なお、梁部材膜２２０を配置する角度は、複数のビット線２６０に対して直交する方向に限るものではない。９０度が望ましいが、９０度からずれても構わない。但し、ビット線２６０間を支える梁として機能させるため、複数のビット線２６０と並行に並ばないように形成する。複数の梁部材膜２２０は、エアーギャップ１５０につながるエアーギャップ１５２（第２の空隙）を介して並ぶように形成される。一方、周辺回路領域では、図２（ｂ）に示すように、配線２６１上に梁部材膜２２０と同じ材料の絶縁膜２２１が形成される。
そして、絶縁膜２２２（第２の絶縁膜）が、メモリセル領域では複数の梁部材膜２２０上に、エアーギャップ１５２を覆うように形成される。周辺回路領域では、絶縁膜２２２が絶縁膜２２１上に形成される。ビット線２６０上には、梁部材膜２２０が形成されているので、複数のビット線２６０のエアーギャップ１５０上を絶縁膜２２２により直接覆う場合に比べて、ビット線２６０間のエアーギャップ１５０に侵入する絶縁膜２２２（絶縁膜２２３）の量を低減できる。特に、エアーギャップ１５０上は梁部材膜２２０或いはエアーギャップ１５２となるので、ビット線２６０間上部が絶縁膜２２２により埋もれてしまうことを防止できる。よって、ビット線２６０間のエアーギャップ１５０の容積率を高めることができる。また、ビット線２６０上の梁部材膜２２０間もエアーギャップ１５２が形成されるので、ビット線２６０上を全面覆う場合に比べて配線容量を低減できる。
図３は、第１の実施形態におけるビット線形成部の断面の一例を示す図である。ビット線２６０および配線２６１の主要膜２７０は、例えば、Ｗ膜、或いはＣｕ膜を用いると好適である。主要膜２７０の側面および底面には図３に示すようにバリアメタル膜２７２が形成される。バリアメタル膜２７２として、例えば、Ｔｉ、Ｔａ、或いはそれらの窒化物等が材料として用いられる。また、主要膜２７０としてＣｕ膜を用いる場合であって梁部材膜２２０にＳｉＯ２等のＣｕの拡散を防止困難な材料を用いる場合には、主要膜２７０上に拡散防止用のキャップ膜２７３等を選択的に形成すると好適である。なお、第１の実施形態において、絶縁膜２２２を形成する際に図３に示すように、ビット線２６０の上面、側面、層間絶縁膜２００上、及びエアーギャップ１５０に露出した梁部材膜２２０の裏面に、エアーギャップ１５０内に侵入した絶縁膜２２３の薄膜が形成される場合を排除するものではない。
絶縁膜２２２上には、絶縁膜２２４が形成され、絶縁膜２２４上に上層配線２６２が形成される。図１（ｂ）の例では、周辺回路領域において、絶縁膜２２１，２２２，２２４の積層膜中に形成される、上層配線２６２と配線２６１とを接続するコンタクトプラグ２６４を示している。また、周辺回路領域において、絶縁膜２００中に形成される、配線２６１と下層配線３１６とを接続するコンタクトプラグ２６３を示している。なお、図示していないが、メモリセル領域では、隣り合うメモリセルの一方のソース部分と他方のドレイン部分とを共有した複数のセル（ゲート構造）が並ぶＮＡＮＤストリング構造が形成される。そして、ＮＡＮＤストリング構造のドレイン側は、図示しないコンタクトプラグによってビット線２６０に接続され、ＮＡＮＤストリング構造のソース側には、下層配線３１６および図示しないコンタクトプラグによってソース電位が供給される。
図４は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図４では、ビット線を形成する際の要部工程を示す。図４において、第１の実施形態における半導体装置の製造方法は、犠牲膜形成工程（Ｓ１０２）と、配線形成工程（Ｓ１０４）と、梁部材膜形成工程（Ｓ１１６）と、犠牲膜除去工程（Ｓ１２２）と、絶縁膜形成工程（Ｓ１２４）と、いう一連の工程を実施する。配線形成工程（Ｓ１０４）は、その内部工程として、開口部形成工程（Ｓ１０６）と、バリアメタル膜形成工程（Ｓ１０８）と、シード膜形成工程（Ｓ１１０）と、めっき及びアニール工程（Ｓ１１２）と、平坦化工程（Ｓ１１４）と、いう一連の工程を実施する。梁部材膜形成工程（Ｓ１１６）は、内部工程として、絶縁膜形成工程（Ｓ１１８）とパターニング工程（Ｓ１２０）と、いう一連の工程を実施する。
図５は、第１の実施形態における半導体装置の製造方法の工程断面図である。図５では、図４に示す各工程のうち、犠牲膜形成工程（Ｓ１０２）から配線形成工程（Ｓ１０４）までを示す。また、図５では、図２（ａ）に示すメモリセル領域におけるＡＡ’断面、ＢＢ’断面、ＣＣ’断面、及びＤＤ’断面を示す。また、図５では、さらに、図２（ｂ）に示す周辺回路領域におけるＡＡ’断面を示す。後述する図６〜図９及び図１１についても同様である。
図５において、犠牲膜形成工程（Ｓ１０２）として、層間絶縁膜２００が形成された半導体基板上に、例えば化学気相成長（ＣＶＤ）法を用いて、犠牲膜２１０を例えば５０ｎｍの膜厚で形成する。犠牲膜２１０の膜厚は、例えば１０〜８０ｎｍが好適である。また、犠牲膜２１０の材料として、窒化シリコン（ＳｉＮ）と、酸化シリコン（ＳｉＯ２）とのうちの１つが用いられると好適である。また、メモリセル領域の犠牲膜２１０は、後述するようにウェットエッチングにより除去されるので、ＬＰ−ＣＶＤ法によるＴＥＯＳ膜等のウェットエッチングレートの速い材料が好適である。
次に、配線形成工程（Ｓ１０４）として、メモリセル領域では、犠牲膜２１０中に周期的に並ぶ複数のビット線２６０を形成する。周辺回路領域では、犠牲膜２１０中に配線２６１を形成する。なお、第１の実施形態ではビット線２６０および配線２６１の主要膜の材料としてＣｕを用いる場合を説明する。ビット線２６０および配線２６１の主要膜材料として、Ｃｕの他に、Ｗ、Ｔａ、或いはＴｉを用いてもよい。或いはこれらの積層膜としてもよい。Ｃｕを用いる場合は、例えば、以下のように加工する。
開口部形成工程（Ｓ１０６）として、犠牲膜２１０上から層間絶縁膜２００表面まで犠牲膜２１０を貫通するように、配線溝となる開口部を形成する。配線溝は、例えば、２０ｎｍ以下の幅で、配線溝の幅の２倍のピッチで形成される。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て犠牲膜２１０上にレジストパターンが形成された基板に対し、露出した犠牲膜２１０を異方性エッチング法により除去することで、基板の表面に対し、略垂直に開口部を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部を形成すればよい。なお、図５の例では、ビット線２６０と下層の配線或いはソース・ドレインに接続するコンタクトプラグ２６５が示されているが、ビット線２６０と同時に形成する場合には、同様の手法で層間絶縁膜２００中にヴィアホールとなる開口部を形成すればよい。
次に、バリアメタル膜形成工程（Ｓ１０８）として、スパッタ法を用いて、開口部形成工程（Ｓ１０６）で形成された開口部内壁および底面、並びに、犠牲膜２１０上に、バリアメタル膜を例えば１０〜３０ｎｍの膜厚で堆積する。ここでは、例えば、１０ｎｍの膜厚で形成する。バリアメタル膜として、例えば、Ｔｉ、Ｔａ、窒化チタン（ＴｉＮ）或いは窒化タンタル（ＴａＮ）等の金属を用いることができる。犠牲膜２１０上において１０〜３０ｎｍの膜厚でバリアメタル膜を堆積することで、開口部内壁および底面では数ｎｍの膜厚でバリアメタル膜を堆積できる。
次に、シード膜形成工程（Ｓ１１０）として、開口部内壁および底面に沿って、バリアメタル膜上に、スパッタ法によりＣｕによるシード膜を例えば１０〜２０ｎｍの膜厚で形成する。バリアメタル膜上において１０〜２０ｎｍの膜厚でバリアメタル膜を堆積することで、開口部内壁および底面では数ｎｍの膜厚でシード膜を堆積できる。
次に、めっき及びアニール工程（Ｓ１１２）として、シード膜をカソードとして電解めっき法により開口部全体をＣｕ膜で埋め込めばよい。そして、堆積させた後にアニール処理を例えば２５０℃の温度で３０分間行なう。
次に、平坦化工程（Ｓ１１４）として、開口部からはみ出た余分なＣｕ膜及びバリアメタル膜を化学機械研磨（ＣＭＰ）法により研磨除去することで平坦化し、図５に示したビット線２６０及び配線２６１が形成される。また、メモリセル領域において、ヴィアホールを形成する場合には、所謂デュアルダマシン法によりコンタクトプラグ２６５も同時に形成できる。同様に、周辺回路領域においてヴィアホールを形成する場合には、所謂デュアルダマシン法によりコンタクトプラグ２６３も同時に形成できる。
また、犠牲膜２１０にＳｉＮ膜を用いる場合には、後述するように梁部材膜２２０にＳｉＯ２等のＣｕの拡散を防止困難な材料を用いることになる。かかる場合には、Ｃｕ膜上に拡散防止用のキャップ膜を選択的に形成することでＣｕの拡散を防止できる。一方、犠牲膜２１０にＳｉＯ２膜を用いる場合には、後述するように梁部材膜２２０にＳｉＮ膜といったＣｕの拡散を防止可能な材料を用いることになる。かかる場合には、キャップ膜は無くても構わない。
次に、梁部材膜形成工程（Ｓ１１６）として、半導体基板上に配置された、犠牲膜２１０を介して並ぶ複数のビット線２６０上に、複数のビット線２６０に直交する方向へ延びるようにエアーギャップ１５２（第２の空隙）を介して並ぶ複数の梁部材膜２２０（第１の絶縁膜）を形成する。
図６は、第１の実施形態における半導体装置の製造方法の工程断面図である。図６では、図４に示す各工程のうち、梁部材膜形成工程（Ｓ１１６）のうちの絶縁膜形成工程（Ｓ１１８）を示す。
図６において、絶縁膜形成工程（Ｓ１１８）として、ＣＶＤ法を用いて、梁部材膜２２０となる絶縁膜を例えば１０〜８０ｎｍの膜厚で形成する。梁部材膜２２０となる絶縁膜の材料として、ＳｉＮと、ＳｉＯ２とのうちの１つが用いられると好適である。なお、犠牲膜２１０に対してエッチング選択比を高めるため、犠牲膜２１０にＳｉＮ膜を用いる場合には、梁部材膜２２０にＳｉＯ２膜を用いる。犠牲膜２１０にＳｉＯ２膜を用いる場合には、梁部材膜２２０にＳｉＮ膜を用いる。
図７は、第１の実施形態における半導体装置の製造方法の工程断面図である。図７では、図４に示す各工程のうち、梁部材膜形成工程（Ｓ１１６）のうちのパターニング工程（Ｓ１２０）を示す。
図７において、パターニング工程（Ｓ１２０）として、絶縁膜形成工程（Ｓ１１８）で堆積した絶縁膜をパターニングして、図２に示したように、複数のビット線２６０に直交する方向へ延びるように複数の梁部材膜２２０（第１の絶縁膜）を形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁膜形成工程（Ｓ１１８）で堆積した絶縁膜上にレジストパターンが形成された基板に対し、露出した絶縁膜を異方性エッチング法により除去することで、基板の表面に対し、略垂直に開口部を形成することができる。複数の梁部材膜２２０の幅は、例えば、ビット線２６０の線幅の３倍以下にすると好適である。スペース幅は、ビット線２６０の倒壊を抑制する観点からは梁部材膜２２０のピッチの１／２（ハーフピッチ）以下で形成されると好適であり、ビット線２６０間のエアーギャップに侵入する絶縁膜の量を低減する観点からはビット線２６０のピッチの１／２（ハーフピッチ）以下で形成されると好適である。
図８は、第１の実施形態における半導体装置の製造方法の工程断面図である。図８では、図４に示す各工程のうち、犠牲膜除去工程（Ｓ１２２）を示す。
図８において、犠牲膜除去工程（Ｓ１２２）として、例えば、ウェットエッチング法により、梁部材膜２２０間の空間（スペース部分）を介してメモリセル領域におけるビット線２６０間の犠牲膜２１０を除去する。犠牲膜２１０にＳｉＮ膜を用いる場合には、リン酸等をエッチング液として用いればよい。犠牲膜２１０にＳｉＯ２膜を用いる場合には、フッ酸等をエッチング液として用いればよい。
なお、メモリセル領域の犠牲膜２１０を完全に除去できる場合には、梁部材膜２２０の材料として、ＳｉＯ２膜を用いる方がビット線層における配線容量を低減できる。逆に、メモリセル領域の犠牲膜２１０を完全に除去することが困難である場合には、梁部材膜２２０の材料として、ＳｉＮ膜を用いる方がビット線層における配線容量を低減できる。
図９は、第１の実施形態における半導体装置の製造方法の工程断面図である。図９では、図４に示す各工程のうち、絶縁膜形成工程（Ｓ１２４）を示す。
図９において、絶縁膜形成工程（Ｓ１２４）として、メモリセル領域では、犠牲膜２１０を除去した後、複数の梁部材膜２２０間の空隙を覆うように複数の梁部材膜２２０上に絶縁膜２２２（第２の絶縁膜）を形成する。例えば、プラズマＣＶＤ法を用いて形成する。一方、周辺回路領域では、梁部材膜２２０（絶縁膜２２１）上に絶縁膜２２２が形成される。
以上により、ビット線２６０間のエアーギャップ１５０と梁部材膜２２０間のエアーギャップ１５２とが形成される。
図１０は、第１の実施形態におけるビット線構造の一部を示す斜視図である。図１０（ａ）では、犠牲膜２１０を除去した後、絶縁膜２２２を形成する前の状態を示している。図１０（ｂ）では、絶縁膜２２２を形成した後の状態を示している。各梁部材膜２２０が複数のビット線２６０と直交する方向に配置されるので、各ビット線２６０を支え、各ビット線２６０の倒壊を抑制できる。また、ビット線２６０と梁部材膜２２０とを格子状に配列することで、ビット線２６０間に侵入する絶縁膜２２２（絶縁膜２２３）の量を低減できる。よって、ビット線２６０間のエアーギャップ１５０の容積率を高めることができる。
図１１は、第１の実施形態における半導体装置の製造方法の工程断面図である。図１１では、図４に示す絶縁膜形成工程（Ｓ１２４）後の上層配線形成工程を示す。
図１１において、絶縁膜２２２上には、絶縁膜２２４が形成され、絶縁膜２２４上に上層配線２６２が形成される。上層配線２６２の材料として、例えば、アルミニウム（Ａｌ）を用いると好適である。但し、これに限るものではなく、Ｃｕ等を用いても構わない。
図１２は、第１の実施形態におけるメモリ装置の回路構成の一部を示す図である。図１２において、メモリセル領域（セルアレイ部）で形成された所定のピッチで並ぶビット線２６０は、フックアップ領域まで延びる。フックアップ領域において、ビット線２６０は終端する。また、ビット線２６０と同一幅および同一ピッチで、フックアップ領域からセンスアンプ領域（センスアンプ部）へと複数の配線４６０が延びる。第１の実施形態では、かかるセンスアンプ領域の複数の配線４６０についても、メモリセル領域の複数のビット線２６０と同様の形成方法により形成する。言い換えれば、センスアンプ領域の複数の配線４６０の配線間にはエアーギャップ１５０と同様のエアーギャップ（第１の空隙）が形成される。また、複数の配線４６０上には、複数の配線４６０と直交する方向に延びる、複数の梁部材膜２２０と同様の複数の絶縁膜が形成される。また、複数の配線４６０上の複数の絶縁膜間にはエアーギャップ１５２と同様のエアーギャップ（第２の空隙）が形成される。
図１３は、第１の実施形態におけるビット線と比較例のビット線の断面構造を示す図である。図１３（ａ）では、比較例として梁部材膜２２０を形成せず、ビット線２６０間の犠牲膜２１０を除去した後に、絶縁膜２２２を堆積した場合を示している。かかる場合、図１３（ａ）に示すように、ビット線２６０間に絶縁膜２２２が侵入しやすくなる。特に、ビット線２６０間の上部は絶縁膜２２２で占められてしまう。これに対して、第１の実施形態では、梁部材膜２２０を形成することで、図１３（ｂ）に示すように、ビット線２６０間への絶縁膜２２２の侵入量を減らし、エアーギャップの容積率を高めることができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
１５０，１５２ エアーギャップ、２１０ 犠牲膜、２２０ 梁部材膜、２２２ 絶縁膜、２６０ ビット線

Claims (5)

  1. 半導体基板上に配置され、第１の空隙を介して並ぶ複数の配線と、
    前記複数の配線と実質的に直交する方向に延びるように前記複数の配線上に配置され、前記第１の空隙につながる第２の空隙を介して並ぶ複数の第１の絶縁膜と、
    前記複数の第１の絶縁膜上に、前記第２の空隙を覆うように形成された第２の絶縁膜と、
    を備えたことを特徴とする半導体装置。
  2. 前記第１と第２の空隙は、メモリセル部およびセンスアンプ部に形成されることを特徴とする請求項１記載の半導体装置。
  3. 前記複数の第１の絶縁膜の材料として、窒化シリコンと、酸化シリコンとのうちの１つが用いられることを特徴とする請求項１又は２記載の半導体装置。
  4. 半導体基板上に配置された、犠牲膜を介して並ぶ複数の配線上に、前記複数の配線に直交する方向へ延びるように空隙を介して並ぶ複数の第１の絶縁膜を形成する工程と、
    前記複数の配線間の犠牲膜を除去する工程と、
    前記犠牲膜を除去した後、前記複数の第１の絶縁膜間の空隙を覆うように前記複数の第１の絶縁膜上に第２の絶縁膜を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 窒化シリコンと、酸化シリコンとのうちの一方を前記犠牲膜の材料として用い、他方を前記複数の第１の絶縁膜の材料として用いることを特徴とする請求項４記載の半導体装置の製造方法。
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