JP2015207774A

JP2015207774A - 半導体装置

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Publication number: JP2015207774A
Application number: JP2015118928A
Authority: JP
Inventors: 理小池; Osamu Koike; 門川　裕; Yutaka Kadokawa; 裕門川
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-06-12
Filing date: 2015-06-12
Publication date: 2015-11-19
Anticipated expiration: 2029-01-23
Also published as: JP6138859B2

Abstract

【課題】ダミーアクティブを有するフィールド領域を貫通する貫通電極を含み、かつ、サリサイド技術が適用された、貫通孔の側壁におけるノッチの発生を防止する半導体装置を提供する。【解決手段】半導体基板１０の第１主面をサリサイド化して形成された第１導電層と絶縁層とが接する第１領域を第１主面に有する半導体基板１０と、半導体基板１０の第１主面と第１領域の第１導電層とを被覆する絶縁層１２と、半導体基板の第１主面に対向する第２主面から、外縁が第１領域をよぎることなく半導体基板と絶縁層とを貫通し、絶縁層上に形成された電極パッド１３を露出する貫通孔２１と、を備える。【選択図】図１０

Description

本発明は、半導体装置に関し、特に貫通電極構造を有するＷ−ＣＳＰ型半導体装置に関する。

近年のカメラ付き携帯電話やデジタルカメラに代表される情報機器は、小型化、高密度、高機能化が著しく進展している。これらの機器に搭載されるＣＣＤセンサやＣＭＯＳセンサ等の撮像素子の小型化を達成する技術としてチップサイズと同一のパッケージを実現するウエハレベルチップサイズパッケージ（以下Ｗ−ＣＳＰと称する）が知られている。Ｗ−ＣＳＰはウエハ状態で全ての組立工程を完了させる新しいコンセプトのパッケージである。

Ｗ−ＣＳＰ構造のイメージセンサでは、信頼性向上および装置の小型化を図ることが可能となることから、貫通電極構造が採用されている。通常、半導体デバイスが外部と信号をやりとりするための電極は半導体素子の形成面と同じ面に形成される。これに対して、貫通電極では微細加工技術によってチップの裏面側からチップの厚み方向に貫通孔を形成し、この貫通孔の内部に導体配線を形成し、これを表面電極と繋げることによって通常は使用しないチップの裏面からも信号がやり取りできるようにしている。また、貫通電極技術を用いて複数のチップを積層し、チップの厚み方向に信号伝達経路を形成することにより、従来のワイヤー配線と比較して配線距離が短縮され、高速化および高信頼性化を図るとともに実装密度を飛躍的に向上させることも可能となる。

特許文献１および２には貫通電極を有するＣＳＰの構造が示されており、特許文献３にはＣＭＯＳイメージセンサの構造が示されている。

特開２００５−２３５８５８号公報特開２００８−１４０８１９号公報特開２００２−８３９４９号公報

例えばＣＭＯＳセンサは、フォトダイオードに蓄積した電荷をそれぞれの画素で電圧に変換し増幅した後に読み出す撮像素子であり、単位セル内にフォトダイオードおよびセルアンプ等を備えている。ＣＭＯＳセンサは、これらの構成部分を含む複数の能動素子により構成され、各能動素子間の絶縁分離には、ＳＴＩ（shallow trench isolation）が用いられている。ここで、半導体基板上にトランジスタやダイオード等の能動素子を形成する領域をアクティブ領域という。一方、アクティブ領域以外の領域をフィールド領域という。つまり、ＳＴＩ等の素子分離領域はフィールド領域に属することとなる。ところで、半導体基板上にＳＴＩを形成する工程では、ＣＭＰ（Chemical Mechanical Polishing）平坦化が行われるが、ＳＴＩ領域の面積が広くなると研磨の際のストッパーとして設けられる窒化膜とＳＴＩを構成する酸化膜との研磨レートの差によってＳＴＩの中央部が皿状に凹むディッシングが発生する。ディッシングが発生すると基板上の平坦性が損なわれるためその後の工程が困難となる。かかるディッシングを防止する手法としてディッシングの発生部位であるフィールド領域内に複数の島状のダミー部を有するダミーパターンを形成することが行われている。このダミーパターンは、ＳＴＩ領域内にシリコン基板の基材を島状に残すことにより形成されることからダミーアクティブと称される。フィールド領域（ＳＴＩ領域）内に均一にダミーアクティブを形成することによって、ＣＭＰ工程において前記研磨レートの差が緩和されるためディッシングを防止することができる。

一方、トランジスタのゲート配線の抵抗およびソース・ドレイン拡散層の抵抗を下げる技術としてサリサイド技術が知られている。サリサイド技術は、ソース・ドレイン拡散層およびゲートポリシリコン層の双方に、高融点金属の化合物層（シリサイド層）を同時形成することにより、抵抗成分による遅延を低減し、高速動作を実現するというものである。シリサイド層を形成するためのメタル材は、生産性の観点から通常ウエハ全面に形成されるため、シリサイド層は、能動素子を有するアクティブ領域のみならず、能動素子が形成されていないフィールド領域内のダミーアクティブ上にも形成されることとなる。

ここで、Ｗ−ＣＳＰ構造のイメージセンサでは、センサチップ中央にセンサ素子群が形成されたセンサ領域が配置され、センサ領域の外側にフィールド領域が配置される。そして、このセンサ領域の外側のフィールド領域に貫通電極が形成されるのが一般的な構成であるが、フィールド領域には、上記の如くディッシングを防止するためにダミーアクティブが形成されている。すなわち、サリサイド技術を適用したＷ−ＣＳＰ型のイメージセンサの製造工程では、ダミーアクティブ上に形成されたシリサイド層を貫通する貫通孔がドライエッチング法によって形成される。しかしながら、このドライエッチング工程において、貫通孔とシリサイド層とが交差すると、貫通孔の側壁にノッチ（貫通孔の外側に広がる窪み）が生じることが本発明者らによって明らかとなった。以下このノッチの発生状況について詳述する。

図１は、貫通電極形成部における半導体基板の表面構造を示す平面図である。図中の破線は、この平面と交差する貫通電極（貫通孔）の外縁を示している。略円筒形状をなす貫通孔２１は、ＣＭＯＳセンサ等の能動素子が形成されていないフィールド領域１００内に形成される。フィールド領域１００内にはＳｉＯ₂膜からなるＳＴＩ層１１０が延在し、ディッシング防止のために複数の島状のダミーアクティブ２００ａがＳｉＯ₂膜上に均一に配置されている。サリサイド技術を適用した半導体装置においては、図示しないアクティブ領域内の能動素子上にシリサイド膜を形成する際にダミーアクティブ２００ａ上にもシリサイド膜が形成される。貫通孔２１は、表面にシリサイド膜を有する複数のダミーアクティブ２００ａが配列しているフィールド領域１００を貫通するように形成される。ダミーアクティブ２００ａの寸法および配列間隔が貫通孔２１の大きさと比較して小さいと、貫通孔２１の外縁がダミーアクティブ２００ａと交差することとなる。

図２は、図１における２−２線断面図である。半導体基板１０の上には層間絶縁膜１２が形成され、層間絶縁膜１２内には、センサ部に電気的に接続された電極パッド１３が形成されている。貫通孔２１は、半導体基板裏面から電極パッド１３に向けてドライエッチングにより形成される。このドライエッチング工程において、貫通孔の外縁がシリサイド膜２１０が形成されたダミーアクティブ２００ａと交差すると半導体基板１０と層間絶縁膜１２との界面近傍の深さ位置において貫通孔２１の側壁が窪むノッチ３００が発生することが明らかとなった。図１ではノッチの発生部位を斜線で示している。同図に示すように、ノッチ３００は貫通孔２１の外縁がダミーアクティブ２００ａと交差している箇所に限って発生していることが理解できる。

貫通電極を形成する工程においては、貫通孔２１を形成した後、貫通孔内壁にバリアメタル、めっきシード膜およびめっき膜を順次成膜する処理が行われる。めっき膜としてはＣｕが用いられるのが一般的であるが、Ｃｕはシリコンデバイスにおける金属汚染の代表的な材料であり、比較的低温でシリコン基板や層間絶縁膜へ拡散し、接合リークや層間絶縁膜の絶縁破壊といったデバイスの性能および信頼性の低下を招くといった不具合が生じるおそれがある。このため、半導体基板と貫通電極の導体配線を構成するＣｕ膜との間にはＣｕのシリコン基板中への拡散を防止するためにＴｉやＴｉ／Ｎｉ等からなるバリアメタルを形成する。

しかしながら、貫通孔の側壁にノッチが発生していると、ノッチ発生部に十分なバリアメタルを形成することが困難となり、ノッチ発生部においてバリアメタルが欠落してしまうおそれがある。すると、このバリアメタルが欠落した部分においてＣｕの半導体基板中への拡散が生じ、デバイスの性能や信頼性に深刻な影響を及ぼす原因となっていた。

本発明は上記した点に鑑みてなされたものであり、ダミーアクティブを有するフィールド領域を貫通する貫通電極を含み、且つサリサイド技術が適用された半導体装置において、貫通電極を構成する貫通孔の側壁におけるノッチの発生を防止することができる半導体装置を提供することを目的とする。

本発明の半導体装置は、半導体基板の第１主面をサリサイド化して形成された第１導電層と絶縁層とが接する第１領域を前記第１主面に有する前記半導体基板と、前記半導体基板の前記第１主面と前記第１領域の前記第１導電層とを被覆する前記絶縁層と、前記半導体基板の前記第１主面に対向する第２主面から、外縁が前記第１領域をよぎることなく前記半導体基板と前記絶縁層とを貫通し、前記絶縁層上に形成された電極パッドを露出する貫通孔と、を備えることを特徴としている。

本発明の半導体装置によれば、少なくとも貫通電極が通過するフィールド領域には、サリサイドブロックが施され、センサ領域における能動素子上にのみ選択的にシリサイド膜を形成することとしたので、貫通電極を構成する貫通孔を形成するためのドライエッチング工程において、エッチングイオンのチャージおよびこれに起因するエッチングイオンの軌道の湾曲を回避することができるので、貫通孔の側壁にノッチが発生するのを防止することができる。従って、貫通孔の側壁に欠落部分を生じることなくバリアメタルを形成することができ、めっき膜を構成するＣｕ等の汚染物質の半導体基板中への拡散を確実に防止することができる。

貫通電極形成部における半導体基板の表面構造を示す平面図である図１における２−２線断面図である。ノッチ発生のメカニズムを示す断面図である。本発明の実施例であるイメージセンサの構成を示す断面図である。本発明の実施例であるイメージセンサを裏面側から眺めた平面図である。貫通電極形成部における半導体基板の表面構造を示す平面図である。本発明の実施例であるイメージセンサの部分的な断面図である。本発明の実施例であるイメージセンサの製造工程を示す断面図である。本発明の実施例であるイメージセンサの製造工程を示す断面図である。本発明の実施例であるイメージセンサの製造工程を示す断面図である。本発明の実施例であるイメージセンサの製造工程を示す断面図である。貫通電極形成部における半導体基板の他の表面構造を示す平面図である。

本発明の実施例について説明する前に貫通孔の側壁にノッチが発生する推定メカニズムについて図３を参照しつつ説明する。

Ｗ−ＣＳＰ型半導体装置においては、通常、半導体基板１０の表面にトランジスタ等の素子を形成し、サリサイド工程を実施した後に貫通電極が形成される。貫通電極形成工程においては、反応性イオンエッチング（ＲＩＥ）により半導体基板１０の裏面（素子形成面とは反対側の面）から、エッチングが行われ、半導体基板１０に貫通孔２１が形成される。このエッチング工程において、貫通孔２１がダミーアクティブ上に形成されたシリサイド層２１０に到達すると、シリサイド層２１０にエッチングイオンのチャージが起る。すると、入射したエッチングイオンにはシリサイド層２１０のチャージ電荷によって静電気力が作用して、エッチングイオンの軌道は貫通孔２１の側壁に向かう方向に湾曲する。これにより、貫通孔２１の側壁部にエッチングイオンが衝突するため、この部分にノッチ３００が形成されるものと本発明者らは推定している。

従って、貫通孔の側壁におけるノッチの発生を防止するためには、少なくとも貫通孔の外縁がよぎる部分の近傍にはエッチングイオンの軌道を変化せしめる要因となるシリサイド層を設けないこと、すなわち、シリサイド層を選択的に形成することが必要となる。以下に示す本発明の実施例においては、サリサイド技術を適用した半導体装置において、シリサイド膜を選択的に形成するようにしたものである。以下本発明の実施例について図面を参照しつつ説明する。

図４は、本発明の実施例であるイメージセンサの構成を示す断面図である。シリコン単結晶等からなる半導体基板１０は、イメージセンサの本体を構成し、その表面の中央部にはセンサ回路を構成するＣＭＯＳセンサ等を含む複数の撮像素子３０が形成されている。半導体基板１０の受光面には外部に設けられるレンズ等の光学系によって撮像対象から発せられた光が結像されるようになっている。撮像素子３０は受光した光の強度に応じた光電変換信号を検知出力信号として出力する。そして、各撮像素子の位置と検知出力信号から画像データが生成される。

半導体基板１０の表面にはＳｉＯ₂等からなる層間絶縁膜１２が形成され、層間絶縁膜１２の内部には撮像素子３０に電気的に接続された多層構造を有する導体配線１４が形成されている。また、層間絶縁膜１２の内部には、導体配線１４に電気的に接続された電極パッド１３が設けられている。層間絶縁膜１２の表面には、受光した光を三原色に色分解を行うためのカラーフィルタ１５が設けられている。層間絶縁膜１２の上には接着シート１６を介してカバーガラス１７が貼り付けられている。

半導体基板１０には、その裏面から層間絶縁膜１２内部の電極パッド１３に達する貫通電極２０が設けられている。貫通電極２０は、貫通孔の形成後、貫通孔の側壁および底面に例えばＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル２２とＣｕ等からなるめっきシード膜２３と、Ｃｕ等からなるめっき膜２４とを順次成膜することにより形成される。貫通電極２０を構成するこれらの導電膜は貫通孔の底面において電極パッド１３に接続されるとともに、半導体基板１０の裏面に延在している裏面配線２５に接続されている。貫通電極２０の導体膜および裏面配線２５と半導体基板１０との間の絶縁性は、貫通孔の側壁および半導体基板１０の裏面に沿って形成されたＳｉＯ₂等からなる絶縁膜１８によって確保されている。半導体基板１０の裏面には貫通電極２０の貫通孔を埋め込むようにソルダーレジスト４０が形成されている。ソルダーレジスト４０には開口部が形成され、この開口部において裏面配線２５の一部をなす裏面電極パッドが設けられている。この裏面電極パッドには半田バンプ４１が設けられ、これにより貫通電極２０および裏面配線２５を介して電極パッド１３と電気的に接続された外部接続端子が構成される。このように、本実施例のイメージセンサのパッケージは、半導体基板１０と同一サイズであるＷ−ＣＳＰとしての構成を有する。

図５は、本実施例のイメージセンサを半導体基板１０の裏面側から眺めた平面図である。複数の貫通電極２０は半導体基板１０の外縁に沿って形成されている。半田バンプ４１は、半導体基板１０の裏面上に格子状に配列され、それぞれ対応する貫通電極２０と裏面配線２５を介して電気的に接続されている。半導体基板１０の中央に位置している図中破線で囲まれたセンサ領域Ａは、半導体基板上においてＣＭＯＳセンサ等の能動素子群が形成されている領域である。貫通電極２０の各々は、このセンサ領域Ａの外側のフィールド領域Ｂに形成されている。

図６は、貫通電極形成部における半導体基板１０の表面構造を示す平面図である。図中の破線は、この平面をよぎる貫通電極（貫通孔２１）の外縁を示している。略円筒形状をなす貫通電極２０を構成する貫通孔２１は、センサ領域Ａの外側のフィールド領域１００内に形成される。フィールド領域１００には、ＳｉＯ₂等からなるＳＴＩ層１１０が延在している。このＳＴＩ層１１０は比較的大きな面積を有しているため、ＳＴＩ層１１０を形成する際に行われるＣＭＰ工程においてディッシングが発生することが懸念される。このディッシングを防止するためにフィールド領域１００内にはダミーパターンが形成されている。ダミーパターンはＳＴＩ層１１０内に設けられた複数の島状のダミーアクティブ２００により構成される。ダミーアクティブ２００はＳＴＩ層１１０を構成するＳｉＯ₂膜内に部分的に半導体基板１０の基材を露出させることによって形成される。

図７は、本実施例に係るイメージセンサの部分的な断面構造を示したものであり、図の左側はセンサ領域Ａ内に設けられたＭＯＳＦＥＴの断面、図の右側は貫通電極が形成される前のフィールド領域Ｂの断面を示したものである。センサ領域Ａ内においては、サリサイド技術の適用によりセンサ回路を構成するＭＯＳＦＥＴのゲート電極１３０およびドレイン・ソース拡散層１５０の表面にシリサイド層１９０が形成されている。一方、貫通電極形成領域内のダミーアクティブ２００上にはシリサイド層は形成されていない。すなわち、本実施例に係るイメージセンサにおいてはシリサイド層は、半導体基板の全面に亘って形成されるのではなく、センサ領域Ａ内のアクティブ領域にのみ形成される。このように、貫通電極が形成されるフィールド領域内のダミーアクティブ２００上のシリサイド層を排除することにより、貫通孔のエッチング工程において貫通孔とシリサイド層とが交差することがなくなり、エッチングイオンの軌道が曲がることはなくなるので、貫通孔の側壁にノッチが発生するのを防止することが可能となる。

次に、上記した如き構造を有する本実施例に係るイメージセンサの製造方法について図８および図９を参照しつつ説明する。図８（ａ）〜（ｄ）および図９（ｅ）〜（ｇ）は、本実施例に係るイメージセンサの製造工程におけるプロセスステップ毎の断面図であり、サリサイド工程までのプロセスが示されている。各図の左側はセンサ領域Ａ内のＭＯＳＦＥＴ形成部（アクティブ領域）を含む断面、右側はフィールド領域Ｂ内の貫通電極形成部を含む断面を示している。

はじめに、シリコン単結晶等からなる半導体基板１０にＳＴＩ層１１０を形成する。ＳＴＩ層１１０は、センサ領域Ａ内およびこれを囲むフィールド領域Ｂにそれぞれ形成される。ＳＴＩ層１１０は、センサ領域Ａにおいては、互いに隣接する能動素子間を絶縁分離する素子分離層として機能する。貫通電極形成領域においては、フィールド領域Ｂ内に島状のダミーアクティブ２００が点在するようにＳＴＩ層１１０が形成される。つまり、フィールド領域Ｂ内においては、ＳＴＩ層１１０が形成されない半導体基板１０の基材が露出した部分がダミーアクティブ２００となる。ＳＴＩ層１１０は、以下のプロセスにより形成される。まず、半導体基板１０にＳｉＯ₂膜（図示せず）を形成し、この上にＳｉ₃Ｎ₄（図示せず）を積層し、これらの膜にパターニングを施し、ＳＴＩ層形成部以外の部分をマスキングするマスクを形成する。続いて、このマスクを介して半導体基板１０にドライエッチング法によりＳＴＩ層形成部にトレンチ（図示せず）を形成する。次に、ＣＶＤ法によりこのトレンチを埋めるように半導体基板１０上にＳｉＯ₂膜を堆積させる。次に、トレンチ以外の部分のＳｉＯ₂膜をＣＭＰ法により除去し、半導体基板１０表面を平坦化させる。このとき、Ｓｉ₃Ｎ₄膜は、ＳｉＯ₂膜よりも研磨速度が遅いためストッパとして作用し、半導体基板１０の表面をダメージから保護する役割を担う。尚、センサ領域Ａとフィールド領域Ｂにそれぞれ形成されるＳＴＩ層１１０の幅および形成ピッチ等は互いに異なっていてもよい（図８（ａ））。

次に、センサ領域Ａ内においてセンサ回路を構成する能動素子としてＭＯＳＦＥＴ等を形成する。ＭＯＳＦＥＴは、既存プロセスを用いて形成することができ、ＳｉＯ₂等からなるゲート酸化膜１２０、ポリシリコンから成るゲート電極１３０、ＳｉＯ₂等からなるサイドウォール１４０を順次形成した後、半導体基板１０の表面に例えばリンをイオン注入してｎ型のドレイン・ソース拡散層１５０を形成する。尚、フィールド領域Ｂのダミーアクティブ２００上には、能動素子を形成しない（図８（ｂ））。

次に、例えばＳｉＨ₄およびＯ₂を反応ガスとして用いたＣＶＤ法により、センサ領域Ａおよびフィールド領域Ｂを含む半導体基板全面にＳｉＯ₂膜（シリコン酸化膜）１６０を堆積させる（図８（ｃ））。続いて、フィールド領域Ｂ上にのみレジストマスク１７０を形成する（図８（ｄ））。次に、レジストマスク１７０を介してＣＦ4、Ａｒ、Ｏ₂の混合ガスを用いたプラズマエッチングを行い、センサ領域Ａ上に形成されたＳｉＯ₂膜１６０のみを除去し、フィールド領域Ｂ上のＳｉＯ₂膜１６０を残す（図９（ｅ））。このフィールド領域Ｂ上にのみ形成されたＳｉＯ₂膜１６０により、サリサイドブロックが構成される。サリサイドブロックとは、後のサリサイド工程においてシリサイド膜の形成を選択的に行うべく、シリサイド化しない部位に対して行われるシリサイド化防止手段をいう。

貫通電極が形成されるべきフィールド領域Ｂ上にシリサイドブロックを形成した後、サリサイド工程が実施される。サリサイド工程では、まず、スパッタ法等によりセンサ領域Ａおよびフィールド領域Ｂを含む半導体基板全面にＣｏ、ＴｉＮ、Ｎｉを順次堆積させメタル層１８０を形成する（図９（ｆ））。その後、比較的低温（例えば５００℃）のアニール処理を行って、ＭＯＳＦＥＴのゲート電極１３０およびドレイン・ソース拡散層１５０のＳｉとメタル層１８０内のＣｏを反応させ、準安定なシリサイド層（ＣｏＳｉ層）を形成する。このとき、フィールド領域Ｂにおいては、ダミーアクティブ２００とメタル層１８０との間に介在するＳｉＯ₂膜１６０（サリサイドブロック）によりシリサイド化反応が促進されずダミーアクティブ２００上にはシリサイド層は形成されない。

次に、アンモニアと過酸化水素水とを混合したアンモニア過水（ＮＨ₄ＯＨ＋Ｈ₂Ｏ₂）を用いたウェット処理により、半導体基板全面に堆積しているメタル層１８０に含まれるＴｉＮを除去する。続いて硫酸と過酸化水素水とを混合した硫酸過水（Ｈ₂ＳＯ₄＋Ｈ₂Ｏ₂）を用いたウェットエッチング処理によりサリサイドブロック（ＳｉＯ₂膜１６０）上およびＳＴＩ層１１０上に堆積している未反応のＣｏ膜を除去する。次に、比較的高温（例えば７００℃）で２回目のアニール処理を行って、先の工程でＭＯＳＦＥＴのゲート電極１３０およびドレイン・ソース拡散層１５０上に形成された準安定なシリサイド層（ＣｏＳｉ層）の反応を促進させて、安定なコバルトシリサイド層（ＣｏＳｉ₂層）１９０を形成する（図９（ｇ））。尚、シリサイド層を形成するためのメタル材として、Ｔｉ、Ｎｉ等を用いることとしてもよい。この場合、シリサイド化反応により形成される層は、それぞれＴｉＳｉ₂（チタンシリサイド）、ＮｉＳｉ₂（ニッケルシリサイド）となる。

サリサイド工程を実施した後、既存の多層配線プロセスにより層間絶縁膜１２内に導体配線１４および電極パッド１３を形成し、センサ素子上にカラーフィルタ１５を設けることによりセンサチップが完成する。このように、上記の製法によれば、フィールド領域Ｂにおいて施されるサリサイドブロックによって選択的にシリサイド層が形成されたセンサチップを製造することが可能となり、センサ領域Ａ内のＭＯＳＦＥＴにおいてシリサイド層が設けられ、素子動作の高速化が図られる一方、貫通電極が形成されるべきフィールド領域Ｂ内のダミーアクティブ２００上にはシリサイド層が設けられていない。

図１０及び図１１に上記各工程を経て製造されたセンサチップのパッケージング工程を示す。まず、上記各工程を経て製造されたセンサチップを用意する。センサチップは半導体基板１０の表面に形成された複数の撮像素子３０を含むセンサ回路、層間絶縁膜１２、導体配線１４、電極パッド１３およびカラーフィルタ１５等が設けられている（図１０（ａ））。

他方、表面に保護フィルム１９を貼着させたカバーガラス１７を用意する。保護フィルム１９は、カバーガラス１７が製造工程において傷付かないように保護のために設けられるものであり、カバーガラス１７の上面を全面に亘って被覆するように貼り付ける。そして、半導体基板１０の上面に接着シート１６を介してカバーガラス１７を貼り付ける（図１０（ｂ））。次に、半導体基板１０の厚さが所定値となるように半導体基板１０の裏面を研削する（図１０（ｃ））。

次に、貫通電極形成部に対応する部分に開口部を有するレジストマスク（図示せず）を半導体基板１０の裏面に形成する。その後、ドライエッチングによりレジストマスクの開口部から露出した半導体基板１０を裏面側からエッチングして層間絶縁膜１２内の電極パッド１３に達する貫通孔２１を形成する（図１０（ｄ））。貫通孔２１は、複数のアクティブダミー２００を含むフィールド領域Ｂを貫通するように形成される。上記した如き選択的なシリサイド層の形成により、アクティブダミー２００上には、シリサイド層は形成されない。従って、本エッチング工程において、エッチングイオンのチャージやこれに起因するエッチングイオンの軌道の湾曲が生じることはなく、本エッチング工程において貫通孔２１の側壁にノッチが発生することはない。

次に、ＣＶＤ法により、貫通孔２１の内壁と半導体基板１０の裏面を覆うようにＳｉＯ₂等からなる絶縁膜１８を堆積させる。その後、貫通孔２１の底面に堆積している絶縁膜１８をエッチングして、貫通孔２１の底面において電極パッド１３を露出させる（図１１（ｅ））。

次に、スパッタ法によりＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル２２およびＣｕからなるめっきシード膜２３を貫通孔２１の側壁および底面と、半導体基板１０の裏面上に順次形成する。このとき、貫通孔２１の側壁にはノッチが発生していないため、欠落部分を生じることなくバリアメタルを成膜することができる。続いて、めっきシード膜２３に電極を取り付けて電解めっき法により貫通孔２１の内壁にＣｕからなるめっき膜２４を成長させることにより貫通電極２０を形成するとともに、半導体基板１０の裏面に裏面配線２５を形成する。その後、裏面配線２５に対しては、感光性のドライフィルム等を用いてレジストを形成した後、このレジストを介してエッチングすることにより所望の裏面配線パターンを形成する。貫通電極２０は貫通孔２１の底面において電極パッド１３に電気的に接続される。裏面配線２５は貫通電極２０を介して電極パッド１３に電気的に接続される（図１１（ｆ））。

次に、裏面配線２５が形成された半導体基板１０の裏面全体を覆うように光硬化性エポキシ樹脂からなる絶縁膜としてのソルダーレジスト４０を塗布し、乾燥後、所定のフォトマスクを介して露光部分を光硬化させる。貫通孔２１の内部はソルダーレジスト４０で満たされる。その後、ソルダーレジスト４０の未露光部分を選択的に除去することにより、半田バンプ形成位置に開口部を形成する。次に、電界めっき法等により、ソルダーレジスト４０の開口部から露出している裏面配線２５のパッド部に半田バンプ４１を形成する（図１１（ｇ））。

次に、カバーガラス１７に貼り付けられた保護フィルム１９を剥がし、カバーガラス側をウエハテープに貼り付けて、ダイシングすることによりイメージセンサをチップ状に個片化する。以上の各工程を経てイメージセンサパッケージが完成する。

以上の説明から明らかなように、本発明の半導体装置によれば、サリサイド工程とアクティブダミーが設けられたフィールド領域を貫通する貫通電極を形成する工程とを含む製造方法により製造される半導体装置において、貫通電極を構成する貫通孔形成時に、貫通孔の側壁にノッチが発生するのを防止することができる。従って、貫通孔の側壁に欠落部分を生じることなくバリアメタルを形成することができ、めっき膜を構成するＣｕ等の汚染物質の半導体基板中への拡散を確実に防止することができる。

尚、上記した実施例では、半導体基板をセンサ素子形成領域Ａとフィールド領域Ｂとに分割し、フィールド領域Ｂ内に形成される全てのアクティブダミーについてサリサイドブロックを行ってシリサイド層を形成しないようにしたが、少なくとも貫通電極が半導体基板中をよぎる経路上にシリサイド層が形成されないようにサリサイドブロックを行えばノッチの発生を防止することが可能である。例えば、図１２に示すように、貫通孔２１全体が、１つのダミーアクティブ２０１と交差するようなダミーパターンの場合には、少なくとも、貫通孔２１の外縁に沿った図中斜線部で示す領域２０１ａにおいてのみシリサイド層が形成されないようにサリサイドブロックを行えばよい。

１０半導体基板
１１ＳＴＩ層
１２絶縁膜
１３電極パッド
１８絶縁膜
２０貫通電極
２１貫通孔
２２バリアメタル
２３めっきシード膜
２４めっき膜
２５裏面配線
３０能動素子
１００フィールド領域
１３０ゲート電極
１５０ドレイン・ソース拡散層
１９０シリサイド層
２００ダミーアクティブ

Claims

半導体基板の第１主面をサリサイド化して形成された第１導電層と絶縁層とが接する第１領域を前記第１主面に有する前記半導体基板と、
前記半導体基板の前記第１主面と前記第１領域の前記第１導電層とを被覆する前記絶縁層と、
前記半導体基板の前記第１主面に対向する第２主面から、外縁が前記第１領域をよぎることなく前記半導体基板と前記絶縁層とを貫通し、前記絶縁層上に形成された電極パッドを露出する貫通孔と、
を備えることを特徴とする半導体装置。
第２導電層と前記第２導電層の表面をサリサイド化して形成された第３導電層とが積層された電極を備えた半導体素子をさらに備え、
前記絶縁層は、前記第１主面と前記第１領域の前記第１導電層と前記半導体素子とを被覆することを特徴とする請求項１に記載の半導体装置。
前記半導体基板の前記第１主面に形成されたトレンチに絶縁膜を埋設した絶縁部と前記半導体基板の前記第１主面を残すことにより得られるダミー部とからなる素子分離領域を有し、
前記ダミー部は、前記第１領域と、前記第１導電層を介することなく前記半導体基板の前記第１主面と前記絶縁層とが接する第２領域と、
からなることを特徴とする請求項１または２に記載の半導体装置。
前記貫通孔は、前記半導体基板の第２主面から、外縁が前記第２領域をよぎって前記半導体基板と前記絶縁層とを貫通し、前記絶縁層上に形成された電極パッドを露出することを特徴とする請求項３に記載の半導体装置。
前記貫通孔の側壁に形成された第２絶縁層と、
前記第２絶縁層表面に形成された第４導電層と、
を備えることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
前記貫通孔は、反応性イオンエッチングにより形成されることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
半導体基板の第１主面をサリサイド化して形成された第１導電層と絶縁層とが接する第１領域と、前記第１領域に隣接し前記第１導電層を介することなく前記半導体基板の前記第１主面と前記絶縁層とが接する第２領域とを前記第１主面に有する前記半導体基板と、
前記半導体基板の前記第１主面と前記第１導電層とを被覆する前記絶縁層と、
前記半導体基板の第２主面から、外縁が前記第１領域をよぎることなく前記半導体基板と前記絶縁層とを貫通し、前記絶縁層上に形成された電極パッドを露出する貫通孔と、
を備えることを特徴とする半導体装置。