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JP2015171017A - 回路、電圧制御発振器および発振周波数制御システム - Google Patents

回路、電圧制御発振器および発振周波数制御システム Download PDF

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Abstract

【課題】ＬＣ−ＶＣＯにおける位相ノイズ性能の改善、設計時のシミュレーション時間やシミュレーション精度の改善、の少なくとも一方を実現する。【解決手段】第１端子と第２端子の間の第１経路上に第１容量と第２容量を配設し、第１容量と第２容量の間の第１経路上に第１スイッチを配設し、第１容量と第１スイッチの間の第１ノードと基準電圧部とを接続する第２経路上に第２スイッチを配設し、第２容量と第１スイッチの間の第２ノードと基準電圧部との間の第３経路上に第３スイッチを配設し、第１端子と第１容量の間の第３ノードと第１ノードとを接続する第４経路上に第１抵抗を配設し、第２端子と第２容量の間の第４ノードと第２ノードとを接続する第５経路上に第２抵抗を配設し、第４経路上に第４スイッチを配設し、第５経路上に第５スイッチを配設した回路。【選択図】図１

Description

本技術は、回路、電圧制御発振器および発振周波数制御システムに関する。
従来、携帯電話機やテレビ放送受信機等の無線通信機は、高周波信号を中間周波信号に周波数変換するためＰＬＬ（Phase Locked Loop）回路およびミキサ回路を備えている。ミキサ回路は、ＰＬＬ回路が生成する局部発振信号を用いて高周波信号を中間周波信号に変換して出力する
ＰＬＬ回路は、制御電圧に応じた局部発振信号を生成するＶＣＯ（電圧制御発振器）を有しており、このＶＣＯには、通常、図１４に示すような、インダクタＬとキャパシタＣを用いた単位容量ユニットが用いられる（特許文献１参照）。
特開２０１３−８９９９７号公報 特開２００３−１５８１９２号公報
上述した特許文献１に記載の図１４に示す単位容量ユニットは、発振端子ＯＳＣｐ，ＯＳＣｎの間に差動容量回路が配設されている。差動容量回路は、一端が発振端子ＯＳＣｐに接続された容量素子Ｃ１、一端が発振端子ＯＳＣｎに接続された容量素子Ｃ２、および、容量素子Ｃ１と容量素子Ｃ２の間に配設されるスイッチ回路で構成されている。
このスイッチ回路は、ノードＰとノードＮの間にソース−ドレイン経路を形成するＮＭＯＳトランジスタＮ１、ノードＰとグランドの間にソース−ドレイン経路を形成するＮＭＯＳトランジスタＮ２、および、ノードＮとグランドの間にソース−ドレイン経路を形成するＮＭＯＳトランジスタＮ３により構成されている。
しかしながら、このように構成されたＬＣ−ＶＣＯ回路は、発振波形がクリップされて位相ノイズ性能が劣化することが知られている。
また、差動容量回路のオフ時（スイッチ回路のオフ時）は、ノードＰとノードＮの間は、ＮＭＯＳトランジスタＮ１のオフリークで接続されるハイインピーダンスノードとなる。しかしながら、例えば微細化プロセスでＮＭＯＳトランジスタＮ１を形成すると、オフリークとゲートリークが均衡し、設計時のシミュレーション時間やシミュレーション精度に影響するという問題がある。
本技術は、前記課題に鑑みてなされたもので、ＬＣ−ＶＣＯにおける位相ノイズ性能を改善すること、設計時のシミュレーション時間やシミュレーション精度を改善すること、の少なくとも一方を実現することを目的とする。
本技術の態様の１つは、第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、前記第４経路上に配設される第４スイッチと、前記第５経路上に配設される第５スイッチと、を備える回路である。
本技術の態様の１つは、制御電圧に応じた共振周波数で発振するＬＣ共振回路を備え、前記ＬＣ共振回路は、第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、前記第４経路上に配設される第４スイッチと、前記第５経路上に配設される第５スイッチと、を有する容量回路を備える、電圧制御発振器である。
本技術の態様の１つは、共振周波数で発振するＬＣ共振回路を有する電圧制御発振器と、当該電圧制御発振器の共振周波数を制御する制御回路と、を備える通信装置と、前記制御回路に共振周波数を指示する制御装置と、を備える発振周波数制御システムであって、前記ＬＣ共振回路は、第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、前記第４経路上に配設される第４スイッチと、前記第５経路上に配設される第５スイッチと、を有する容量回路とスイッチ回路を直列接続して前記第１端子と前記第２端子の間に並列に複数配設した容量バンク回路を備え、前記制御回路は、前記制御装置が指示する共振周波数に応じて前記スイッチ回路を切り替える、発振周波数制御システムである。
なお、以上説明した回路、電圧制御発振器および発振周波数制御システムは、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は上述した発振周波数制御システムの構成に対応した工程を有する制御方法、上述した発振周波数制御システムの構成に対応した機能をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
本技術によれば、ＬＣ−ＶＣＯにおける位相ノイズ性能を改善すること、設計時のシミュレーション時間やシミュレーション精度を改善すること、の少なくとも一方を実現することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
第１の実施形態に係る回路の構成の一例を示す図である。 容量オン時の差動容量回路を簡易的に示した説明図である。 容量オフ時の差動容量回路を簡易的に示した説明図である。 第１の実施形態に係る差動容量回路の等価半回路である。 スイッチ回路（ＮＭＯＳトランジスタ）の縦構造を示す図である。 ＲＦ受信機の一般的な構成を示す図である。 ＰＬＬ（周波数シンセサイザー）の一般的な構成を示す図である。 ＬＣ−ＶＣＯの一般的な構成を示す図である。 ＬＣ−ＶＣＯのコントロール電圧対周波数特性を示す図である。 キャリブレーションシステムを示す図である。 キャリブレーション対象となる電圧制御発振器の構成を示す図である。 キャリブレーションシーケンスを示す図である。 ＬＣ−ＶＣＯにおける周波数特性の遷移を示す図である。 従来の単位容量ユニットの構成を示す図である。
以下、下記の順序に従って本技術を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）第３の実施形態：
（１）第１の実施形態：
図１は、本実施形態に係る回路の構成の一例を示す図である。
［容量］
同図に示す回路１００は、第１端子としての端子ＯＳＣｐと第２端子としての端子ＯＳＣｎの間を直列接続した容量Ｃ１，Ｃ２で接続した、いわゆる差動容量回路である。この容量Ｃ１，Ｃ２が配設される端子ＯＳＣｐと端子ＯＳＣｎとを接続する経路が本実施形態において第１経路を構成する。端子ＯＳＣｐと端子ＯＳＣｎは、位相が互いに反転した相補的な周期信号を入力される。
容量Ｃ１と容量Ｃ２は、第１スイッチとしてのスイッチ回路ＳＷ１を介して接続されている。同図において、容量Ｃ１が端子ＯＳＣｐ側、容量Ｃ２が端子ＯＳＣｎ側に配設されている。
なお、以下では、容量Ｃ１と端子ＯＳＣｐの間のノードをノードＮ１１、容量Ｃ２と端子ＯＳＣｎの間のノードをノードＮ２１、容量Ｃ１とスイッチ回路ＳＷ１の間のノードをノードＮ１２、容量Ｃ２とスイッチ回路ＳＷ１の間のノードをノードＮ２２と記載することにする。本実施形態において、ノードＮ１１は第３ノードを構成し、ノードＮ２１が第４ノードを構成し、ノードＮ１２が第１ノードを構成し、ノードＮ２２が第２ノードを構成する。
［スイッチ回路ＳＷ１］
スイッチ回路ＳＷ１は、例えば、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＭＮ１で構成され、ノードＮ１２とノードＮ２２の間にドレイン−ソース経路を形成する。なお、スイッチ回路ＳＷ１は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタやＣＭＯＳトランジスタ（Complementary Metal-Oxide Semiconductor）で構成することもできる。
スイッチ回路ＳＷ１は、制御信号Ｓ１によりオン／オフが制御される。
スイッチ回路ＳＷ１がオンに制御されると、端子ＯＳＣｐと端子ＯＳＣｎの間を容量Ｃ１，Ｃ２が直列接続するため、端子ＯＳＣｐと端子ＯＳＣｎの間に差動容量回路が形成される。一方、スイッチ回路ＳＷ１がオフに制御されると、容量Ｃ１と容量Ｃ２の間が非接続状態となり、端子ＯＳＣｐと端子ＯＳＣｎの間には差動容量回路が形成されない。
［スイッチ回路ＳＷ２］
ノードＮ１２は、第２スイッチとしてのスイッチ回路ＳＷ２１を介してグランドに接続されて、ノードＮ２２は、第３スイッチとしてのスイッチ回路ＳＷ２２を介してグランドに接続されている。なお、本実施形態においてグランドが基準電圧部を構成し、ノードＮ１２とグランドとを接続する経路が第２経路を構成し、ノードＮ２２とグランドとを接続する経路が第３経路を構成する。
スイッチ回路ＳＷ２１は、例えば、ＮＭＯＳトランジスタＭＮ２１で構成され、ノードＮ１２とグランドの間にドレイン−ソース経路を形成する。なお、スイッチ回路ＳＷ２１は、ＰＭＯＳトランジスタやＣＭＯＳトランジスタで構成することもできる。
スイッチ回路ＳＷ２２は、例えば、ＮＭＯＳトランジスタＭＮ２２で構成され、ノードＮ２２とグランドの間にドレイン−ソース経路を形成する。なお、スイッチ回路ＳＷ２２は、ＰＭＯＳトランジスタやＣＭＯＳトランジスタで構成することもできる。
スイッチ回路ＳＷ２１，ＳＷ２２は、スイッチ回路ＳＷ１と同期してオン／オフが制御される。例えば、スイッチ回路ＳＷ１とスイッチＳＷ２１，ＳＷ２２とがＭＯＳトランジスタで構成されている場合、スイッチ回路ＳＷ１と同じ導電型のＭＯＳトランジスタは制御信号Ｓ１でオン／オフが制御され、スイッチ回路ＳＷ１と異なる導電型のＭＯＳトランジスタは制御信号Ｓ１を反転させた制御信号Ｓ２でオン／オフが制御される。
［シャント回路］
ノードＮ１１とノードＮ１２は、容量Ｃ１を介した経路の他、直列接続された第４スイッチとしてのスイッチ回路ＳＷ３１と第１抵抗としての抵抗Ｒ１を介した経路でも接続されている。この経路は、本実施形態において第４経路を構成する。同様に、ノードＮ２１とノードＮ２２は、容量Ｃ２を介した経路の他、直列接続された第５スイッチとしてのスイッチ回路ＳＷ３２と第２抵抗としての抵抗Ｒ２を介した経路でも接続されている。この経路は、本実施形態において第５経路を構成する。
なお、ノードＮ１１とノードＮ１２の間のスイッチ回路ＳＷ３１と抵抗Ｒ１の並び順、および、ノードＮ２１とノードＮ２２の間のスイッチ回路ＳＷ３２と抵抗Ｒ２の並び順は、適宜に入れ替え可能である。
スイッチ回路ＳＷ３１は、例えば、ＮＭＯＳトランジスタＭＮ３１とＰＭＯＳトランジスタＭＰ３１のＣＭＯＳトランジスタで構成され、ノードＮ１１とノードＮ１２の間にドレイン−ソース経路を形成する。なお、スイッチ回路ＳＷ３１は、ＮＭＯＳトランジスタやＰＭＯＳトランジスタで構成することもできる。
スイッチ回路ＳＷ３２は、例えば、ＮＭＯＳトランジスタＭＮ３２とＰＭＯＳトランジスタＭＰ３２のＣＭＯＳトランジスタで構成され、ノードＮ２１とノードＮ２２の間にドレイン−ソース経路を形成する。なお、スイッチ回路ＳＷ３１は、ＮＭＯＳトランジスタやＰＭＯＳトランジスタで構成することもできる。
スイッチ回路ＳＷ３１，ＳＷ３２は、互いに同期してオン／オフが制御され、スイッチ回路ＳＷ１とオン／オフ逆に制御される。
例えば、スイッチ回路ＳＷ１とスイッチ回路ＳＷ３１，ＳＷ３２が共にＭＯＳトランジスタで構成されている場合、スイッチ回路ＳＷ１と同じ導電型のＭＯＳトランジスタは制御信号Ｓ１を反転させた制御信号Ｓ２でオン／オフを制御され、スイッチ回路ＳＷ１と異なる導電型のＭＯＳトランジスタは制御信号Ｓ１でオン／オフを制御される。
［容量オン時の動作］
図２は、容量オン時の差動容量回路を簡易的に示した説明図である。
スイッチ回路ＳＷ３１，ＳＷ３２がオフに制御されると、ノードＮ１１とノードＮ１２の間が容量Ｃ１を介して接続され、ノードＮ２１とノードＮ２２の間が容量Ｃ２を介して接続される。
このとき、スイッチ回路ＳＷ１はオンに制御されるため、端子ＯＳＣｐと端子ＯＳＣｎの間を容量Ｃ１，Ｃ２が直列接続して導通する。従って、ノードＮ１２，Ｎ２２の電圧は、端子ＯＳＣｐから入力される周期信号と、端子ＯＳＣｎから入力される周期信号とが打ち消し合ってＤＣ的になる。この状態を「容量オン」と呼ぶことにする。
容量オン時、スイッチ回路ＳＷ２１，ＳＷ２２がオンに制御されるため、ノードＮ１２，Ｎ２２がグランドに接続される。
このとき、スイッチ回路ＳＷ２１，ＳＷ２２と同期してオン／オフを制御されるスイッチ回路ＳＷ１もオンに制御されているため、ノードＮ１２，Ｎ２２がグランドに接続されることにより、スイッチ回路ＳＷ１のゲート−ソース間電圧がより強いオン状態になる。
また、容量オン時、スイッチ回路ＳＷ３１の経路は、スイッチ回路ＳＷ３１がオフになるため非常に高抵抗となる。このため、ノードＮ１２の電圧は、スイッチ回路ＳＷ２１のオン抵抗でＤＣバイアスポイントが決定される。
同様に、スイッチ回路ＳＷ３２の経路は、スイッチ回路ＳＷ３２がオフになるため非常に高抵抗となる。このため、ノードＮ２２の電圧は、スイッチ回路ＳＷ２２のオン抵抗でＤＣバイアスポイントが決定される。
［容量オフ時の動作］
図３は、容量オフ時の差動容量回路を簡易的に示した説明図である。
スイッチ回路ＳＷ３１，ＳＷ３２がオンに制御されると、ノードＮ１１とノードＮ１２の間は抵抗Ｒ１（およびスイッチ回路ＳＷ３１のオン抵抗）を介して接続され、ノードＮ２１とノードＮ２２の間は抵抗Ｒ２（およびスイッチ回路ＳＷ３２のオン抵抗）を介して接続される。
すなわち、容量Ｃ１の経路は、抵抗Ｒ１（およびスイッチ回路ＳＷ３１のオン抵抗）の経路によってシャントされ、容量Ｃ２の経路は、抵抗Ｒ２（およびスイッチ回路ＳＷ３２のオン抵抗）の経路によってシャントされる。
このとき、スイッチ回路ＳＷ１はオフに制御されるため、端子ＯＳＣｐと端子ＯＳＣｎの間がハイインピーダンス状態となる。これにより、端子ＯＳＣｐおよび端子ＯＳＣｎから見たノードＮ１２およびノードＮ２２それぞれは、ＡＣ的な信号に対してハイパスフィルタとなる。
すなわち、ノードＮ１２の波形はＯＳＣｐ端子波形と等価となり、ノードＮ２２の波形はＯＳＣｎ端子波形と等価となる。従って、端子ＯＳＣｐ，ＯＳＣｎ間のＡＣ的な電荷のやりとりが無くなり、容量Ｃが見えなくなる。この状態を「容量オフ」と呼ぶことにする。
容量オフ時、スイッチ回路ＳＷ２１，ＳＷ２２がオフに制御され、スイッチ回路ＳＷ３１，ＳＷ３２がオンに制御されるため、ノードＮ１２はスイッチ回路ＳＷ３１の経路でＤＣバイアスポイントが決定され、ノードＮ２２はスイッチ回路ＳＷ３２の経路でＤＣバイアスポイントが決定される。
このように、ノードＮ１２とノードＮ１１の間、および、ノードＮ２２とノードＮ２１の間、をそれぞれ抵抗とスイッチ回路で直列接続することになり、容量オン時に大面積を占有してしまう大きな値の抵抗が不要になり、小面積で実現可能である。また、容量オフ時には、抵抗Ｒ１，Ｒ２によりインピーダンスを管理可能であるため、クオリティファクターＱｃの管理が容易となる。
［特性の説明］
図４は、本実施形態に係る回路１００の等価半回路である。
同図は端子ＯＳＣｐ側の回路１００を示しており、Ｃｅ１はＣ１（Ｃ２）を示し、Ｒｅ１は抵抗Ｒ１（Ｒ２）とスイッチ回路ＳＷ３１（ＳＷ３２）のオン抵抗を示し、Ｒｅ２は配線抵抗を示し、Ｒｅ３はスイッチ回路ＳＷ２１（ＳＷ２２）とスイッチ回路ＳＷ１（ＳＷ１）のオン又はオフ抵抗を示し、Ｃｅ２はノードＮ１２の寄生容量を示している。なお、括弧内の記号は、端子ＯＳＣｐ側の回路１００の場合である。
同図から分かるように、容量オフ時には、ノードＮ１２とノードＮ２２が発振コモン電圧と同じになるため、ダイオードクリップによる位相ノイズ劣化を回避可能である。なお、ダイオードクリップとは以下のような現象である。
上述したスイッチ回路ＳＷ３１，ＳＷ３２および抵抗Ｒ１，Ｒ２を設けない場合、容量オフ時に、ノードＮ１２およびノードＮ２２の電圧が端子ＯＳＣｐ，ＯＳＣｎと同様の振幅で振動することになる。このとき、ノードＮ１２およびノードＮ２２は、スイッチ回路ＳＷ２１，ＳＷ２２のオフ抵抗を介してグランドに接続されている。
ここで、スイッチ回路ＳＷ２１をＮＭＯＳトランジスタとすると、その縦構造は図５に示すようになる。すなわち、一方のＮウェルとＰウェル（バルク端子）は共にグランドに接続されているが、他方のＮウェルとＰウェル（バルク端子）は、ＮウェルについてはノードＮ２２に接続され、Ｐウェル（バルク端子）についてはグランドに接続される。このため、他方のＮウェルとＰウェル（バルク端子）とが形成するダイオードに逆電圧が印加される。
このため、ノードＮ２２の電圧振幅がダイオードの閾値Ｖｔｈより大きい場合は、ダイオードが降伏してノードＮ１２に電流が流れ込むことになり、発振波形がクリップされてしまう。これがダイオードクリップによる位相ノイズ性能の劣化である。
これに対し、上述した回路１００では、容量オフ時にノードＮ２１，Ｎ２２が発振コモン電圧と同じになるため、ダイオードクリップによる位相ノイズ劣化を回避することができる。
（２）第２の実施形態：
図６は、ＲＦ受信機の一般的な構成を示す図であり、図７は、図６中のＰＬＬ（周波数シンセサイザー）の一般的な構成を示す図である。このようなＲＦ受信機としては、テレビ、チューナー、ＧＰＳ、通信装置等、ＰＬＬを使う装置全般が想定される。
［ＲＦ受信機の構成］
図６に示すＲＦ受信機２００は、アンテナＡｔ、低雑音増幅器２１０、フィルタ２２０、ミキサ２３０、および周波数シンセサイザとしてのＰＬＬ（Phase Locked Loop）２４０を有する。
図７に示すＰＬＬ２４０は、位相比較器２４１、チャージポンプによる駆動回路２４２、ループフィルタ２４３、電圧制御発振器２４４、および分周器２４５を有する。このように構成されたＲＦ受信機２００の電圧制御発振器２４４には、一般的にＬＣ−ＶＣＯが用いられる。
［ＬＣ−ＶＣＯ］
図８は、ＬＣ−ＶＣＯの一般的な構成を示す図である。
同図に示すように、ＬＣ−ＶＣＯはインダクタＬ、オフセット容量Ｃｏｓ、バラクタ容量Ｃｖａｒ、ＬＣ部分の寄生抵抗成分を打ち消す負性抵抗として機能するトランジスタＴＲ、回路のバイアス抵抗Ｒｔｏｐ，Ｒｂｔｍ、および出力アンプを含んで構成される。図中に示す端子Ｔ＿Ｖｃｔｌは、図７中に示す端子Ｔ＿Ｖｃｔｌに相当し、出力電圧Ｔｏｕｔは、図７中の端子Ｔｏｕｔに相当する。このオフセット容量Ｃｏｓに、第１の実施形態に係る差動容量回路を用いることで、ＬＣ−ＶＣＯにおける位相ノイズ性能を改善し、設計時のシミュレーション時間やシミュレーション精度を改善することができる。
ここで、電圧制御発振器２４４としてＬＣ−ＶＣＯを用いたＰＬＬの動作を簡単に説明する。
まず、基準信号ＲＥＦとＰＬＬ２４０の出力ＯＵＴを分周した信号ＦＢの位相差を位相比較器２４１で位相差情報として検出し、駆動回路２４２にわたす。その位相差情報に応じた電流を駆動回路２４２がループフィルタ２４３に流し込み、ループフィルタ２４３が電圧Ｖｃｔｌへ変換する。その電圧Ｖｃｔｌを電圧制御発振器２４４が受け取り、バラクタ容量Ｃｖａｒの容量を変化させ、発振周波数を変化させる。
このようにリファレンス信号ＲＥＦと信号ＦＢの位相（周波数）が同一になるまでフィードバックが行われることで、リファレンス信号ＲＥＦに同期したクロックが生成される。
［Ｖｃｔｌ対周波数特性］
図９は、ＬＣ−ＶＣＯのコントロール電圧対周波数特性を示す図である。
一般的にＬＣ−ＶＣＯの発振周波数可変レンジは実用性能上大きくても２倍程度であり、図９中に符号Ａで示すように周波数を変化させる。これは、バラクタ容量Ｃｖａｒとオフセット容量Ｃｏｓを数ビット設け、段階的（デジタル的）に容量を変え、その間をバラクタ容量Ｃｖａｒで連続的（アナログ的）に変化させることで実現される。
例えば、図９中に符号Ｂで示すような特性も考えられるが、ＬＣ−ＶＣＯで実現することは非常に困難であり、実現できたとしても電圧制御発振器２４４の電圧対周波数変換利得Ｋｖｃｏが大きくなってしまう。電圧対周波数変換利得Ｋｖｃｏが大きくなってしまうと駆動回路２４２の電流ノイズやループフィルタ２４３の抵抗ノイズ等がＫｖｃｏ倍されて電圧制御発振器２４４の出力位相ノイズに変換されてしまう。
よって、電圧対周波数変換利得Ｋｖｃｏは一般的に小さいほうが良く、この電圧対周波数変換利得Ｋｖｃｏをできるだけ小さくすることでＰＬＬ全体としての位相ノイズ設計を緩和できる。つまり、図９中の特性曲線Ａで示すように発振周波数を変化させるのが一般的であり、それなりに広い周波数レンジを低いＫｖｃｏでカバー可能である。
このデジタル的に切り替えた１つの周波数カバーレンジを“バンド”と呼ぶことにする。ここで非常に重要なのは、各バンド間に周波数冗長性を持たせておくことであり、この周波数冗長性のことを「バンドオーバーラップ」と呼ぶ。
（３）第３の実施形態：
次に、電圧制御発振器の発振周波数をキャリブレーションするキャリブレーションシステムについて説明する。
［キャリブレーションシステムの構成］
図１０は、キャリブレーションシステムを示す図である。同図に示すキャリブレーションシステム３００は、ＰＬＬ３２２と制御回路３２１を有する通信装置３２０、および制御回路３２１が実行するキャリブレーションを通信装置３２０の外部から制御する制御装置３１０を示してある。なお、ＰＬＬ３２２と制御回路３２１には、水晶振動子等の発振回路３３０からクロック信号が供給されている。
制御回路３２１は、周波数カウンタ、ターゲット周波数記憶回路、および周波数カウンタのカウンタ値Ｃを保持するカウンタ値保持回路を有する。制御回路３２１は、外部の制御装置３１０と通信可能に構成されており、制御装置３１０から入力されるターゲット周波数Ｆｔｇｔに係る情報を、ターゲット周波数記憶回路に記憶する。
制御回路３２１は、ターゲット周波数Ｆｔｇｔに対して、周波数カウンタがカウントしたカウンタ値Ｃを比較する比較回路を有する。
制御回路３２１は、比較回路の比較結果を判定し、ＰＬＬ３２２内の電圧制御発振器に制御信号Ｃｏｎを供給するコントロール回路、および電圧制御発振器のコントロール電圧端子に制御電圧Ｖｃｔｌを与えるバイアス回路を有する。
［ＶＣＯ］
図１１は、キャリブレーション対象となる電圧制御発振器の構成を示す図である。
同図に示す電圧制御発振器４００は、インダクタ４４２、オフセット容量バンク４４３、バラクタ容量バンク４４４、負性抵抗を実現するためのトランジスタ４４５、および回路のバイアス抵抗バンク４４１，４４６を含んで構成される。図中に示す端子Ｔ＿Ｖｃｔｌは、図７中に示す端子Ｔ＿Ｖｃｔｌに相当し、出力電圧端子Ｔｏｕｔは、図７中に示す端子Ｔｏｕｔに相当する。
インダクタ４４２およびトランジスタ４４５は、図７に示すインダクタＬと同様である。
オフセット容量バンク４４３は、図７に示すオフセット容量Ｃｏｓを複数並列に設けたものである。各オフセット容量Ｃｏｓは、上述した第１実施形態の回路１００で構成されており、上述した制御信号Ｓ１と同様の制御信号Ｃｏｎによって「容量オン」と「容量オフ」を切り替え制御される。
バラクタ容量バンク４４４は、図７に示すバラクタ容量Ｃｖａｒを複数並列に設けたものであり、その１つは直列接続された２つの可変容量の接続ノードに常に制御電圧Ｖｃｔｌが入力され、それ以外の直列接続された２つの可変容量の接続ノードはスイッチ回路４４４ｓを介して制御電圧Ｖｃｔｌが入力されるようになっている。スイッチ回路４４４ｓは、制御信号Ｃｏｎが入力されるとオンに制御され、制御信号Ｃｏｎが入力されないときはオフに制御される。
バイアス抵抗バンク４４１は、図７に示すバイアス抵抗Ｒｔｏｐの位置に、バイアス抵抗Ｒｔｏｐとスイッチ回路４４１ｓを直列接続した構成を、複数並列に設けたものである。スイッチ回路４４１ｓは、制御信号Ｃｏｎが入力されるとオンに制御され、制御信号Ｃｏｎが入力されないときはオフに制御される。
バイアス抵抗バンク４４６は、図７に示すバイアス抵抗Ｒｂｔｍの位置に、バイアス抵抗Ｒｂｔｍとスイッチ回路４４６ｓを直列接続した構成を、複数並列に設けたものである。スイッチ回路４４６ｓは、制御信号Ｃｏｎが入力されるとオンに制御され、制御信号Ｃｏｎが入力されないときはオフに制御される。
以上説明した電圧制御発振器４００においては、オフセット容量バンク４４３の容量値を増大させると、これに伴い、バラクタ容量バンク４４４の容量値が増大するように制御され、バイアス抵抗バンク４４１，４４６の抵抗値が減少するように制御される。
具体的には、オフセット容量バンク４４３を構成する各オフセット容量のうち、容量オンに制御されたオフセット容量が、電圧制御発振器４００のオフセット容量として機能する。
同様に、バラクタ容量バンク４４４を構成する非常時接続の各バラクタ容量バンクのうち、スイッチ回路４４４ｓがオンに制御されてＶｃｔｌを入力されたバラクタ容量が、電圧制御発振器４００のバラクタ容量として機能する。
同様に、バイアス抵抗バンク４４１，４４６各バイアス抵抗のうち、スイッチ回路４４１ｓ、４４６ｓがオンに制御されたバイアス抵抗が、電圧制御発振器のバイアス抵抗として機能する。
［キャリブレーションシーケンス］
図１３は、キャリブレーションシーケンスを示す図である。
図１０に示す制御回路３２１が、電圧制御発振器４００が最も遅い周波数で発振するように制御信号Ｃｏｎ（図１２に示すＣｏｎ＝０）を出力し、バイアス回路で適切なコントロール電圧値（Ｖｃｔｌ）、例えば図１２中に示すＶｃを与える（ＳＴ１）。このとき、容量バンク状に構成されたオフセット容量バンク４４３を構成するオフセット容量が全て容量オンとなるように制御される。すなわち、オフセット容量バンク４４３の容量値が最大になるため、これに合わせて、バラクタ容量バンク４４４の容量値も最大になるように制御され、バイアス抵抗バンク４４１，４４６の抵抗値は最小化するように制御される。
次に、その状態で、外部基準クロックＣｌｋを利用して、周波数カウンタが電圧制御発振器４００の発振周波数をカウントする（ＳＴ２）。この周波数カウンタのカウント結果であるカウンタ値Ｃを、比較回路がターゲット周波数記憶回路に保持されているターゲット周波数Ｆｔｇｔと比較する（ＳＴ３）。
周波数カウンタのカウンタ値Ｃがターゲット周波数Ｆｔｇｔより低い場合（ＳＴ３：Ｎｏ）、カウンタ値Ｃをカウンタ値保持回路に保持し、制御回路３２１が電圧制御発振器４００の発振周波数が上がるように制御信号Ｃｏｎを変化させ（ＳＴ４）、ステップＳＴ２およびステップＳＴ３の処理を繰り返す。
すなわち、キャリブレーションは、図１２に示すＣｏｎ＝０から開始され、徐々に制御信号Ｃｏｎを変化させていくことにより、ターゲット周波数Ｆｔｇｔに対応するＣｏｎ＝Ｘに徐々に近づいていく。
周波数カウンタのカウンタ値Ｃがターゲット周波数Ｆｔｇｔを超えた場合（ＳＴ３：Ｙｅｓ）、現在のカウンタ値Ｃとカウンタ値保持回路に保持されている１つ前の状態のカウンタ値Ｃとのどちらがよりターゲット周波数Ｆｔｇｔに近いかを比較する（ＳＴ５）。
１つ前の状態のカウンタ値Ｃがターゲット周波数Ｆｔｇｔに近い場合（ＳＴ５：１つ前）、１つ前の状態のカウンタ値Ｃに対応するバンドを採用して（ＳＴ６）、処理を終了する。現在のカウンタ値Ｃの方がターゲット周波数Ｆｔｇｔに近い場合（ＳＴ５：現在）、現在のカウンタ値Ｃに対応するバンドを採用して（ＳＴ７）、処理を終了する。
なお、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
そして、本技術は、以下のような構成を取ることもできる。
（ａ）
第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、
前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、
前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、
前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、
前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、
前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、
前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、
前記第４経路上に配設される第４スイッチと、
前記第５経路上に配設される第５スイッチと、
を備える回路。
（ｂ）
前記第１スイッチ、前記第２スイッチおよび前記第３スイッチのオン／オフは互いに同期し、
前記第４スイッチおよび前記第５スイッチのオン／オフは互いに同期し、
前記第１スイッチ、前記第２スイッチおよび前記第３スイッチと、前記第４スイッチおよび前記第５スイッチと、は相補的にオン／オフする、前記（ａ）に記載の回路。
（ｃ）
制御電圧に応じた共振周波数で発振するＬＣ共振回路を備え、
前記ＬＣ共振回路は、
第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、
前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、
前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、
前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、
前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、
前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、
前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、
前記第４経路上に配設される第４スイッチと、
前記第５経路上に配設される第５スイッチと、
を有する容量回路を備える、電圧制御発振器。
（ｄ）
共振周波数で発振するＬＣ共振回路を有する電圧制御発振器と、当該電圧制御発振器の共振周波数を制御する制御回路と、を備える通信装置と、前記制御回路に共振周波数を指示する制御装置と、を備える発振周波数制御システムであって、
前記ＬＣ共振回路は、
第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、
前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、
前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、
前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、
前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、
前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、
前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、
前記第４経路上に配設される第４スイッチと、
前記第５経路上に配設される第５スイッチと、
を有する容量回路とスイッチ回路を直列接続して前記第１端子と前記第２端子の間に並列に複数配設した容量バンク回路を備え、
前記制御回路は、前記制御装置が指示する共振周波数に応じて前記スイッチ回路を切り替える、発振周波数制御システム。
１００…回路、２００…ＲＦ受信機、２１０…低雑音増幅器、２２０…フィルタ、２３０…ミキサ、２４０…ＰＬＬ、２４１…位相比較器、２４２…駆動回路、２４３…ループフィルタ、２４４…電圧制御発振器、２４５…分周器、３００…キャリブレーションシステム、３１０…制御装置、３２０…通信装置、３２１…制御回路、３３０…発振回路、４００…電圧制御発振器、４４１…バイアス抵抗バンク、４４１ｓ…スイッチ回路、４４２…インダクタ、４４３…オフセット容量バンク、４４４…バラクタ容量バンク、４４４ｓ…スイッチ回路、４４５…トランジスタ、４４６…バイアス抵抗バンク、４４６ｓ…スイッチ回路、Ｎ１１…ノード、Ｎ１２…ノード、Ｎ２１…ノード、Ｎ２２…ノード、ＯＳＣｎ…端子、ＯＳＣｐ…端子

Claims (4)

  1. 第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、
    前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、
    前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、
    前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、
    前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、
    前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、
    前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、
    前記第４経路上に配設される第４スイッチと、
    前記第５経路上に配設される第５スイッチと、
    を備える回路。
  2. 前記第１スイッチ、前記第２スイッチおよび前記第３スイッチのオン／オフは互いに同期し、
    前記第４スイッチおよび前記第５スイッチのオン／オフは互いに同期し、
    前記第１スイッチ、前記第２スイッチおよび前記第３スイッチと、前記第４スイッチおよび前記第５スイッチと、は相補的にオン／オフする、請求項１に記載の回路。
  3. 制御電圧に応じた共振周波数で発振するＬＣ共振回路を備え、
    前記ＬＣ共振回路は、
    第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、
    前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、
    前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、
    前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、
    前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、
    前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、
    前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、
    前記第４経路上に配設される第４スイッチと、
    前記第５経路上に配設される第５スイッチと、
    を有する容量回路を備える、電圧制御発振器。
  4. 共振周波数で発振するＬＣ共振回路を有する電圧制御発振器と、当該電圧制御発振器の共振周波数を制御する制御回路と、を備える通信装置と、前記制御回路に共振周波数を指示する制御装置と、を備える発振周波数制御システムであって、
    前記ＬＣ共振回路は、
    第１端子と第２端子の間を接続する第１経路上に配設された第１容量と、
    前記第１容量と前記第２端子の間を接続する前記第１経路上に配設された第２容量と、
    前記第１容量と前記第２容量の間の前記第１経路上に配設された第１スイッチと、
    前記第１経路上で前記第１容量と前記第１スイッチの間に形成される第１ノードと、基準電圧部と、の間を接続する第２経路上に配設された第２スイッチと、
    前記第１経路上で前記第２容量と前記第１スイッチの間に形成される第２ノードと、前記基準電圧部と、の間を接続する第３経路上に配設された第３スイッチと、
    前記第１端子と前記第１容量の間に形成される前記第１経路上の第３ノードと、前記第１ノードと、を接続する第４経路上に配設された第１抵抗と、
    前記第２端子と前記第２容量の間に形成される前記第１経路上の第４ノードと、前記第２ノードと、を接続する第５経路上に配設された第２抵抗と、
    前記第４経路上に配設される第４スイッチと、
    前記第５経路上に配設される第５スイッチと、
    を有する容量回路とスイッチ回路を直列接続して前記第１端子と前記第２端子の間に並列に複数配設した容量バンク回路を備え、
    前記制御回路は、前記制御装置が指示する共振周波数に応じて前記スイッチ回路を切り替える、発振周波数制御システム。
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