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JP2015099843A - 半導体装置 - Google Patents

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connection terminal
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淳也 田中
Junya Tanaka
淳也 田中
芳央 岡山
Yoshihisa Okayama
芳央 岡山
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Panasonic Intellectual Property Management Co Ltd
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Abstract

【課題】パワー半導体素子が並列駆動する際の配線抵抗による電圧降下のばらつき、及びそれに伴うパワー半導体素子に印加される電流の不均一を抑制して信頼性を向上させる。【解決手段】正極側外部接続端子１と接続された正極側基板４と、主配線用ワイヤ１３ａにより、正極側基板４とそれぞれ接続された複数の正極側素子搭載基板８ａ〜８ｃと、複数の正極側素子搭載基板８ａ〜８ｃの上にそれぞれ対応して配置された複数の正極側ＭＯＳＦＥＴ７ａ〜７ｃと、主配線用ワイヤ１３ｂにより、各正極側ＭＯＳＦＥＴ７ａ〜７ｃの一の面と接続された出力側基板５と、出力側基板５と接続された出力側外部接続端子２とを有している。主配線用ワイヤ１３ａは、正極側外部接続端子１からの距離が遠いほど電気抵抗が低く、且つ主配線用ワイヤ１３ｂは、出力側外部接続端子２からの距離が遠いほど電気抵抗が低い。【選択図】図１

Description

本発明は、半導体装置に関し、特にパワーデバイス等の電力変換用途に用いられる半導体装置に関する。
太陽光発電システムにおけるパワーコンディショナ、電化製品又は電気自動車（ｅｌｅｃｔｒｉｃ ｖｅｈｉｃｌｅ：ＥＶ）用モータ等の回転制御に用いられるパワー半導体素子は、機器の省エネルギーに関わるキーデバイスとして注目されている。
パワー半導体素子としては、例えば、絶縁ゲートバイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、又は金属−酸化物電界効果トランジスタ（ｍｅｔａｌ-ｏｘｉｄｅ-ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）がある。
特許文献１には、パワー半導体装置（インバータモジュール）において、特にスイッチング速度の高速化と大電流化とに対応したＭＯＳＦＥＴ又はＩＧＢＴ等のパワー半導体素子の並列化について記載されている。特許文献１では、パワー半導体素子の並列化により、寄生インダクタンスの低減及び均等化を図っている。
図６に、特許文献１に記載された従来例に係る半導体装置の内部の平面構成を示す。図６に示す半導体装置は、正極側のスイッチングを行うパワー半導体素子として、正極側ＭＯＳＦＥＴ１０１ａ〜１０１ｄ、及び負極側のスイッチングを行う素子として、負極側ＭＯＳＦＥＴ１０２ａ〜１０２ｄが、それぞれ４個ずつ並列にリードフレーム上に搭載された、いわゆる２ｉｎ１のパワーモジュールである。本モジュールが２個分で単相のインバータ回路として機能し、３個分で三相のインバータ回路として機能する。モールド樹脂（図示せず）から外部に露出する正極側外部接続端子１０３、出力側外部接続端子１０４及び負極側外部接続端子１０５は、該モジュールと外部とを接続し、電力の入出力端子となる。
正極側ＭＯＳＦＥＴ１０１ａ〜１０１ｄ、及び負極側ＭＯＳＦＥＴ１０２ａ〜１０２ｄには、それぞれ素子の表面にゲート電極１０６が設けられている。各素子の表面におけるゲート電極１０６を除く領域は、ソース電極であり、各素子の裏面はドレイン電極である。正極側ＭＯＳＦＥＴ１０１ａ〜１０１ｄのソース電極は、主配線用ワイヤ１０７により、出力側外部接続端子１０４と繋がる出力側基板１０８と接続され、負極側ＭＯＳＦＥＴ１０２ａ〜１０２ｄのソース電極は、主配線用ワイヤ１０７により、負極側外部接続端子１０５と繋がる負極側基板１０９と接続されて、電力回路を形成している。なお、正極側ＭＯＳＦＥＴ１０１ａ〜１０１ｄは、正極側基板１１０の上にそれぞれ載置されている。また、負極側ＭＯＳＦＥＴ１０２ａ〜１０２ｄは、出力側基板１０８の上にそれぞれ載置されている。また、各素子のゲート電極１０６及びソース電極は、制御用ワイヤ１１１によって、ゲート電極端子１１２及びソース電極端子１１３とそれぞれ接続されている。これらゲート電極端子１１２及びソース電極端子１１３は、該モジュールの外部に設けられた制御回路（図示せず）と接続されて、インバータ動作に必要な制御を行う。
特開２００４−２２９６０号公報
しかしながら、図６に示す従来例において、４個のＭＯＳＦＥＴにそれぞれ電流が流れる場合、配線抵抗に基づく電圧降下によって、各ＭＯＳＦＥＴのソース電極及びドレイン電極に印加される電圧が不均一となってしまうことを、本発明者は見出した。
この点について、図７に示す、従来例に係る半導体装置の回路図を用いて説明する。図７においては、図６に示した、正極側基板１１０の配線抵抗をＲａ１〜Ｒａ４とし、正極側ＭＯＳＦＥＴ１０１ａ〜１０１ｄからの主配線用ワイヤ１０７が接続されている出力側基板１０８の領域の配線抵抗をＲｂ１〜Ｒｂ４とし、負極側ＭＯＳＦＥＴ１０２ａ〜１０２ｄが載置されている出力側基板１０８の領域の配線抵抗をＲｃ１〜Ｒｃ４とし、負極側基板１０９の配線抵抗をＲｄ１〜Ｒｄ４とし、主配線用ワイヤ１０７の配線抵抗をＲｗとしている。
このような回路において、所定の条件で各端子の電位を算出したところ、各ＭＯＳＦＥＴのソースとドレインとの間に印加される電圧が、図６の紙面上で上から順に８７．５Ｖ、８６．５Ｖ、８６．５Ｖ、８７．５Ｖとなった。すなわち、従来例に係る半導体装置の構成では、並列に配置された４つのＭＯＳＦＥＴに異なる電圧が印加されることになり、ソース電極とドレイン電極との間に印加される電圧にばらつきが発生し、電流の不平衡及び各ＭＯＳＦＥＴの信頼性への悪影響が懸念される可能性がある。
さらに、ＭＯＳＦＥＴの場合、ゲート電極−ソース電極間に一定以上の電圧（しきい値電圧）を掛けなければ電流が流れないという特徴があるため、並列駆動の際は可能な限り同時に電流が流れる状態にならないと、特定の素子にのみ電流が流れることになる。また、電流が流れる状態となっても、ゲート電極−ソース電極間に掛かる電圧が異なると、流れる電流も異なるため、特定の素子が発熱しやすくなる。従来例では、ソース電極から出力側外部接続端子１０４までの配線抵抗が異なるため、ゲート電極−ソース電極間に掛かる電圧にばらつきが発生し、流れる電流に差異が生じてしまう可能性がある。
本発明は、上記の問題に鑑み、パワー半導体素子が並列駆動する際の配線抵抗による電圧降下のばらつき、及びそれに伴うパワー半導体素子に印加される電流の不均一を抑制して信頼性を向上させることを目的とする。
前記目的を達成するために、本発明に係る半導体装置の一態様は、正極側外部接続端子と接続された第１基板と、第１基板と第１配線によりそれぞれ接続された複数の第２基板と、複数の第２基板にそれぞれ配置された複数の半導体素子と、複数の半導体素子と少なくとも第２配線によりそれぞれ接続された第３基板と、第３基板と接続された出力側外部接続端子とを備え、第１配線は正極側外部接続端子からの距離が遠いほど電気抵抗が低く、第２配線は出力側外部接続端子からの距離が遠いほど電気抵抗が低いことを特徴とする。
本発明に係る半導体装置によると、パワー半導体素子が並列駆動する際の配線抵抗による電圧降下のばらつき、及びそれに伴うパワー半導体素子に印加される電流の不均一を抑制して、信頼性を向上させることができる。
図１は本発明の第１の実施形態に係る半導体装置の内部を示す平面図である。 図２は本発明の第１の実施形態に係る半導体装置を示す回路図である。 図３は本発明の第２の実施形態に係る半導体装置の内部を示す平面図である。 図４は本発明の第２の実施形態に係る半導体装置を示す回路図である。 図５は本発明の第３の実施形態に係る半導体装置の内部を示す平面図である。 図６は従来例に係る半導体装置の内部を示す平面図である。 図７は従来例に係る半導体装置を示す回路図である。
本発明は、電圧降下による電流の不平衡を防ぐために、配線抵抗を均一化することを目的の１つとしている。
以下、本発明の実施形態について、図面を参照しながら説明する。なお、各実施形態においては、インバータの基本構成単位となる１アーム分のトランジスタが搭載された２ｉｎ１モジュールをベースとし、３並列駆動させた場合の実施形態を説明している。しかしながら、本発明は、半導体装置内の回路構成を限定するものではなく、２つのパワー半導体素子を含む場合若しくは４つ以上のパワー半導体素子を含む場合、又はダイオードを構成要素に含む場合等も同様の効果を得ることができる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は第１の実施形態に係る半導体装置の内部の平面構成を示している。図１に示すように、本実施形態における半導体装置は、正極側外部接続端子１、出力側外部接続端子２及び負極側外部接続端子３を持つモジュールとしている。モジュールの全体は、保護のため、破線で示す封止領域２０内を樹脂（図示せず）により封止しており、正極側外部接続端子１、出力側外部接続端子２及び負極側外部接続端子３の外側の端部が封止領域２０からそれぞれ露出している。正極側外部接続端子１は、正極側基板４と一体に形成され、出力側外部接続端子２は、出力側基板５と一体に形成され、負極側外部接続端子３は、負極側基板６と一体に形成されている。
ここで、正極側外部接続端子１は第１外部接続端子の一例であり、出力側外部接続端子２は第２外部接続端子の一例であり、負極側外部接続端子３は第３外部接続端子の一例である。
本発明の特徴の１つとして、正極側のスイッチングを行うパワー半導体素子としての３つの正極側ＭＯＳＦＥＴ７ａ、７ｂ及び７ｃは、それぞれ独立した正極側素子搭載基板８ａ、８ｂ及び８ｃの上にそれぞれ配置されている。また、負極側のスイッチングを行う素子としての３つの負極側ＭＯＳＦＥＴ９ａ、９ｂ及び９ｃは、それぞれ独立した負極側素子搭載基板１０ａ、１０ｂ及び１０ｃの上にそれぞれ配置されている。このように、各ＭＯＳＦＥＴをそれぞれ独立した素子搭載基板の上に実装する効果については後述する。ここで、各ＭＯＳＦＥＴは、半導体素子の一例であり、正極側基板４は第１基板の一例であり、正極側素子搭載基板８ａ〜８ｃは第２基板の一例であり、出力側基板５は第３基板の一例であり、負極側素子搭載基板１０ａ〜１０ｃは第４基板の一例であり、負極側基板６は第５基板の一例である。
正極側ＭＯＳＦＥＴ７ａ〜７ｃ、及び負極側ＭＯＳＦＥＴ９ａ〜９ｃは、それぞれ素子の表面にゲート電極１１が設けられている。各素子の表面におけるゲート電極を除く領域は、ソース電極１２であり、各素子の裏面はドレイン電極（図示せず）である。個々のＭＯＳＦＥＴは、互いに同一の素子とする。正極側基板４、出力側基板５、及び負極側基板６は、例えばセラミック基板で構成することができる。正極側素子搭載基板８ａ〜８ｃ、及び負極側素子搭載基板１０ａ〜１０ｃは、例えばセラミック基板の上に金属パターンを貼り付けることによって構成することができる。用いるセラミックの材料としては、熱伝導性に優れたＡｌ２Ｏ３（アルミナ）又はＡｌＮ（窒化アルミニウム）であることが望ましい。セラミックの上に貼り付けられた金属パターンは、電気伝導性及びセラミックへの貼り付けの容易性の観点から、銅（Ｃｕ）であることが望ましい。パワーモジュールにおいて、このようなセラミック上に金属パターンが形成された基板は一般的である。従って、本実施形態のように、独立した素子搭載基板を用いる場合でも、従来と製法を変えることなく容易に金属パターンを形成することができる。この金属パターンの上に、例えばスズ（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）はんだによって、正極側ＭＯＳＦＥＴ７ａ〜７ｃ、及び負極側ＭＯＳＦＥＴ９ａ〜９ｃをそれぞれ接合することができる。
正極側基板４と正極側素子搭載基板８ａ〜８ｃとの間は、それぞれ主配線用ワイヤ１３ａにより電気的に接続されている。正極側ＭＯＳＦＥＴ７ａ〜７ｃの各ソース電極１２と出力側基板５との間は、それぞれ主配線用ワイヤ１３ｂにより電気的に接続されている。出力側基板５と負極側素子搭載基板１０ａ〜１０ｃとの間は、それぞれ主配線用ワイヤ１３ｃにより電気的に接続されている。また、負極側ＭＯＳＦＥＴ９ａ〜９ｃの各ソース電極１２と負極側基板６との間は、それぞれ主配線用ワイヤ１３ｄにより電気的に接続されている。ここで、主配線用ワイヤ１３ａは第１配線の一例であり、主配線用ワイヤ１３ｂは第２配線の一例であり、主配線用ワイヤ１３ｃは第３配線の一例であり、主配線用ワイヤ１３ｄは第４配線の一例である。
また、各素子のゲート電極１１及びソース電極１２は、制御用ワイヤ１４によって、ゲート電極用端子１５及びソース電極用端子１６とそれぞれ電気的に接続されている。これらゲート電極用端子１５及びソース電極用端子１６は、該モジュールの外部に設けられた制御回路（図示せず）と接続されて、インバータ動作に必要な制御を行う。
正極側ＭＯＳＦＥＴ７ａ〜７ｃがオン状態（電流が流れた状態）にあり負極側ＭＯＳＦＥＴ９ａ〜９ｃがオフ状態（電流が流れない状態）にある場合、電流は、正極側外部接続端子１から、正極側基板４、ドレイン側となる主配線用ワイヤ１３ａ、正極側素子搭載基板８ａ〜８ｃ、正極側ＭＯＳＥＦＴ７ａ〜７ｃ、及びソース側となる主配線用ワイヤ１３ｂを順次経由して、出力側基板５、及び出力側外部接続端子２へと流れることになる。
正極側ＭＯＳＦＥＴ７ａ〜７ｃがオフ状態にあり負極側ＭＯＳＦＥＴ９ａ〜９ｃがオン状態にある場合、電流は、出力側外部接続端子２から、出力側基板５、ドレイン側となる主配線用ワイヤ１３ｃ、負極側素子搭載基板１０ａ〜１０ｃ、負極側ＭＯＳＥＦＴ９ａ〜９ｃ、及びソース側となる主配線用ワイヤ１３ｄを順次経由して、負極側基板６、及び負極側外部接続端子３へと流れることになる。
各主配線用ワイヤ１３ａ〜１３ｄ及び制御用ワイヤ１４は、電気伝導性の観点から例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）を材料として用いている。これらのワイヤは、超音波接合工法によって、例えば、正極側基板４及び正極側素子搭載基板８ａ〜８ｃ等に対して直接に接合することができる。
ここで、本実施形態では、主配線用ワイヤ１３ａ〜１３ｄは、各ＭＯＳＦＥＴのドレイン側及びソース側で、それぞれ、個別にその本数を変えている。
本実施形態では、正極ドレイン側は、正極側ＭＯＳＦＥＴ７ａ、正極側ＭＯＳＦＥＴ７ｂ、及び正極側ＭＯＳＦＥＴ７ｃの順に、正極側素子搭載基板８ｃと繋がる主配線用ワイヤ１３ａの本数が多くなる関係としている。従って、正極ドレイン側では、正極側外部接続端子１から見て遠い位置にある正極側ＭＯＳＦＥＴ７ｃと繋がる主配線用ワイヤ１３ａの電気抵抗値が、最も低くなる。本実施形態では、具体的には、φ４００μｍのアルミニウムにより構成されたワイヤを、正極側ＭＯＳＦＥＴ７ａと繋がる部分は５本に設定し、正極側ＭＯＳＦＥＴ７ｂと繋がる部分は６本に設定し、正極側ＭＯＳＦＥＴ７ｃと繋がる部分は８本に設定している。
これとは逆に、正極ソース側は、正極側ＭＯＳＦＥＴ７ｃ、正極側ＭＯＳＦＥＴ７ｂ、及び正極側ＭＯＳＦＥＴ７ａの順に、ソース電極１２と接続される主配線用ワイヤ１３ｂの本数が多くなる関係としている。従って、正極ソース側では、正極側ＭＯＳＦＥＴ７ａと繋がる主配線用ワイヤ１３ｂの電気抵抗値が、最も低くなる。本実施形態では、具体的には、φ４００μｍのアルミニウムにより構成されたワイヤを、正極側ＭＯＳＦＥＴ７ａは８本に設定し、正極側ＭＯＳＦＥＴ７ｂは６本に設定し、正極側ＭＯＳＦＥＴ７ｃは５本に設定している。
負極側ＭＯＳＦＥＴ９ａ〜９ｃの場合も同様であり、負極ドレイン側は、負極側ＭＯＳＦＥＴ９ｃ（５本）、負極側ＭＯＳＦＥＴ９ｂ（６本）、及び負極側ＭＯＳＦＥＴ９ａ（８本）の順に、負極側素子搭載基板１０ａと繋がる主配線用ワイヤ１３ｃの本数が多くなる関係としている。一方、負極ソース側は、負極側ＭＯＳＦＥＴ９ａ（５本）、負極側ＭＯＳＦＥＴ９ｂ（６本）、及び負極側ＭＯＳＦＥＴ９ｃ（８本）の順に、ソース電極１２と接続される主配線用ワイヤ１３ｄの本数が多くなる関係としている。
すなわち、本実施形態に係る半導体装置では、正極ドレイン側は、正極側外部接続端子１から見て遠い位置にある（正極側外部接続端子１からの距離が遠い）ほど、主配線用ワイヤ１３ａの電気抵抗が低くなるように設定している。また、正極ソース側では、出力側外部接続端子２から見て遠い位置にある（出力側外部接続端子２からの距離が遠い）ほど、主配線用ワイヤ１３ｂの電気抵抗が低くなるように設定している。また、負極ドレイン側では、出力側外部接続端子２から見て遠い位置にある（出力側外部接続端子２からの距離が遠い）ほど、主配線用ワイヤ１３ｃの電気抵抗が低くなるように設定している。また、負極ソース側では、負極側外部接続端子３から見て遠い位置にある（負極側外部接続端子３からの距離が遠い）ほど、主配線用ワイヤ１３ｄの電気抵抗が低くなるように設定している。
設定されるワイヤの本数としては、ドレイン側とソース側、又は正極側と負極側との間で、それぞれ電気抵抗を揃えるという観点から、同一の仕様（本数）であることが望ましい。これにより、正極側外部接続端子１から正極側ＭＯＳＦＥＴ７ａ〜７ｃまでの配線抵抗と、正極側ＭＯＳＦＥＴ７ａ〜７ｃから出力側外部接続端子２までの配線抵抗と、出力側外部接続端子２から負極側ＭＯＳＦＥＴ９ａ〜９ｃまでの配線抵抗と、負極側ＭＯＳＦＥＴ９ａ〜９ｃから負極側外部接続端子３までの配線抵抗とを、それぞれ均一にすることができる。
この効果について、図２を用いて詳細に説明する。図２は本実施形態に係る回路図を表している。
図２において、正極側ＭＯＳＦＥＴ７ａ〜７ｃと繋がる正極側基板４の配線抵抗をＲｓａ１〜Ｒｓａ３（Ω）とし、ドレイン側の主配線用ワイヤ１３ａの配線抵抗をＲｗａ１〜Ｒｗａ３（Ω）とし、ソース側の主配線用ワイヤ１３ｂの配線抵抗をＲｗｂ１〜Ｒｗｂ３（Ω）とし、正極側ＭＯＳＦＥＴ７ａ〜７ｃと繋がる出力側基板５の配線抵抗をＲｓｂ１〜Ｒｓｂ３（Ω）とする。
同様に、負極側ＭＯＳＦＥＴ９ａ〜９ｃと繋がる出力側基板５の配線抵抗をＲｓｃ１〜Ｒｓｃ３（Ω）とし、ドレイン側の主配線用ワイヤ１３ｃの配線抵抗をＲｗｃ１〜Ｒｗｃ３（Ω）とし、ソース側の主配線用ワイヤ１３ｄの配線抵抗をＲｗｄ１〜Ｒｗｄ３（Ω）とし、負極側ＭＯＳＦＥＴ９ａ〜９ｃと繋がる負極側基板６の配線抵抗をＲｓｄ１〜Ｒｓｄ３（Ω）とする。
正極側の回路において、正極側ＭＯＳＥＦＴ７ａ〜７ｃのドレイン側及びソース側の各配線抵抗は、次式（１）〜（６）で表せる。ここで、正極ドレイン側における各ＭＯＳＦＥＴ７ａ〜７ｃまでの配線抵抗をＲｐｄ１〜Ｒｐｄ３とし、正極ソース側における各ＭＯＳＦＥＴ７ｃ〜７ａからの配線抵抗をＲｐｓ１〜Ｒｐｓ３とする。
Ｒｐｄ１＝Ｒｓａ１＋Ｒｗａ１ （１）
Ｒｐｄ２＝Ｒｓａ１＋Ｒｓａ２＋Ｒｗａ２ （２）
Ｒｐｄ３＝Ｒｓａ１＋Ｒｓａ２＋Ｒｓａ３＋Ｒｗａ３ （３）
Ｒｐｓ３＝Ｒｓｂ３＋Ｒｗｂ３ （４）
Ｒｐｓ２＝Ｒｓｂ３＋Ｒｓｂ２＋Ｒｗｂ２ （５）
Ｒｐｓ１＝Ｒｓｂ３＋Ｒｓｂ２＋Ｒｓｂ１＋Ｒｗｂ１ （６）
上式（１）〜（３）に具体的な数値を当てはめて配線抵抗Ｒｐｄ１〜Ｒｐｄ３を計算する。正極側基板４を、例えば、厚さを０．５ｍｍ、幅を１０ｍｍとし、その電気抵抗率を１．６８μΩ・ｃｍに設定する。
また、主配線用ワイヤ１３ａを、例えばφ４００μｍのアルミニウムにより構成されるワイヤとし、その電気抵抗率を２．６５μΩ・ｃｍとし、長さを５ｍｍに設定する。配線抵抗Ｒｗａ１と対応するワイヤの本数を５本とし、配線抵抗Ｒｗａ２と対応するワイヤの本数を６本とし、配線抵抗Ｒｗａ３と対応するワイヤの本数を８本とする。この構成で配線抵抗を計算すると、Ｒｐｄ１＝０．２５１（Ω）、Ｒｐｄ２＝０．２５６（Ω）、Ｒｐｄ３＝０．２５３（Ω）とほぼ同一となることが分かった。これは平均値に対して約２％のばらつきしかないことになる。
ここで、従来例であれば、図６に示すように、例えば、正極ドレイン側は正極側外部接続端子１０３からの距離によって配線抵抗が決定されるため、図７においてＲａ１＝Ｒａ２＝Ｒａ３＝Ｒａ４であるとすると、正極側ＭＯＳＦＥＴ１０１ａと正極側ＭＯＳＦＥＴ１０１ｄとの各ドレイン側の配線抵抗の差は４倍にもなる。このことからも、本発明は、配線抵抗のばらつきの抑制に大きな効果があることが分かる。
本実施形態においては、正極ソース側においても、同様の考え方で各配線抵抗を計算すれば、Ｒｐｓ１〜Ｒｐｓ３がほぼ同一となることは、上式（４）〜（６）の関係から明らかである。
このように、並列駆動される半導体装置において、各入出力端子から各ＭＯＳＦＥＴまでの配線抵抗の値が実質的に同一となるように構成しておけば、外部からどのような電圧が印加されたとしても、その電圧降下も同一となるため、各ＭＯＳＦＥＴに印加される電圧に差異は生じない。これにより、本実施形態に係る半導体装置においては、各ＭＯＳＦＥＴに電流が均等に分流されることになるので、特定のＭＯＳＦＥＴ（半導体素子）の寿命が短くなることはなくなる。すなわち、半導体装置の信頼性を向上させることができる。さらに、各ＭＯＳＦＥＴのゲートに同一の電圧を印加したとすると、各ＭＯＳＦＥＴのソース電位も均一となるため、ゲート−ソース間電圧も均一となる。これにより、各ＭＯＳＦＥＴ（半導体素子）の特性が同じであれば、電流が流れ始めるしきい値電圧の値も同じになるため、各ＭＯＳＦＥＴにおいてほぼ同時にスイッチングが生じる。すなわち、各ＭＯＳＦＥＴには、同時に電流が流れ始めるため、その電流量もばらつくことがない。従って、各ＭＯＳＦＥＴの並列駆動において、単一駆動と同様の信頼性を確保することが可能となる。
なお、ここで使用するワイヤの仕様（径及び本数）は、必ずしもφ４００μｍ及び上記に記載の本数とする必要はなく、上記の関係式を満たす限りは、任意の径及び本数であっても、本発明の効果を得ることができる。
なお、本実施形態の構成において、正極側素子搭載基板８ａ〜８ｃ、及び負極側素子搭載基板１０ａ〜１０ｃを各ＭＯＳＦＥＴに独立に設けている点が、配線抵抗の均一化において重要である。これは、複数のＭＯＳＦＥＴを１枚の基板の上に実装する場合には、主配線用ワイヤ１３ａを通った電流が、対応するＭＯＳＦＥＴに全て流れるとは限らないためである。すなわち、複数のＭＯＳＦＥＴを１枚の基板の上に実装する場合、例えばＲｗａ１を通過した電流は、正極側素子搭載基板８ａ〜８ｃ全体に回り込むことが考えられ、ＭＯＳＦＥＴの配置の位置によっては、分流が起きる可能性があるためである。このように複数のＭＯＳＦＥＴを１枚の基板の上に実装する場合、主配線用ワイヤ１３ａによって調整した配線抵抗の値が再びばらつくことが考えられる。
これに対し、本実施形態においては、各ＭＯＳＦＥＴを流れる電流は、各ＭＯＳＦＥＴと繋がる主配線用ワイヤ１３ａから流れ込む電流と一致する。すなわち、複数のＭＯＳＦＥＴを１枚の基板の上に実装する場合のような、他のＭＯＳＦＥＴへの電流の回り込みがなく、図２に示した回路図を正確に反映させることができる。これにより、配線抵抗の計算上の値も正確な値となり、上記の効果を確実に得ることが可能となる。
さらに、正極側素子搭載基板８ａ〜８ｃ及び負極側素子搭載基板１０ａ〜１０ｃをそれぞれ分離し独立して設けているため、前述の電気的な抵抗値に加えて、熱的な抵抗値のばらつきも小さくすることができる。このため、従来例と比べて、電気的及び熱的な観点での半導体装置の信頼性を向上させることができる。本実施形態における熱的な抵抗値のばらつきの減少は、各ＭＯＳＦＥＴで発生した熱がドレイン電極（ＭＯＳＦＥＴの裏面）から基板を通して外部へと熱が放出される際に、縦方向（基板の主面に垂直な方向）のみならず、横方向へも熱が発生し、各ＭＯＳＦＥＴが搭載される領域を除いた余剰部分が大きければ大きいほど横方向への熱拡散が発生して、放熱性を高めることができるためである。これに対し、例えば、図６に示す従来例のように、複数のＭＯＳＦＥＴを１つの基板の上に搭載する構成の場合、個々のＭＯＳＦＥＴから見た基板の余剰部分の形状は、全て異なることになる。このため、従来例では、各ＭＯＳＦＥＴの熱抵抗が異なる場合があり、例えば配線抵抗が同一であって流れる電流が同じであったとしても、放熱性の差異によって、各ＭＯＳＦＥＴのジャンクション温度にも差異が生じてしまい、特定のＭＯＳＦＥＴの寿命が短くなり、信頼性が低下する可能性があるという懸念がある。
なお、正極側素子搭載基板８ａ〜８ｃ、及び負極側素子搭載基板１０ａ〜１０ｃのそれぞれの配置の間隔は電気的に絶縁されていればよく、互いの間隔を不必要に大きくすると、半導体装置自体が大型化するため、基板パターンの形成プロセスに従って、各基板８ａ〜８ｃ、１０ａ〜１０ｃの間隔はなるべく小さくする方が望ましい。
また、図１において、正極側外部接続端子１、出力側外部接続端子２及び負極側外部接続端子３に対して、ゲート電極用端子１５とソース電極用端子１６とは、正極側外部接続端子１が配置されている辺に対して垂直な辺に形成されていることが望ましい。
これは、例えば、正極側外部接続端子１が配置されている辺にゲート電極用端子１５とソース電極用端子１６とを配置すると、各ＭＯＳＦＥＴの制御用ワイヤ１４の距離がばらつくためである。すなわち、正極側外部接続端子１から遠いほど、制御用ワイヤ１４の距離が長くなる。このため、理由の詳細は割愛するが、この部分のインダクタンスの増大によって、別の電気的不具合が生じる。また、正極側外部接続端子１が配置されている辺にゲート電極用端子１５とソース電極用端子１６とを配置すると、単純に、主配線用ワイヤ１３ａに対して交差してワイヤリングを行う必要が生じるため、各ワイヤにおけるループの高さが互いに干渉しないように検討する必要がある等、生産面でもデメリットが大きい。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
本実施形態に係る半導体装置は、第１の実施形態の構成に、主配線用ワイヤ１３Ａ等で接続された中継用基板１７を追加したことを特徴とする。中継用基板１７は、例えば、正極側基板４、出力側基板５、及び負極側基板６と同じセラミック基板で構成されることが望ましい。以下、詳しく説明する。
第１の実施形態では、各ＭＯＳＦＥＴのソース電極１２と接続されている主配線用ワイヤ１３ａ〜１３ｄの本数を、各ＭＯＳＦＥＴの配置位置に応じて異なる構成としている。通常、ＭＯＳＦＥＴ等の素子におけるボンディングパッドの面積は、基板に対して小さいため、ワイヤの本数を増やしたくても、物理的な寸法の制約から、その本数に制限を受ける場合がある。特に大電流に対応した半導体装置となると、ボンディングパッドを分割し、その間にゲート配線を通す構成を採ることもある。本実施形態は、このようにワイヤの本数が多い場合に対応可能なものである。
図３は、第２の実施形態に係る半導体装置の内部の平面構成を示している。図３に示すように、本実施形態では、各ＭＯＳＦＥＴのソース電極１２と接続されている主配線用ワイヤ１３Ａの本数は、全て同一である。主配線用ワイヤ１３Ａは中継用配線の一例である。
ここで、主配線用ワイヤ１３Ａは、出力側基板５又は負極側基板６とは、直接に接続されておらず、各素子搭載基板８ａ〜８ｃ、１０ａ〜１０ｃとそれぞれ対応して配置された複数の中継用基板１７と接続されている。さらに、各中継用基板１７から、出力側基板５又は負極側基板６に対して主配線用ワイヤ１３ｂ、１３ｄが接続されている。本実施形態においては、主配線用ワイヤ１３ａ、１３ｂ、１３ｃ、及び１３ｄの本数を、それぞれ変更している。
図４は、本実施形態に係る半導体装置の回路図を表している。ここで、正極側ＭＯＳＦＥＴ７ａ〜７ｃと繋がる正極側基板４の配線抵抗をＲｓａ１〜Ｒｓａ３（Ω）とし、ドレイン側の主配線用ワイヤ１３ａの配線抵抗をＲｗａ１〜Ｒｗａ３（Ω）とし、ソース側の主配線用ワイヤ１３ｂの配線抵抗をＲｗｂ１〜Ｒｗｂ３（Ω）とし、出力側基板５の配線抵抗をＲｓｂ１〜Ｒｓｂ３（Ω）とする。同様に、負極側ＭＯＳＦＥＴ９ａ〜９ｃと繋がる出力側基板５の配線抵抗をＲｓｃ１〜Ｒｓｃ３（Ω）とし、ドレイン側の主配線用ワイヤ１３ｃの配線抵抗をＲｗｃ１〜Ｒｗｃ３（Ω）とし、ソース側の主配線用ワイヤ１３ｄの配線抵抗をＲｗｄ１〜Ｒｗｄ３（Ω）とし、負極側基板６の配線抵抗をＲｓｄ１〜Ｒｓｄ３（Ω）とする。
各ソース電極１２から中継用基板１７にそれぞれ繋がる主配線用ワイヤ１３Ａの配線抵抗はＲｗで表され、この場合、全て同一仕様のワイヤであるので、その配線抵抗値も同一である。
正極側の回路を見た場合、各ＭＯＳＥＦＴのドレイン側及びソース側の配線抵抗は、以下の式（７）〜（１２）に示すように、第１の実施形態に記載した式に対して、各ＭＯＳＥＦＴのソース側において、Ｒｗを加えた値となる。ここで、正極ドレイン側における各ＭＯＳＦＥＴまでの配線抵抗をＲｐｄ１〜Ｒｐｄ３とし、正極ソース側における各ＭＯＳＦＥＴからの配線抵抗をＲｐｓ１〜Ｒｐｓ３とする。
Ｒｐｄ１＝Ｒｓａ１＋Ｒｗａ１ （７）
Ｒｐｄ２＝Ｒｓａ１＋Ｒｓａ２＋Ｒｗａ２ （８）
Ｒｐｄ３＝Ｒｓａ１＋Ｒｓａ２＋Ｒｓａ３＋Ｒｗａ３ （９）
Ｒｐｓ３＝Ｒｓｂ３＋Ｒｗｂ３＋Ｒｗ （１０）
Ｒｐｓ２＝Ｒｓｂ３＋Ｒｓｂ２＋Ｒｗｂ２＋Ｒｗ （１１）
Ｒｐｓ１＝Ｒｓｂ３＋Ｒｓｂ２＋Ｒｓｂ１＋Ｒｗｂ１＋Ｒｗ （１２）
よって、主配線用ワイヤ１３ａ〜１３ｄの増減は、第１の実施形態と全く同様であり、それぞれの配線抵抗を同じにすることができる。また、中継用基板１７は、ＭＯＳＦＥＴごとに分離し独立して設けている。正極側素子搭載基板８ａ〜８ｃ及び負極側素子搭載基板１０ａ〜１０ｃを独立して配置している構成と同様に、中継用基板１７を分離し独立して設けておけば、各ＭＯＳＦＥＴを通過した電流の全てを確実に主配線用ワイヤ１３ａ〜１３ｄ、１３Ａに通すことになるため、電流の回り込みがなく、図４に示した回路図を正確に反映させることができる。これにより、配線抵抗の計算上の値も正確となり、上記の効果を確実に得ることが可能となる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図５は、第３の実施形態に係る半導体装置の内部の平面構成を示している。図５に示すように、本実施形態では、各ＭＯＳＦＥＴと基板との電気的な接続に主配線用ワイヤ１３ａ〜１３ｄを用いない構成とする。すなわち、本実施形態では、各ＭＯＳＦＥＴのドレイン側に、配線の太さを配置位置に応じて調整したバスバーである基板配線抵抗調整部１８、１９をそれぞれ配置し、ソース側には、主配線用バスバー２２をそれぞれ配置している。本実施形態では、第１の実施形態の正極側素子搭載基板８ａ〜８ｃの代わりに正極側素子搭載部１８ａ〜１８ｃを形成し、負極側素子搭載基板１０ａ〜１０ｃの代わりに負極側素子搭載部１９ａ〜１９ｃを形成している。また、主配線用ワイヤ１３ａの代わりにくびれを設けた部位である基板配線抵抗調整部１８を形成し、主配線用ワイヤ１３ｃの代わりにくびれを設けた部位である基板配線抵抗調整部１９を形成している。すなわち、基板配線抵抗調整部１８は第１配線の一例であり、基板配線抵抗調整部１９は第３配線の一例であり、正極側素子搭載部１８ａ〜１８ｃは第２基板の一例であり、負極側素子搭載部１９ａ〜１９ｃは第４基板の一例である。
基板配線抵抗調整部１８又は１９は、正極側基板２４又は出力側基板２５と一体に形成されており、各ＭＯＳＦＥＴと接続される領域で分岐し、且つ、その幅が配置位置に応じて変更されている。正極側基板２４又は出力側基板２５の配線パターンは、第１の実施形態で述べたように、セラミック基板上に銅配線を設ける構成であれば、容易に形成できる。一方、ソース側においては、ソース電極１２が各ＭＯＳＦＥＴのチップの表面上に設けられており、配線パターンの寸法の調整では配線抵抗を直接に変更することができないため、主配線用ワイヤ１３ｂ、１３ｄの代替として、主配線用バスバー２２を使用している。主配線用バスバー２２の作製には、例えば、銅（Ｃｕ）を材料としたはんだ付け工法を適用することができる。この工法において、銅に対する濡れ性の向上を図るため、ソース電極１２、出力側基板２５及び負極側基板６には、銀（Ａｇ）めっき又は金（Ａｕ）めっきが施してあることが望ましい。ここで、正極側基板２４は第１基板の一例であり、出力側基板２５は第３基板の一例であり、主配線用バスバー２２は第２配線又は第４配線の一例である。
本実施形態に係る半導体装置は、大電流を扱う場合に、配線抵抗のばらつきだけではなく、配線抵抗の絶対値を低抵抗化するのに有効である。すなわち、φ５００μｍ程度が限界であるアルミニウムの主配線用ワイヤ１３ａ〜１３を用いる場合、その本数が１０本以上になるとワイヤを配置する領域及び生産性の観点から実現性が低くなるが、本実施形態の銅により構成された基板及びバスバーは、アルミニウムと同一寸法であっても抵抗値を約４割下げることができるため、低抵抗化に有効である。また、基板及びバスバーは板状であるため、ワイヤと比べて断面積を大きくし易く、はんだの濡れ性が低いアルミニウムとは異なり、はんだ付けを実施することもできる。このように、電気的物性及び作業性の観点から、銅により構成された基板及びバスバーを用いた低抵抗化は、ワイヤよりも容易に実施することができる。
なお、本実施形態に係る半導体装置の回路図は、第１の実施形態１と同様となるので、ここでは省略する。
また、基板配線抵抗調整部１８及び主配線用バスバー２２は、第２の実施形態で説明した中継用基板１７を用いる構成にも適用することができる。
本発明に係る半導体装置は、並列駆動の際の配線抵抗に起因する電流の不平衡を抑制することができ、大電力及び大電流に対応可能な半導体装置等として有用である。
１ 正極側外部接続端子
２ 出力側外部接続端子
３ 負極側外部接続端子
４、２４ 正極側基板
５、２５ 出力側基板
６ 負極側基板
７ａ、７ｂ、７ｃ 正極側ＭＯＳＦＥＴ
８ａ、８ｂ、８ｃ 正極側素子搭載基板
９ａ、９ｂ、９ｃ 負極側ＭＯＳＦＥＴ
１０ａ、１０ｂ、１０ｃ 負極側素子搭載基板
１１ ゲート電極
１２ ソース電極
１３ａ、１３ｂ、１３ｃ、１３ｄ 主配線用ワイヤ
１３Ａ 主配線用ワイヤ
１４ 制御用ワイヤ
１５ ゲート電極用端子
１６ ソース電極用端子
１７ 中継用基板
１８、１９ 基板配線抵抗調整部
１８ａ、１８ｂ、１８ｃ 正極側素子搭載部
１９ａ、１９ｂ、１９ｃ 負極側素子搭載部
２０ 封止領域
２２ 主配線用バスバー

Claims (6)

  1. 正極側外部接続端子と接続された第１基板と、
    前記第１基板と第１配線によりそれぞれ接続された複数の第２基板と、
    複数の前記第２基板にそれぞれ配置された複数の半導体素子と、
    複数の前記半導体素子と少なくとも第２配線によりそれぞれ接続された第３基板と、
    前記第３基板と接続された出力側外部接続端子と、を備え、
    前記第１配線は前記正極側外部接続端子からの距離が遠いほど電気抵抗が低く、前記第２配線は前記出力側外部接続端子からの距離が遠いほど電気抵抗が低い、
    半導体装置。
  2. 前記第３基板と第３配線によりそれぞれ接続された複数の第４基板と、
    複数の前記第４基板と少なくとも第４配線によりそれぞれ接続された第５基板と、
    前記第５基板と接続された負極側外部接続端子と、をさらに備え、
    前記第３配線は前記出力側外部接続端子からの距離が遠いほど電気抵抗が低く、前記第４配線は前記負極側外部接続端子からの距離が遠いほど電気抵抗が低い、
    請求項１に記載の半導体装置。
  3. 前記半導体素子と前記第３基板とは、前記第２配線、中継用基板、及び中継用配線により、それぞれ接続され、
    前記第４基板と前記第５基板とは、前記第４配線、中継用基板、及び中継用配線により、それぞれ接続された、
    請求項２に記載の半導体装置。
  4. 前記第１基板、前記第２基板、前記第３基板、前記第４基板、及び前記第５基板は、金属パターンが形成された絶縁性基板であって、それぞれ電気的に絶縁されている、
    請求項２又は３に記載の半導体装置。
  5. 前記第１配線、前記第２配線、前記第３配線、及び前記第４配線は、金属ワイヤであり、その本数に応じて電気抵抗が変化する、
    請求項２から４のいずれか１項に記載の半導体装置。
  6. 前記第１配線及び前記第３配線は、くびれが形成された配線抵抗調整部であり、前記第２配線及び前記第４配線は、銅により構成されたバスバーである、
    請求項２から４のいずれか１項に記載の半導体装置。
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