JP2014229831A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】記憶容量の大きな複数の半導体チップを配線基板にフリップチップ実装する。【解決手段】半導体装置１００は、複数の接続パッド１１２を有する配線基板１０２と、略長方形面を有し、短辺側に電極パッド１１６が形成され、配線基板１０２の上に配置されるメモリチップ１０４と、略長方形面を有し、短辺側に電極パッド１１８が形成され、メモリチップ１０４の上に配置されるメモリチップ１０６と、メモリチップ１０４，１０６を覆う封止樹脂１３４を含む。メモリチップ１０６の長軸方向はメモリチップ１０４の長軸方向と略直交する。メモリチップ１０６は、配線基板１０２における接続パッド１１２とバンプ電極１２６を介して接続される。【選択図】図１

Description

本発明は、フリップチップ実装された半導体チップを備える半導体装置とその製造方法に関する。

近年、配線基板に複数の半導体チップをフリップチップ実装した半導体装置が提案されている（特許文献１，２参照）。ＰｏＰ（Package on Package）とよばれるタイプの半導体装置では、通常、ロジックチップを搭載した配線基板の上に、メモリチップを搭載した配線基板を接続する。ＰｏＰタイプの半導体装置でも、大容量化と薄型化の要求に応えるためにフリップチップ実装が検討されている。

特開２００５−３５３９０８号公報 ＷＯ２００６／０９５６０２号公報

特許文献１では、配線基板（実装基板）の上に複数の半導体チップ（電子デバイス）が積層され、各半導体チップはバンプ電極を介して配線基板と接続されている。ただし、特許文献１においては、配線基板に積層される複数の半導体チップは、下段ほど小さく、上段ほど大きなサイズであることが前提となっている。特許文献２においても同様である。このため、複数種類の半導体チップを製造する必要があるだけでなく、下段の半導体チップの記憶容量が上段の半導体チップの記憶容量よりも小さくなってしまうという問題がある。

また、フリップチップ実装される半導体チップは、配線基板と封止樹脂の熱膨張係数の違いに起因する応力を受ける。特許文献２のように上下の半導体チップを直接接合すると、一方の半導体チップが受ける応力が他方の半導体チップにもダイレクトに加わるため、配線基板と半導体チップのバンプ結合が破断してしまうリスクがある。

本発明に係る半導体装置は、複数の第１の接続パッドを設置された第１の配線基板と、略長方形面を有し、短辺側に第１の電極パッドが形成され、第１の配線基板の上に配置される第１の半導体チップと、略長方形面を有し、短辺側に第２の電極パッドが形成され、第１の半導体チップの上に配置される第２の半導体チップと、第１および第２の半導体チップを覆う封止樹脂と、を備える。第１の半導体チップの長軸方向は第２の半導体チップの長軸方向と略直交する。第２の半導体チップにおける第２の電極パッドは、第１の配線基板における第１の接続パッドと第２のバンプ電極を介して接続される。

本発明に係る半導体装置の製造方法は、第１の配線基板に複数の第１の接続パッドを形成するステップと、略長方形面を有し、短辺側に第１の電極パッドが形成される第１の半導体チップを第１の配線基板の上に設置し、第１の電極パッドと第１の接続パッドを接続するステップと、略長方形面を有し、短辺側に第２の電極パッドが形成される第２の半導体チップを第１の半導体チップの上に設置し、第２の電極パッドと第１の接続パッドを接続するステップと、封止樹脂により第１および第２の半導体チップを覆うステップと、を備える。第２の半導体チップの長軸方向は第１の半導体チップの長軸方向と略直交し、第２の半導体チップにおける第２の電極パッドは、第１の配線基板の第１の接続パッドと第２のバンプ電極を介して接続される。

本発明によれば、記憶容量の大きな複数の半導体チップを省サイズにて配線基板にフリップチップ実装させやすくなる。また、各半導体チップにかかる応力を抑制しやすい。

第１実施形態における半導体装置の平面図である。 図１のＡ−Ａ’線における半導体装置の断面図である。 第１のメモリチップの斜視図である。 第２のメモリチップの斜視図である。 図５（ａ）および図５（ｂ）は、第１のバンプ電極と第２のバンプ電極の断面図である。 ロジックチップと複数のメモリチップを搭載した半導体装置の断面図である。 第１の実施形態における半導体装置の第１の製造過程を示す図である。 第１の実施形態における半導体装置の第２の製造過程を示す図である。 第１の実施形態における半導体装置の第３の製造過程を示す図である。 第１の実施形態における半導体装置の第４の製造過程を示す図である。 第１の実施形態における半導体装置の第５の製造過程を示す図である。 第１の実施形態における半導体装置の第６の製造過程を示す図である。 第２実施形態における半導体装置の平面図である。 図１３のＢ−Ｂ’線における半導体装置の断面図である。 第１のメモリチップの斜視図である。 第２の実施形態における半導体装置の第１の製造過程を示す図である。 第２の実施形態における半導体装置の第２の製造過程を示す図である。 第２の実施形態における半導体装置の第３の製造過程を示す図である。 第２の実施形態における半導体装置の第４の製造過程を示す図である。 第２の実施形態における半導体装置の第５の製造過程を示す図である。 第２の実施形態における半導体装置の第６の製造過程を示す図である。 第３実施形態における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

［第１実施形態］
図１は、第１実施形態における半導体装置１００の平面図である。図２は、図１のＡ−Ａ’線における半導体装置１００の断面図である。半導体装置１００は、配線基板１０２（第１の配線基板）とその上に積層されるメモリチップ１０４（第１の半導体チップ）とメモリチップ１０６（第２の半導体チップ）を含む。配線基板１０２は、ガラスエポキシ基板などの絶縁基材１０８の表面に配線パターンが形成された厚さ９０μｍ程度の基板である。絶縁基材１０８の両面は絶縁膜１１０（ソルダーレジスト膜）に覆われる。配線パターンのほとんどは絶縁膜１１０により覆われるが、一部はＳＲ開口部１２２から露出する。この露出した配線パターンが接続パッド１１２（第１の接続パッド）およびランド１１４である。ランド１１４は、メモリチップ１０４，１０６が配置される領域を囲むように２列で配置される。絶縁基材１０８を貫通するスルーホール導体により、接続パッド１１２とランド１１４は電気的に接続される。ランド１１４には、はんだボール１３６（外部端子）が接続される。

メモリチップ１０４とメモリチップ１０６は、配線基板１０２の中央部に搭載される。本実施形態におけるこれらのメモリチップは、サイズも記憶容量も同じＤＲＡＭ（Dynamic Random Access Memory）のメモリチップであるとする。メモリチップ１０４およびメモリチップ１０６は、図１に示すように長方形面を有する板状のチップである。メモリチップ１０４，１０６は、いずれもシリコン基板の一面にメモリ回路が形成され、それぞれの短辺には複数の電極パッド１１６（第１の電極パッド）、電極パッド１１８（第２の電極パッド）が配列される。

メモリチップ１０４の長軸方向とメモリチップ１０６の長軸方向は略直交する。このため、メモリチップ１０６はその長軸方向においてメモリチップ１０４から部分的にオーバーハングしている（オーバーハング部１２０）。

図３は、メモリチップ１０４の斜視図である。メモリチップ１０４は、短辺側に形成される電極パッド１１６の上に、バンプ電極１２４（第１のバンプ電極）が設置される。バンプ電極１２４の高さはたとえば２０μｍ程度である。

図４は、メモリチップ１０６の斜視図である。メモリチップ１０６も、短辺側に形成された電極パッド１１８の上に、バンプ電極１２６（第２のバンプ電極）が設置される。バンプ電極１２６の高さは１００μｍ程度である。

図５（ａ）および図５（ｂ）は、バンプ電極１２４およびバンプ電極１２６の断面図である。バンプ電極１２４とバンプ電極１２６は高さおよび直径が異なるが、それ以外の構造・材質は同じである。バンプ電極１２６の直径はバンプ電極１２４のそれよりも大きい。バンプ電極１２４の配線抵抗とバンプ電極１２６の配線抵抗が同程度となるように、それぞれの高さおよび直径を設定することが望ましい。

バンプ電極１２４，１２６以外の部分は保護膜１３２により覆われる。バンプ電極１２４やバンプ電極１２６は、材質は銅でありピラー形状を有する。バンプ電極１２４，１２６の先端にははんだ層１２８，１３０が形成される。図１に示すように、メモリチップ１０４は、バンプ電極１２４が形成される面を配線基板１０２に対向させるように配線基板１０２に搭載される。バンプ電極１２４の先端のはんだ層１２８は、ＳＲ開口部１２２から露出する接続パッド１１２と接続される。

同様に、メモリチップ１０６も、バンプ電極１２６が形成される面を配線基板１０２に対向させるように配線基板１０２に搭載される。バンプ電極１２６の先端のはんだ層１３０も、ＳＲ開口部１２２から露出する接続パッド１１２と接続される。

メモリチップ１０６（上側）のバンプ電極１２６は、メモリチップ１０４（下側）のバンプ電極１２４よりも高く、かつ、メモリチップ１０６はメモリチップ１０４に対してオーバーハングしている。このため、図１に示すようにメモリチップ１０４とメモリチップ１０６は互いに接触することなくバンプ電極１２４とバンプ電極１２６にてそれぞれ配線基板１０２と接続される。

以上の構成より、各メモリチップ１０４，１０６は、バンプ電極、接続パッド１１２を介してはんだボール１３６と接続される。

メモリチップ１０４，１０６は、熱硬化性樹脂である封止樹脂１３４により覆われる。封止樹脂１３４は、たとえば、ＭＵＦ（Mold Underfill）である。封止樹脂１３４はまた、メモリチップ１０４とメモリチップ１０６の隙間にも充填される。封止樹脂１３４は、１０μｍ未満の大きさのフィラーを含むエポキシ樹脂であってもよい。この場合、メモリチップ１０４とメモリチップ１０６の隙間はフィラーの径の２倍程度である約２０μｍ以上を確保することが望ましい。同様に、メモリチップ１０４と配線基板１０２の隙間にも封止樹脂１３４が充填される。

なお、ＭＵＦに限らず、ＵＦ（Underfill）やＮＣＦ（Non-conductive Film）、ＮＣＰ（Non-conductive Paste）などの樹脂部材を隙間に充填し、全体を封止樹脂１３４で覆ってもよい。

メモリチップ１０４，１０６はいずれもバンプ電極により配線基板１０２と接続されるため、ボンディングワイヤをメモリチップ１０４，１０６から引き出す必要がない。このため、配線基板１０２に面積の大きなメモリチップ、いいかえれば大容量のメモリチップを搭載しやすい。また、ボンディングワイヤを使わないので、２つのメモリチップ１０４，１０６それぞれから配線基板１０２までの配線長がほとんど等しい。バンプ電極１２６の高さがバンプ電極１２４よりも高くなる代わりに、バンプ電極１２６の直径をバンプ電極１２４の直径よりも大きくすることにより、バンプ電極１２４およびバンプ電極１２６の配線抵抗を同程度に設定できる。

メモリチップ１０４に対してメモリチップ１０６をハングオーバーさせることにより、メモリチップ１０４のバンプ電極１２４が配列される領域とメモリチップ１０６のバンプ電極１２６が配列される領域を分離できる。配線基板１０２において配線が密集しないので、配線基板１０２の製造歩留まりの向上にも資する。

メモリチップ１０４とメモリチップ１０６は直接接触することなく、封止樹脂１３４を介して間接的に接触している。このため、封止樹脂１３４と配線基板１０２の熱膨張係数の違いに起因する応力をメモリチップ１０４が受けたときでも、その応力がメモリチップ１０６に直接伝わることがない。逆もまた同じである。

メモリチップ１０４よりも上のメモリチップ１０６については、メモリチップ１０６を支えるバンプ電極１２６を太くしているため、メモリチップ１０６と配線基板１０２との接続を安定させることができる。

図６は、ロジックチップ１４８およびメモリチップ１０４，１０６を搭載した半導体装置１０１の断面図である。半導体装置１００は、メモリ部１６０とロジック部１６２を含む。メモリ部１６０の構造は、図１に関連して説明した通りである。ロジック部１６２は、配線基板１３８（第２の配線基板）とロジックチップ１４８（第３の半導体チップ）を含む。図６に示す半導体装置１０１は、１つのロジックチップ１４８により２枚のメモリチップ１０４，１０６をコントロールする。

配線基板１３８も、ガラスエポキシ基板などの絶縁基材１４４の表面に配線パターンが形成された厚さ９０μｍ程度の基板である。絶縁基材１４４の両面は絶縁膜１４２（ソルダーレジスト膜）に覆われる。配線パターンのほとんどは絶縁膜１４２により覆われるが、一部は露出する。この露出した配線パターンが接続パッド１５４、ランド１４６，１４０である。絶縁基材１４４を貫通するスルーホール導体により、上面の接続パッド１１２やランド１４６は、下面のランド１４０と電気的に接続される。ランド１４０には、はんだボール１５８が接続される。

ロジックチップ１４８は、配線基板１３８の中央部に搭載される。本実施形態におけるロジックチップ１４８は、ＤＲＡＭの各種制御回路を搭載した半導体チップである。ロジックチップ１４８の表面には、電極パッド１５０とバンプ電極１５２が形成される。ロジックチップ１４８は、電極パッド１５０やバンプ電極１５２を介して接続パッド１５４、ランド１４０およびはんだボール１５８と接続される。ロジックチップ１４８と絶縁基材１４４の隙間はアンダーフィル１５６により埋められる。

メモリ部１６０のはんだボール１３６は、ロジック部１６２のランド１４６とも接続される。ここで、メモリ部１６０のはんだボール１３６はロジックチップ１４８が配線基板１０２の裏面に接触しない程度の高さを有する。配線基板１０２とロジックチップ１４８の間には隙間があるため、配線基板１０２にかかる応力がロジックチップ１４８に直接伝わることがない。また、ロジックチップ１４８と配線基板１０２の熱がお互いに伝導するのを防ぐことができる。

次に、図７〜図１２により、第１の実施形態における半導体装置１００の製造過程を説明する。

まず、図７に示すように、絶縁基材１０８の表面と裏面には配線パターンが形成され、これらは絶縁膜１１０により覆われる。絶縁膜１１０により覆われない部分から露出する配線パターンが接続パッド１１２やランド１１４となる。

配線基板１０２の中央部にメモリチップ１０４がフリップチップ実装される。このとき、メモリチップ１０４のバンプ電極１２４およびはんだ層１２８が、絶縁基材１０８の表面に形成された接続パッド１１２と接続される（図８）。なお、接続パッド１１２に突起部を設けておけば、メモリチップ１０４にバンプ電極１２４を設けておく必要はない。

更に、メモリチップ１０４の上にメモリチップ１０６をフリップチップ実装する。図１に関連して説明したように、メモリチップ１０６の長軸方向とメモリチップ１０４の長軸方向が直交するように、メモリチップ１０６の向きを設定する。メモリチップ１０４のバンプ電極１２６およびはんだ層１３０が、接続パッド１１２と接続される（図９）。

次に、封止樹脂１３４により、メモリチップ１０４，１０６を覆う。その後、封止樹脂１３４の表面を研削することにより、半導体装置１００の厚さを調整する（図１０）。配線基板１０２の裏側にはんだボール１３６を外部端子として取り付ける（図１１）。最後に、ダイシングライン１６４に沿って封止樹脂１３４を切断することにより、複数の半導体装置１００ができあがる（図１２）。

［第２実施形態］
図１３は、第２実施形態における半導体装置１００の平面図である。図１４は、図１３のＢ−Ｂ’線における半導体装置１００の断面図である。第１実施形態と異なり、第２実施形態の半導体装置１００においては、メモリチップ１０４はバンプ電極１２４ではなくボンディングワイヤ１６６により接続パッド１１２と接続される。ボンディングワイヤ１６６の材質は、たとえば、金である。また、メモリチップ１０４と配線基板１０２は、ＤＡＦ（Die Attached Film）などの接着部材１６８により接着される。

図１５は、メモリチップ１０４の斜視図である。メモリチップ１０４は、短辺側に電極パッド１１６が形成されるがバンプ電極は形成されない。メモリチップ１０４の裏面には接着部材１６８が塗布される。上側のメモリチップ１０６の構造は、図４に説明した内容と同じである。

メモリチップ１０４は、接着部材１６８を塗布された面を配線基板１０２に対向させるように配線基板１０２に搭載される。メモリチップ１０４の電極パッド１１８と、配線基板１０２の接続パッド１１２は、ボンディングワイヤ１６６により電気的に接続される。メモリチップ１０４と配線基板１０２は、接着部材１６８により接着されるため、第１実施形態よりも半導体装置１００を薄くできる。また、メモリチップ１０４の電極パッド１１８が形成される領域と、メモリチップ１０６の電極パッド１１８が形成される領域は重ならない。このため、メモリチップ１０４のワイヤ接続のために、メモリチップ１０４とメモリチップ１０６の隙間を拡げるといった処置は必要とされない。

次に、図１６〜図２１により、第２の実施形態における半導体装置１００の製造過程を説明する。

図１６に示すように、絶縁基材１０８の表面と裏面には配線パターンが形成され、これらは絶縁膜１１０により覆われる。絶縁膜１１０により覆われない部分から露出する配線パターンが接続パッド１１２やランド１１４となる。配線基板１０２の中央部にメモリチップ１０４が接着部材１６８により接着される（図１７）。

更に、メモリチップ１０４の上にメモリチップ１０６をフリップチップ実装する。メモリチップ１０６の長軸方向とメモリチップ１０４の長軸方向は直交する。メモリチップ１０４のバンプ電極１２６およびはんだ層１３０が、接続パッド１１２と接続される（図１８）。

次に、封止樹脂１３４により、メモリチップ１０４，１０６を覆う。その後、封止樹脂１３４の表面を研削することにより、半導体装置１００の厚さを調整する（図１９）。配線基板１０２の裏側にはんだボール１３６を外部端子として取り付ける（図２０）。最後に、ダイシングライン１６４に沿って封止樹脂１３４を切断することにより、複数の半導体装置１００ができあがる（図２１）。

［第３実施形態］
図２２は、第３実施形態における半導体装置１００の断面図である。第３実施形態の半導体装置１００においては、一部の接続パッド１１２の上にスタッドバンプ１７０が形成されている。スタッドバンプ１７０に高さがあるため、メモリチップ１０６のバンプ電極１２６を第１実施形態のそれよりも低くできる。この結果、配線基板１０２とメモリチップ１０６の接続を安定させやすくなる。

スタッドバンプ１７０は、ワイヤボンディング装置などにより形成されてもよいし、接続パッド１１２の上にめっき等を施すことにより形成されてもよいし、あるいは、導電部材からなるピラーを搭載することにより形成されてもよい。

［第４実施形態］
図２３は、第４実施形態における半導体装置１００の断面図である。第４実施形態の半導体装置１００は、メモリチップ１０６が露出するまで封止樹脂１３４が研削されている。半導体装置１００はいっそう薄膜化されるだけでなく、メモリチップ１０６から排熱しやすくなる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

配線基板１０２は、ガラスエポキシ基板等のリジッド（rigid）な基板であってもよいが、ポリイミド等のフレキシブル（flexible）な基板であってもよい。また、配線基板１０２に搭載される半導体チップは、メモリチップに限らず、略長方形であり、かつ、短辺側に電極パッドを有するものであればどのような種類であってもよい。

１００ 半導体装置
１０２，１３８ 配線基板
１０４，１０６ メモリチップ
１０８，１４４ 絶縁基材
１１０，１４２ 絶縁膜
１１２，１５４ 接続パッド
１１４，１４０，１４６ ランド
１１６，１１８，１５０ 電極パッド
１２０ オーバーハング部
１２２ ＳＲ開口部
１２４，１２６，１５２ バンプ電極
１２８，１３０ はんだ層
１３２ 保護膜
１３４ 封止樹脂
１３６，１５８ はんだボール
１４８ ロジックチップ
１５６ アンダーフィル
１６０ メモリ部
１６２ ロジック部
１６４ ダイシングライン
１６６ ボンディングワイヤ
１６８ 接着部材
１７０ スタッドバンプ

Claims (15)

1. 複数の第１の接続パッドを有する第１の配線基板と、
   略長方形面を有し、短辺側に第１の電極パッドが形成され、前記第１の配線基板の上に配置される第１の半導体チップと、
   略長方形面を有し、短辺側に第２の電極パッドが形成され、前記第１の半導体チップの上に配置される第２の半導体チップと、
   前記第１および第２の半導体チップを覆う封止樹脂と、を備え、
   前記第１の半導体チップの長軸方向は前記第２の半導体チップの長軸方向と略直交し、
   前記第２の半導体チップにおける前記第２の電極パッドは、前記第１の配線基板における前記第１の接続パッドと第２のバンプ電極を介して接続されることを特徴とする半導体装置。
2. 前記第１の半導体チップにおける前記第１の電極パッドは、前記第１の配線基板における前記第１の接続パッドと前記第２のバンプ電極よりも短い第１のバンプ電極を介して接続されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のバンプ電極の直径よりも、前記第２のバンプ電極の直径の方が大きいことを特徴とする請求項２に記載の半導体装置。
4. 前記第１の半導体チップにおける前記第１の電極パッドは、前記第１の配線基板における前記第１の接続パッドとボンディングワイヤにより接続されることを特徴とする請求項１に記載の半導体装置。
5. 前記第１の半導体チップは前記第２の半導体チップとは非接触であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 前記第１の半導体チップと前記第２の半導体チップは略同一のサイズであることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 前記第１の配線基板の主面に前記第１の接続パッドが設置され、裏面に第１の外部端子が配置され、かつ、前記第１の接続パッドと前記第１の外部端子はスルーホール導体により接続されることを特徴とする請求項１から６のいずれかに記載の半導体装置。
8. ランドが形成された第２の配線基板と、
   前記第２の配線基板の上に配置される第３の半導体チップと、を更に備え、
   前記第１の配線基板の前記第１の外部端子は、前記第２の配線基板の前記ランドと接続されることを特徴とする請求項７に記載の半導体装置。
9. 前記第２の配線基板の主面に前記ランドが形成され、裏面に第２の外部端子が形成され、かつ、前記ランドと前記第２の外部端子はスルーホール導体により接続されることを特徴とする請求項８に記載の半導体装置。
10. 前記第３の半導体チップは、前記第１の配線基板および第２の配線基板の間に配置され、かつ、前記第１の配線基板とは非接触であることを特徴とする請求項８または９に記載の半導体装置。
11. 前記第１の配線基板の前記第１の接続パッドにはスタッドバンプが設けられ、前記第２の半導体チップにおける前記第２の電極パッドは、前記第１の配線基板における前記第１の接続パッドと第２のバンプ電極および前記スタッドバンプを介して接続されることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
12. 前記第２の半導体チップの表面は、前記封止樹脂から露出することを特徴とする請求項１から１１のいずれかに記載の半導体装置。
13. 複数の第１の接続パッドが形成された第１の配線基板を準備するステップと、
    略長方形面を有し、短辺側に第１の電極パッドが形成される第１の半導体チップを前記第１の配線基板の上に設置し、前記第１の電極パッドと前記第１の接続パッドを接続するステップと、
    略長方形面を有し、短辺側に第２の電極パッドが形成される第２の半導体チップを前記第１の半導体チップの上に設置し、前記第２の電極パッドと前記第１の接続パッドを接続するステップと、
    封止樹脂により前記第１および第２の半導体チップを覆うステップと、を備え、
    前記第２の半導体チップの長軸方向は前記第１の半導体チップの長軸方向と略直交し、
    前記第２の半導体チップにおける前記第２の電極パッドは、前記第１の配線基板の前記第１の接続パッドと第２のバンプ電極を介して接続されることを特徴とする半導体装置の製造方法。
14. 前記第１の半導体チップにおける前記第１の電極パッドは、前記第１の配線基板における前記第１の接続パッドと第１のバンプ電極を介して接続されることを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記第１の半導体チップにおける前記第１の電極パッドは、前記第１の配線基板における前記第１の接続パッドとボンディングワイヤにより接続されることを特徴とする請求項１３に記載の半導体装置の製造方法。

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