JP2014220476A - 積層セラミック電子部品及びその実装基板 - Google Patents

Abstract

【課題】高容量を具現しながらも、基板に実装した際のアコースティックノイズを低減させる。【解決手段】本発明に係る積層セラミック電子部品は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０と、誘電体層１１を介して、セラミック本体１０の両断面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層１５と、アクティブ層１５の上部に形成された上部カバー層１２と、アクティブ層１５の下部に形成され、上部カバー層１２より厚い下部カバー層１３と、セラミック本体１０の両断面を覆うように形成された第１及び第２外部電極と、を含み、下部カバー層１３の厚さをＴｂとすると、０．０３≦Ｔｂ／Ｔ≦０．２５を満たすことを特徴とする。【選択図】図２

Description

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板への実装構造に関する。

最近、電子製品の小型化の傾向により、積層セラミック電子部品も小型化及び大容量化が求められている。

これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試されており、近来では、誘電体層の厚さは薄くなりながら積層数が増加する積層セラミック電子部品が製造されている。

上記積層セラミック電子部品の小型化、及び誘電体と内部電極の薄膜化が可能で、且つ高容量化の具現のために積層数を増加させることができるようになった。

一方、上記積層セラミック電子部品のうち積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層を介して異なる極性の内部電極が交互に積層された構造を有することができる。

このような誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が発生して振動が発生することがある。

このような振動は、積層セラミックキャパシタの半田を通じて上記積層セラミックキャパシタの実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響放射面となって、雑音となる振動音を発生させるようになる。

上記振動音は、人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当することがあり、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

上記のように、積層セラミック電子部品の小型化が可能で、積層数が増加することにより、積層セラミック電子部品は、幅より厚さがさらに増加した形態で製作することができ、高容量を具現することができるが、基板に実装した際にアコースティックノイズが増加して問題となり得る。

従って、積層セラミック電子部品が高容量を具現しながらも、基板に実装した際のアコースティックノイズを低減させるための研究は依然として必要である。

特開２００５−１２９８０２号公報

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板への実装構造に関する。

本発明の一実施形態は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体と、上記誘電体層を介して、上記セラミック本体の両断面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、上記アクティブ層の上部に形成された上部カバー層と、上記アクティブ層の下部に形成され、上記上部カバー層より厚い下部カバー層と、上記セラミック本体の両断面を覆うように形成された第１及び第２外部電極と、を含み、上記下部カバー層の厚さをＴｂとすると、０．０３≦Ｔｂ／Ｔ≦０．２５を満たす積層セラミック電子部品を提供する。

上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。

上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。

上記誘電体層の積層数は５００層以上であることを特徴とすることができる。

上記第１及び第２内部電極は上記セラミック本体の厚さ方向に積層されてもよい。

本発明の他の実施形態によると、上記第１及び第２内部電極は上記セラミック本体の幅方向に積層されてもよい。

本発明のさらに他の実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミック電子部品と、含み、上記積層セラミック電子部品は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体、上記誘電体層を介して上記セラミック本体の両断面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層、上記アクティブ層の上部に形成された上部カバー層、上記アクティブ層の下部に形成されて上記上部カバー層より厚い下部カバー層、及び上記セラミック本体の両断面を覆うように形成された第１及び第２外部電極を含み、上記下部カバー層の厚さをＴｂとすると、０．０３≦Ｔｂ／Ｔ≦０．２５を満たす積層セラミック電子部品の実装基板を提供する。

上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。

上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。

上記誘電体層の積層数は５００層以上であることを特徴とすることができる。

上記第１及び第２内部電極は上記セラミック本体の厚さ方向に積層されてもよい。

本発明のさらに他の実施形態によると、上記第１及び第２内部電極は上記セラミック本体の幅方向に積層されてもよい。

本発明によると、静電容量の大容量化を具現しながら信頼性に優れた大容量積層セラミック電子部品を具現することができる。

また、積層セラミック電子部品で発生する振動を減少させて印刷回路基板にの実装した際のアコースティックノイズを減少させ、実装基板の組み立て性を向上させ、実装基板の不良率を減らすことができるという効果がある。

具体的には、本発明はセラミック本体の厚さとその内部の下部カバー層の厚さを調節して、積層セラミック電子部品を基板に実装した際のアコースティックノイズを減少させることができる。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。 図３の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

図１は、本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は、図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の両断面を通じて交互に露出するように形成された複数の第１及び第２内部電極２１、２２を含んで容量が形成されるアクティブ層１５と、上記アクティブ層１５の上部に形成された上部カバー層１２と、上記アクティブ層１５の下部に形成され、上記上部カバー層１２より厚い下部カバー層１３と、上記セラミック本体１０の両断面を覆うように形成された第１及び第２外部電極３１、３２と、を含むことができる。

以下では、本発明の一実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。

上記セラミック本体１０は特に制限されず、例えば、六面体であってもよい。

一方、本実施形態の積層セラミックキャパシタは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「第１及び第２内部電極の積層方向」と同じ概念で使用することができる。

本発明の一実施形態による積層セラミックキャパシタ１は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含んでもよい。

上記第１及び第２内部電極２１、２２は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうちの一つ以上の物質からなる導電性ペーストを使用して形成してもよい。

上記誘電体層１１は高い誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含んでもよいが、本発明はこれに限定されない。

一方、上記第１及び第２内部電極２１、２２は異なる極性を有する一対の電極であって、誘電体層１１上に、導電性金属を含む導電性ペーストを所定の厚さに印刷して形成してもよい。

上記第１及び第２内部電極２１、２２の焼成後の平均厚さは、静電容量を形成できるのであれば、特に制限されず、例えば、０．６μｍ以下であってもよい。

上記第１及び第２内部電極２１、２２の平均厚さは、図２のようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。

例えば、図２のようにセラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。

また、このような平均値を１０個以上の内部電極に拡張して測定すると、内部電極の平均厚さをさらに一般化することができる。

また、上記第１及び第２内部電極２１、２２は誘電体層１１の積層方向に沿って両断面を通じて交互に露出するように形成されることができ、中間に配置された誘電体層１１により互いに電気的に絶縁されることができる。

即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両断面を通じて交互に露出する部分により第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。

従って、第１及び第２外部電極３１、３２に電圧を印加すると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１の静電容量は第１及び第２内部電極２１、２２の重なる領域の面積と比例する。

静電容量を形成するために第１及び第２外部電極３１、３２が上記セラミック本体１０の両断面に形成され、上記第１及び第２内部電極２１、２２と電気的に連結されてもよい。

上記第１及び第２外部電極３１、３２は、内部電極と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。

上記第１及び第２外部電極３１、３２は、上記金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布した後、焼成することで形成することができる。

上記セラミック本体１０は複数の誘電体層１１を積層した後焼成して形成したものであり、このようなセラミック本体１０の形状、寸法及び誘電体層１１の積層数は、本実施形態に図示されたものに限定されない。

また、上記セラミック本体１０を形成する複数の誘電体層１１は焼結された状態であり、隣接する誘電体層１１同士の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。

このようなセラミック本体１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層１５と、上下マージン部としてアクティブ層１５の上下部にそれぞれ形成された上部及び下部カバー層１２、１３と、で構成されてもよい。

上記アクティブ層１５は誘電体層１１を介して複数の第１及び第２内部電極２１、２２を繰り返し積層して形成してもよい。

本発明の一実施形態によると、上記誘電体層１１の平均厚さｔｄは、積層セラミックキャパシタ１の容量設計に合わせて任意に変更することができるが、焼成後０．１〜０．６μｍであってもよい。

上記誘電体層１１の平均厚さｔｄは、図２のように、セラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。

例えば、図２のようにセラミック本体１０の長さ（Ｌ）方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。

また、このような平均値を１０個以上の誘電体層に拡張して測定すると、誘電体層の平均厚さをさらに一般化することができる。

上記誘電体層１１の平均厚さが０．１μｍ未満では、内部電極間の距離が近くてショート不良が発生する恐れがあり、０．６μｍを超えると、高容量積層セラミックキャパシタを具現することができない。

上記上部及び下部カバー層１２、１３は内部電極を含まないことを除き、誘電体層１１と同じ材質及び構成を有することができる。

上記上部及び下部カバー層１２、１３は、単一誘電体層または２個以上の誘電体層をアクティブ層１５の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極２１、２２の損傷を防止する役割をすることができる。

また、上記下部カバー層１３は、上記上部カバー層１２より誘電体層の積層数をさらに増加させることで、上記上部カバー層１２より厚くしてもよい。

上記のように、下部カバー層１３が上部カバー層１２より厚いことで、後述する本発明の一実施形態による積層セラミックキャパシタを基板に実装した際のアコースティックノイズを低減させることができる。

上記誘電体層１１の積層数は特に制限されないが、例えば、５００層以上であることを特徴とすることができる。

上記のように誘電体層１１の積層数を５００層以上にすることで、上記セラミック本体の厚さＴが幅Ｗより大きい高容量積層セラミックキャパシタを具現することができる。

一方、上記セラミック本体１０の長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態による積層セラミックキャパシタ１は、高容量を具現するために積層数を増加させた形態であり、上記セラミック本体１０の幅Ｗより厚さＴが大きい形態であることを特徴とする。

一般的な積層セラミックキャパシタの場合、幅と厚さが略同じ大きさに製作されてきた。

しかし、本発明の一実施形態による積層セラミックキャパシタは小型化を具現することができ、基板への実装時に十分な空間確保が可能であるため、高容量積層セラミックキャパシタを具現するために積層数を増加させることができる。

上記のように、上記セラミック本体において積層方向が厚さ方向であるため、積層数が増加することにより、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態によると、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすように積層セラミックキャパシタを製作することで、静電容量の大容量化を具現することができる。

一方、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすように製作することにより、上記積層セラミックキャパシタを基板に実装した際のアコースティックノイズが増加して問題となり得る。

しかし、本発明の一実施形態によると、上記セラミック本体１０の厚さをＴ、上記下部カバー層１３の厚さをＴｂとすると、０．０３≦Ｔｂ／Ｔ≦０．２５を満たすことで、上記積層セラミックキャパシタ１を基板に実装した際のアコースティックノイズを低減させることができる。

以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズに対する関係を説明する。

セラミック本体１０の全体厚さは、セラミック本体１０の上面から下面までの距離を意味し、アクティブ層１５の全体厚さは、アクティブ層１５の最上部に形成された第１内部電極２１の上面からアクティブ層１５の最下部に形成された第２内部電極２２の下面までの距離を意味することができる。

また、下部カバー層１３の厚さＴｂは、アクティブ層１５の厚さ方向の最下部に形成された第２内部電極２２の下面からセラミック本体１０の下面までの距離を意味し、上部カバー層１２の厚さはアクティブ層１５の厚さ方向の最上部に形成された第１内部電極２１の上面からセラミック本体１０の上面までの距離を意味することができる。

積層チップキャパシタ１の両端部に形成された第１及び第２外部電極３１、３２に極性の異なる電圧が印加されると、誘電体層１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によりセラミック本体１０が厚さ方向に膨脹と収縮するようになり、第１及び第２外部電極３１、３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によって、セラミック本体１０の厚さ方向の膨脹と収縮とは反対に収縮と膨脹するようになる。

ここで、アクティブ層１５の中心部に対応する第１及び第２外部電極３１、３２の領域は最大に膨脹及び収縮される部分であり、アコースティックノイズの発生原因となる。

即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されてアクティブ層１５の中心部で発生する変形率と下部カバー層１３で発生する変形率との差によってセラミック本体１０の両断面に形成された変曲点（ＰＩ：ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）が、セラミック本体１０の厚さの中心部以下に形成されるようにすることができる。

即ち、上記下部カバー層１３が上部カバー層１２より厚く、上記セラミック本体１０の厚さＴに対する上記下部カバー層１３の厚さＴｂの比率が０．０３≦Ｔｂ／Ｔ≦０．２５を満たすように調節することで、アコースティックノイズを減少させることができる。

これにより、信頼性に優れた高容量積層セラミックキャパシタを具現することができる。

上記セラミック本体１０の厚さＴに対する上記下部カバー層１３の厚さＴｂの比率（Ｔｂ／Ｔ）が０．０３未満では、アコースティックノイズが増加することがある。

一方、上記セラミック本体１０の厚さＴに対する上記下部カバー層１３の厚さＴｂの比率（Ｔｂ／Ｔ）が０．２５を超えると、静電容量が低下する恐れがあり、高容量積層セラミックキャパシタを具現することができない。

図３は、本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図４は、図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図３及び図４を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００では、図３を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。ここで、「幅方向」とは、誘電体層１１１を積み上げる方向、即ち、「第１及び第２内部電極１２１、１２２の積層方向」と同じ概念で使用することができる。

即ち、図３及び図４のように、本発明の他の実施形態による積層セラミックキャパシタ１００は、上述した本発明の一実施形態による積層セラミックキャパシタとは異なって、第１及び第２内部電極１２１、１２２の積層方向が上記セラミック本体１１０の幅方向であることを特徴とする。

上記本発明の他の実施形態による積層セラミックキャパシタ１００は、後述するように基板に実装する場合、内部電極が基板に垂直した形態で配置される垂直実装形態であることができる。

その他、上記本発明の他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同様であるため、ここではその説明を省略する。

以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれにより制限されない。

本実施例は、０．６μｍ以下の平均厚さを有する誘電体層を適用した積層セラミックキャパシタに対して、上記セラミック本体の厚さＴに対する下部カバー層の厚さＴｂの比率（Ｔｂ／Ｔ）によるアコースティックノイズ及び容量具現率を試すために行われた。

本実施例による積層セラミックキャパシタは下記のような段階で製作された。

まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．０５μｍ及び０．９５μｍの厚さに製造された複数個のセラミックグリーンシートを用意した。これにより、誘電体層を形成する。

次に、ニッケル粒子の平均大きさが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。

上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法により塗布して内部電極を形成した後、上記セラミックグリーンシートを約５００層積層する。このとき、内部電極の形成されたセラミックグリーンシートの下部に、内部電極の形成されないセラミックグリーンシートを上部よりさらに多く積層した。

該積層体を８５℃で、１０００ｋｇｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

圧着が完了したセラミック積層体を個別チップ状に切断し、切断したチップは大気雰囲気で２３０℃、６０時間保持して脱バインダーを行った。

その後、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍの酸素分圧下還元雰囲気で焼成した。

次に、外部電極の形成及びメッキ層の形成などの工程を経て積層セラミックキャパシタを製作した。

比較例は、上記セラミック本体の厚さＴに対する下部カバー層の厚さＴｂの比率（Ｔｂ／Ｔ）が本発明の数値範囲と異なるように製作したことを除き、上記実施例による方法と同様に製作した。

下記の[表１]は、上記セラミック本体の厚さＴに対する下部カバー層の厚さＴｂの比率（Ｔｂ／Ｔ）によるアコースティックノイズ及び容量具現率を比較した表である。

アコースティックノイズは測定された数値を表示し、数値が低いほど低減効果に優れることが分かる。

上記容量具現率（即ち、目標容量に対する静電容量の比率）は、目標容量値を１００％とするとき、目標容量に対する静電容量値が８０％未満の場合を「ＮＧ」、８０％以上の場合を「ＯＫ」と表示した。

＊は比較例、ＡＮ：アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）

上記［表１］を参照すると、比較例であるサンプル１及び２は、セラミック本体の厚さＴに対する下部カバー層の厚さＴｂの比率（Ｔｂ／Ｔ）が０．０３未満の場合で、アコースティックノイズ低減効果がないことが分かる。

また、比較例であるサンプル１０〜１２は、セラミック本体の厚さＴに対する下部カバー層の厚さＴｂの比率（Ｔｂ／Ｔ）が０．２５を超える場合で、容量具現率が低くて高容量積層セラミックキャパシタの具現に問題があることが分かる。

一方、実施例であるサンプル３〜９は、本発明の数値範囲を満たす場合で、アコースティックノイズの低減効果に優れており、信頼性に優れた高容量積層セラミックキャパシタの具現が可能であることが分かる。

積層セラミックキャパシタの実装基板
図５は、図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図であり、図６は、図３の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。

図５を参照すると、本発明の一実施形態による積層セラミックキャパシタ１の実装基板２００は、積層セラミックキャパシタ１が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２と、を含む。

このとき、積層セラミックキャパシタ１の第１及び第２外部電極３１、３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。

また、図６を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が垂直に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２と、を含む。

上記のように、本発明の他の実施形態による積層セラミック電子部品の実装基板は誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体を含む積層セラミック電子部品が実装された形態であり、高容量積層セラミックキャパシタを含むことができる。

また、上記のように、本発明の他の実施形態による積層セラミック電子部品の実装基板は、上記積層セラミックキャパシタを、基板上に水平または垂直実装しても、上述したようにセラミック本体の厚さＴに対する下部カバー層の厚さＴｂの比率（Ｔｂ／Ｔ）が、０．０３≦Ｔｂ／Ｔ≦０．２５を満たすため、積層セラミック電子部品のアコースティックノイズの発生を低減させることができる。

これにより、信頼性に優れた高容量積層セラミックキャパシタを含む積層セラミック電子部品の実装基板を具現することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１、１００ 積層セラミックキャパシタ
１０、１１０ セラミック本体
１１、１１１ 誘電体層
１２、１１２ 上部カバー層
１３、１１３ 下部カバー層
１５、１１５ アクティブ層
２１、２２、１２１、１２２ 第１及び第２内部電極
３１、３２、１３１、１３２ 外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
Ｔｂ 下部カバー層の厚さ
Ｔ セラミック本体の厚さ

Claims (12)

1. 誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体と、
   前記誘電体層を介して、前記セラミック本体の両断面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層と、
   前記アクティブ層の上部に形成された上部カバー層と、
   前記アクティブ層の下部に形成され、前記上部カバー層より厚い下部カバー層と、
   前記セラミック本体の両断面を覆うように形成された第１及び第２外部電極と、を含み、
   前記下部カバー層の厚さをＴｂとすると、０．０３≦Ｔｂ／Ｔ≦０．２５を満たす積層セラミック電子部品。
2. 前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１に記載の積層セラミック電子部品。
3. 前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
4. 前記誘電体層の積層数は５００層以上であることを特徴とする、請求項１に記載の積層セラミック電子部品。
5. 前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
6. 前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項１に記載の積層セラミック電子部品。
7. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、
   前記積層セラミック電子部品は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体、前記誘電体層を介して前記セラミック本体の両断面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含んで容量が形成されるアクティブ層、前記アクティブ層の上部に形成された上部カバー層、前記アクティブ層の下部に形成されて前記上部カバー層より厚い下部カバー層、及び前記セラミック本体の両断面を覆うように形成された第１及び第２外部電極を含み、前記下部カバー層の厚さをＴｂとすると、０．０３≦Ｔｂ／Ｔ≦０．２５を満たす積層セラミック電子部品の実装基板。
8. 前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項７に記載の積層セラミック電子部品の実装基板。
9. 前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項７に記載の積層セラミック電子部品の実装基板。
10. 前記誘電体層の積層数は５００層以上であることを特徴とする、請求項７に記載の積層セラミック電子部品の実装基板。
11. 前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項７に記載の積層セラミック電子部品の実装基板。
12. 前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項７に記載の積層セラミック電子部品の実装基板。

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