JP2014130675A - 複数のセンスアンプ及びこれを備える半導体装置 - Google Patents

Abstract

【課題】非破壊読み出しが可能なメモリセルを有する半導体記憶装置のデータ読み出しを高速化する。
【解決手段】それぞれ複数のメモリセルＭＣが接続された複数のビット線ＢＬと、複数のビット線ＢＬに対して共通に割り当てられたトランスファラインＴＲＬ１，ＴＲＬ２と、トランスファラインＴＲＬ１，ＴＲＬ２にそれぞれ接続されたセンスアンプＳＡ１，ＳＡ２と、センスアンプＳＡ１による増幅動作の実行中に、センスアンプＳＡ２による変換動作を実行させる制御回路ＣＴＬとを備える。このように、同じビット線ＢＬに対して複数のセンスアンプが割り当てられており、これらを並列に動作させていることから、データの読み出しを高速に行うことが可能となる。
【選択図】図１

Description

本発明は半導体記憶装置及びその制御方法に関し、特に、非破壊読み出しが可能なメモリセルを有する半導体記憶装置及びその制御方法に関する。

現在、半導体記憶装置には種々のタイプのものが存在し、代表的な半導体記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。ＤＲＡＭの多くはクロック信号に同期してデータの入出力を行うシンクロナス型であり、７ｎｓ程度のサイクルでランダムアクセスが可能である。

しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまうため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。

大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。

一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１〜４参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用してデータを記録することができる。

相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。一方、データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このため、ＰＲＡＭは、ＤＲＡＭと異なり非破壊読み出しが可能である。また、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。

特開２００６−２４３５５号公報 特開２００５−１５８１９９号公報 特開２００６−３１７９５号公報 特開２００６−２９４１８１号公報 特開平９−１８０４６４号公報

ＤＲＡＭは電圧センス型の半導体記憶装置であることから、ビット線対に生じる電位差をセンスアンプで増幅することによりデータの読み出しが行われる。これに対し、ＰＲＡＭは電流センス型の半導体記憶装置であることから、データ読み出しにおいては、メモリセルに読み出し電流を流すことによって保持内容を電位差に変換し、さらに、この電位差を増幅する必要がある。

このため、ＰＲＡＭのセンスアンプは、ＤＲＡＭのセンスアンプに比べて回路規模が非常に大きくなる。したがって、ＤＲＡＭのようにビット線ごとにセンスアンプを設けることは現実的でなく、複数のビット線に対して１つのセンスアンプを共用する必要が生じる。より現実的には、複数のセルアレイに対して１つのセンスアンプを配置することが好適であると考えられる。

ところが、複数のビット線に対して１つのセンスアンプを共用すると、センスアンプからみたビット線容量が非常に大きくなるため、センス動作に時間がかかるという問題が生じてしまう。このため、データの読み出しサイクルがＤＲＡＭに比べて大幅に長くなり、ＤＲＡＭとの互換性を保つことができなくなる。

このような問題は、ＰＲＡＭだけでなく、センス動作に時間のかかる他のタイプの半導体記憶装置においても同様に生じる問題である。

したがって、本発明の目的は、データの読み出しを高速に行うことが可能な半導体記憶装置及びその制御方法を提供することである。

また、本発明の他の目的は、複数のビット線に対して１つのセンスアンプが共用された半導体記憶装置であって、データの読み出しを高速に行うことが可能な半導体記憶装置、並びに、その制御方法を提供することである。

また、本発明のさらに他の目的は、非破壊読み出しが可能なメモリセルを有する半導体記憶装置であって、データの読み出しを高速に行うことが可能な半導体記憶装置、並びに、その制御方法を提供することである。

本発明による半導体記憶装置は、非破壊読み出しが可能な複数のメモリセルと、前記複数のメモリセルに接続されたビット線と、いずれも前記ビット線に割り当てられ、前記メモリセルの保持内容を電位差に変換する変換回路及び前記電位差を増幅する増幅回路を含む第１及び第２のセンスアンプと、前記第１のセンスアンプの前記増幅回路による増幅動作の実行中に、前記第２のセンスアンプの前記変換回路による変換動作を実行させる制御回路とを備えることを特徴とする。

また、本発明による半導体記憶装置の制御方法は、非破壊読み出しが可能な複数のメモリセルと、前記複数のメモリセルに接続されたビット線と、いずれも前記ビット線に割り当てられ、前記メモリセルの保持内容を電位差に変換する変換回路及び前記電位差を増幅する増幅回路を含む第１及び第２のセンスアンプとを備える半導体記憶装置の制御方法であって、前記第１のセンスアンプの前記変換回路を用いて変換動作を行う第１のステップと、前記第１のセンスアンプの前記増幅回路を用いて増幅動作を行う第２のステップと、前記第２のセンスアンプの前記変換回路を用いて変換動作を行う第３のステップとを備え、前記第２及び第３のステップを並列に実行することを特徴とする。

メモリセルは、保持内容によって抵抗値が異なる可変抵抗素子を含んでいることが好ましい。この場合、変換回路は、選択されたメモリセルに読み出し電流を供給する読み出し電流供給部を含んでいることが好ましい。可変抵抗素子は、相変化材料を含んでいることが好ましい。

本発明によれば、同じビット線に対して複数のセンスアンプが割り当てられており、これらを並列に動作させていることから、データの読み出しを高速に行うことが可能となる。したがって、複数のビット線に対して１つのセンスアンプを共用する結果、センス動作に時間がかかる場合であっても、データの読み出しサイクルを短縮することが可能となる。このため、例えば、本発明をＰＲＡＭに適用すれば、ＤＲＡＭとの互換性を確保することが可能となる。

本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。 メモリセルＭＣの回路図である。 第１のセンスアンプＳＡ１の回路図である。 第１のセンスアンプＳＡ１の動作を説明するためのタイミング図である。 センスアンプＳＡ１，ＳＡ２の並列動作を説明するための模式的なタイミング図である。 単位回路１０を複数個設けた例による半導体記憶装置のブロック図である。 シーケンシャルアクセス時において、第１及び第２のセンスアンプＳＡ１，ＳＡ２が交互に動作する様子を説明するための模式図である。 制御回路ＣＴＬの一部分をより詳細に示すブロック図である。 図８に示す制御回路ＣＴＬの動作を示すタイミング図である。 センスアンプＳＡ１〜ＳＡ３の並列動作を説明するための模式的なタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。本実施形態は、本発明をＰＲＡＭに適用した場合の一例を示している。

図１に示すように、本実施形態による半導体記憶装置は、複数のセルアレイＣＡ１，ＣＡ２，ＣＡ３・・・と、これら複数のセルアレイＣＡ１，ＣＡ２，ＣＡ３・・・に対して共通に割り当てられた第１及び第２のトランスファラインＴＲＬ１，ＴＲＬ２と、トランスファラインＴＲＬ１，ＴＲＬ２にそれぞれ接続された第１及び第２のセンスアンプＳＡ１，ＳＡ２とを備えている。

セルアレイＣＡ１，ＣＡ２，ＣＡ３・・・は、いずれも複数のワード線ＷＬ１〜ＷＬｍと、複数のビット線ＢＬ１〜ＢＬｎと、これらの交点に配置されたメモリセルＭＣによって構成されている。ワード線ＷＬ１〜ＷＬｍの選択は、ロウデコーダＸＤＥＣによって行われ、ワード線ＷＬ１〜ＷＬｍのいずれか一つが活性状態とされる。また、ビット線ＢＬ１〜ＢＬｎは、対応するＹスイッチＹＳＷを介してグローバルビット線ＧＢＬに接続されている。

図２は、メモリセルＭＣの回路図である。

図２に示すように、メモリセルＭＣは相変化材料からなる相変化記憶素子ＰＣと選択トランジスタＴｒによって構成され、これらがビット線ＢＬとソース線ＶＳＳとの間に直列接続されている。

相変化記憶素子ＰＣを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系元素、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系元素が挙げられる。

カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。

選択トランジスタＴｒは、ＮチャンネルＭＯＳトランジスタによって構成され、そのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬが活性化すると、ビット線ＢＬとソース線ＶＳＳとの間に相変化記憶素子ＰＣが接続された状態となる。

相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却すればよい。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却すればよい。このような書き込み電流の印加は、図示しない書き込み回路によって供給される。但し、データの書き込み動作は本発明に直接関係しないことから、データの書き込みに関連する説明は省略する。

一方、データの読み出しは、選択トランジスタＴｒをオンさせることによって相変化記憶素子ＰＣをビット線ＢＬに接続し、この状態で読み出し電流を流すことによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このため、メモリセルＭＣは、ＤＲＡＭとは異なり、非破壊読み出しが可能である。また、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。データの読み出しに関連する回路及びその動作については、追って詳述する。

図１に戻って、トランスファスイッチＴＳＷは、第１のトランスファラインＴＲＬ１に接続された第１のトランスファスイッチＴＳＷ１と、第２のトランスファラインＴＲＬ２に接続された第２のトランスファスイッチＴＳＷ２によって構成されている。これらトランスファスイッチＴＳＷ１，ＴＳＷ２は、制御回路ＣＴＬより供給される転送信号Ｓ３０に応答して排他的にオンする。したがって、選択されたメモリセルＭＣは、第１のトランスファスイッチＴＳＷ１がオンすれば第１のセンスアンプＳＡ１に接続され、第２のトランスファスイッチＴＳＷ２がオンすれば第２のセンスアンプＳＡ２に接続されることになる。

上述の通り、トランスファラインＴＲＬ１，ＴＲＬ２は複数のセルアレイＣＡ１，ＣＡ２，ＣＡ３・・・に対して共通に割り当てられており、したがって、第１及び第２のセンスアンプＳＡ１，ＳＡ２も複数のセルアレイＣＡ１，ＣＡ２，ＣＡ３・・・に対して共通に割り当てられる。つまり、複数のセルアレイＣＡ１，ＣＡ２，ＣＡ３・・・に対して読み出し回路が２系統設けられていることになる。

ＤＲＡＭのような一般的な半導体記憶装置では、センスアンプはビット線対ごとに割り当てられるため、センスアンプはセルアレイの内部に配置されることが多い。しかしながら、ＰＲＡＭにおいては、データを読み出す場合、相変化記憶素子ＰＣに読み出し電流を流すことによってメモリセルＭＣの保持内容を電位差に変換し、さらに、この電位差を増幅する必要がある。このため、ＰＲＡＭのセンスアンプは、ＤＲＡＭのセンスアンプに比べて回路規模が非常に大きくなる。このような理由から、本実施形態では、複数のセルアレイＣＡ１，ＣＡ２，ＣＡ３・・・に対して、センスアンプＳＡ１，ＳＡ２を共通に割り当てている。

図３は、第１のセンスアンプＳＡ１の回路図である。

図３に示すように、第１のセンスアンプＳＡ１は、変換回路１００と増幅回路２００によって構成されている。変換回路１００は、メモリセルＭＣの保持内容を電位差に変換する回路であり、増幅回路２００は、変換回路１００によって生成された電位差を増幅する回路である。

図３に示すように、変換回路１００は、内部ノードＡと電源配線との間に並列に接続された読み出しトランジスタ１０１及びプリチャージトランジスタ１０２と、内部ノードＡとグランド配線との間に接続されたリセットトランジスタ１０３とを備えている。

読み出しトランジスタ１０１は、Ｐチャンネル型のＭＯＳトランジスタであり、ダイオード接続されたトランジスタ１１１及び電流制限回路１２０を介して、トランスファラインＴＲＬ１に読み出し電流を供給する役割を果たす。プリチャージトランジスタ１０２もＰチャンネル型のＭＯＳトランジスタであり、ダイオード接続されたトランジスタ１１２及び電流制限回路１２０を介して、トランスファラインＴＲＬ１をプリチャージする役割を果たす。これは、読み出し前の期間ではトランスファラインＴＲＬ１がグランドレベルまで低下しているため、読み出し可能なレベルまで速やかに電位を上昇させる必要があるからである。したがって、プリチャージトランジスタ１０２の電流供給能力は、読み出しトランジスタ１０１の電流供給能力よりも十分に高く設計される。

また、リセットトランジスタ１０３は、Ｎチャンネル型のＭＯＳトランジスタであり、読み出し終了後にトランスファラインＴＲＬ１をグランドレベルまで低下させる役割を果たす。

プリチャージトランジスタ１０２のゲートには、プリチャージ信号Ｓ１１が供給される。このため、プリチャージ信号Ｓ１２が活性レベル（ローレベル）になると、トランスファラインＴＲＬ１は速やかにプリチャージされる。また、読み出しトランジスタ１０１とリセットトランジスタ１０３のゲートには、センス活性化信号Ｓ１２が共通に供給される。このため、センス活性化信号Ｓ１２が活性レベル（ローレベル）になると、トランスファラインＴＲＬ１には読み出し電流が供給され、非活性レベル（ハイレベル）になると、トランスファラインＴＲＬ１はグランドレベルに接続される。

一方、増幅回路２００は、差動回路部２１０とラッチ部２２０と出力回路２３０とを備えている。

差動回路部２１０は、内部ノードＡの電位と基準電位Ｖｒｅｆを比較する回路であり、センス活性化信号Ｓ１１が活性レベルになると比較動作を実行し、内部ノードＢ，Ｃ間により大きな電位差を生じさせる。また、ラッチ部２２０は、差動回路部２１０の出力を保持する回路であり、ラッチ信号Ｓ１３が活性レベル（ハイレベル）になると、ラッチ動作を実行する。さらに、出力回路２３０は、差動回路部２１０の出力に基づいてデータバスＢＵＳを駆動する回路であり、ラッチ信号Ｓ１３が活性レベルになると、出力動作を実行する。

以上が第１のセンスアンプＳＡ１の回路構成である。第２のセンスアンプＳＡ２については、変換回路１００が第２のトランスファラインＴＲＬ２に接続される点、並びに、信号Ｓ１１〜Ｓ１３の代わりに信号Ｓ２１〜Ｓ２３が用いられる点を除き、図３に示した第１のセンスアンプＳＡ１と同じ回路構成を有している。

図４は、第１のセンスアンプＳＡ１の動作を説明するためのタイミング図である。

第１のセンスアンプＳＡ１を用いたデータの読み出しを行う前の状態においては（時刻ｔ１以前）、プリチャージ信号Ｓ１１及びセンス活性化信号Ｓ１２はいずれもハイレベルである。これによりリセットトランジスタ１０３がオンすることから、トランスファラインＴＲＬ１はグランドレベルに保たれる。

そして、時刻ｔ１においてプリチャージ信号Ｓ１１及びセンス活性化信号Ｓ１２をローレベルに活性化させると、リセットトランジスタ１０３がオフし、読み出しトランジスタ１０１及びプリチャージトランジスタ１０２がオンすることから、トランスファラインＴＲＬ１がプリチャージされる。これにより、内部ノードＡの電位は、基準電位Ｖｒｅｆ近傍まで上昇する。

次に、時刻ｔ２において、所定の転送信号Ｓ３０を活性化させる。これにより、読み出し対象となるセルアレイＣＡに対応した、第１のトランスファスイッチＴＳＷ１がオンする。その結果、センスアンプＳＡ１からみたトランスファラインＴＲＬ１の容量が増大することから、内部ノードＡの電位は急速に低下する。しかしながら、読み出しトランジスタ１０１及びプリチャージトランジスタ１０２がオンしていることから、プリチャージ動作が進行し、内部ノードＡの電位は再び基準電位Ｖｒｅｆ近傍まで上昇する。

次に、プリチャージが完了する時刻ｔ３において、プリチャージ信号Ｓ１１をハイレベルに非活性化させる。センス活性化信号Ｓ１２については活性状態を維持しておく。これにより、トランスファラインＴＲＬ１に供給される電流は、読み出しトランジスタ１０１を介した読み出し電流のみとなる。

このため、読み出し対象のメモリセルＭＣが高抵抗状態、つまり、相変化記憶素子ＰＣがアモルファス状態（リセット状態）であれば、内部ノードＡの電位は基準電位Ｖｒｅｆよりも高くなる。これに対し、読み出し対象のメモリセルＭＣが低抵抗状態、つまり、相変化記憶素子ＰＣが結晶状態（セット状態）であれば、内部ノードＡの電位は基準電位Ｖｒｅｆよりも低くなる。

このように、メモリセルＭＣの保持内容に応じて、内部ノードＡと基準電位Ｖｒｅｆとの間には、所定の電位差が生じることになる。これに応じ、増幅回路２００に含まれる差動回路部２１０は、内部ノードＢ，Ｃにより大きな電位差を生じさせる。

次に、時刻ｔ４において、センス活性化信号Ｓ１２をハイレベルに非活性化させるとともに、ラッチ信号Ｓ１３をハイレベルに活性化させる。これにより、増幅回路２００に含まれるラッチ部２２０は、内部ノードＢ，Ｃの一方を電源電位まで引き上げるとともに、他方をグランドレベルまで引き下げ、この状態を保持する。保持された情報は、出力回路２３０を介してデータバスＢＵＳに出力される。

増幅回路２００に含まれるラッチ部２２０が活性化した後は、読み出されたデータが保持されることから、メモリセルＭＣとセンスアンプＳＡ１との接続は不要である。このため、時刻ｔ４の直後である時刻ｔ５において、転送信号Ｓ３０を非活性化させる。

そして、データバスＢＵＳを介したデータの読み出しが完了した後、時刻ｔ６においてラッチ信号Ｓ１３をローレベルに非活性化させる。これにより、各信号の状態は時刻ｔ１以前の状態に戻ることから、同じセンスアンプＳＡ１を用いた次の読み出し動作を開始することが可能となる。

以上がセンスアンプＳＡ１の動作である。本実施形態においては、このようなセンスアンプが２系統備えられていることから、これら２つのセンスアンプを並列動作させることが可能である。

図５は、センスアンプＳＡ１，ＳＡ２の並列動作を説明するための模式的なタイミング図である。

図５に示すように、センスアンプＳＡ１，ＳＡ２の動作期間は、いずれもプリチャージ期間Ｔ１と変換期間Ｔ２と増幅期間Ｔ３によって構成される。

プリチャージ期間Ｔ１は、トランスファラインＴＲＬ１又はトランスファラインＴＲＬ２の電位をグランドレベルからプリチャージレベルまで引き上げる期間であり、図４に示した時刻ｔ１〜ｔ３の期間に相当する。したがって、この動作は変換回路１００により実行される。

変換期間Ｔ２は、トランスファラインＴＲＬ１又はトランスファラインＴＲＬ２を介してメモリセルＭＣに読み出し電流を流すことによって、メモリセルの保持内容を電位差に変換する期間であり、図４に示した時刻ｔ３〜ｔ４の期間に相当する。したがって、この動作も変換回路１００により実行される。

増幅期間Ｔ３は、内部ノードＡの電位と基準電位Ｖｒｅｆとの電位差を増幅する期間であり、図４に示した時刻ｔ４〜ｔ６の期間に相当する。したがって、この動作は増幅回路２００により実行される。

そして、本実施形態においては、一方のセンスアンプが増幅期間Ｔ３に入ると、他方のセンスアンプが読み出し動作を開始し、プリチャージ動作及び変換動作を実行することができる。つまり、一方のセンスアンプの読み出し動作の終了を待つことなく、並行して他方のセンスアンプを動作させることができる。

これは、本実施形態による半導体記憶装置がＰＲＡＭであり、非破壊読み出しが可能だからである。つまり、データの読み出しによって保持内容が破壊されるタイプの半導体記憶装置（例えばＤＲＡＭ）では、読み出し動作を実行した後、リストアを行う必要があり、これら一連の動作を完了するまでは、同じビット線に繋がるメモリセルに対して読み出し動作を開始することができない。これに対し、ＰＲＡＭのように非破壊読み出しが可能な半導体記憶装置であれば、リストアを行う必要がないことから、センス動作が完了した後は、同じビット線に繋がるメモリセルに対して読み出し動作を開始することが可能である。この点に着目して、本実施形態では、読み出し回路を２系統設けているのである。

これにより、読み出しサイクルは、実質的にプリチャージ期間Ｔ１と変換期間Ｔ２の和によって定義され、センスアンプを１系統しか設けない場合と比べて、増幅期間Ｔ３の分だけ読み出しサイクルを短縮することが可能となる。したがって、プリチャージ期間Ｔ１と変換期間Ｔ２の和を例えば７ｎｓ程度に抑えれば、ＤＲＡＭと互換性を確保することが可能となる。

尚、特許文献５に記載された半導体記憶装置（ＤＲＡＭ）では、一対のビット線に対して２つのセンスアンプを配置しているが、ＤＲＡＭはデータの読み出しによって保持内容が破壊されることから、リストアを含む一連の読み出し動作が完了する前に同一ビット線に繋がる他のメモリセルに対して読み出し動作を開始することはできない。

このように、本実施形態によれば、第１及び第２のセンスアンプＳＡ１，ＳＡ２の並列動作が可能であることから、センスアンプからみた負荷容量が大きいためにプリチャージに時間がかかる場合であっても、読み出しサイクルを短縮することが可能となる。

図６は、図１に示した半導体記憶装置を単位回路として、これを複数個設けた例による半導体記憶装置のブロック図である。

図６に示すように、図１に示した半導体記憶装置を単位回路１０とし、これを複数個設ける場合、シーケンシャルアクセス時においては、アクセスごとに異なる単位回路１０が選択されるよう、構成することが好ましい。具体的には、１つの単位回路にｊ個のセルアレイが含まれ、これら単位回路がｋ個設けられているとすれば、シーケンシャルアクセス時において、図６に示すセルアレイＣＡ１，ＣＡ２・・・ＣＡｊｋの順でアクセスが行われるよう構成すればよい。このように構成すれば、シーケンシャルにアクセスされる場合には、同じ単位回路が連続してアクセスされることはない。

しかしながら、ランダムにアクセスされる場合には、同じ単位回路が連続してアクセスされる可能性があり、このようなケースにおいて、上述した２つのセンスアンプの並列動作が有効となる。このような観点からは、同じ単位回路が連続してアクセスされた場合に限り２つのセンスアンプを並列動作させ、それ以外の場合には、常に一方のセンスアンプ（例えば第１のセンスアンプＳＡ１）を動作させることも可能である。

但し、同じ単位回路が連続してアクセスされた場合とそうでない場合とで動作が異なると、かえって制御が複雑となるおそれがある。これを考慮すれば、互いに位相の異なる２つのタイミング信号を用い、第１のタイミング信号に同期して第１のセンスアンプＳＡ１を動作させ、第２のタイミング信号に同期して第２のセンスアンプＳＡ２を動作させることが好ましい。この場合、模式図である図７に示すように、シーケンシャルアクセスが行われている場合であっても、隣り合う単位回路において第１及び第２のセンスアンプＳＡ１，ＳＡ２が交互に動作することになる。図７においては、ハッチングがされたセンスアンプが動作するセンスアンプである。

図８は、制御回路ＣＴＬの一部分をより詳細に示すブロック図である。また、図９は、図８に示す制御回路ＣＴＬの動作を示すタイミング図である。

図８に示すように、制御回路ＣＴＬは、タイミング信号生成部３１０と、第１のセンスアンプ制御部３１１と、第２のセンスアンプ制御部３１２とを備えている。

タイミング信号生成部３１０は、一定の周期で活性化する原信号ＣＹＥと、原信号ＣＹＥが活性化するたびに反転する相補のサイクル信号ＣＹＣ１，ＣＹＣ２に基づいて、互いに位相の異なる第１及び第２のタイミング信号ＲＥＥＮ１，ＲＥＥＮ２を生成する。

第１のタイミング信号ＲＥＥＮ１は第１のセンスアンプ制御部３１１に供給され、これに同期して上述したプリチャージ信号Ｓ１１、センス活性化信号Ｓ１２及びラッチ信号Ｓ１３を生成する。同様に、第２のタイミング信号ＲＥＥＮ２は第２のセンスアンプ制御部３１２に供給され、これに同期してプリチャージ信号Ｓ２１、センス活性化信号Ｓ２２及びラッチ信号Ｓ２３を生成する。

このように、互いに位相の異なる第１及び第２のタイミング信号ＲＥＥＮ１，ＲＥＥＮ２に同期して第１及び第２のセンスアンプＳＡ１，ＳＡ２を制御すれば、同じ単位回路が連続してアクセスされたか否かを判断する必要がなくなることから、回路構成をより簡素化することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態は本発明をＰＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類の半導体記憶装置に適用することも可能である。したがって、メモリセルＭＣに含まれる相変化記憶素子ＰＣの代わりに、非破壊読み出しが可能な他の可変抵抗素子を用いても構わない。また、メモリセルが不揮発性であることも必須でなく、揮発性であっても構わない。

また、上記実施形態では、２つのセンスアンプＳＡ１，ＳＡ２を並列動作させているが、３つ以上のセンスアンプを並列に使用することも可能である。図１０は、３つのセンスアンプＳＡ１〜ＳＡ３を並列に使用することが好適なケースを説明するための図である。図１０に示すように、増幅期間Ｔ３がプリチャージ期間Ｔ１と変換期間Ｔ２の和よりも長い場合には、２つのセンスアンプでは、読み出しサイクルをプリチャージ期間Ｔ１と変換期間Ｔ２の和によって定義することができなくなる。このような場合には、図１０に示すように、３つ以上のセンスアンプＳＡ１〜ＳＡ３を並列に使用すれば、読み出しサイクルをプリチャージ期間Ｔ１と変換期間Ｔ２の和によって定義することが可能となる。

１０ 単位回路
１００ 変換回路
１０１ 読み出しトランジスタ
１０２ プリチャージトランジスタ
１０３ リセットトランジスタ
１１１，１１２ トランジスタ
１２０ 電流制限回路
２００ 増幅回路
２１０ 差動回路部
２２０ ラッチ部
２３０ 出力回路
３１０ タイミング信号生成部
３１１ 第１のセンスアンプ制御部
３１２ 第２のセンスアンプ制御部
Ａ，Ｂ，Ｃ 内部ノード
ＢＬ ビット線
ＢＵＳ データバス
ＣＡ セルアレイ
ＣＴＬ 制御回路
ＧＢＬ グローバルビット線
ＭＣ メモリセル
ＰＣ 相変化記憶素子
ＳＡ１ 第１のセンスアンプ
ＳＡ２ 第２のセンスアンプ
Ｔｒ 選択トランジスタ
ＴＲＬ１ 第１のトランスファライン
ＴＲＬ２ 第２のトランスファライン
ＴＳＷ１ 第１のトランスファスイッチ
ＴＳＷ２ 第２のトランスファスイッチ
ＷＬ ワード線
ＸＤＥＣ ロウデコーダ
ＹＳＷ Ｙスイッチ

Claims (1)

1. それぞれ複数のメモリセルが接続された複数のビット線と、
   前記複数のビット線に対して共通に割り当てられた第１及び第２のトランスファラインと、
   前記第１及び第２のトランスファラインにそれぞれ接続された第１及び第２のセンスアンプと、
   互いに位相の異なる第１及び第２のタイミング信号に同期して前記第１及び第２のセンスアンプを制御する制御回路と、を備えることを特徴とする半導体記憶装置。

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