JP2014107001A - シフトレジスタ回路および画像表示装置 - Google Patents

Abstract

【課題】シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることを課題とする。
【解決手段】シフトレジスタ回路２０は、ノード２１の電位に応じてノード２２の電位を降下させるトランジスタ１と、ノード２２の電位に応じてノード２１の電位を降下させるトランジスタ２とを有する。また、シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じて「ＣＬＫ_１」が流れることで、ノード２３の電位を上昇させるトランジスタ３を有する。また、シフトレジスタ回路２０は、ノード２３の電位が上昇することに応じて、「ＣＬＫ_２」を「ＯＵＴ_１」として出力するトランジスタ４と、「ＣＬＫ_３」を「ＯＵＴ_２」として出力するトランジスタ５とを有する。
【選択図】図１

Description

本発明は、シフトレジスタ回路および画像表示装置に関する。

従来、前段の回路が出力した信号を後段の回路へ伝達するシフトレジスタ回路が知られている。このようなシフトレジスタ回路は、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electro-Luminescence）ディスプレイ等の表示素子を順次操作するためのドライバ回路として用いられている。

以下、図１２を用いて、シフトレジスタ回路の動作について説明する。図１２は、従来のシフトレジスタ回路を説明する回路図である。例えば、図１２に示すシフトレジスタ回路３０は、複数のトランジスタ３１〜３８、ノード４０、４１を有する。なお、図１２に示す例では、トランジスタ３１、３７は、ゲート（ベース）およびドレイン（コレクタ）がダイオード接続されている。

このようなシフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力しない非選択時においては、ノード４０の電位がＬｏｗ状態となり、ノード４１の電位がＨｉｇｈ状態となる。また、シフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力する選択時においては、ノード４０の電位がＨｉｇｈ状態となり、ノード４１の電位がＬｏｗ状態となる。

ここで、シフトレジスタ回路３０は、前段の回路から入力信号である「ｉｎ」のパルスが入力されると、ダイオードとして動作するトランジスタ３１を介し、パルスをノード４０に入力する。このような場合には、ノード４０の電位がＨｉｇｈ状態となり、トランジスタ３５がオン状態となる結果、シフトレジスタ回路３０は、クロック信号である「ＣＬＫ」を出力信号である「ＯＵＴ」として出力する。

また、シフトレジスタ回路３０は、「ｉｎ」のパルスをトランジスタ３４のゲート（ベース）に入力する。このような場合には、トランジスタ３４がオン状態となり、ノード４１の電位が「ＶＧＬ（低電位）」へと降下する。また、シフトレジスタ回路３０は、クロック信号のパルスをトランジスタ３８のゲートに入力する。この結果、トランジスタ３８がオン状態になり、ノード４１の電位が「ＶＧＬ」へと降下し、トランジスタ３３がオフ状態となり、ノード４０の電位がＨｉｇｈ状態となる。

また、シフトレジスタ回路３０は、次段の回路が出力した「ＯＵＴ」を、トランジスタ３２のゲートに入力する。すると、トランジスタ３２がオン状態となるので、ノード４０の電位が「ＶＧＬ」へと降下する。また、シフトレジスタ回路３０の動作終了後は、トランジスタ３４、３８がオフ状態となり、ノード４１の電位がＬｏｗ状態からＨｉｇｈ状態へと遷移し、トランジスタ３３、３６がオン状態となる結果、ノード４０が安定してＬｏｗ状態となる。

特開２００３−０４６０９０号公報

しかしながら、上述したシフトレジスタ回路３０では、１つの「ｉｎ」に対して１つの「ＯＵＴ」しか出力できないので、シフトレジスタ回路を多段に設置するドライバ回路の回路規模を増大させてしまうという問題がある。

例えば、ＬＣＤや有機ＥＬディスプレイ等の表示素子を操作するドライバ回路にシフトレジスタ回路３０を適用する場合は、シフトレジスタ回路３０を走査線の数だけ設置しなければならず、回路規模が増大する結果、狭額縁化を図ることができない。

本発明は、上記に鑑みてなされたものであって、シフトレジスタ回路を多段に接続したドライバ回路の回路規模を縮小させることを目的とする。

本発明に係るシフトレジスタ回路は、ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタを有する。また、シフトレジスタ回路は、ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタを有する。また、シフトレジスタ回路は、ゲートが前記第１の導電経路に接続され、ドレインが第１のクロック信号の入力端子に接続されるとともにソースが第３の導電経路に接続された、前記第１のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記第３の導電経路の電位を上昇させる第３のトランジスタを有する。また、シフトレジスタ回路は、ゲートが前記第３の導電経路に接続され、ドレインが第２のクロック信号の入力端子に接続されるとともにソースが第１の出力信号を出力する第１の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第１の出力端子から第１の出力信号を出力させる第４のトランジスタを有する。また、シフトレジスタ回路は、ゲートが前記第３の導電経路に接続され、ドレインが第３のクロック信号の入力端子に接続されるとともにソースが第２の出力信号を出力する第２の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第２の出力端子から第２の出力信号を出力させる第５のトランジスタを有する。

本発明に係るシフトレジスタ回路は、シフトレジスタ回路を多段に接続するドライバ回路の回路規模を縮小させることができる。

第１形態のシフトレジスタ回路を示す回路図である。 トランジスタの電流特性を説明するグラフである。 シフトレジスタ回路に入力される信号波形を説明する図である。 タイミング（Ａ）におけるシフトレジスタ回路の動作を説明するための図である。 タイミング（Ｂ）におけるシフトレジスタ回路の動作を説明するための図である。 タイミング（Ｃ）におけるシフトレジスタ回路の動作を説明するための図である。 タイミング（Ｄ）におけるシフトレジスタ回路の動作を説明するための図である。 タイミング（Ｅ）におけるシフトレジスタ回路の動作を説明するための図である。 シフトレジスタ回路の動作を説明する図である。 シフトレジスタ回路の適用例を説明する第１の図である。 シフトレジスタ回路の適用例を説明する第２の図である。 従来のシフトレジスタ回路を説明する回路図である。

以下に、本発明に係るシフトレジスタ回路および画像表示装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態は本発明を限定するものではない。そして、以下に例示する実施形態は、形状を矛盾させない範囲で適宜変更、組み合わせることが可能である。

（第１形態）
［シフトレジスタ回路の構造］
図１を用いて、シフトレジスタ回路の第１形態を説明する。図１は、第１形態のシフトレジスタ回路を示す回路図である。図１に示したように、シフトレジスタ回路２０は、シフトレジスタ部２５と、ＯＵＴ波形制御部２６とからなる。具体的には、シフトレジスタ回路２０は、複数のトランジスタ１〜１４と、複数のノード２１〜２４を有する。また、シフトレジスタ回路２０は、前段のシフトレジスタ回路が出力した信号である「ｉｎ」、クロック信号である「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の入力端子を有する。

また、シフトレジスタ回路２０は、シフトレジスタ回路２０の出力である「ＯＵＴ_１」、「ＯＵＴ_２」の出力端子を有する。すなわち、シフトレジスタ回路２０は、１つの入力信号「ｉｎ」に対して、２つの信号「ＯＵＴ_１」、「ＯＵＴ_２」を順に出力する。例えば、シフトレジスタ回路２０は、画像表示装置のドライバ回路に適用される場合には、「ＯＵＴ_１」、「ＯＵＴ_２」の出力端子から、画像表示領域の連続する２つのゲート線に信号を順次出力する。

また、シフトレジスタ回路２０は、ノード２３の電位を次段のシフトレジスタ回路に「ｉｎ」として入力する「ＯＵＴ_Ｎ」の出力端子を有する。ここで、次段のシフトレジスタ回路は、シフトレジスタ回路２０が「ＯＵＴ_Ｎ」を「ｉｎ」として入力すると、「ＯＵＴ_３」、および「ＯＵＴ_４」を順次出力する機能を有する。シフトレジスタ回路２０は、「ＯＵＴ_１」および「ＯＵＴ_２」の出力後に、待機状態へと遷移するため、かかる「ＯＵＴ_４」が入力される入力端子を有する。

また、シフトレジスタ回路２０は、電位が所定の閾値よりも高い値「ＶＧＨ」に保たれている高電位端子と、電位が所定の閾値よりも低い値「ＶＧＬ」に保たれている低電位端子とを有する。なお、以下の説明では、「ＶＧＨ」の値はＧＮＤ（グランド）よりも高い値とし、例えば、８（Ｖ）〜２０（Ｖ）、「ＶＧＬ」の値はＧＮＤよりも低い値とし、例えば、−５（Ｖ）〜−１５（Ｖ）とする。

また、各トランジスタ１〜１４は、例えば、ｎチャンネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であるが、本発明はこれに限定されるものではない。例えば、各トランジスタ１〜１４は、ＮＰＮ型のトランジスタや、キャリアが電子であるタイプ（ｎ型）のＭＩＳ(Metal Insulator Semiconductor）構造を採用した電界効果トランジスタ（FET:Field Effect Transistor）であってもよい。

また、各トランジスタ１〜１４は、ＦＥＴの一種である薄膜トランジスタ（TFT：Thin Film Transistor）、すなわちｎ−ＭＩＳＦＥＴＴＦＴであってもよい。また、ＰＮＰ型のトランジスタやキャリアが正孔である（ｐ型）のＦＥＴ、又はＴＦＴ等を用いて、シフトレジスタ回路２０と同等の機能を発揮する回路を構成してもよい。

ここで、各トランジスタ１〜１４には、ゲート、ソース、ドレインの３つの電極が存在するが、ソース、およびドレインは、トランジスタの導電性及び相対的な電位関係によって定義される。このため、以下の説明では、各トランジスタ１〜１４がｎチャンネルのＭＯＳＦＥＴであるものとし、各トランジスタ１〜１４が有する端子のうち、高電位側の端子をドレイン、低電位側の端子をソースと記載する。

ここで、図１に示したシフトレジスタ回路２０における各トランジスタ１〜１４、ノード２１〜２４の接続関係について説明する。

ノード２１は、トランジスタ１、２、３、１３、１４を接続する導電経路である。詳細には、ノード２１は、トランジスタ１のゲート、トランジスタ２のドレイン、トランジスタ３のゲート、トランジスタ１３のドレイン、トランジスタ１４のソースに接続される。

ノード２２は、トランジスタ１、２、７、１１、１２を接続する導電経路である。詳細には、ノード２２は、トランジスタ１のドレイン、トランジスタ２のゲート、トランジスタ７のソース、トランジスタ１１のゲート、トランジスタ１２のゲートに接続される。

ノード２３は、トランジスタ３〜５、９、１０、および「ＯＵＴ_Ｎ」の出力端子を接続する導電経路である。詳細には、ノード２３は、トランジスタ３のソース、トランジスタ４のゲート、トランジスタ５のゲート、トランジスタ９のドレイン、トランジスタ１０のゲートと接続される。また、ノード２３は、次段のシフトレジスタ回路に入力される「ｉｎ」として、ノード２３の電位を伝達する「ＯＵＴ_Ｎ」の出力端子に接続されている。

ノード２４は、トランジスタ８〜１０を接続する導電経路である。詳細には、ノード２４は、トランジスタ８のソース、トランジスタ９のゲート、トランジスタ１０のドレインと接続される。

トランジスタ１は、ゲートにノード２１が接続され、ドレインにノード２２が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１は、ノード２１の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２２の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ２は、ゲートにノード２２が接続され、ドレインにノード２１が接続され、ソースに低電位端子が接続されている。そして、トランジスタ２は、ノード２２の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ３は、ゲートにノード２１が接続され、ドレインに「ＣＬＫ_１」の入力端子が接続され、ソースにノード２３が接続されている。そして、トランジスタ３は、ノード２１の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２３に「ＣＬＫ_１」が入力されるので、ノード２３の電位は、「ＣＬＫ_１」の電位に従って上昇、もしくは下降する。

トランジスタ４は、ゲートにノード２３が接続され、ドレインに「ＣＬＫ_２」の入力端子が接続され、ソースにトランジスタ１１のドレイン、および「ＯＵＴ_１」の出力端子が接続されている。そして、トランジスタ４は、ノード２３の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、「ＣＬＫ_２」が「ＯＵＴ_１」として出力される。

トランジスタ５は、ゲートにノード２３が接続され、ドレインに「ＣＬＫ_３」の入力端子が接続され、ソースにトランジスタ１２のドレイン、および「ＯＵＴ_２」の出力端子が接続されている。そして、トランジスタ５は、ノード２３の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、「ＣＬＫ_３」が「ＯＵＴ_２」として出力される。

トランジスタ６は、ゲートに「ＣＬＫ_２」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにトランジスタ７のドレインが接続されている。そして、トランジスタ６は、「ＣＬＫ_２」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、トランジスタ７のドレインに「ＶＧＨ」が供給される。

トランジスタ７は、ゲートに「ＣＬＫ_４」の入力端子が接続され、ドレインにトランジスタ６のソースが接続され、ソースにノード２２が接続されている。そして、トランジスタ６は、「ＣＬＫ_４」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、「ＣＬＫ_２」と「ＣＬＫ_４」の電位がともに所定の閾値よりも高い場合には、ノード２２に「ＶＧＨ」が供給され、ノード２２の電位が上昇する。

トランジスタ８は、ゲートに「ＣＬＫ_４」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにノード２４が接続されている。そして、トランジスタ８は、「ＣＬＫ_４」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２４に「ＶＧＨ」が供給され、ノード２４の電位が上昇する。

トランジスタ９は、ゲートにノード２４が接続され、ドレインにノード２３が接続され、ソースに低電位端子が接続されている。そして、トランジスタ９は、ノード２４の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２３の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ１０は、ゲートにノード２３が接続され、ドレインにノード２４が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１０は、ノード２３の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２４の電位が「ＶＧＬ」へと引き下げられる。

トランジスタ１１は、ゲートにノード２２が接続され、ドレインにトランジスタ４のソース、および「ＯＵＴ_１」の出力端子が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１１は、ノード２２の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、トランジスタ４のソース、すなわち「ＯＵＴ_１」の出力端子における電位が「ＶＧＬ」へ引き下げられる。

トランジスタ１２は、ゲートにノード２２が接続され、ドレインにトランジスタ５のソース、および「ＯＵＴ_２」の出力端子が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１２は、ノード２２の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、トランジスタ５のソース、すなわち「ＯＵＴ_２」の出力端子における電位が「ＶＧＬ」へと引き下げられる。

トランジスタ１３は、ゲートに「ＯＵＴ_４」の入力端子が接続され、ドレインにノード２１が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１３は、「ＯＵＴ_４」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」へと引き下げられる。

トランジスタ１４は、ゲートに信号「ｉｎ」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにノード２１が接続されている。そして、トランジスタ１４は、信号「ｉｎ」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１に「ＶＧＨ」が供給され、ノード２１の電位が上昇する。

このように、シフトレジスタ回路２０は、ノード２１の電位の上昇に伴って、ノード２２の電位を下降させるトランジスタ１と、ノード２２の電位の上昇に伴って、ノード２１の電位を下降させるトランジスタ２とを有する。また、シフトレジスタ回路２０は、ノード２１の電位の上昇に伴って、「ＣＬＫ_１」をノード２３に出力するトランジスタ３を有する。さらに、シフトレジスタ回路２０は、ノード２３の電位の上昇に伴って「ＣＬＫ_２」を「ＯＵＴ_１」の出力端子に出力するトランジスタ４と、「ＣＬＫ_３」を「ＯＵＴ_２」の出力端子に出力するトランジスタ５とを有する。

このため、シフトレジスタ回路２０は、１つの「ｉｎ」から２つの「ＯＵＴ_１」、「ＯＵＴ_２」を出力することができる。すなわち、シフトレジスタ回路２０は、「ｉｎ」のパルスがトランジスタ１４に入力されたことを契機として、ノード２１の電位を上昇させる。この結果、トランジスタ３を介してノード２３に「ＣＬＫ_１」が入力され、トランジスタ４、５がオン状態となり、「ＣＬＫ_２」の入力端子が「ＯＵＴ_１」の出力端子と電気的に接続され、「ＣＬＫ_３」の入力端子が「ＯＵＴ_２」の出力端子と電気的に接続される。

このため、シフトレジスタ回路２０は、「ｉｎ」のパルスが入力された後に、「ｉｎ」の位相を半分ずらしたクロック信号である「ＣＬＫ_１」、「ＣＬＫ_２」、および「ＣＬＫ_２」の位相を半分ずらした「ＣＬＫ_３」が入力される場合は、１つの「ｉｎ」に対して「ＯＵＴ_１」および「ＯＵＴ_２」を順次出力することができる。

ここで、各トランジスタ１〜１４のドレイン、ソース間に流れる電流は、ゲート、ソース間の電位に応じて変化する。このため、各トランジスタ１〜１４は、ゲートの電位が所定の閾値よりも十分に高い場合は、完全なオン状態となるが、所定の閾値よりも十分に高くない場合は、完全なオン状態とはならない。また、各トランジスタ１〜１４は、ゲートの電位が所定の閾値よりも十分に低い場合は、完全なオフ状態となるが、ゲートの電位が所定の閾値よりも十分に低くない場合は、完全なオフ状態とはならない。

例えば、図２は、トランジスタの電流特性を説明するグラフである。なお、図２に示すグラフは、横軸を各トランジスタ１〜１４のゲート、ソース間の電位Ｖｇ（V:Volt）とし、縦軸にドレイン、ソース間の電流Ｉｄ（A:Ampere）を対数表示した。図２に示すように、各トランジスタ１〜１４は、電位Ｖｇが十分に低い場合には、電流Ｉｄをほぼ流さないオフ状態となる。

また、各トランジスタ１〜１４は、電位Ｖｇが十分に低くない場合には、電流Ｉｄが流れるオン（低）状態となる。また、各トランジスタ１〜１４は、電位Ｖｇが十分に高くない場合には、電流Ｉｄが十分に流れないオン（中）状態となる。また、各トランジスタ１〜１４は、電位Ｖｇが十分に高い場合には、電流Ｉｄが飽和し、完全なオン状態であるオン（高）状態となる。

このため、図１２に例示した従来のシフトレジスタ回路３０は、各トランジスタ３１〜３８のゲートに印加される電位が所定の閾値よりも十分に高くない場合には、各トランジスタ３１〜３８がオン（高）状態とはならず、動作不良を引き起こす場合がある。また、従来のシフトレジスタ回路３０は、各トランジスタ３１〜３８のゲートに印加される電位が所定の閾値よりも十分に低くない場合には、オフ状態とはならず、動作不良を引き起こす場合がある。

一方、本発明のシフトレジスタ回路２０は、「ＯＵＴ_１」の電位にではなく、ノード２１の電位に応じてノード２２の電位を下げる。この結果、シフトレジスタ回路２０は、「ＯＵＴ_１」、および「ＯＵＴ_２」を出力する際に、ノード２２の電位を確実に下げることができ、ノード２１の電位を十分高い状態に保てることで、信号出力の降下を防ぐことができる。

詳細には、シフトレジスタ回路２０は、ノード２１の電位の上昇に伴って、ノード２２の電位を下降させるトランジスタ１と、ノード２２の電位の上昇に伴って、ノード２１の電位を下降させるトランジスタ２とを有する。また、シフトレジスタ回路２０は、ノード２１の電位の上昇に伴って、「ＣＬＫ_１」をノード２３に出力するトランジスタ３を有する。ここで、トランジスタ３において「ＣＬＫ_１」が流れた場合には、ブートストラップ効果により、ノード２１の電位が上昇する。このため、ノード２２の電位が下降し、トランジスタ２が確実にオフにされ、ノード２１の電位が上昇するので、シフトレジスタ回路２０は、ノード２３に入力する「ＣＬＫ_１」の電位の低下を防ぐことができる。この結果、シフトレジスタ回路２０は、トランジスタ４、５を確実にオン状態とするので、「ＯＵＴ_１」および「ＯＵＴ_２」の電位の低下を防ぐことができる。

[シフトレジスタ回路２０の動作の流れ]
このようなシフトレジスタ回路２０の動作の流れを説明する。まず、図３を用いて、シフトレジスタ回路２０に入力する信号について説明する。図３は、シフトレジスタ回路に入力される信号波形を説明する図である。例えば、図３に示す例では、シフトレジスタ回路２０には、「ｉｎ」として、例えば「ＶＳＴ」（垂直走査開始信号：Vertical Start）が入力されるとともに、複数のクロック信号「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」が入力される。

ここで、「ＶＳＴ」とは、シフトレジスタ回路２０の前段に他のシフトレジスタ回路が存在しない場合に、「ｉｎ」としてシフトレジスタ回路２０に入力される信号であり、複数のシフトレジスタが信号を伝達する処理の開始を示す信号である。また、「ＣＬＫ_１」とは、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化する第１のクロック信号であり、シフトレジスタ回路２０が「ＯＵＴ_１」、および「ＯＵＴ_２」を出力する期間を示す信号である。

また、「ＣＬＫ_２」とは、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化する第２のクロック信号であり、シフトレジスタ回路２０が「ＯＵＴ_１」を出力するタイミングを示すクロック信号である。また、「ＣＬＫ_３」とは、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化する第３のクロック信号であり、シフトレジスタ回路２０が「ＯＵＴ_２」を出力するタイミングを示すクロック信号である。また、「ＣＬＫ_４」とは、電位が「ＶＧＨ」から「ＶＧＬ」まで周期的に変化する第４のクロック信号であり、シフトレジスタ回路２０では「ｉｎ」が入力されるタイミングと同期したクロック信号である。

なお、「ＣＬＫ_２」の周期は、「ＣＬＫ_１」の周期の半分であり、「ＣＬＫ_２」の電位は、「ＣＬＫ_１」の電位が「ＶＧＨ」となっている間に、「ＶＧＨ」となる。また、「ＣＬＫ_３」の周期は、「ＣＬＫ_１」の周期の半分であり、「ＣＬＫ_３」の電位は、「ＣＬＫ_１」の電位が「ＶＧＨ」となっている間に、「ＶＧＨ」となる。また、以下の説明では、図３に示すように、「ＣＬＫ_３」は、「ＣＬＫ_２」の位相を半分遅らせることで、電位が「ＶＧＨ」となる範囲が重複しないようにした信号であるものとするが、実施形態はこれに限定されるものではなく、「ＯＵＴ_１」と「ＯＵＴ_２」を出力するタイミングに応じて、所定の量だけ位相を遅らせればよい。

また、以下の説明では、「ＣＬＫ_２」の周期は、「ＣＬＫ_１」の周期の半分であるものとするが、実施形態は、これに限定されるものではない。また、以下の説明では、「ｉｎ」および各クロック信号が入力された際のシフトレジスタ回路２０の動作について理解を容易にするため、「ｉｎ」が入力された後に各クロック信号が入力されるものとするが、例えば、「ｉｎ」と同時に「ＣＬＫ_４」のパルスが入力されることとしてもよい。

また、以下の説明では、シフトレジスタ回路２０の動作を、図３中の点線で示すタイミング（Ａ）、タイミング（Ｂ）、タイミング（Ｃ）、タイミング（Ｄ）、タイミング（Ｅ）に分けて説明する。具体的には、タイミング（Ａ）とは、「ｉｎ」の電位が「ＶＧＨ」となり、「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」の電位が「ＶＧＬ」となるタイミングである。また、タイミング（Ｂ）とは、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」、および「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」、および「ＣＬＫ_４」の電位が「ＶＧＬ」となるタイミングである。

また、タイミング（Ｃ）とは、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となり、「ＣＬＫ_４」の電位が「ＶＧＬ」となるタイミングである。また、タイミング（Ｄ）とは、「ｉｎ」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となり、「ＣＬＫ_３」の電位が「ＶＧＬ」となり、「ＣＬＫ_４」の電位が「ＶＧＨ」となるタイミングである。また、タイミング（Ｅ）とは、「ｉｎ」、「ＣＬＫ_１」、および「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」および「ＣＬＫ_４」の電位が「ＶＧＨ」となるタイミングである。

次に、図４〜図８を用いて、各タイミング（Ａ）〜（Ｅ）におけるシフトレジスタ回路２０の動作について説明する。まず、図４を用いて、タイミング（Ａ）におけるシフトレジスタ回路２０の動作を説明する。図４は、タイミング（Ａ）におけるシフトレジスタ回路の動作を説明するための図である。

なお、図４では、シフトレジスタ回路２０の導電経路のうち、各トランジスタ１〜１４をオン状態にすることができる程度に電位が高い「Ｈｉｇｈ」状態となっている導電経路を太線で示した。また、図４では、主な電流の流れを白抜きの矢印で示した。また、図４に示す例では、タイミング（Ａ）の前段階において、ノード２３の電位がすでに「ＶＧＬ」となっており、ノード２４の電位がすでに「ＶＧＨ」となっているものとするが、このような状態は、図３中（Ｄ）に示すタイミングの波形により、実現可能である。

例えば、タイミング（Ａ）においては、「ｉｎ」として「ＶＧＨ」のパルスがトランジスタ１４のゲートに入力される。このため、トランジスタ１４がオン状態となり、ノード２１に「ＶＧＨ」が供給され、ノード２１の電位が上昇する。また、ノード２１の電位が「Ｈｉｇｈ」状態となった場合は、トランジスタ１がオン状態となるので、ノード２２の電位がトランジスタ１によって「ＶＧＬ」に引き下げられる。また、ノード２４の電位が「Ｈｉｇｈ」状態となっているため、トランジスタ９がオン状態となるので、ノード２３の電位がトランジスタ９によって「ＶＧＬ」へ引き下げられる。また、ノード２３の電位が「ＶＧＬ」に引き下げられているため、トランジスタ１０がオフ状態となるので、ノード２４の電位が「Ｈｉｇｈ」状態に保持される。

次に、図５を用いて、タイミング（Ｂ）におけるシフトレジスタ回路２０の動作を説明する。図５は、タイミング（Ｂ）におけるシフトレジスタ回路の動作を説明するための図である。なお、図５では、図４と同様、シフトレジスタ回路２０の導電経路のうち、「Ｈｉｇｈ」状態となっている導電経路を太線で示し、主な電流の流れを白抜きの矢印で示した。

例えば、タイミング（Ｂ）においては、ノード２１が「Ｈｉｇｈ」状態であるので、トランジスタ１がオン状態を継続し、ノード２２の電位が「ＶＧＬ」に保持される。このため、トランジスタ２がオフ状態を継続し、ノード２１が「Ｈｉｇｈ」状態を保つ。また、「Ｈｉｇｈ」状態であるノード２１の電位により、トランジスタ３がオン状態となる。ここで、「ＣＬＫ_１」のパルスがトランジスタ３のドレインに入力されると、ブートストラップ効果によりノード２１の電位がさらに上昇し、トランジスタ３がオン（高）状態となる。すると、「ＣＬＫ_１」の「ＶＧＨ」が確実にノード２３に入力されるので、ノード２３が「Ｈｉｇｈ」状態となり、トランジスタ４がオン状態となる。このため、「ＣＬＫ_２」のパルスが「ＯＵＴ_１」として出力される。

ここで、トランジスタ５もオン状態となるが、「ＣＬＫ_３」が「ＶＧＬ」であるため、「ＯＵＴ_２」として出力される信号も「ＶＧＬ」となる。また、ノード２３が「Ｈｉｇｈ」状態となるので、トランジスタ１０がオン状態となり、ノード２４の電位が「ＶＧＬ」へ引き下げられる。このように、ノード２４の電位が「ＶＧＬ」へ引き下げられた場合は、トランジスタ９がオフ状態となるので、ノード２３の電位は「Ｈｉｇｈ」に保たれる。また、ノード２３の電位は、「ＯＵＴ_Ｎ」に伝達され、次段の回路に「ｉｎ」として出力される。

なお、「ＣＬＫ_２」の電位が「ＶＧＨ」となると、トランジスタ６もオン状態となるが、「ＣＬＫ_４」の電位が「ＶＧＬ」であるため、トランジスタ７がオフ状態を保つ結果、ノード２２に「ＶＧＨ」が供給されず、ノード２２の電位が「ＶＧＬ」に保たれる。

次に、図６を用いて、タイミング（Ｃ）におけるシフトレジスタ回路２０の動作を説明する。図６は、タイミング（Ｃ）におけるシフトレジスタ回路の動作を説明するための図である。なお、図６では、図４と同様、シフトレジスタ回路２０の導電経路のうち、「Ｈｉｇｈ」状態となっている導電経路を太線で示し、主な電流の流れを白抜きの矢印で示した。

例えば、タイミング（Ｃ）においては、ノード２１の電位が「Ｈｉｇｈ」状態を保つのでトランジスタ１、３がオン状態を継続する。このため、ノード２２の電位が「ＶＧＬ」に保たれるとともに、ノード２３の電位が「Ｈｉｇｈ」状態に保たれる。ここで、ノード２３の電位が「Ｈｉｇｈ」状態に保たれているので、トランジスタ５がオン状態となり、「ＣＬＫ_３」のパルスが入力されると、「ＣＬＫ_３」のパルスが「ＯＵＴ_２」として出力される。また、ノード２３の電位が「Ｈｉｇｈ」状態に保たれるため、「ＯＵＴ_Ｎ」からは、「ＣＬＫ_１」と同じ周期の「ｉｎ」が次段のシフトレジスタ回路に伝達される。

次に、図７を用いて、タイミング（Ｄ）におけるシフトレジスタ回路２０の動作を説明する。図７は、タイミング（Ｄ）におけるシフトレジスタ回路の動作を説明するための図である。なお、図７では、図４と同様、シフトレジスタ回路２０の導電経路のうち、「Ｈｉｇｈ」状態となっている導電経路を太線で示し、主な電流の流れを白抜きの矢印で示した。

例えば、タイミング（Ｄ）においては、「ＣＬＫ_１」の電位が「ＶＧＬ」となり、「ＣＬＫ_２」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる。このような場合にはトランジスタ６、７がオン状態となるため、ノード２２に「ＶＧＨ」が供給される。ここで、ノード２１が「Ｈｉｇｈ」状態であるため、トランジスタ１を介し、ノード２２の電位が継続して「ＶＧＬ」に引き下げられるが、ノード２２に「ＶＧＨ」が供給されることにより、完全ではないもののノード２２の電位が「Ｈｉｇｈ」状態となる。このため、トランジスタ２がオン状態となり、ノード２１の電位が「ＶＧＬ」に引き下げられる。

また、トランジスタ８がオン状態となるので、ノード２４に「ＶＧＨ」が供給され、ノード２４の電位が「Ｈｉｇｈ」状態となる。すると、トランジスタ９がオン状態となるので、ノード２３の電位が「ＶＧＬ」に引き下げられる。この結果、トランジスタ４、５がオフ状態となるので、「ＣＬＫ_２」のパルスが入力されても「ＯＵＴ_１」として出力されず、「ＯＵＴ_１」における電位が「ＶＧＬ」に保持される。また、ノード２３の電位が「ＶＧＬ」に引き下げられるので、次段のシフトレジスタ回路に「ｉｎ」として入力される「ＯＵＴ_Ｎ」の電位が「ＶＧＬ」となる。

また、ノード２２の電位が完全ではないものの「Ｈｉｇｈ」状態となるので、トランジスタ１１、１２がオン状態となり、「ＯＵＴ_１」および「ＯＵＴ_２」の出力端子における電位が「ＶＧＬ」に引き下げられる。このため、シフトレジスタ回路２０は、誤ったタイミングで「ＯＵＴ_１」、および「ＯＵＴ_２」が出力してしまうのを防ぐことができる。

次に、図８を用いて、タイミング（Ｅ）におけるシフトレジスタ回路２０の動作を説明する。図８は、タイミング（Ｅ）におけるシフトレジスタ回路の動作を説明するための図である。なお、図８では、図４と同様、シフトレジスタ回路２０の導電経路のうち、「Ｈｉｇｈ」状態となっている導電経路を太線で示し、主な電気の流れを白抜きの矢印で示した。

例えば、タイミング（Ｅ）においては、「ＣＬＫ_３」、および「ＣＬＫ_４」の電位が「ＶＧＨ」となる。また、タイミング（Ｅ）においては、次段のシフトレジスタ回路が出力した信号であり、「ＯＵＴ_２」に対応する信号「ＯＵＴ_４」のパルスがトランジスタ１３に入力される。このため、トランジスタ１３がオン状態となり、ノード２１の電位が「ＶＧＬ」に引き下げられることより、トランジスタ１がオフ状態となるため、ノード２２の電位の低下が抑えられると共に、トランジスタ３がオフ状態となる。

また、ノード２２の電位は、完全ではないが「Ｈｉｇｈ」状態であるため、トランジスタ１１、１２がオン状態となる。この結果、「ＯＵＴ_１」、および「ＯＵＴ_２」の出力端子の電位を「ＶＧＬ」に保つ。また、「ＣＬＫ_４」の電位が「ＶＧＨ」となると、トランジスタ８がオン状態となるため、ノード２４に「ＶＧＨ」が供給される。この結果、ノード２４の電位が「Ｈｉｇｈ」状態となるので、トランジスタ９がオン状態となり、ノード２３の電位が「ＶＧＬ」に引き下げられる。このため、トランジスタ５がオフ状態を保ち、「ＣＬＫ_３」のパルスが入力されても「ＯＵＴ_２」として出力されず、「ＯＵＴ_２」の出力端子における電位が「ＶＧＬ」に保たれる。このため、シフトレジスタ２０は、安定したオフ状態を保つことができる。

次に、図９を用いて、各信号が入力された際のシフトレジスタ回路２０の動作について説明する。図９は、シフトレジスタ回路の動作を説明する図である。なお、図９には、シフトレジスタ回路２０に入力される「ＣＬＫ_１」、「ＣＬＫ_２」、「ＣＬＫ_３」、「ＣＬＫ_４」および「ｉｎ」の入力波形と、ノード２１〜２４の電位変化、及び「ＯＵＴ_１」、「ＯＵＴ_２」、「ＯＵＴ_３」、「ＯＵＴ_４」の波形を示した。ここで、「ＯＵＴ_３」とは、次段の回路が「ｉｎ」の入力後、最初に出力する信号であり、シフトレジスタ回路２０が出力する「ＯＵＴ_１」に対応する信号である。また「ＯＵＴ_４」とは、次段の回路が「ｉｎ」の入力後、２番目に出力する信号であり、シフトレジスタ回路２０が出力する「ＯＵＴ_２」に対応する信号である。

また、図９には、各トランジスタ１〜１４がオン（高）状態となる範囲を網かけで示し、オン（中）状態となる範囲を濃い点描で示し、オン（低）状態となる範囲を薄い点描で示す。また、各トランジスタ１〜１４がオフ状態となる範囲は、白抜きで示す。また、図９中Ｔ１よりも前の状態では、ノード２１、２３の電位が「ＶＧＬ」であり、ノード２２、２４の電位が「ＶＧＨ」であるものとする。

また、図９には、電位がシフトレジスタ回路２０と同じように、周期的に変化する「ＣＬＫ_４」と同期した「ｉｎ」が入力されたことに応じて、「ＯＵＴ_１」および「ＯＵＴ_２」を順次出力し、後段のシフトレジスタ回路から入力される「ＯＵＴ_４」によって出力を停止する一連の流れを示す。ここでは、図９中Ｔ１〜Ｔ２１に示した期間におけるトランジスタ１〜１４の状態を用いて、上記一連の流れを具体的に説明する。

具体的には、Ｔ１は、「ｉｎ」信号が入力されるまでの前段階であり、「ＣＬＫ_１」の電位が「ＶＧＨ」、「ＣＬＫ_２」、「ＣＬＫ_３」および「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。また、Ｔ２は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ｉｎ」のパルスが入力される期間である。

また、Ｔ３は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＨ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ｉｎ」のパルスが「ＶＧＨ」となる期間である。また、Ｔ４は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」から「ＶＧＨ」に遷移した後「ＶＧＬ」に遷移し、「ＣＬＫ_４」の電位が「ＶＧＨ」となり、「ｉｎ」のパルスが「ＶＧＨ」となる期間である。

また、Ｔ５は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ｉｎ」のパルスが入力された後、「ＶＧＬ」となる期間である。また、Ｔ６は、「ＣＬＫ_１」の電位が「ＶＧＨ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。また、Ｔ７は、「ＣＬＫ_１」の電位が「ＶＧＨ」、「ＣＬＫ_２」の電位が「ＶＧＨ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。また、Ｔ８は、「ＣＬＫ_１」の電位が「ＶＧＨ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。

また、Ｔ９は、「ＣＬＫ_１」の電位が「ＶＧＨ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＨ」から「ＶＧＬ」へと遷移し、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。また、Ｔ１０は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。また、Ｔ１１は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。また、Ｔ１２は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＨ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。

また、Ｔ１３は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。また、Ｔ１４は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＨ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。また、Ｔ１５は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。

また、Ｔ１６は、「ＣＬＫ_１」の電位が「ＶＧＬ」から「ＶＧＨ」に遷移し、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。また、Ｔ１７は、「ＣＬＫ_１」の電位が「ＶＧＨ」、「ＣＬＫ_２」の電位が「ＶＧＨ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。また、Ｔ１８は、「ＣＬＫ_１」の電位が「ＶＧＨ」から「ＶＧＬ」に遷移し、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」から「ＶＧＨ」に遷移した後「ＶＧＬ」に遷移し、「ＣＬＫ_４」の電位が「ＶＧＬ」となる期間である。

また、Ｔ１９は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。また、Ｔ２０は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＨ」、「ＣＬＫ_３」の電位が「ＶＧＬ」、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。また、Ｔ２１は、「ＣＬＫ_１」の電位が「ＶＧＬ」、「ＣＬＫ_２」の電位が「ＶＧＬ」、「ＣＬＫ_３」の電位が「ＶＧＬ」から「ＶＧＨ」に遷移した後「ＶＧＬ」に遷移し、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。

例えば、図９中Ｔ１以前からＴ１においては、ノード２１の電位が「ＶＧＬ」であり、ノード２２の電位が「ＶＧＨ」であり、ノード２４の電位が「ＶＧＨ」であるため、トランジスタ２、９、１１、１２がオン（高）状態となる。このため、ノード２１の電位が「ＶＧＬ」に保たれる結果、トランジスタ３がオフ状態であるため、「ＣＬＫ_１」のパルスがノード２３に入力されない。また、トランジスタ９を介してノード２３の電位が「ＶＧＬ」に引き下げられるので、ノード２３の電位が「ＶＧＬ」を保たれる。

続いて、図９中Ｔ２においては、「ＣＬＫ_１」の電位が「ＶＧＬ」に遷移し、「ＣＬＫ_４」の電位が「ＶＧＨ」に遷移するので、トランジスタ７がオン（高）状態となり、トランジスタ８がオン（低）状態となる。この結果、ノード２４に「ＶＧＨ」が供給され、ノード２４の電位が「ＶＧＨ」となる。また、ノード２４の電位が「ＶＧＨ」に上昇すると、トランジスタ９がオン（高）状態を保つので、ノード２３の電位が「ＶＧＬ」に保持される。

ここで、トランジスタ１４には、「ｉｎ」パルスが入力されるので、トランジスタ１４がオン（高）状態となり、「ＶＧＨ」がノード２１に供給され、ノード２１の電位が上昇する。このように、ノード２１の電位が上昇すると、トランジスタ１、３がオン状態となるため、ノード２２の電位が「ＶＧＬ」へと引き下げられる。この結果、ノード２２の電位は、「ＧＮＤ」程度まで下降し、トランジスタ１１、１２は、オン（中）状態となる。この結果、「ＯＵＴ_１」の出力端子、および「ＯＵＴ_２」の出力端子における電位は、「ＶＧＬ」に保持されている。

続いて、図９中Ｔ３においては、「ＣＬＫ_２」の電位が「ＶＧＨ」に遷移するのでトランジスタ６がオン（中）状態となる。また、図９中Ｔ２と同様、「ＣＬＫ_４」の電位が「ＶＧＨ」であり、トランジスタ７がオン（高）状態であるので、ノード２２には、トランジスタ６、７を介して、「ＶＧＨ」が供給される。一方、ノード２１の電位が「ＧＮＤ」に近い値であり、トランジスタ１がオン（高）状態であるので、ノード２２の電位は、中間状態、すなわちＧＮＤ付近の電位を保持している。

続いて、図９中Ｔ４においては、「ＣＬＫ_２」の電位が「ＶＧＬ」に遷移するので、トランジスタ６がオフ状態となる。また、「ｉｎ」が「ＶＧＨ」であるので、オン（高）状態のトランジスタ１４を介して、「ＶＧＨ」がノード２１に供給され、ノード２１の電位が、上昇し続ける。

また、ノード２１の電位が上昇すると、トランジスタ１を介して、ノード２２の電位が「ＶＧＬ」へ引き下げられるので、ノード２２の電位が「ＧＮＤ」よりも低い値になる。すると、トランジスタ２がオン（低）状態となるので、ノード２１の電位の降下が抑制される。この結果、ノード２１の電位がＧＮＤよりも高い状態となり、ノード２２の電位がＧＮＤよりも低い状態となる。また、ノード２２の電位がＧＮＤよりも低い値となるので、トランジスタ１１、１２は、オン（低）状態となる。

続いて、図９中Ｔ５においては、「ｉｎ」が「ＶＧＬ」に遷移するので、トランジスタ１４がオフ状態となる。このため、ノード２１には、「ＶＧＨ」の供給が行われない。また、「ＣＬＫ_４」が「ＶＧＬ」となるので、トランジスタ７、８がオフ状態となる。

ここで、図９中Ｔ６において、「ＣＬＫ_１」の電位が「ＶＧＨ」に遷移すると、Ｔ５においてオン（中）状態であったトランジスタ３に「ＣＬＫ_１」のパルスが流れる。すると、トランジスタ３のドレインからソースへと「ＣＬＫ_１」のパルスの電圧が印加され、ブートストラップ効果が発生し、ノード２１の電位がカップリングにより上昇する。

すると、トランジスタ１がオン（高）状態となるので、ノード２２の電位がより「ＶＧＬ」に引き下げられ、トランジスタ２がオフ状態となる。すると、ノード２１の電位が「ＶＧＨ」に対して１．３〜１．５倍程度に上昇し、トランジスタ１がオン（高）状態となる。すると、ノード２２の電位が完全に「ＶＧＬ」へと引き下げられる。

また、ノード２１の電圧が上昇すると、トランジスタ３がオン（高）状態となるので、「ＣＬＫ_１」のパルスがノード２３に入力される結果、ノード２３の電位が「ＶＧＨ」に上昇する。すると、トランジスタ１０がオン（高）状態となるので、ノード２４の電位が「ＶＧＬ」に引き下げられ、トランジスタ９がオフ状態となる。この結果、ノード２３の電位が「ＶＧＨ」に保たれるので、トランジスタ４、５がオン（高）状態となる。また、ノード２３の電位が「ＶＧＨ」となるので、次段に「ｉｎ」として入力される「ＯＵＴ_Ｎ」が「ＶＧＨ」となる。

続いて、図９中Ｔ７において、「ＣＬＫ_２」の電位が「ＶＧＨ」へと遷移する。すると、図９中Ｔ６に続き、トランジスタ４がオン（高）状態であるので、「ＣＬＫ_２」のパルスが「ＯＵＴ_１」の出力端子に伝達され、「ＣＬＫ_２」のパルスが「ＯＵＴ_１」として出力される。また、図９中Ｔ８において、「ＣＬＫ_２」の電位が「ＶＧＬ」へと遷移する。このため、「ＯＵＴ_１」の電位も「ＶＧＬ」へと遷移する。

続いて、図９中Ｔ９において、「ＣＬＫ_３」のパルスが入力される。すると、図９中Ｔ６に続き、トランジスタ５がオン（高）状態であるので、「ＣＬＫ_３」のパルスが「ＯＵＴ_２」の出力端子に伝達され、「ＣＬＫ_３」のパルスが「ＯＵＴ_２」として出力される。

このように、シフトレジスタ回路２０は、ノード２１の電位に応じて、ノード２２と低電位端子とを電気的に接続するトランジスタ１を有し、ノード２１の電位が上昇した場合には、ノード２２の電位を降下させる。また、シフトレジスタ回路２０は、トランジスタ３のドレインからソースへと「ＣＬＫ_１」が流れる際に、ブートストラップ効果により、ノード２１の電位を上昇させるので、トランジスタ１がオン（高）状態となり、ノード２２の電位をさらに降下させる。この結果、トランジスタ２が完全にオフ状態となるので、ノード２１の電位を高い状態に維持できる結果、シフトレジスタ回路２０は、ノード２３の電位を確実に高い状態に維持することができる。

また、シフトレジスタ回路２０は、ノード２３の電位が高い際、すなわち、「ＣＬＫ_１」が「ＶＧＨ」状態のときに、「ＣＬＫ_２」を「ＯＵＴ_１」として出力し、その後、「ＣＬＫ_３」を「ＯＵＴ_２」として出力する。このように、シフトレジスタ回路２０は、１つのパルスに対し、異なる２つのパルスを出力するので、シフトレジスタ回路２０からなるドライバ回路の回路規模を縮小させることができる。このため、例えば、表示素子を操作するドライバ回路にシフトレジスタ回路２０を適用した場合は、走査線の半分の数のシフトレジスタを設置すればよいので、ドライバ回路の回路規模を縮小させる結果、狭額縁化を図ることができる。

続いて、図９中Ｔ１０において、「ＣＬＫ_１」の電位が「ＶＧＬ」に遷移する。すると、トランジスタ３のソースからドレインへと「ＣＬＫ_１」のＬｏｗ電位に引き戻される際のカップリングにより、ノード２１は、ＧＮＤよりも少し高いＨｉｇｈ状態に戻る。すると、トランジスタ３がオン（中）状態となる。また、「ＣＬＫ_１」の電位が「ＶＧＬ」に遷移すると、トランジスタ３を介して「ＣＬＫ_１」が入力されるノード２３の電位が「ＶＧＬ」へと下がる。このため、トランジスタ４、５、１０がオフ状態となる。

続いて、図９中Ｔ１１において、「ＣＬＫ_４」の電位が「ＶＧＨ」に遷移する。すると、トランジスタ７、８がオン（高）状態となるため、ノード２４に「ＶＧＨ」が供給される。ここで、ノード２４は、トランジスタ９のゲートにのみ接続されている。このため、ノード２４の電位は、一瞬で「ＶＧＨ」へと上昇する。この結果、トランジスタ９がオン（高）状態となるので、ノード２３の電位が「ＶＧＬ」に引き下げられる。

続いて、図９中Ｔ１２において、「ＣＬＫ_２」の電位が「ＶＧＨ」に遷移すると、トランジスタ６がオン（中）状態となるので、トランジスタ６、７を介して、ノード２２に「ＶＧＨ」が供給される。この結果、ノード２１とノード２２が電位のバランスを取ろうとし、ノード２１の電位が「ＧＮＤ」よりも少し低い値に下降し、ノード２２の電位が「ＧＮＤ」よりも少し低い状態に上昇する。この際、トランジスタ１、２がオン（低）となる。このような場合には、トランジスタ１１、１２がオン（低）状態となるので、「ＯＵＴ_１」の出力端子、および「ＯＵＴ_２」の出力端子の電位が「ＶＧＬ」に引き下げられる。この結果、シフトレジスタ回路２０は、「ＣＬＫ_１」、「ＣＬＫ_２」の誤出力を防ぐことができる。

また、ノード２１の電位が「ＧＮＤ」よりも少し低い状態に下降した場合は、トランジスタ３がオン（低）状態となる。また、図９中Ｔ６〜Ｔ９において、「ＯＵＴ_Ｎ」が次段の回路に「ｉｎ」として出力されているので、次段の回路は、Ｔ１２において、「ＯＵＴ_３」を出力する。

続いて、図９中Ｔ１３において、「ＣＬＫ_２」の電位が「ＶＧＬ」に遷移すると、トランジスタ６がオフ状態となるので、ノード２２に対する「ＶＧＨ」の供給が止まる。続いて、図９中Ｔ１４において、「ＣＬＫ_３」の電位が「ＶＧＨ」に遷移するが、トランジスタ５がオフであり、トランジスタ１２がオン（低）であるため、「ＯＵＴ_２」の出力端子における電位は「ＶＧＬ」に保たれる。

続いて、図９中Ｔ１４においては、次段の回路が「ＯＵＴ_４」のパルスを出力するので、トランジスタ１３のゲートに「ＶＧＨ」が供給される結果、トランジスタ１３がオン（高）状態となり、ノード２１の電位が「ＶＧＬ」に引き下げられる。また、ノード２１の電位が「ＶＧＬ」となるため、トランジスタ１、３がオフ状態となる。

続いて、図９中Ｔ１５においては、「ＣＬＫ_３」と「ＯＵＴ_４」の電位が「ＶＧＬ」に遷移するので、トランジスタ１３がオフ状態となる。続いて、図９中Ｔ１６においては、「ＣＬＫ_４」の電位が「ＶＧＬ」に遷移するので、トランジスタ７、８がオフ状態となる。なお、図９中Ｔ１６において、「ＣＬＫ_１」の電位が「ＶＧＬ」から「ＶＧＨ」へと遷移するが、トランジスタ３がオフ状態となるため、ノード２３に対する新たな電力の供給は行われず、ノード２３の電位は「ＶＧＬ」に保持される。

続いて、図９中Ｔ１７においては、「ＣＬＫ_１」の電位が「ＶＧＨ」となり、「ＣＬＫ_２」の電位が「ＶＧＨ」となる。しかし、トランジスタ３がオフ状態であるため、ノード２３に対する新たな電力の供給は行われず、ノード２３の電位は「ＶＧＬ」に保持される。この結果、トランジスタ４がオフ状態となるので、「ＣＬＫ_２」のパルスは「ＯＵＴ_１」として出力されることはない。

続いて、図９中Ｔ１８においては、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」の電位が「ＶＧＨ」となるが、図９中Ｔ１７の際と同様、トランジスタ３がオフ状態であるため、ノード２３の電位が「ＶＧＬ」に保持される。この結果、トランジスタ４がオフ状態となり、「ＣＬＫ_３」のパルスは「ＯＵＴ_２」として出力されることはない。

続いて、図９中Ｔ１９においては、「ＣＬＫ_４」の電位が「ＶＧＨ」に遷移するので、トランジスタ７、８がオン（低）状態となる。続いて、図９中Ｔ２０において、「ＣＬＫ_２」が「ＶＧＨ」に遷移すると、トランジスタ６がオン（中）状態となるため、トランジスタ６、７を介して、「ＶＧＨ」がノード２２に供給される結果、ノード２２の電位が「ＶＧＨ」に上昇する。このような場合には、トランジスタ２がオン（高）状態となるため、ノード２１の電位が「ＶＧＬ」に保持される。この結果、シフトレジスタ２０は、安定したオフ状態、すなわち非選択状態を保つことができる。

なお、図９中Ｔ２０においては、ノード２３の電位が「ＶＧＬ」に保たれるので、トランジスタ４がオン状態とはならず、「ＣＬＫ_２」が「ＯＵＴ_１」として出力されることはない。またノード２２の電位が「ＶＧＨ」に上昇した場合は、トランジスタ１１、１２がオン（高）状態となるので、「ＯＵＴ_１」の出力端子、および「ＯＵＴ_２」の出力端子の電位が「ＶＧＬ」に保持される結果、オフ状態における誤信号の出力を防ぐことができる。

また、図９中Ｔ２１においては、「ＣＬＫ_２」の電位が「ＶＧＬ」となり、「ＣＬＫ_３」のパルスが入力される。しかしながら、ノード２３の電位が「ＶＧＬ」に保たれているため、トランジスタ５がオフ状態であるので、「ＯＵＴ_３」が「ＯＵＴ_２」として出力されることは無い。その後、シフトレジスタ回路２０は、「ｉｎ」が入力されない限り、図９中Ｔ１６〜Ｔ２１に示す動作を続けることとなる。また、シフトレジスタ回路２０は、「ｉｎ」が入力されない場合には、「ＣＬＫ_２」の電位と「ＣＬＫ_４」の電位とが両方とも「ＶＧＨ」に遷移するたびに、ノード２２に「ＶＧＨ」を供給するので、安定したオフ状態を保持することができる。

［シフトレジスタ回路２０の効果］
上述したように、シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じて、ノード２２の電位を降下させるトランジスタ１と、ノード２２の電位が上昇することに応じて、ノード２１の電位を降下させるトランジスタ２とを有する。また、シフトレジスタ回路２０は、ノード２１の電位が上昇することに応じて、ノード２３の電位を上昇させるトランジスタ３を有する。また、シフトレジスタ回路２０は、ノード２３の電位が上昇することに応じて、「ＣＬＫ_２」を「ＯＵＴ_１」として出力するトランジスタ４と、ノード２３の電位が上昇することに応じて、「ＣＬＫ_３」を「ＯＵＴ_２」として出力するトランジスタ５とを有する。

このため、シフトレジスタ回路２０は、１つの「ｉｎ」に対して、「ＯＵＴ_１」、および「ＯＵＴ_２」を出力することができるので、シフトレジスタ回路２０からなるドライバ回路の回路規模を縮小させることができる。例えば、シフトレジスタ回路２０は、表示素子を操作するドライバ回路に適用した場合は、ドライバ回路の回路規模を縮小させる結果、狭額縁化を図ることができる。

なお、シフトレジスタ回路２０は、ブートストラップ効果によりノード２１の電位を上昇させるトランジスタ３を有するので、ノード２３に入力する「ＣＬＫ_１」の電位の降下を防ぐことができる。この結果、シフトレジスタ回路２０は、トランジスタ４、５をオン（高）状態にすることができるので、「ＯＵＴ_１」および「ＯＵＴ_２」の電位の降下を防ぐことができる。

また、シフトレジスタ回路２０は、ゲートに「ＣＬＫ_２」が入力され、ドレインが高電位端子に接続され、ソースがトランジスタ７のドレインに接続されたトランジスタ６と、ゲートに「ＣＬＫ_４」が入力され、ドレインがトランジスタ６のソースに接続され、ソースがノード２２に接続されたトランジスタ７とを有する。つまり、シフトレジスタ回路２０は、「ＣＬＫ_２」の電位と「ＣＬＫ_４」の電位とが、ともに「ＶＧＨ」となった際に、ノード２２の電位を上昇させるトランジスタ６、７を有する。このため、シフトレジスタ回路２０は、「ＣＬＫ_２」の電位と「ＣＬＫ_４」の電位とが、ともに「ＶＧＨ」となるたびにノード２２に「ＶＧＨ」を供給するので、安定したオフ状態を保つことができる。

また、シフトレジスタ回路２０は、「ＣＬＫ_４」の電位が上昇することに応じてノード２４の電位を上昇させるトランジスタ８と、ノード２４の電位が上昇することに応じてノード２３の電位を降下させるトランジスタ９と、ノード２３の電位が上昇することに応じてノード２４の電位を降下させるトランジスタ１０とを有する。このため、シフトレジスタ回路２０は、「ＯＵＴ_１」、および「ＯＵＴ_２」を出力した後に、ノード２３の電位を「ＶＧＬ」に保つので、トランジスタ４、５をオフ状態に保つ結果、「ＯＵＴ_１」、および「ＯＵＴ_２」の誤出力を防ぐことができる。

また、シフトレジスタ回路２０は、ノード２２の電位が上昇することに応じて「ＯＵＴ_１」の出力端子の電位を降下させるトランジスタ１１と、ノード２２の電位が上昇することに応じて「ＯＵＴ_２」の出力端子の電位を降下させるトランジスタ１２とを有する。このため、シフトレジスタ回路２０は、オフ状態の際に、誤った「ＯＵＴ_１」、および「ＯＵＴ_２」の出力を防ぐことができる。

また、シフトレジスタ回路２０は、ノード２３の電位を次段の「ｉｎ」として出力する「ＯＵＴ_Ｎ」の出力端子を有する。このため、シフトレジスタ回路２０は、次段の回路に対して適切なタイミングで「ｉｎ」信号を入力することができる。具体的には、シフトレジスタ回路２０は、「ＯＵＴ_１」、「ＯＵＴ_２」を出力する間、次段の回路に「ｉｎ」信号を入力することで、シフトレジスタ回路２０が「ＯＵＴ_２」を出力した後に、次段の回路に「ＯＵＴ_３」を出力させることができる。

また、シフトレジスタ回路２０は、次段の回路が出力した「ＯＵＴ_４」の電位が上昇することに応じて、ノード２１の電位を降下させるトランジスタ１３を有する。このため、シフトレジスタ回路２０は、後段の回路が信号を出力した際に、確実に非選択状態に遷移することができる。

また、シフトレジスタ回路２０は、「ｉｎ」の電位が上昇することに応じて、ノード２１の電位を上昇させるトランジスタ１４を有する。このため、シフトレジスタ回路２０は、「ｉｎ」が入力された際にノード２１の電位を上昇させ、選択状態に遷移することができる。

また、シフトレジスタ回路２０には、「ＣＬＫ_２」の位相を所定量遅延させた「ＣＬＫ_３」が入力され、「ＣＬＫ_２」、および「ＣＬＫ_３」の周期の倍の周期を有する「ＣＬＫ_１」が入力される。このため、シフトレジスタ回路２０は、「ＣＬＫ_１」が「ＶＧＨ」である間に、「ＯＵＴ_１」を出力し、その後「ＯＵＴ_２」を出力することができる。

［適用範囲］
例えば、上記の実施形態で例示したシフトレジスタ回路２０は、液晶パネルや有機ＥＬ（Electro-Luminescence）パネルを用いた画像表示装置を動作させるドライバ回路に好適に適用される。また、シフトレジスタ回路２０は、上述したドライバ回路以外の回路にも適用することができる。また、シフトレジスタ回路２０は、複数のトランジスタと、各素子を順次駆動するためのドライバ回路とを有するセンサ装置、発光素子アレイ、サーマルヘッド等、任意の装置に適用することができる。

（液晶パネルへの適用）
以下の説明では、シフトレジスタ回路２０の適用例として、液晶パネルを用いた画像表示装置を動作させるドライバ回路にシフトレジスタ回路２０を適用する例について説明する。

図１０は、シフトレジスタ回路の適用例を説明する第１の図である。図１０に示す例では、画像表示装置５０は、制御回路５１とパネル５２とを有する。なお、画像表示装置５０は、バックライト等の光源装置、カラーフィルタ基板、偏光方向が互いに異なる偏光板等を有するが、図１０では、理解を容易にするため、それらの記載を省略した。

制御回路５１は、例えば、パネル５２に配置されるＦＰＣ（FlexiblePrinted Circuits）上に設けられたり、または、パネル５２の外部回路基板上に設けられており、パネル５２を駆動させるための制御信号を駆動回路５５に出力する。なお、図１０では、ＦＰＣ、または外部回路基板についての図示を省略した。

また、パネル５２には、液晶パネルが用いられており、一対の基板から構成されている。例えば、パネル５２は、アクティブエリア５７に薄膜トランジスタが形成されたアレイ基板とアレイ基板に対向するカラーフィルタ基板とからなる一対のガラス基板で構成されている。また、アクティブエリア５７のアレイ基板の周辺には、周辺部５４が形成されている。周辺部５４には、駆動回路５５および走査線駆動回路５６が設けられており、走査線駆動回路５６はアレイ基板のガラス上に形成されている。また、駆動回路５５と走査線駆動回路５６とは走査線制御線５３で接続されている。

駆動回路５５は、駆動用の半導体素子からなり、アクティブエリア上に延在されたデータ線に画像信号を出力する信号線駆動回路、走査線制御回路および対向電位駆動回路等で構成されている。なお、駆動回路５５は、アクティブエリア５７の周辺部５４にＣＯＧ（Chip On Glass）方式で実装されている。

また、パネル５２の周辺部５４に設けられた走査線駆動回路５６には、第１形態において説明したシフトレジスタ回路２０と同じ機能を発揮する複数の回路が適用されている。具体的には、走査線駆動回路５６には、シフトレジスタ部２５と同様の機能を発揮するシフトレジスタ部２５〜２５ｂが多段に接続され、各シフトレジスタ部２５〜２５ｂには、ＯＵＴ波形制御部２６と同様の機能を発揮するＯＵＴ波形制御部２６〜２６ｂが接続されている。

なお、シフトレジスタ部２５〜２５ｂは、パネル５２のアレイ基板上に一体的に形成された走査線駆動回路５６上に形成されている。また、走査線駆動回路５６は、シフトレジスタ部２５〜２５ｂ、およびＯＵＴ波形制御部２６〜２６ｂ以外にも、複数のシフトレジスタ部、およびＯＵＴ波形制御部の組からなるシフトレジスタ回路を有するが、図１０では、理解を容易にするため、記載を省略した。また、各ＯＵＴ波形制御部２６〜２６ｂのそれぞれには、アクティブエリア５７上に延設された走査線が２つずつ接続されている。また、図１０に示す例では、理解を容易にするため、「ＣＬＫ_１」〜「ＣＬＫ_４」の入力線については、記載を省略した。

駆動回路５５は、走査線制御線５３で走査線駆動回路５６と接続されており、走査線制御線５３を介して初段のシフトレジスタ部２５に制御信号を出力する。

アクティブエリア５７は、マトリックス状に配置した画素５８を複数有する。詳細には、アクティブエリア５７には、複数のデータ線が列方向に延在され、複数の走査線が行方向に延在されている。そして、アクティブエリア５７には、データ線と走査線との交差に対応して、それぞれ画素５８が形成されている。

ここで、画素５８は、アクティブ素子として動作する薄膜トランジスタ５９と、画素電極６０とを有する。画像表示装置５０は、アレイ基板に設けられた画素電極６０とカラーフィルタ基板に設けられた共通電極（図示せず）との間に印加された電圧によって液晶分子を制御して画像表示する。ここでは、パネル５２は、アレイ基板に画素電極６０が設けられ、カラーフィルタ基板に共通電極が設けられた縦電界方式で説明しているが、これに限らず、例えば、アレイ基板の画素５８内に画素電極６０および共通電極が設けられた横電界方式であってもよい。

走査線駆動回路５６は、第１形態に係わるシフトレジスタ部２５と同様のシフトレジスタ部２５〜２５ｂを多段に接続し、各シフトレジスタ部２５〜２５ｂにＯＵＴ波形制御部２６〜２６ｂを接続した回路により構成される。ここで、走査線駆動回路５６は、上述したシフトレジスタ部２５の動作によりＯＵＴ波形制御部２６が出力する「ＯＵＴ_１」および「ＯＵＴ_２」をアクティブエリア５７上に延在する走査線に順次入力する。

また、シフトレジスタ部２５が有するノード２３の電位は、シフトレジスタ部２５ａに「ｉｎ」として入力されているので、走査線駆動回路５６は、シフトレジスタ回路２５ａの動作によりＯＵＴ波形制御部２６ａが出力する「ＯＵＴ_３」および「ＯＵＴ_４」をアクティブエリア５７上に延在する走査線に順次入力する。このように、多段に設置されたシフトレジスタ部２５〜２５ｂが信号を順次シフトさせ、各ＯＵＴ波形制御部２６〜２６ｂが２つの信号を順次出力する。このため、走査線駆動回路５６は、駆動回路５５から走査線制御線５３を介して、制御信号が入力された場合には、アクティブエリア５７上の各走査線に対して上方向から順に電圧を印加する。

例えば、走査線駆動回路５６は、制御信号を受信すると、シフトレジスタ部２５、およびＯＵＴ波形制御部２６の動作により、「ＯＵＴ_１」を１段目の走査線に出力し、次に「ＯＵＴ_２」を２段目の走査線に出力する。次に、走査線駆動回路５６は、シフトレジスタ部２５ａ、およびＯＵＴ波形制御部２６の動作により、「ＯＵＴ_３」を３段目の走査線に出力し、次に「ＯＵＴ_４」を４段目の走査線に出力する。この結果、走査線駆動回路５６は、アクティブエリア５７上の各走査線に対して、順番に電圧を印加する。

ここで、従来のシフトレジスタ回路を用いて、走査線駆動回路５６を構成する場合には、アクティブエリア５７上に延設された走査線と同数のシフトレジスタ回路を多段に接続し、各シフトレジスタ回路から各走査線上に信号を出力する。しかしながら、シフトレジスタ部２５とＯＵＴ波形制御部２６からなるシフトレジスタ回路２０を用いて、走査線駆動回路５６を構成した場合には、１つのシフトレジスタ回路２０から２つの走査線に対して信号を出力することができるので、走査線駆動回路５６の回路規模を減少させ、画像表示装置５０の狭額縁化を実現することができる。

また、シフトレジスタ回路２０は、ブートストラップ効果により、出力する信号の電位を下げることなく出力することができるので、走査線駆動回路５６が各走査線に印加する電圧の低下を防ぐことができる。この結果、画像表示装置５０は、アクティブエリア５７の大型化や画素５８の細密化により走査線の数が増加した場合にも、各画素５８に印加する電圧の低下を防ぐことができるので、正常に動作することができる。

薄膜トランジスタ５９は、画素５８が形成された位置に応じたデータ線とソースとが接続され、画素５８が形成された位置に応じた走査線とゲートとが接続されている。そして、走査線駆動回路５６から対応する走査線に電圧が印加されるとともに、駆動回路５５から対応するデータ線に電圧が印加された場合に、データ線に印加された電圧が薄膜トランジスタ５９を介して画素電極６０に印加される。

なお、図１０では、液晶パネルを用いた画像表示装置にシフトレジスタ回路２０を適用する例について説明した。しかしながら、実施の形態はこれに限定されるものではない。例えば、有機ＥＬパネルを用いた画像表示装置にシフトレジスタ回路２０を適用してもよい。例えば、図１１は、シフトレジスタ回路２０の適用例を説明する第２の図である。

（有機ＥＬへの適用）
図１１に示す例では、シフトレジスタ部２５、およびＯＵＴ波形制御部２６を有する走査線駆動回路５６を有し、有機ＥＬパネルを用いた画像表示装置７０について記載した。また、図１１に示す例では、理解を容易にするため、シフトレジスタ部２５、およびＯＵＴ波形制御部２６からなるシフトレジスタ回路２０を有する走査線駆動回路５６を記載したが、走査線駆動回路５６は、シフトレジスタ回路２０と同様の回路を複数有するものとする。具体的には、走査線駆動回路５６は、アクティブエリア５７上に延設する走査線の数の半分の数だけシフトレジスタ回路２０と同様の回路を多段に接続することで構成すればよい。なお、上述の液晶パネルを用いた画像表示装置５０と同様に、シフトレジスタ回路２０は、パネル５２のアレイ基板上の周辺部に一体的に形成されている。

図１１に示す例では、画素５８は、アノードが定電位供給回路７１と電気的に接続された発光素子８０と、発光素子８０のカソードに一方の電極が接続されたトランジスタ８１とを有する。また、画素５８は、ｎ型の薄膜トランジスタによって形成され、ドレインがトランジスタ８２のドレインに接続され、ソースが電源供給回路７２と電気的に接続されたドライバ素子８３とを有する。また、画素５８は、ドライバ素子８３を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するトランジスタ８２と静電容量８４とを有する。

また、図１１に示す例では、各画素５８内に備わる発光素子８０のアノードに対して一定のオン電位を供給する定電位供給回路７１と、制御線を介して、画素５８内に備わるトランジスタ８１の駆動を制御する駆動制御回路７３と、ドライバ素子８３のソースにオン電位または０電位を供給する電源供給回路７２とを有する。

発光素子８０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。

トランジスタ８１は、発光素子８０とドライバ素子８３との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレインとソースとがそれぞれ発光素子８０、ドライバ素子８３に接続される一方で、ゲートが駆動制御回路７３と電気的に接続された構成を有し、駆動制御回路７３から供給される電位に基づいて、発光素子８０とドライバ素子８３との間の導通状態を制御している。

ドライバ素子８３は、発光素子８０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子８３は、閾値以上の電位差に応じて発光素子８０に流れる電流を制御する機能を有する。本実施形態１では、ドライバ素子８３は、ｎ型の薄膜トランジスタによって形成され、ゲートとソースとの間に印加される電位差に応じて発光素子８０の発光輝度を制御している。

このような画素５８においては、駆動回路５５が信号線に印加した電圧により静電容量８４に電荷が蓄積される。そして、駆動制御回路７３がトランジスタ８１のゲートに電圧を印加している間、静電容量８４に蓄積した電荷に応じた電流が発光素子８０に流れ、発光素子８０が発光する。

このように、各画素５８が発光素子８０を有する場合であっても、走査線駆動回路５６は、シフトレジスタ部２５、およびＯＵＴ波形制御部２６からなるシフトレジスタ回路２０が、２つの走査線に各画素の出力信号を出力する。このため、画像表示装置７０は、画素５８が有機ＥＬパネルを有する場合にも、走査線駆動回路５６の回路規模を減少させ、狭額縁化を図ることができる。また、シフトレジスタ回路２０は、走査線上に出力するう信号の電位の低下を防ぐので、アクティブエリア５７上の画素数に係わらず、画像表示装置７０を正常に動作させることができる。

１〜１４ トランジスタ
２０ シフトレジスタ回路
２１〜２４ ノード
２５ シフトレジスタ部
２６ ＯＵＴ波形制御部

Claims (10)

1. ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタと、
   ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタと、
   ゲートが前記第１の導電経路に接続され、ドレインが第１のクロック信号の入力端子に接続されるとともにソースが第３の導電経路に接続された、前記第１のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記第３の導電経路の電位を上昇させる第３のトランジスタと、
   ゲートが前記第３の導電経路に接続され、ドレインが第２のクロック信号の入力端子に接続されるとともにソースが第１の出力信号を出力する第１の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第２のクロック信号を第１の出力信号として前記第１の出力端子から出力させる第４のトランジスタと、
   ゲートが前記第３の導電経路に接続され、ドレインが第３のクロック信号の入力端子に接続されるとともにソースが第２の出力信号を出力する第２の出力端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第３のクロック信号を第２の出力信号として前記第２の出力端子から出力させる第５のトランジスタと
   を有することを特徴とするシフトレジスタ回路。
2. ゲートが前記第２のクロック信号の入力端子に接続されるとともにドレインが高電位素子に接続された、前記第２のクロック信号の入力に応じてソースの電位を上昇させる第６のトランジスタと、
   ゲートが第４のクロック信号の入力端子に接続され、ドレインが前記第６のトランジスタのソースに接続されるとともにソースが前記第２の導電経路に接続された、前記第４のクロック信号の入力に応じて前記第２の導電経路の電位を上昇させる第７のトランジスタと
   をさらに有することを特徴とする請求項１に記載のシフトレジスタ回路。
3. ゲートが前記第４のクロック信号の入力端子に接続され、ドレインが高電位端子に接続されるとともにソースが第４の導電経路に接続された、前記第４のクロック信号の入力に応じて前記第４の導電経路の電位を上昇させる第８のトランジスタと、
   ゲートが前記第４の導電経路に接続され、ドレインが前記第３の導電経路に接続されるとともにソースが低電位端子に接続された、前記第４の導電経路の電位が上昇することに応じて前記第３の導電経路の電位を降下させる第９のトランジスタと、
   ゲートが前記第３の導電経路に接続され、ドレインが前記第４の導電経路に接続されるとともにソースが低電位端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第４の導電経路の電位を降下させる第１０のトランジスタと
   をさらに有することを特徴とする請求項２に記載のシフトレジスタ回路。
4. ゲートが前記第２の導電経路に接続され、ドレインが前記第１の出力端子に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の出力端子の電位を降下させる第１１のトランジスタと、
   ゲートが前記第２の導電経路に接続され、ドレインが前記第２の出力端子に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第２の出力端子の電位を降下させる第１２のトランジスタと
   をさらに有することを特徴とする請求項１乃至請求項３のいずれか１つに記載のシフトレジスタ回路。
5. 前記第３の導電経路の電位を次段のシフトレジスタ回路に、動作の開始を指示する入力信号として出力する第３の出力端子をさらに有することを特徴とする請求項１乃至請求項４のいずれか１つに記載のシフトレジスタ回路。
6. ゲートが前記次段のシフトレジスタ回路が出力する信号の出力端子に接続され、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記次段のシフトレジスタ回路が出力した信号の電位に応じて前記第１の導電経路の電位を降下させる第１３のトランジスタをさらに有することを特徴とする請求項１乃至請求項５のいずれか１つに記載のシフトレジスタ回路。
7. ゲートが入力信号の入力端子に接続され、ドレインが高電位端子に接続されるとともにソースが前記第１の導電経路に接続された、前記入力信号の電位に応じて前記第１の導電経路の電位を上昇させる第１４のトランジスタをさらに有することを特徴とする請求項１乃至請求項６のいずれか１つに記載のシフトレジスタ回路。
8. 前記第３のクロック信号は、前記第２のクロック信号の位相を所定量遅延させた信号であり、前記第１のクロック信号は、前記第２のクロック信号、および前記第３のクロック信号が有する周期の倍の周期を有する信号であることを特徴とする請求項１乃至請求項７のいずれか１つに記載のシフトレジスタ回路。
9. 請求項１乃至請求項８のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
   前記ドライバ回路が出力する信号に従って発光する発光素子を有する、画像を表示する表示パネルと
   を備えたことを特徴とする画像表示装置。
10. 請求項１乃至請求項８のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
    前記ドライバ回路が出力する信号に従って画像を表示する液晶パネルと
    を備えたことを特徴とする画像表示装置。

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