JP2014106967A - ランプアップ電圧からの保護 - Google Patents

Abstract

【課題】電子デバイスに関し、ランプアップ電圧からの保護を提供するように構成される集積回路を提供すること。
【解決手段】第１のノードおよび第２のノードに動作可能に結合される電圧クランプ回路を備えており、第１のノードは第１の電圧を受け取るように構成されており、第２のノードは第１の電圧よりも小さい第２の電圧を出力するように構成されており、電圧クランプ回路は、第１の電圧のスルーレートによって第１のノードと前記第２のノードとの間のスニーク状態がトリガされることに応答して、前記第２の電圧を変更するように構成される。
【選択図】図３

Description

本開示は、概して電子デバイスに関し、より具体的には、ランプアップ電圧からの保護のためのシステムおよび方法に関する。

相補型金属酸化膜半導体（ＣＭＯＳ）技術が、集積回路（ＩＣ）を製造するために一般的に使用されている。最新のＩＣの例は、マイクロプロセッサ、マイクロコントローラ、メモリなどを含む。概して、ＩＣ内の１つ以上の構成要素は「電圧基準」に基づいて動作する場合がある。このような電圧基準を提供するために、ＩＣ内に「電圧基準回路」が設計されている場合がある。

電圧基準回路の一例が、「バンドギャップ回路」である。バンドギャップ回路は、約１．２５Ｖの値、または、０Ｋにおけるシリコンの理論上の１．２２ｅＶ、すなわち、電子をその価電子帯からその伝導帯へと推進して可動電荷にするために必要とされるエネルギーを適切に近似する別の値を有する温度非依存電圧基準を出力するように構成される。たとえば、一般的なバンドギャップ回路は、開ループ構成において動作する、セルフカスコードＭＯＳ電界効果トランジスタ（ＳＣＭ）構造と、１つ以上のバイポーラトランジスタ（複数の場合もあり）との１組を含む場合がある。

なお、電流モードにより制御されるＤＣ／ＤＣ変換器が、エラー増幅器クランプ回路を有することによって、急速な遷移応答出力におけるオーバーシュートを低減させることについて、特許文献１に記載されている。

米国特許第７，５１８，３４８号明細書

ランプアップ電圧からの保護のためのシステムおよび方法が必要とされている。

上記問題点を解決するために、請求項１に記載の発明は、集積回路であって、第１のノードおよび第２のノードに動作可能に結合される電圧クランプ回路を備え、前記第１のノードは第１の電圧を受け取るように構成されており、前記第２のノードは前記第１の電圧よりも小さい第２の電圧を出力するように構成されており、前記電圧クランプ回路は、前記第１の電圧のスルーレートによって前記第１のノードと前記第２のノードとの間のスニーク状態がトリガされることに応答して、前記第２の電圧を変更するように構成されることを要旨とする。

請求項１１に記載の発明は、回路の第１のノードまたは第２のノードの少なくとも一方を監視するステップであって、前記第１のノードは、第２のノードに存在する第２の電圧よりも高い第１の電圧を受け取るように構成されており、前記回路は、少なくとも１つのアナログ供給電圧および少なくとも１つのデジタル供給電圧を受け取るように構成される、前記監視するステップと、
前記第１の電圧のスルーレートが前記第１のノードと前記第２のノードとの間にスニーク状態を作り出すことに応答して、前記少なくとも１つのデジタル供給電圧を基準電圧として使用して前記スニーク状態を解消するステップとを含むことを要旨とする。

いくつかの実施形態に応じた、１つ以上の集積回路を含む電子デバイスの一例の図。 いくつかの実施形態に応じた、集積回路の一例のブロック図。 いくつかの実施形態に応じた、ランプアップ電圧からの保護を提供するように構成される回路の一例の回路図。 いくつかの実施形態に応じたランプアップからの保護動作の一例を示すグラフ。 いくつかの実施形態に応じたランプアップ電圧からの保護のための方法の一例のフローチャート。

本明細書に開示の実施形態は、ランプアップ電圧からの保護のためのシステムおよび方法を対象とする。多くの実施態様において、これらのシステムおよび方法は、たとえば、コンピュータ・システムまたは情報技術（ＩＴ）製品（たとえば、サーバ、デスクトップ、ラップトップ、スイッチ、ルータなど）、遠隔通信ハードウェア、消費者向け装置または電化製品（たとえば、携帯電話機、タブレット、テレビ、カメラ、音響システムなど）、科学機器、産業ロボット、医療用または実験用電子機器（たとえば、撮像、診断、もしくは治療用機器など）、運搬用車両（たとえば、自動車、バス、列車、船舶、航空機など）、軍装備品などを含む、広範な電子デバイス内に組み込まれてもよい。より一般的には、本明細書において説明するシステムおよび方法は、１つ以上の電子部品または構成要素を有する任意のデバイスまたはシステム内に組み込まれてもよい。

図１を参照すると、電子デバイス１００のブロック図が示される。いくつかの実施形態において、電子デバイス１００は、上記の電子デバイスのいずれか、または任意の他の電子デバイスであってもよい。図示されるように、電子デバイス１００は、１つ以上のプリント回路基板（ＰＣＢ）１０１を含み、当該ＰＣＢ１０１のうちの少なくとも１つは、１つ以上の電子チップ（複数の場合もあり）または集積回路（複数の場合もあり）１０２を含む。いくつかの実施形態において、集積回路（複数の場合もあり）１０２は、下記により詳細に説明するシステムおよび方法のうちの１つ以上を実施してもよい。

集積回路（複数の場合もあり）１０２の例は、たとえば、システム・オン・チップ（ＳｏＣ）、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、マイクロプロセッサ、コントローラ、マイクロコントローラ（ＭＣＵ）などを含んでもよい。付加的にまたは代替的に、集積回路（複数の場合もあり）１０２は、たとえば、ランダム・アクセス・メモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、磁気抵抗ＲＡＭ（ＭＲＡＭ）、不揮発性ＲＡＭ（「フラッシュ」メモリなどのＮＶＲＡＭ）、および／または同期ＤＲＡＭ（ＳＤＲＡＭ）のなどのダイナミックＲＡＭ（ＤＲＡＭ）、ダブル・データ・レート（たとえば、ＤＤＲ、ＤＤＲ２、ＤＤＲ３など）ＲＡＭ、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）などのメモリ回路またはデバイスを含んでもよい。付加的にまたは代替的に、集積回路（複数の場合もあり）１０２は、たとえば、アナログ−デジタル変換器（ＡＤＣ）、デジタル−アナログ変換器（ＤＡＣ）、位相ロックループ（ＰＬＬ）、発振器、フィルタ、増幅器、変圧器などの、１つ以上の混合信号またはアナログ回路を含んでもよい。付加的にまたは代替的に、集積回路（複数の場合もあり）１０２は、１つ以上の微小電気機械システム（ＭＥＭＳ）、ナノ電気機械システム（ＮＥＭＳ）などを含んでもよい。

このように、集積回路（複数の場合もあり）１０２はいくつかの異なる部分、エリア、または領域を含んでもよい。これらのさまざまな部分は、１つ以上の処理コア、キャッシュメモリ、内部バス（複数の場合もあり）、タイミングユニット、コントローラ、アナログセクション、機械的要素などを含んでもよい。したがって、さまざまな実施形態において、集積回路（複数の場合もあり）１０２は、２つ以上の供給電圧（たとえば、２つ、３つ、４つなど）を受け取るように構成される回路を含んでもよい。たとえば、デュアル給電回路が、アナログ構成要素に給電するように構成されるアナログ供給電圧、および、論理構成要素またはデジタル構成要素に給電するように構成されるデジタル供給電圧を受け取ってもよい。いくつかの実施態様において、たとえば、アナログ供給電圧はほぼ５Ｖ±１０％程度であってもよく、一方でデジタル供給電圧はほぼ１．２Ｖ±１０％程度であってもよい。他のタイプの回路が任意の適切な数の供給電圧を受け取ってもよい。

概して、集積回路（複数の場合もあり）１０２は、たとえば、ボール・グリッド・アレイ（ＢＧＡ）パッケージングなどの任意の適切なパッケージング技術を使用してＰＣＢ１０１上に取り付けられるように構成された電子構成要素パッケージ内に配置されてもよい。いくつかの実施態様において、ＰＣＢ１０１は、電子デバイス１００内に機械的に取り付けられるか、または電子デバイス１００に固定されてもよい。なお、いくつかの実施態様において、ＰＣＢ１０１は、さまざまな形態をとってもよく、かつ／または、集積回路（複数の場合もあり）１０２に加えて複数の他の要素もしくは構成要素を含んでもよい。

図２は、いくつかの実施形態に応じた、図１において説明した集積回路（複数の場合もあり）１０２の一例を示す集積回路２００のブロック図である。図示されるように、集積回路２００は、高電圧供給電圧（Ｖ_ｈｖ）２０１を受け取るように構成される高電圧（ＨＶ）回路２０２を含む。ＨＶ回路２０２は、第１の低電圧（ＬＶ１）回路２０４に動作可能に結合され、当該低電圧回路に出力電圧（Ｖ_ｏｕｔ）２０３を提供するように構成される。ＨＶ回路２０２は、適応型クランプ回路２０７にも動作可能に結合され、当該適応型クランプ回路に演算相互コンダクタンス増幅器（ＯＴＡ）電圧出力（Ｖ_ｏｔａ）を提供するように構成される。この例において、ＨＶ回路２０２は、第２の低電圧（ＬＶ２）回路２０５を含んでもよい。

適応型クランプ回路２０７はＶ_ｈｖ２０１を受け取るように構成され、Ｖ_ｏｕｔ２０３のノード（下記図３により詳細に図示する）に動作可能に結合される。加えて、適応型クランプ回路２０７は、イネーブル信号（ｅｎ）２０８および基準電圧（Ｖ_ｒｅｆ）２０９を受け取るようにも構成される。

「高電圧」および「低電圧」という用語は、概して、特定の回路が別の回路のものよりも高い供給電圧によって動作することを示すのに使用される。概して、ＨＶ回路はＬＶ回路よりも厚い酸化物デバイスを有してもよく、かつ／または低圧回路よりも多くの電力を使用してもよい。たとえば、ＨＶ回路２０２はバンドギャップ基準回路であってもよく、ＬＶ１回路２０４はＨＶ回路２０２によって提供されるより低い電圧（たとえば、バンドギャップ電圧）（すなわち、Ｖ_ｏｕｔ２０３）に基づいて動作する任意の他のアナログ回路またはデジタル回路であってもよい。

いくつかの実施態様において、Ｖ_ｈｖ２０１は、外部電源（図示せず）によってＩＣ２００に提供されるアナログ供給電圧であってもよく、たとえば、ほぼ５Ｖ±１０％程度であってもよく、一方でＶ_ｒｅｆ２０９は、別の外部電源（図示せず）によってＩＣ２００に提供されるデジタル供給電圧であってもよく、ほぼ１．２Ｖ±１０％程度であってもよい。その一方で、ＬＶ１回路２０４はＨＶ回路２０２の内部生成供給電圧Ｖ_ｏｕｔ２０３を受け取ってもよく、当該電圧はほぼ０．９Ｖ±１０％程度であってもよい。しかしながら、本開示に照らして、ＨＶ回路２０２、適応型クランプ回路２０７、およびＬＶ１回路２０４に供給される正確な電圧（すなわち、Ｖ_ｈｖ２０１、Ｖ_ｏｕｔ２０３、およびＶ_ｒｅｆ２０９）は技術、用途などのタイプに応じて変わってもよいことを理解されたい。

いくつかの実施態様において、適応型クランプ回路２０７は、ｅｎ信号２０８の印加に応答して動作するように構成されてもよい。たとえば、状況によっては、ｅｎ信号２０８は、「パワー・オン・リセット」（ＰｏＲ）事象に関連して提供されてもよい。ＰｏＲ事象は、電子デバイスもしくはその部分（複数の場合もあり）に対する電力がオンになるのに応答してＩＣ２００によってもしくはＩＣ２００上で実行される１つ以上の動作、または、ＩＣ２００を既知の状態におくように構成されるリセット信号を作成する他のコマンドを含んでもよい。付加的にまたは代替的に、ＰｏＲ事象の所定の時間量（たとえば、約１０秒または約２０μ秒）の後にｅｎ信号２０８が適応型クランプ回路２０７へ提供されることが中止されてもよい。

動作中、適応型クランプ回路２０７はＶ_ｏｔａ２０６を受け取り、Ｖ_ｏｕｔ２０３をＶ_ｒｅｆ２０９と比較して、Ｖ_ｏｕｔ２０３が、Ｖ_ｏｕｔ２０３とＶ_ｒｅｆ２０９との間の差に比例して変更されるように構成されてもよい。このように、適応型クランプ回路２０７は、ＬＶ１回路２０４および／またはＬＶ２回路２０５を、高電圧供給に不用意に露出されることから保護することができる。このような露出は、たとえば、ＩＣ２００の電源投入の間にＶ_ｈｖ２０１のスルーレートが速いことに起因して引き起こされる場合がある。特に、場合によっては、Ｖ_ｈｖ２０１の変化の速度はＬＶ２回路２０５の伝搬遅延よりも速い場合があり、したがってＶ_ｈｖ２０１のノードとＶ_ｏｕｔ２０３のノードとの間に「スニーク経路」または「スニーク状態」が生じ、このスニーク経路は、適応型クランプ回路２０７がなければ、過剰な電流または望ましくない電流がＶ_ｈｖ２０１のノードからＶ_ｏｕｔ２０３のノードへと流れることを可能にする。

したがって、いくつかの実施形態において、適応型クランプ回路２０７は、Ｖ_ｈｖ２０１のノードおよび／またはＶ_ｏｕｔ２０３のノードを監視してもよい。その後、Ｖ_ｈｖ２０１のスルーレートによってＶ_ｈｖ２０１のノードおよび／またはＶ_ｏｕｔ２０３のノードの間のスニーク状態が生じることに応答して、適応型クランプ回路２０７はスニーク状態を解消するように動作してもよい。

いくつかの実施態様において、図２に示すモジュールまたはブロックは、指定動作を実行する実行するように構成される処理回路、論理機能、他の回路および／またはデータ構造を表してもよい。これらのモジュールは別個のブロックとして図示されるが、他の実施形態において、これらのモジュールによって実行される動作のうちの少なくともいくつかは組み合わされたより少ないブロックであってもよい。たとえば、場合によっては、適応型クランプ回路２０７はＨＶ回路２０２内に組み込まれてもよい。逆に、モジュール２０２、２０４、２０５、および／または２０７のうちの任意の所与のモジュールが、その動作が２つ以上の論理ブロックの間で分割されるように実装されてもよい。特定の構成によって図示されるが、他の実施形態において、これらのさまざまなモジュールまたはブロックは、他の適切な方法によって再構成されてもよい。

図３は、いくつかの実施形態に応じた、ランプアップ電圧からの保護を提供するように構成される回路３００の一例の回路図である。この特定の例において、ＨＶ回路２０２は、ＯＴＡ３０１を有するＬＶ２回路２０５を含むバンドギャップ基準回路である。ＯＴＡ３０１の出力がＶ_ｏｔａ２０６を生成し、Ｖ_ｏｔａ２０６はＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ３０３〜３０６のゲートに動作可能に結合される。ＰＭＯＳトランジスタ３０３〜３０６はＰＭＯＳトランジスタ３０３〜３０６ら自体のソースをＶ_ｈｖ２０１に結合される。ＰＭＯＳトランジスタ３０３のドレインは抵抗器３０７に動作可能に結合されており、当該抵抗器は、ＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）３０８のエミッタに動作可能に結合されており、当該トランジスタのベースおよびコレクタはグランド（Ｇｎｄ）に動作可能に結合される。ＰＭＯＳトランジスタ３０３のドレインはＯＴＡ３０１の第１の入力にも動作可能に結合される。

ＰＭＯＳトランジスタ３０４のドレインはＢＪＴ３０９のエミッタに動作可能に結合されており、当該ＢＪＴのベースおよびコレクタはＧｎｄに結合される。ＰＭＯＳトランジスタ３０４のドレインはＯＴＡ２０５の第２の入力にも動作可能に結合される。ＰＭＯＳトランジスタ３０５のドレインはＶ_ｏｕｔ２０３のノードにおいて抵抗器３１１に動作可能に結合されており、Ｖ_ｏｕｔ２０３のノードは、ＢＪＴ３１２のエミッタに動作可能に結合されており、当該ＢＪＴのベースおよびコレクタはＧｎｄに動作可能に結合されている。ＰＭＯＳトランジスタ３０６のドレインは抵抗器３１０に動作可能に結合されており、当該抵抗器はＧｎｄに動作可能に結合される。もう１つの抵抗器３１３が、Ｖ_ｏｕｔ２０３のノードとＧｎｄとの間に動作可能に結合される。

動作中、ＨＶ回路２０２はＶ_ｈｖ２０１を受け取り、バンドギャップ電圧Ｖ_ｏｕｔ２０３を生成する。ＯＴＡ３０１は１つ以上の低電力要素を含んでもよく、場合によっては、その信号伝搬遅延は、Ｖ_ｈｖ２０１のスルーレートに不相応であってもよい。言い換えれば、特定の閾値の後、ＯＴＡ３０１によって提供されるフィードバック経路は、Ｖ_ｈｖ２０１の変化の速度についていくことが可能でなくてもよい。したがって、望ましくない電流または過剰な電流が、ＨＶ回路２０２内の「スニーク経路」を通じてＶ_ｈｖ２０１から（たとえば、ＰＭＯＳトランジスタ３０５を通じて）Ｖ_ｏｕｔ２０３への方向において一時的に流れてもよい。このような「スニーク状態」は、Ｖ_ｏｕｔ２０３の値を増大させ、ＬＶ１回路２０４および／またはＬＶ２回路２０５の動作に悪影響を及ぼす場合がある。

適応型クランプ回路２０７はスニーク状態を解消するように動作することができる。特に、この例において、適応型クランプ回路２０７は、適応型クランプ回路２０７のソースがＶ_ｈｖ２０１に動作可能に結合されており、適応型クランプ回路２０７のゲートがＰＭＯＳトランジスタ３０３〜３０６のゲートに動作可能に結合されており、適応型クランプ回路２０７のドレインが増幅器３１５をバイアスするＰＭＯＳトランジスタ３１４を含む。増幅器３１５は、増幅器３１５の反転入力においてＶ_ｒｅｆ２０９を受け取り、増幅器３１５の非反転入力においてＶ_ｏｕｔ２０３を受け取ってもよい。増幅器３１５の出力はＮ型ＭＯＳ（ＮＭＯＳ）トランジスタ３１６および３１７のゲートに動作可能に結合される。ＮＭＯＳトランジスタ３１６のソースはＰＭＯＳトランジスタ３０６のドレインに動作可能に結合されており、ＮＭＯＳトランジスタ３１６のドレインはＧｎｄに動作可能に結合される。ＮＭＯＳトランジスタ３１７のソースはＶ_ｏｕｔ２０３のノードに動作可能に結合されており、ＮＭＯＳトランジスタ３１７のドレインはＧｎｄに動作可能に結合される。

いくつかの実施態様において、ＮＭＯＳトランジスタ３１６のチャネル長はＰＭＯＳトランジスタ３０６、３０５、３０４、および／または３０３のチャネル長と同じであってもよい。それゆえ、ＮＭＯＳトランジスタ３１６のソースにおいて受け取られる電流は、ＨＶ回路２０２内を循環する過渡電流に比例するテール電流であってもよい。言い換えれば、増幅器３１５は、Ｖ_ｈｖ２０１のスルーレートに起因してＨＶ回路２０２を流れている過剰な過渡電流に比例するバイアス電流を受け取るように構成されている。このように、適応型クランプ回路２０７はＶ_ｈｖ２０１の供給の変化（スルーイング）を効果的に検出する。

増幅器３１５の出力は、Ｖ_ｏｕｔ２０３の値が、Ｖ_ｏｕｔ２０３とＶ_ｒｅｆ２０９との間の差に比例するように低減され、したがってＨＶ回路２０２内のスニーク状態を解消するように構成される。場合によっては、イネーブルＮＭＯＳトランジスタまたはスイッチ（図示せず）が、ＰＭＯＳトランジスタ３１４のドレインと増幅器３１５との間に動作可能に結合されてもよい。イネーブルトランジスタのゲートは、図２に示すｅｎ信号２０８を受け取るように構成されてもよく、ｅｎ信号２０８はＰｏＲ信号などであってもよい。したがって、適応型クランプ回路２０７は、電源投入などの間のＶ_ｈｖ２０１における電圧のランプアップに対するＬＶ１回路２０４の脆弱性を改善することができ、それ以外のときにはオフになることによってエネルギーを節約することができる。

図４は、いくつかの実施形態に応じたランプアップからの保護動作の一例を示すグラフ４００を示す。特に、Ｖ_ｈｖ２０１に関するランプアップのシナリオを示しており、Ｖ_ｈｖ２０１は所与の期間内に（たとえば、１０００Ｖ／ミリ秒の速度で）０Ｖから３．７５Ｖになる。適応型クランプ回路２０７の無い状態がＶ_ｏｌｄ４０１によって示されており、１．５Ｖを十分に超えてピークに達し、その後所望のＶ_ｏｕｔに落ち着く。この場合、所望のＶ_ｏｕｔ値は、ＬＶ１回路２０４に提供されることになる０．９Ｖ（たとえば、バンドギャップ基準電圧）である。対照的に、適応型クランプ回路２０７を使用するとき、Ｖ_ｏｕｔ２０３は１．５Ｖにクランピングされた後、０．９ＶのＶ_ｏｕｔに落ち着く。それゆえ、適応型クランプ回路２０７は、ＬＶ１回路２０４を、１．５Ｖよりも大きい電圧を受け取ることから効果的に保護する。

なお、図４に示す電圧値は説明を容易にするために提供されているに過ぎない。任意の所与の用途において、それらの電圧値および／またはスルーレート（複数の場合もあり）は、特定の用途または設計要件に応じて変化してもよい。

図５は、ランプアップ電圧からの保護のための方法５００の一例のフローチャートである。いくつかの実施態様において、方法５００は、少なくとも部分的に、図２および図３に示す適応型クランプ回路２０７によって実行されてもよい。図示されるように、ブロック５０１において、方法５００は、高電圧回路内の１つ以上のノードを監視することを含んでもよい。たとえば、適応型クランプ回路２０７は、ＨＶ回路２０２のＶ_ｈｖ２０１および／またはＶ_ｏｕｔ２０３を監視してもよい。

ブロック５０２において、方法５００は、スニーク状態を検出することを含んでもよい。たとえば、適応型クランプ回路２０７が、ＰＭＯＳトランジスタ３１４を通じて、過剰な電流がＨＶ回路２０２内のスニーク経路を流れていることを検出してもよい。その後、ブロック５０３において、方法５００は、スニーク状態を解消することを含んでもよい。たとえば、適応型クランプ回路２０７は、Ｖ_ｒｅｆ２０９をＶ_ｏｕｔ２０３と比較してもよく、Ｖ_ｏｕｔ２０３からＶ_ｒｅｆ２０９とＶ_ｏｕｔ２０３との２つの間の差に比例した電圧を減算し、すなわち、Ｖ_ｏｕｔ２０３を選択されている閾値を下回った状態にしてもよい。いくつかの実施態様において、Ｖ_ｒｅｆ２０９はＩＣ２００に対する低電圧供給電圧（たとえば、ほぼ１．２Ｖ±１０％程度）であってもよい。

本明細書、特に図２〜図５に関連して説明されたさまざまな動作は、処理回路、電子ハードウェア、またはこれらの組み合せにおいて実施されてもよいことを理解されたい。所与の方法の各動作が実行される順序は変更されてもよく、本明細書に示すシステムのさまざまな要素は追加、結合、並べ替え、省略、改変などされてもよい。本明細書に記載の発明（複数の場合もあり）は、すべてのこのような改変および変更を包含することが意図されており、したがって、上記の記載は限定的な意味ではなく例示的な意味においてみなされるべきである。

上述のように、いくつかの実施態様において、適応型クランプ回路２０７は、Ｖ_ｈｖ２０１におけるランプアップ電圧に対するＬＶ１回路２０４の脆弱性を改善することができる。たとえば、適応型クランプ回路２０７は、ＬＶデバイス（たとえば、ＬＶ１回路２０４）をそれらの信頼性範囲を超える電圧に露出することなく、高いスルーレートにおいてＨＶ供給（たとえば、Ｖ_ｈｓ２０１）をランプアップする（立ち上げる）能力を提供することができる。

状況によっては、適応型クランプ回路２０７は、最大１００Ｖ／ミリ秒のＶ_ｈｖ２０１のスルーレートの結果として生じるスニーク経路を解消することが可能であってもよい。付加的にまたは代替的に、適応型クランプ回路２０７は、最大１０００Ｖ／ミリ秒のＶ_ｈｖ２０１のスルーレートの結果として生じるスニーク経路を解消することが可能であってもよい。たとえば、図３に示す実施形態は、ミラー電流を活用してＶ_ｏｕｔ２０３をクランピングする動作を加速してもよい。言い換えれば、スニーク状態、すなわち過剰な電流を作り出す同じメカニズムが、検出およびクランピングを促進するために使用されてもよい。

たとえば、ＩＣ２００がデュアル給電回路である場合（または、３つ以上の供給電圧を受け取るように構成される場合）、ＩＣは、外部回路からのデジタル供給電圧または論理供給電圧であって、Ｖ_ｒｅｆ２０９として使用され得る電圧を受け取ってもよく、デジタル供給電圧または論理供給電圧はＩＣ２００がその目的のために追加の基準電圧を生成する必要なしにＶ_ｏｕｔ２０３をクランピングするために使用されてもよい。さらに、電源の優先順位付けに関して、上述のシステムおよび方法は、（ＩＣ２００に対するアナログ電源およびデジタル電源の間で）いずれの電源が最初にオンにされるかにかかわらず動作するように設計されることに留意されたい。たとえば、ＩＣ２００に対するアナログ電源がデジタル電源または論理電源の前にオンになる場合（たとえば、Ｖ_ｈｖ２０１が５Ｖであり、一方でＶ_ｒｅｆが０Ｖである）、Ｖ_ｏｕｔ２０３がグランドにクランピングされ、したがってＬＶ１回路２０４が保護される。逆に、アナログ電源の前にＩＣ２００に対するデジタル電源または論理電源がオンになる場合、Ｖ_ｈｖ２０１からＶ_ｏｕｔ２０３へのスニーク経路は存在しない。

さらに、適応型クランプ回路２０７は小型なフットプリントを有し、Ｖ_ｏｕｔ２０３の出力レベルを損なわない。対照的に、従来の容量性結合のソリューション（たとえば、スルー・レート・レール検出器など）は、フットプリントが大きく、かつ／またはラッチ・タイム・アウト値が長く、それによってＩＣ２００の始動タイミングが損なわれる場合がある。

例示的な、限定ではない実施形態において、集積回路は、第１のノードおよび第２のノードに動作可能に結合されている電圧クランプ回路を含んでもよく、第１のノードは第１の電圧を受け取るように構成されており、第２のノードは第１の電圧よりも小さい第２の電圧を出力するように構成されており、電圧クランプ回路は、第１の電圧のスルーレートによって第１のノードと第２のノードとの間のスニーク状態がトリガされることに応答して第２の電圧を変更するように構成される。たとえば、スニーク状態は、意図しない電流が第１のノードから第２のノードへと流れることを可能にする傾向にある電流路を含んでもよい。

また、第１のノードおよび第２のノードは、電圧基準回路の一部であってもよい。たとえば、電圧基準回路は、バンドギャップ回路であってもよい。電圧基準回路は、第１の電圧のスルーレートと不相応な伝搬遅延を有する少なくとも１つの要素を含んでもよい。たとえば、少なくとも１つの要素は第１の増幅器を含んでもよい。その場合、電圧クランプ回路は第２の増幅器を含んでおり、該第２の増幅器は、第１のノードから第２のノードへと流れる過剰な電流に比例するバイアス電流を受け取るように構成される。第２の増幅器は、該第２の電圧と、集積回路に提供されるデジタル電源電圧との間の差に比例して前記第２のノードにおける前記第２の電圧の値を低減するように構成されてもよい。

いくつかの実施態様において、電圧クランプ回路は、パワー・オン・リセット（ＰｏＲ）事象に応答してオンになるように構成されてもよい。付加的にまたは代替的に、電圧クランプ回路は、ＰｏＲ事象の所定の期間の後にオフになるように構成されてもよい。

別の例示的な、限定ではない実施形態において、方法は、回路の第１のノードまたは第２のノードの少なくとも一方を監視するステップを含んでもよく、第１のノードは、第２のノードに存在する第２の電圧よりも高い第１の電圧を受け取るように構成されており、回路は、少なくとも１つのアナログ供給電圧および少なくとも１つのデジタル供給電圧を受け取るように構成されている。方法は、第１の電圧のスルーレートが第１のノードと第２のノードとの間にスニーク状態を作り出すのに応答して、少なくとも１つのデジタル供給電圧を基準電圧として使用してスニーク状態を解消するステップを含んでもよい。たとえば、スニーク状態は、過剰な電流が第１のノードから第２のノードへと流れるのに有利にはたらく場合があり、状況によっては、第１の電圧は少なくとも１つのアナログ供給電圧であってもよい。

場合によっては、第１のノードと第２のノードとの間に動作可能に結合されている回路要素が、第１の電圧の立ち上がり時間よりも長い伝搬遅延を有してもよい。また、スニーク状態を解消するステップは、第２の電圧を、基準電圧に基づいて定義される所定値以下に維持するステップを含んでもよい。付加的にまたは代替的に、第２の電圧を所定値以下に維持するステップは、第２の電圧が、第２の電圧と基準電圧との間の差に比例して変更されるステップを含んでもよい。

たとえば、第１のノードおよび第２のノードが第１の回路の一部であってもよく、第１の回路が第１の増幅器を含んでもよい場合、方法は、第２の増幅器を提供するステップであって、該第２の増幅器は、第１のノードから第２のノードへと流れる過剰な電流に比例するバイアス電流を受け取るように構成される、前記第２の増幅器を提供するステップを含んでもよい。第１の回路はバンドギャップ電圧回路である。方法は、回路を過電圧状態から保護するステップを含んでもよく、回路は第２のノードに動作可能に結合されており、第２の電圧を受け取るように構成される。

ここでも、監視するステップおよび解消するステップは、パワー・オン・リセット（ＰｏＲ）事象に応答して行われてもよい。付加的にまたは代替的に、ＰｏＲ事象の所定の期間の後に監視するステップおよび解消するステップが行われるのことが中止されてもよい。

本明細書において、具体的な実施形態を参照して本発明（複数の場合もあり）を説明したが、添付の特許請求の範囲に明記される本発明（複数の場合もあり）の範囲から逸脱することなくさまざまな改変および変更をなすことができる。たとえば、バンドギャップ回路のコンテキストにおいて提示されるが、本明細書に記載のさまざまなシステムおよび方法は、他のタイプの電圧基準回路、または他のタイプの回路において実装されてもよい。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明（複数の場合もあり）の範囲内に含まれることが意図される。本明細書において具体的な実施形態に関して記載されるいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるように意図されない。

別途記載されない限り、「第１の」および「第２の」などの用語は、このような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されない。「結合される」または「動作可能に結合される」という用語は、接続されるとして定義されるが、必ずしも直接ではなく、必ずしも機械的ではない。「１つ（“ａ”ａｎｄ“ａｎ”）」という用語は、別途指定されない限り、１つ以上として定義される。「備える（ｃｏｍｐｒｉｓｅ）」（ならびに「ｃｏｍｐｒｉｓｅｓ」および「ｃｏｍｐｒｉｓｉｎｇ」のようなｃｏｍｐｒｉｓｅの任意の変化形）、「有する（ｈａｖｅ）」（ならびに「ｈａｓ」および「ｈａｖｉｎｇ」のようなｈａｖｅの任意の変化形）、「含む（ｉｎｃｌｕｄｅ）」（ならびに「ｉｎｃｌｕｄｅｓ」および「ｉｎｃｌｕｄｉｎｇ」のようなｉｎｃｌｕｄｅの任意の変化形）、ならびに「包含する（ｃｏｎｔａｉｎ）」（ならびに「ｃｏｎｔａｉｎｓ」および「ｃｏｎｔａｉｎｉｎｇ」などのｃｏｎｔａｉｎの任意の変化形）といった用語は非限定連結動詞である。結果として、１つ以上の要素を「備える」、「有する」、「含む」または「包含する」システム、デバイス、または装置は、それらの１つ以上の要素を保持するが、これらの１つ以上の要素のみを保持するようには限定されない。同様に、１つ以上の動作を「備える」、「有する」、「含む」または「包含する」方法またはプロセスは、それらの１つ以上の動作を保持するが、それらの１つ以上の動作のみを保持するように限定されない。

Claims (20)

1. 集積回路であって、
   第１のノードおよび第２のノードに動作可能に結合される電圧クランプ回路を備え、前記第１のノードは第１の電圧を受け取るように構成されており、前記第２のノードは前記第１の電圧よりも小さい第２の電圧を出力するように構成されており、前記電圧クランプ回路は、前記第１の電圧のスルーレートによって前記第１のノードと前記第２のノードとの間のスニーク状態がトリガされることに応答して、前記第２の電圧を変更するように構成される、集積回路。
2. 前記スニーク状態は、意図しない電流が前記第１のノードから前記第２のノードへと流れることを可能にする電流路を含む、請求項１に記載の集積回路。
3. 前記第１のノードおよび前記第２のノードは電圧基準回路の一部である、請求項１に記載の集積回路。
4. 前記電圧基準回路はバンドギャップ回路である、請求項３に記載の集積回路。
5. 前記電圧基準回路は、前記第１の電圧のスルーレートと不相応な伝搬遅延を有する少なくとも１つの要素を含む、請求項３に記載の集積回路。
6. 前記少なくとも１つの要素は第１の増幅器を含む、請求項５に記載の集積回路。
7. 前記電圧クランプ回路は第２の増幅器を含んでおり、該第２の増幅器は、第１のノードから第２のノードへと流れる過剰な電流に比例するバイアス電流を受け取るように構成される、請求項６に記載の集積回路。
8. 前記第２の増幅器は、該第２の電圧と、前記集積回路に提供されるデジタル電源電圧との間の差に比例して前記第２のノードにおける前記第２の電圧の値を低減するように構成される、請求項７に記載の集積回路。
9. 前記電圧クランプ回路は、パワー・オン・リセット（ＰｏＲ）事象に応答してオンになるように構成される、請求項１に記載の集積回路。
10. 前記電圧クランプ回路は、前記ＰｏＲ事象から所定の期間の後にオフになるように構成される、請求項９に記載の集積回路。
11. 回路の第１のノードまたは第２のノードの少なくとも一方を監視するステップであって、前記第１のノードは、第２のノードに存在する第２の電圧よりも高い第１の電圧を受け取るように構成されており、前記回路は、少なくとも１つのアナログ供給電圧および少なくとも１つのデジタル供給電圧を受け取るように構成される、前記監視するステップと、
    前記第１の電圧のスルーレートが前記第１のノードと前記第２のノードとの間にスニーク状態を作り出すことに応答して、前記少なくとも１つのデジタル供給電圧を基準電圧として使用して前記スニーク状態を解消するステップとを含む、方法。
12. 前記第１の電圧は前記少なくとも１つのアナログ供給電圧である、請求項１１に記載の方法。
13. 前記第１のノードと前記第２のノードとの間に動作可能に結合される回路要素が、前記第１の電圧のランプアップ時間よりも長い伝搬遅延を有する、請求項１１に記載の方法。
14. 前記スニーク状態を解消するステップは、前記第２の電圧を、前記基準電圧に基づいて定義される所定値以下に維持するステップを含む、請求項１１に記載の方法。
15. 前記第２の電圧を所定値以下に維持するステップは、前記第２の電圧を、該第２の電圧と前記基準電圧との間の差に比例するように変更するステップを含む、請求項１４に記載の方法。
16. 前記第１のノードおよび前記第２のノードは第１の回路の一部であり、前記第１の回路は第１の増幅器を含み、前記方法は、第２の増幅器を提供するステップであって、該第２の増幅器は、第１のノードから第２のノードへと流れる過剰な電流に比例するバイアス電流を受け取るように構成される、前記第２の増幅器を提供するステップをさらに含む、請求項１１に記載の方法。
17. 前記第１の回路はバンドギャップ電圧回路である、請求項１６に記載の方法。
18. 回路を過電圧状態から保護するステップをさらに含み、前記回路は前記第２のノードに動作可能に結合され、前記第２の電圧を受け取るように構成される、請求項１１に記載の方法。
19. 前記監視するステップおよび前記解消するステップは、パワー・オン・リセット（ＰｏＲ）事象に応答して行われる、請求項１１に記載の方法。
20. 前記ＰｏＲ事象の所定の期間の後に前記監視するステップおよび前記解消するステップが行われることが中止される、請求項１９に記載の方法。