JP2014167992A - パターン形成方法 - Google Patents
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Abstract
【解決手段】実施形態に係るパターン形成方法は、基板の第1面上に、第1凹パターン及び第2凹パターンを含む第1マスク層を形成する工程と、前記第1凹パターン内に、保護膜を設ける工程と、前記第2凹パターン内に、自己組織化材料を設ける工程と、前記自己組織化材料を相分離させて前記第2凹パターン内に第1相と第2相とを形成する工程と、前記第1相とともに前記保護膜を除去し、前記第1凹パターンと、前記第2凹パターン内に設けられ前記第2凹パターンの開口幅よりも狭い開口幅を有する第3凹パターンと、を有する第2マスク層を形成する工程と、前記第2マスク層をマスクとして前記基板を加工する工程と、を備える。
【選択図】図1
Description
前記第1マスク層を形成する工程は、前記基板の第1面上に、第1凹パターン及び第2凹パターンを含む第1マスク層を形成することを含む。
前記自己組織化材料を設ける工程は、前記第2凹パターン内に、前記自己組織化材料を設ける工程を含む。
前記第1相と第2相とを形成する工程は、前記自己組織化材料を相分離させて、前記第2凹パターン内に前記第1相と前記第2相とを形成すること含む。
前記第2マスク層を形成する工程は、前記第1相とともに前記保護膜を除去し、前記第1凹パターンと、前記第2凹パターン内に設けられ前記第2凹パターンの開口幅よりも狭い開口幅を有する第3凹パターンと、を有する第2マスク層を形成することを含む。
前記基板を加工する工程は、前記第2マスク層をマスクとして前記基板を加工することを含む。
(第1の実施の形態)
図1は、第1の実施形態に係るパターン形成方法を例示するフローチャートである。
図2(a)〜図5(a)は、第1の実施形態に係るパターン形成方法を例示する模式的断面図である。
先ず、図2(a)に表したように、第1面11を有する基板10を用意する。基板10としては、半導体ウェーハ、絶縁性基板、導電性基板など、任意の基板が用いられる。例えば、半導体デバイスのパターンを形成する場合には、シリコンウェーハ、ドーピングされたシリコンウェーハ、表面に絶縁層または電極もしくは配線となる金属層が形成されたシリコンウェーハ、SiC、及びGaAs、GaNなどのIII−V族化合物半導体ウェーハなどが用いられる。フォトマスクやインプリント用モールドのパターンを形成する場合には、石英等のガラス基板が用いられる。
ここで、参考例に係るパターン形成方法について説明する。
図6(a)〜図7(b)は、参考例に係るパターン形成方法を示す模式図である。参考例に係るパターン形成方法では、第1凹パターン21に保護膜40を形成することなく、自己組織化材料のミクロ相分離を利用したパターン形成を行う。
次に、第2の実施形態について説明する。
第2の実施形態に係るパターン形成方法は、第1の実施形態に係るパターン形成方法のうち保護膜の形成工程(ステップS102)以外は第1の実施形態と同じである。
図8(a)〜(c)は、第2の実施形態に係るパターン形成方法を例示する模式的断面図である。
Claims (7)
- 基板の第1面上に、第1凹パターン及び第2凹パターンを含む第1マスク層を形成する工程と、
前記第1凹パターン内に、保護膜を設ける工程と、
前記第2凹パターン内に、自己組織化材料を設ける工程と、
前記自己組織化材料を相分離させて前記第2凹パターン内に第1相と第2相とを形成する工程と、
前記第1相とともに前記保護膜を除去し、前記第1凹パターンと、前記第2凹パターン内に設けられ前記第2凹パターンの開口幅よりも狭い開口幅を有する第3凹パターンと、を有する第2マスク層を形成する工程と、
前記第2マスク層をマスクとして前記基板を加工する工程と、
を備え、
前記保護膜は、前記第1相に含まれるポリマーと同じポリマーを含み、
前記保護膜及び前記第1相のそれぞれは、アルカリ可溶材料、酸可溶材料及び水溶性材料よりなる群から選択された1つを含み、
前記保護膜を形成する工程は、
前記第1マスク層の上にポジ型レジスト膜を形成する工程と、
前記ポジ型レジスト膜に選択的に光を照射した後、前記ポジ型レジスト膜を現像して前記ポジ型レジスト膜の前記第1凹パターンの上に開口部を形成する工程と、
前記第1凹パターン内及び前記開口部に保護膜の材料を設けた後、前記ポジ型レジスト膜を除去する工程と、
を含み、
前記第1相とともに前記保護膜を除去する工程は、ウエットエッチング及びドライエッチングの少なくともいずれかを含むパターン形成方法。 - 基板の第1面上に、第1凹パターン及び第2凹パターンを含む第1マスク層を形成する工程と、
前記第1凹パターン内に、保護膜を設ける工程と、
前記第2凹パターン内に、自己組織化材料を設ける工程と、
前記自己組織化材料を相分離させて前記第2凹パターン内に第1相と第2相とを形成する工程と、
前記第1相とともに前記保護膜を除去し、前記第1凹パターンと、前記第2凹パターン内に設けられ前記第2凹パターンの開口幅よりも狭い開口幅を有する第3凹パターンと、を有する第2マスク層を形成する工程と、
前記第2マスク層をマスクとして前記基板を加工する工程と、
を備えたパターン形成方法。 - 前記保護膜を形成する工程は、
前記第1マスク層の上にポジ型レジスト膜を形成する工程と、
前記ポジ型レジスト膜に選択的に光を照射した後、前記ポジ型レジスト膜を現像して前記ポジ型レジスト膜の前記第1凹パターンの上に開口部を形成する工程と、
前記第1凹パターン内及び前記開口部に保護膜の材料を設けた後、前記ポジ型レジスト膜を除去する工程と、
を含む請求項2記載のパターン形成方法。 - 前記保護膜を形成する工程は、
前記第1マスク層の上にネガ型レジスト膜を形成する工程と、
前記ネガ型レジスト膜に選択的に光を照射した後、前記ネガ型レジスト膜を現像して前記第1凹パターン内に前記ネガ型レジスト膜を残す工程と、
を含む、請求項2記載のパターン形成方法。 - 前記保護膜は、前記第1相に含まれるポリマーと同じポリマーを含む請求項2〜4のいずれか1つに記載のパターン形成方法。
- 前記第1相とともに前記保護膜を除去する工程は、ウエットエッチング及びドライエッチングの少なくともいずれかを含む請求項2〜5のいずれか1つに記載のパターン形成方法。
- 前記保護膜及び前記第1相のそれぞれは、アルカリ可溶材料、酸可溶材料及び水溶性材料よりなる群から選択された1つを含む請求項2〜6のいずれか1つに記載のパターン形成方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015004745A (ja) * | 2013-06-19 | 2015-01-08 | 株式会社東芝 | パターン形成方法 |
WO2016132816A1 (ja) * | 2015-02-19 | 2016-08-25 | 日本碍子株式会社 | 光学デバイスの製造方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI672788B (zh) * | 2013-03-27 | 2019-09-21 | 日商尼康股份有限公司 | 標記形成方法、標記檢測方法、及元件製造方法 |
KR102190675B1 (ko) * | 2013-10-10 | 2020-12-15 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
JP6173989B2 (ja) * | 2014-08-29 | 2017-08-02 | 東芝メモリ株式会社 | パターン形成方法 |
EP3012860A1 (en) * | 2014-10-22 | 2016-04-27 | IMEC vzw | A method for forming contact vias |
EP3035379B1 (en) * | 2014-12-15 | 2020-07-01 | IMEC vzw | Method for blocking a trench portion |
CN108400085B (zh) * | 2017-02-06 | 2019-11-19 | 联华电子股份有限公司 | 形成半导体元件图案的方法 |
US10474027B2 (en) * | 2017-11-13 | 2019-11-12 | Macronix International Co., Ltd. | Method for forming an aligned mask |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003243293A (ja) * | 2002-02-19 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2004348141A (ja) * | 2003-05-22 | 2004-12-09 | Taiwan Semiconductor Manufacturing Co | 水溶性ネガ型フォトレジスト |
US20080182402A1 (en) * | 2007-01-26 | 2008-07-31 | International Business Machines Corporation | Sub-lithographic interconnect patterning using self-assembling polymers |
JP2009182319A (ja) * | 2008-01-29 | 2009-08-13 | Samsung Electronics Co Ltd | ブロック共重合体を利用した半導体素子の微細パターンの形成方法 |
JP2011035233A (ja) * | 2009-08-04 | 2011-02-17 | Toshiba Corp | パターン形成方法及び半導体装置の製造方法 |
JP2012033534A (ja) * | 2010-07-28 | 2012-02-16 | Toshiba Corp | パターン形成方法及びポリマーアロイ下地材料 |
JP2012076237A (ja) * | 2010-09-30 | 2012-04-19 | Dainippon Printing Co Ltd | ナノインプリント用モールド及びその製造方法 |
WO2012086986A2 (ko) * | 2010-12-20 | 2012-06-28 | 한국기계연구원 | 미세 패턴을 가지는 세라믹 템플릿의 제조 방법 및 이 방법에 의해 제조된 세라믹 템플릿 |
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003243293A (ja) * | 2002-02-19 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2004348141A (ja) * | 2003-05-22 | 2004-12-09 | Taiwan Semiconductor Manufacturing Co | 水溶性ネガ型フォトレジスト |
US20080182402A1 (en) * | 2007-01-26 | 2008-07-31 | International Business Machines Corporation | Sub-lithographic interconnect patterning using self-assembling polymers |
JP2009182319A (ja) * | 2008-01-29 | 2009-08-13 | Samsung Electronics Co Ltd | ブロック共重合体を利用した半導体素子の微細パターンの形成方法 |
JP2011035233A (ja) * | 2009-08-04 | 2011-02-17 | Toshiba Corp | パターン形成方法及び半導体装置の製造方法 |
JP2012033534A (ja) * | 2010-07-28 | 2012-02-16 | Toshiba Corp | パターン形成方法及びポリマーアロイ下地材料 |
JP2012076237A (ja) * | 2010-09-30 | 2012-04-19 | Dainippon Printing Co Ltd | ナノインプリント用モールド及びその製造方法 |
WO2012086986A2 (ko) * | 2010-12-20 | 2012-06-28 | 한국기계연구원 | 미세 패턴을 가지는 세라믹 템플릿의 제조 방법 및 이 방법에 의해 제조된 세라믹 템플릿 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015004745A (ja) * | 2013-06-19 | 2015-01-08 | 株式会社東芝 | パターン形成方法 |
WO2016132816A1 (ja) * | 2015-02-19 | 2016-08-25 | 日本碍子株式会社 | 光学デバイスの製造方法 |
Also Published As
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