JP2014022723A - チップ素子、積層型チップ素子及びその製造方法 - Google Patents

Abstract

【課題】小型化が可能であり、且つ優れたインダクタンス特性を有し、量産が容易チップ素子及びその製造方法を提供する。
【解決手段】複数の内側磁性体層６２が積層された積層ボディー１５と、上記積層ボディーの内部に形成された内部電極層と、上記積層ボディーの上面及び下面のうち少なくとも一方の面に積層される外側磁性体層１００−１，１００−２と、上記積層ボディー及び上記外側磁性体層の外側に形成され、上記内部電極層と電気的に連結された外部電極２０と、を含み、上記外側磁性体層の長さは上記内側磁性体層の長さより短い。
【選択図】図４

Description

本発明は、チップ素子、積層型チップ素子及びその製造方法に関する。

積層チップ素子の一つであるインダクター（ｉｎｄｕｃｔｏｒ）は、抵抗、キャパシターと共に電子回路をなしてノイズを除去する代表的な受動素子である。

積層チップ型のインダクターは、磁性体又は誘電体にコイルを形成するように導電パターンを印刷した後積層して製造されることができる。このような積層チップインダクターは導電パターンが形成された磁性体層を多数積層した構造を有し、上記積層チップインダクター内の内部導電パターンはチップ内でコイル構造を形成するために各磁性体層に形成されたビア電極によって順次接続されて目標とするインダクタンス及びインピーダンスなどの特性を具現する。

最近では、電子機器の軽薄短小化につれ、パワーインダクター（ＰｏｗｅｒＩｎｄｕｃｔｏｒ）構造の単純化への要求が高まっている。特に、優れた性能を提供し且つ小型化が可能なインダクターへのユーザーの要求が高まっている。

特開２００１−１５５９５０号公報

本発明は、前述した問題点を解決する方案を提供することを目的とする。

具体的には、本発明は、小型化が可能であり且つ優れた電気的特性を有するチップ素子及びその製造方法を提供することを目的とする。

また、本発明は、優れたインダクタンス特性を有し、量産が容易なチップ素子及びその製造方法を提供することを目的とする。

本発明の一実施例による積層型チップ素子は、複数の内側磁性体層が積層された積層ボディーと、上記積層ボディーの内部に形成された内部電極層と、上記積層ボディーの上面及び下面のうち少なくとも一方の面に積層される外側磁性体層と、上記積層ボディー及び上記外側磁性体層の外側に形成され上記内部電極層と電気的に連結された外部電極と、を含み、上記外側磁性体層の長さは上記内側磁性体層の長さより短いことを特徴とする。

本発明の他の実施例による積層型チップ素子の製造方法は、導電パターン及びビア電極が形成された複数の内側磁性体層を設ける段階と、上記各内側磁性体層に形成された導電パターンの一端が隣接する第１の磁性体層に形成されたビア電極と接触してコイル部が形成されるように上記複数の内側磁性体層を積層して積層ボディーを形成する段階と、上記積層ボディーの上面及び下面のうち少なくとも一方の面に外側磁性体層を積層する段階と、上記積層された外側磁性体層及び上記積層ボディーの外側に外部電極を形成する段階と、を含み、上記外側磁性体層は上記内側磁性体層の長さより短いことを特徴とする。

本発明の他の実施例による積層型チップ素子の製造方法は、導電パターン及びビア電極が形成された複数の内側磁性体層を設ける段階と、上記各内側磁性体層に形成された導電パターンの一端が隣接する内側磁性体層に形成されたビア電極と接触してコイル部が形成されるように上記複数の内側磁性体層を積層して積層ボディーを形成する段階と、上記積層ボディーの上面及び下面のうち少なくとも一方の面に外側磁性体層を積層する段階と、上記積層された外側磁性体の長さ方向の両端の一部を除去する段階と、上記両端の一部が除去された外側磁性体層及び上記積層ボディーの外側に外部電極を形成する段階と、を含むことができる。

本発明のさらに他の実施例によるチップ素子は、支持基板と、上記支持基板の両面に形成されたコイルと、上記コイル及び支持基板を含み磁性体で形成された磁性体ボディーと、上記磁性体ボディーの上面及び下面のうち少なくとも一方の面に形成される外側磁性体層と、上記磁性体ボディー及び上記外側磁性体層の外側に形成され上記コイルと電気的に連結された外部電極と、を含み、上記外側磁性体層の長さは上記磁性体ボディーの長さより短いことを特徴とする。

本発明によると、前述した従来技術の問題点が解決される。

具体的には、本発明によると、小型化が可能であり且つ優れた電気的特性を有するチップ素子及びその製造方法をユーザーに提供することができる。

また、本発明によると、優れたインダクタンス特性を有し、量産が容易なチップ素子及びその製造方法をユーザーに提供することができる。

本発明の一実施例による積層チップインダクターの一部切開斜視図である。 図１の積層チップインダクターの積層態様を分解して示した概略斜視図である。 図１の磁性体層に形成される導電パターンの態様を示した概略平面図である。 （ａ）及び（ｂ）は図１のＶ‐Ｖ’線に沿う断面を示した概略図である。 本発明の他の実施例による積層型インダクターの断面を示した図面である。 （ａ）、（ｂ）及び（ｃ）は本発明の一実施例による積層型インダクターの製造方法を示した図面である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の他の実施例による積層型インダクターの製造方法を示した図面である。 （ａ）、（ｂ）及び（ｃ）は本発明のさらに他の実施例によるインダクターを示した図面である。 図８のＵ‐Ｕ’線に沿う断面を示した概略図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の一実施例によるチップ素子は、磁性体層上に導電パターンが形成されるチップインダクター（ｃｈｉｐ ｉｎｄｕｃｔｏｒ）、パワーインダクター（ｐｏｗｅｒ ｉｎｄｕｃｔｏｒ）、チップビーズ（ｃｈｉｐ ｂｅａｄｓ）、チップフィルター（ｃｈｉｐ ｆｉｌｔｅｒ）等として適宜応用されることができる。

以下では、積層チップインダクターを用いて本発明の実施例を説明する。

図１は本発明の一実施例による積層チップインダクターの概略部分切開斜視図であり、図２は図１の積層チップインダクターの積層態様を分解して示した概略斜視図である。

また、図３は図１の磁性体層に形成される導電パターンの態様を示した概略平面図である。

図１から図３を参照すると、積層チップインダクター１０は、積層ボディー１５と、導電パターン４０と、磁性体層６２と、外側磁性体層１００‐１、１００‐２と、外部電極２０と、を含むことができる。上記磁性体層６２は内側磁性体層と称する。

また、本発明の他の実施例によると、上記積層チップインダクター１０は、追加の磁性体層６４をさらに含むことができる。しかしながら、上記磁性体層６４が必須の構成要素ではない。

上記積層ボディー１５は、磁性体グリーンシート上に導電パターン４０を印刷し、上記導電パターン４０が形成された磁性体グリーンシートを積層した後焼結して製造されることができる。

上記積層ボディー１５は六面体形状であることができる。磁性体グリーンシートを積層した後チップの形で焼結するとき、セラミック粉末の焼結収縮によって、上記積層ボディー１５の外観は完全な直線を有する六面体形状ではない可能性もある。但し、上記積層ボディー１５は実質的には六面体形状を有するものと見られる。

本発明の実施例を明確に説明するために六面体の方向を定義すると、図１に示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向は磁性体層が積層された積層方向と同じ概念として用いられる。

図１の実施例は、長さ方向が幅方向や厚さ方向よりも大きい直方体形状を有するチップインダクター１０である。

一方、本発明の一実施例による積層チップインダクター１０のサイズは、外部電極２０を含んで長さ及び幅がそれぞれ２．５±０．１ｍｍ及び２．０±０．１ｍｍ（２５２０サイズ）の範囲を有することができ、２５２０サイズ以下又は２５２０サイズ以上であることもできる。

上記磁性体層６２にはＮｉ‐Ｃｕ‐Ｚｎ系、Ｎｉ‐Ｃｕ‐Ｚｎ‐Ｍｇ系、Ｍｎ‐Ｚｎ系のフェライト系材料を用いることができるが、これに制限されるものではない。

図１を参照すると、上記外側磁性体層１００‐１は上記積層ボディー１５の上面に積層され、上記外側磁性体層１００‐２は上記積層ボディー１５の下面に積層されることができる。

上記外側磁性体層１００‐１の長さは上記内側磁性体層６２の長さより短いことが好ましい。これは、上記積層ボディー１５の上面に上記外側磁性体層１００‐１が積層される場合は、上記外側磁性体層１００‐１によって覆われない積層ボディー１５の上面部位に外部電極２０が形成されなければならず、上記積層ボディー１５の下面に上記外側磁性体層１００‐２が積層される場合は、上記外側磁性体層１００‐２によって覆われない積層ボディー１５の下面部位に外部電極２０が形成されなければならないためである。

一方、上記外側磁性体層１００‐１、１００‐２は、上記内側磁性体層６２を形成するのに用いられる材料と同じ材料で形成されることができる。

上記導電パターン４０は、銀（Ａｇ）を主成分とする導電ペーストを所定厚さで印刷して形成されることができる。上記導電パターン４０は、長さ方向の両端部に形成される外部電極２０に電気的に連結されることができる。

上記外部電極２０は、上記セラミックボディー１５の長さ方向の両端部に形成され、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ及びＰｄのうちから選択された合金を電気メッキして形成されることができるが、これらの材料に特に制限されるものではない。

上記導電パターン４０は、上記外部電極２０と電気的に接続されるリードを備えることができる。

図２を参照すると、一つの積層キャリア６０ａ上の導電パターン４０ａは、長さ方向の導電パターン４２ａと幅方向の導電パターン４４ａを含む。上記導電パターン４０ａは、磁性体層６２ａを介して配置されるもう一つの積層キャリア６０ｂ上の導電パターン４０ｂと磁性体層６２ａに形成されるビア電極に電気的に連結され、積層方向にコイルパターンを形成する。

本実施例のコイルパターンはすべて９．５回のターン数を有するが、これに限定されるものではない。コイルパターンが９．５回のターン数を有するために、カバー層を成す上部及び下部の磁性体層８０ａ、８０ｂの間に導電パターン（４０ａ、４０ｂ、...、４０ｍ）が形成された積層キャリア（６０ａ、６０ｂ、...、６０ｍ）が１３個配置される。

本実施例では１回のターン数を有するコイルパターンを形成するために２個の積層キャリアが必要な導電パターン４２ａ、４４ｂが開示されているが、これに限定されず、導電パターンの形状によって異なる数の積層キャリアを必要とすることもある。

ここで、上記磁性体層６２ａを介して積層方向に対向する上部の導電パターン４０ａと下部の導電パターン４０ｂの間の磁性体層の間隔を減らすことにより、制限された積層ボディー１５内でＤＣバイアス特性を良く製造することができる。磁性体層の間隔を減らす場合、導電パターン４２ａ、４４ａの厚さを大きくしてコイル内に流れる電流の抵抗を減少させることもできる。

一方、上記磁性体層８０ａの上側に外側磁性体層１００‐１が配置され、上記磁性体層８０ｂの下側に外側磁性体層１００‐２が配置されることができる。この際、上記外側磁性体層１００‐１、１００‐２は、ＤＣ抵抗の増加なしに積層型インダクターのインダクタンスを向上させることができる。また、前述したように、上記外側磁性体層１００‐１、１００‐２の長さは内側磁性体層の長さより短いことが好ましい。

また、上記外側磁性体層１００‐１は、その中心が上記磁性体層８０ａの中心位置に対応するように配置されることが好ましい。また、上記外側磁性体層１００‐２は、その中心が上記磁性体層８０ｂの中心位置に対応するように配置されることが好ましい。

図３を参照して上記コイルパターンの１回ターンを説明すると、同一の磁性体層６０ｂに形成される導電パターン４０ｂにおいて一つのビア電極７２ｂを１と規定し他のビア電極７４ｂを２と規定し、上記２と対応する積層方向の下部の導電パターン４２ｃの一つのビア電極７２ｃを３と規定し、上記１に対向する誘電体層６０ｃの導電パターン４２ｃの対向箇所を４と規定する場合、上記１から反時計方向に１回のターン（１→２→３→４）を成すときを一つのターンと規定することができる。

図４は、図１のＶ−Ｖ’線に沿う断面を示した概略図である。

図４は、図１の積層チップインダクターを長さ方向（Ｌ）及び厚さ方向（Ｔ）に切断した断面図である。

図４を参照して、上記積層チップインダクターを長さ方向（Ｌ）及び厚さ方向（Ｔ）から見ると、導電パターン４０が形成される最上部及び最下部磁性体層には外部電極２０と電気的に連結されるリード４８が形成される。上記リード４８は、セラミックボディー１５の幅方向の短辺Ｗｓ１、Ｗｓ２に露出され上記外部電極２０と電気的に連結される。

上記導電パターン４０は、積層ボディー１５内で磁性体層６２を介して対向して配置されることができる。

一方、積層ボディー１５の上面には外側磁性体層１００‐１が積層されることができる。上記外側磁性体層１００‐１は、上記両外部電極２０の上部２０‐１の間に配置されることができる。また、上記外側磁性体層１００‐１の長さ方向（Ｌ）の両端は、上記外部電極の上部２０‐１と接することができる。

一方、積層ボディー１５の下面には外側磁性体層１００‐２が積層されることができる。上記外側磁性体層１００‐２は上記両外部電極２０の下部２０‐２の間に配置されることができる。また、上記外側磁性体層１００‐２の長さ方向（Ｌ）の両端は上記外部電極の下部２０‐２と接することができる。

図４（ｂ）は図４（ａ）のＡ部分に対する拡大断面図である。

図４（ｂ）に示されているように、上記外部電極の上部２０‐１の厚さＴ２に基づいて上記外側磁性体層１００‐１の厚さＴ１が決められる。本発明の一実施例によると、上記外側磁性体層１００‐１の厚さＴ１は、上記外部電極の上部の厚さＴ２と同一であるか、又は上記外部電極の上部の厚さＴ２の０．９〜１．１倍であることができる。

外側磁性体層１００‐１が積層される高さが上記外部電極の上部の厚さＴ２と類似するため、積層型インダクターの全体のチップの高さが増加せず且つ上記積層型インダクターのインダクタンスが向上することができる。

一方、上記外側磁性体層１００‐２の厚さと上記外部電極の下部２０‐２の厚さの間にも上記のような関係が満たされることが好ましい。

一方、２５２０サイズの積層チップインダクターに対し、本発明の上記構成を用いてインダクタンスを測定した。シミュレーションの結果、外側磁性体層１００‐１、１００‐２を用いない従来の構成に比べ、外側磁性体層１００‐１、１００‐２を用いた積層型インダクターはインダクタンスが約２％向上した。

即ち、外部電極と同じ高さでフェライトを形成する製品は、既存の製品に比べて初期インダクタンス及びＤＣ Ｂｉａｓ特性が改善されることができる。例えば、同じ高さの本発明のインダクターと既存のインダクターとを比較したとき、本発明のインダクターが、向上した初期インダクタンスとＤＣ Ｂｉａｓ特性を示す。

図５は、本発明の他の実施例による積層型インダクターの断面を示した図面である。

通常、積層インダクターは磁性体層と導体パターンが交互に積層され、上記導体パターンが層間で電気的に接続されるコイル導体からなっている。

しかしながら、上記のような積層インダクターは、直流の電流を印加すると、電流の増加による磁性体の磁気飽和が起こるため、インダクタンスが急激に低下する可能性がある。即ち、上記のような積層インダクターは直流重畳特性が劣化してしまうという問題があった。

このため、磁性体層の一部が非磁性体に置換された磁気ギャップ（ｍａｇｎｅｔｉｃ ｇａｐ）部を有する積層インダクターが提案されている。磁気ギャップ部を含む積層インダクターは、直流の電流の印加時に発生する磁気飽和を抑制して、直流重畳特性を改善することができる。

本発明の一実施例によると、磁気ギャップ９０を備えた積層型インダクターは外側磁性体層１００‐１、１００‐２を含むことができる。

このような積層型インダクターは、磁気飽和が抑制されて直流重畳特性が改善されると共にインダクタンスが向上することができる。

図６は、本発明の一実施例による積層型インダクターの製造方法を示した図面である。

本発明の一実施例によると、図６（ａ）に示されているように、積層ボディー１５が設けられることができる。上記積層ボディー１５は、図２に示されている積層方法により形成されるか、又は図２に示されている積層方法以外の多様な方法により形成されることができる。

図６（ｂ）を参照すると、上記積層ボディー１５の上面に外側磁性体層１００‐１が積層され、上記積層ボディー１５の下面に外側磁性体層１００‐２が積層されることができる。

上記外側磁性体層１００‐１の長さは、上記外側磁性体層１００‐１、１００‐２及び上記積層ボディー１５の外側に形成される外部電極の上部２０‐１の長さに基づいて決められることが好ましい。例えば、上記外側磁性体層１００‐１の長さは両外部電極の上部２０‐１の端間の長さと同一に形成されることが好ましい。また、上記外側磁性体層１００‐２の長さは上記外側磁性体層１００‐１、１００‐２及び上記積層ボディー１５の外側に形成される外部電極の下部２０‐２の長さに基づいて決められることが好ましい。

このように、好ましい長さの外側磁性体層が設けられる工程では、外側磁性体層を切断させる追加の工程が不要であるため、積層過程での工程時間が短縮されることができる。

また、上記工程は、外側磁性体層が切断される過程で発生する残余物がインダクターの性能に影響を及ぼすことを防止することができる。

上記積層ボディー１５の上面及び下面に上記外側磁性体層１００‐１、１００‐２が積層されることができる。また、必要に応じて、上記積層ボディー１５の上面及び下面のうち一方の面のみに外側磁性体層が積層されることができる。

図６（ｃ）に示されているように、上記積層された外側磁性体層１００‐１、１００‐２及び上記積層ボディーの外側に外部電極２０が形成されることができる。

図７は、本発明の他の実施例による積層型インダクターの製造方法を示した図面である。

本発明の一実施例によると、図７（ａ）に示されているように、積層ボディー１５が設けられることができる。上記積層ボディー１５は、図２に示されている積層方法により形成されるか、又は図２に示されている積層方法以外の多様な方法により形成されることができる。

図７（ｂ）を参照すると、上記積層ボディー１５の上面に外側磁性体層１００‐１が積層され、上記積層ボディー１５の下面に外側磁性体層１００‐２が積層されることができる。

この際、上記積層ボディー１５の上面及び／又は下面に積層される外側磁性体層の長さは積層ボディー１５を構成する内側磁性体層の長さと同一であることができる。

この場合、積層ボディー１５を形成するのに用いられる磁性体が外側磁性体の形成に用いられることができるため、上述した工程は外側磁性体を別に設ける必要がないという長所がある。

図７（ｃ）を参照すると、上記積層ボディー１５の上面及び／又は下面に積層された外側磁性体１００‐１、１００‐２の両端の一部が、上記外部電極の上部、下部の長さに基づいて切断されることができる。

上記切断される外側磁性体層の長さは上記外側磁性体層１００‐１、１００‐２及び上記積層ボディー１５の外側に形成される外部電極の上部、下部の長さに基づいて決められることが好ましい。

例えば、切断された外側磁性体層の長さは両外部電極の上部の端間の長さ、両外部電極の下部の端間の長さと同一であることが好ましい。

図７（ｃ）を参照すると、上記積層された外側磁性体層１００‐１、１００‐２及び上記積層ボディーの外側に外部電極２０が形成されることができる。

図８は、本発明のさらに他の実施例によるインダクターを示した図面である。

前述した外側磁性体の構成が平面型インダクターにも適用されることができる。

図８（ａ）を参照すると、支持基板２１６の上面にコイル２１４が形成され、支持基板２１６の下面にコイル２１２が形成されることができる。

図８（ｂ）を参照すると、上記支持基板２１６及びコイル２１２、２１４を含むように磁性体ボディー２１０が形成されることができる。また、上記磁性体ボディー２１０は磁性体からなることができる。

図８（ｃ）を参照すると、上記コイルの一端部と接触するように外部電極２２０‐１、２２０‐２が形成されることができる。

図９は、図８（ｃ）のＵ‐Ｕ’線に沿う断面を示した概略図である。

図９は、図８の平面型インダクターを長さ方向（Ｌ）及び厚さ方向（Ｔ）に切断した図面である。

図９を参照して、上記平面型インダクターを長さ方向（Ｌ）及び厚さ方向（Ｔ）から見ると、上記コイル２１４は外部電極２２０‐１と電気的に連結され、上記コイル２１２は外部電極２２０‐２と電気的に連結されることができる。

一方、磁性体ボディー２１０の上面には外側磁性体層２３０‐１が形成されることができる。上記外側磁性体層２３０‐１は上記両外部電極２２０の上部２２０‐１の間に配置されることができる。また、上記外側磁性体層２３０‐１の長さ方向（Ｌ）の両端は上記外部電極の上部２２０‐１と接することができる。

一方、磁性体ボディー２１０の下面には外側磁性体層２３０‐２が形成されることができる。上記外側磁性体層２３０‐２は上記両外部電極２２０の下部２２０‐２の間に配置されることができる。また、上記外側磁性体層２３０‐２の長さ方向（Ｌ）の両端は上記外部電極の下部２２０‐２と接することができる。

図９に示されているように、上記外側磁性体層２３０‐１、２３０‐２の長さは上記磁性体ボディー２１０の長さより短い。

このように、本発明による外側磁性体の構成は、ボディーの形態とは関係なく多様なインダクターに適用されることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１０ 積層チップインダクター
１５ 積層ボディー
２０ 外部電極
４０ 導電パターン
６２ 磁性体層
１００ 外側磁性体層

Claims (14)

1. 複数の内側磁性体層が積層された積層ボディーと、
   前記積層ボディーの内部に形成された内部電極層と、
   前記積層ボディーの上面及び下面のうち少なくとも一方の面に積層される外側磁性体層と、
   前記積層ボディー及び前記外側磁性体層の外側に形成され、前記内部電極層と電気的に連結された外部電極と、を含み、
   前記外側磁性体層の長さは前記内側磁性体層の長さより短い、積層型チップ素子。
2. 前記外側磁性体層の厚さは前記外側磁性体層の外側に形成された外部電極の厚さの０．９〜１．１倍である、請求項１に記載の積層型チップ素子。
3. 前記外側磁性体層の厚さは前記外側磁性体層の外側に形成された外部電極の厚さと同一である、請求項１に記載の積層型チップ素子。
4. 前記積層型チップ素子の長さ及び幅は２．５±０．１ｍｍ及び２．０±０．１ｍｍの範囲を有する、請求項１に記載の積層型チップ素子。
5. 前記外側磁性体層は、前記内側磁性体層と同じ材料を含む、請求項１に記載の積層型チップ素子。
6. 前記積層ボディーの内部に形成された非磁性体層をさらに含む、請求項１に記載の積層型チップ素子。
7. 前記内部電極層は銀（Ａｇ）を含む、請求項１に記載の積層型チップ素子。
8. 前記外部電極は銀（Ａｇ）及び銅（Ｃｕ）の少なくとも一つを含む、請求項１に記載の積層型チップ素子。
9. 導電パターン及びビア電極が形成された複数の内側磁性体層を設ける段階と、
   前記各内側磁性体層に形成された導電パターンの一端が隣接する第１の磁性体層に形成されたビア電極と接触してコイル部が形成されるように前記複数の内側磁性体層を積層して積層ボディーを形成する段階と、
   前記積層ボディーの上面及び下面のうち少なくとも一方の面に外側磁性体層を積層する段階と、
   前記積層された外側磁性体層及び前記積層ボディーの外側に外部電極を形成する段階と、を含み、
   前記外側磁性体層は前記内側磁性体層の長さより短い、積層型チップ素子の製造方法。
10. 導電パターン及びビア電極が形成された複数の内側磁性体層を設ける段階と、
    前記各内側磁性体層に形成された導電パターンの一端が隣接する内側磁性体層に形成されたビア電極と接触してコイル部が形成されるように前記複数の内側磁性体層を積層して積層ボディーを形成する段階と、
    前記積層ボディーの上面及び下面のうち少なくとも一方の面に外側磁性体層を積層する段階と、
    前記積層された外側磁性体の長さ方向の両端の一部を除去する段階と、
    前記両端の一部が除去された外側磁性体層及び前記積層ボディーの外側に外部電極を形成する段階と、
    を含む、積層型チップ素子の製造方法。
11. 前記両端の一部を除去する段階は、
    前記外側磁性体層の外側に形成される外部電極の長さに基づき、前記積層された外側磁性体の一部を除去する段階を含む、請求項１０に記載の積層型チップ素子の製造方法。
12. 支持基板と、
    前記支持基板の両面に形成されたコイルと、
    前記コイル及び支持基板を含み、磁性体で形成された磁性体ボディーと、
    前記磁性体ボディーの上面及び下面のうち少なくとも一方の面に形成される外側磁性体層と、
    前記磁性体ボディー及び前記外側磁性体層の外側に形成され、前記コイルと電気的に連結された外部電極と、を含み、
    前記外側磁性体層の長さは前記磁性体ボディーの長さより短い、チップ素子。
13. 前記外側磁性体層の厚さは前記外側磁性体層の外側に形成された外部電極の厚さの０．９〜１．１倍である、請求項１２に記載のチップ素子。
14. 前記外側磁性体層の厚さは前記外側磁性体層の外側に形成された外部電極の厚さと同一である、請求項１２に記載のチップ素子。

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