JP2014096474A - Multilayer ceramic capacitor - Google Patents
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Abstract
Description
この発明は、積層セラミックコンデンサに関する。 The present invention relates to a multilayer ceramic capacitor.
積層セラミックコンデンサは、直方体状のセラミック誘電体と、セラミック誘電体内で対向するように配置され、セラミック誘電体の両端部に引き出される内部電極と、セラミック誘電体の両端部において引き出された内部電極に接続される外部電極とで構成される。この積層セラミックコンデンサを回路基板に実装する際に、積層セラミックコンデンサの向きによって、回路基板の実装面と内部電極の面方向とが平行に配置されたり、回路基板の実装面と内部電極の面方向とが直交するように配置されることがある。このような回路基板実装面と内部電極の面方向の位置関係により発生する浮遊容量の値が変動し、積層セラミックコンデンサの特性に影響を与えてしまう場合がある。 The multilayer ceramic capacitor is arranged so as to face a rectangular parallelepiped ceramic dielectric, an internal electrode drawn out at both ends of the ceramic dielectric, and an internal electrode drawn out at both ends of the ceramic dielectric. It is comprised with the external electrode connected. When this multilayer ceramic capacitor is mounted on a circuit board, the mounting surface of the circuit board and the surface direction of the internal electrode are arranged in parallel depending on the orientation of the multilayer ceramic capacitor, or the mounting surface of the circuit board and the surface direction of the internal electrode May be arranged so as to be orthogonal to each other. The value of the stray capacitance generated due to such a positional relationship between the circuit board mounting surface and the internal electrodes may fluctuate and affect the characteristics of the multilayer ceramic capacitor.
したがって、積層セラミックコンデンサを回路基板に実装する際に、回路基板の実装面と内部電極の主面との位置関係家が同じになるように予め内部電極の面方向を揃えておけば、積層セラミックコンデンサの特性ばらつきを小さくすることができる。ところが、積層セラミックコンデンサの断面が正方形である場合、積層セラミックコンデンサの外観から内部電極の面方向を見分けることは困難である。そこで、積層セラミックコンデンサの製造時に、内部電極の面方向がわかる表示マークを積層セラミックコンデンサの側面に形成しておけば、積層セラミックコンデンサの内部電極の面方向を把握することができ、回路基板と内部電極との位置関係を一定に保った状態で、積層セラミックコンデンサを回路基板に実装することができる。 Therefore, when mounting a multilayer ceramic capacitor on a circuit board, if the surface orientation of the internal electrode is aligned in advance so that the positional relationship between the mounting surface of the circuit board and the main surface of the internal electrode is the same, the multilayer ceramic capacitor Capacitor variation in characteristics can be reduced. However, when the multilayer ceramic capacitor has a square cross section, it is difficult to distinguish the surface direction of the internal electrode from the appearance of the multilayer ceramic capacitor. Therefore, if a display mark that indicates the surface direction of the internal electrode is formed on the side surface of the multilayer ceramic capacitor when the multilayer ceramic capacitor is manufactured, the surface direction of the internal electrode of the multilayer ceramic capacitor can be grasped. The multilayer ceramic capacitor can be mounted on the circuit board in a state where the positional relationship with the internal electrodes is kept constant.
積層セラミックコンデンサの製造時に表示マークを形成する場合、例えば、焼成前の誘電体の表面上に、磁器ペーストで突状の表示マークを形成し、誘電体と表示マークとを同時に焼成することによって、突状の表示マークを有する誘電体を得ることができる。そして、誘電体の両端部に外部電極を形成することにより、積層セラミックコンデンサが作製される(特許文献1参照)。このように積層セラミックコンデンサの内部電極の面方向が特定できるように誘電体の側面に突状の表示マークを形成しておけば、突状の表示マークをカメラ等で撮像することにより、内部電極の面方向を識別することができる。 When forming a display mark at the time of manufacturing a multilayer ceramic capacitor, for example, by forming a protruding display mark with porcelain paste on the surface of the dielectric before firing, and firing the dielectric and the display mark simultaneously, A dielectric having projecting display marks can be obtained. And a multilayer ceramic capacitor is produced by forming an external electrode in the both ends of a dielectric material (refer to patent documents 1). In this way, if a projecting display mark is formed on the side surface of the dielectric so that the surface direction of the inner electrode of the multilayer ceramic capacitor can be specified, the projecting display mark is imaged with a camera or the like, and the inner electrode Can be identified.
しかしながら、積層セラミックコンデンサに、特許文献1のように磁器ペーストで突状の表示マークを形成するには、マザー積層体に表示マークを印刷する印刷工程と、さらに印刷された磁器ペーストを乾燥させる乾燥工程とが必要であり、生産性が低下するという問題がある。
However, in order to form a projecting display mark with a ceramic paste as in
それゆえに、この発明の主たる目的は、内部電極の面方向を知ることができ、生産性を損ねることなく形成された表示マークを備える積層セラミックコンデンサを提供することである。 SUMMARY OF THE INVENTION Therefore, a main object of the present invention is to provide a multilayer ceramic capacitor having a display mark which can know the surface direction of an internal electrode and does not impair productivity.
この発明は、直方体状のセラミック誘電体と、セラミック誘電体の内部において対向するように配置され、セラミック誘電体の両端面に引き出される複数の内部電極と、セラミック誘電体の両端部において内部電極に接続される外部電極とを備えた積層セラミックコンデンサであって、セラミック誘電体の側面に加圧により形成された突状部を備えることを特徴とする、積層セラミックコンデンサである。 The present invention relates to a rectangular parallelepiped ceramic dielectric, a plurality of internal electrodes arranged so as to oppose each other inside the ceramic dielectric, and to the internal electrodes at both ends of the ceramic dielectric. A multilayer ceramic capacitor including an external electrode to be connected, the multilayer ceramic capacitor comprising a protrusion formed by pressure on a side surface of a ceramic dielectric.
このように積層セラミックコンデンサの表示マークは、加圧により突状部が形成されているため、印刷工程や乾燥工程が必要なく生産性が高い。 In this way, the display mark of the multilayer ceramic capacitor has a protruding portion formed by pressurization, so that a printing process and a drying process are not required and productivity is high.
また、このような積層セラミックコンデンサにおいて、加圧により形成された突状部の高さは5μm〜20μmであり、誘電体は、複数の内部電極のうちの最も外側に配置された2つの内部電極の間の有効部と、複数の内部電極のうちの最も外側に配置された2つの内部電極とそれに対向する誘電体の側面との間の無効部とで構成され、無効部の厚みをToとすると、To=30〜140μmの範囲にあり、有効部の厚みをTi、内部電極の数をnとすると、n=100〜700枚であり、Ti/(n−1)=0.6〜5.0μmの範囲にあることが好ましい。 Further, in such a multilayer ceramic capacitor, the height of the protruding portion formed by pressurization is 5 μm to 20 μm, and the dielectric is two internal electrodes arranged on the outermost side among the plurality of internal electrodes. And an ineffective portion between two inner electrodes arranged on the outermost side of the plurality of inner electrodes and a side surface of the dielectric facing the inner electrode, and the thickness of the ineffective portion is To Then, To = 30 to 140 μm, where the thickness of the effective portion is Ti and the number of internal electrodes is n, n = 100 to 700, and Ti / (n−1) = 0.6 to 5 It is preferably in the range of 0.0 μm.
この積層セラミックコンデンサは、無効部Toを30〜140μm、内部電極の数nを100〜700枚、Ti/(n−1)=0.6〜5.0μmとしているため、小型大容量が可能で、加圧により突状部を形成しても、内部電極が湾曲しにくく、もしくは湾曲したとしても、内部電極間の距離が大きいため、ショート不良が発生しにくい信頼性の高い突状部を備える積層セラミックコンデンサとなる。 Since this multilayer ceramic capacitor has an ineffective portion To of 30 to 140 μm, a number n of internal electrodes of 100 to 700, and Ti / (n−1) = 0.6 to 5.0 μm, a small and large capacity is possible. Even if the protrusions are formed by pressurization, the internal electrodes are difficult to bend, or even if they are bent, the distance between the internal electrodes is large, and therefore there is a highly reliable protrusion that is unlikely to cause a short circuit defect. It becomes a multilayer ceramic capacitor.
この発明によれば、セラミック誘電体の側面の突状部が加圧により形成されているため、積層セラミックコンデンサの生産性が高い。また、突状部を加圧により形成しても、ショート不良が発生し難い信頼性の高い積層セラミックコンデンサを得ることができる。また、加圧による突状部を検出することにより、内部電極の面方向を知ることができる。したがって、積層セラミックコンデンサを回路基板の実装面などに実装する際に、回路基板とセラミック誘電体中の内部電極の面方向の位置関係を考慮して、積層セラミックコンデンサを回路基板に実装することができる。 According to the present invention, since the protruding portion on the side surface of the ceramic dielectric is formed by pressurization, the productivity of the multilayer ceramic capacitor is high. Moreover, even if the protruding portion is formed by pressurization, it is possible to obtain a highly reliable multilayer ceramic capacitor in which short-circuit failure is unlikely to occur. Further, the surface direction of the internal electrode can be known by detecting the protruding portion due to pressurization. Therefore, when mounting the multilayer ceramic capacitor on the mounting surface of the circuit board, etc., it is possible to mount the multilayer ceramic capacitor on the circuit board in consideration of the positional relationship between the circuit board and the internal electrodes in the ceramic dielectric. it can.
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。 The above-described object, other objects, features, and advantages of the present invention will become more apparent from the following description of embodiments for carrying out the invention with reference to the drawings.
図1は、この発明の積層セラミックコンデンサを示す斜視図である。図1に示す積層セラミックコンデンサ10の長さ方向、幅方向、高さ方向の寸法としては、表1に示すように種々の寸法の積層セラミックコンデンサがあるが、この発明はどのような寸法の積層セラミックコンデンサにも適用可能である。
FIG. 1 is a perspective view showing a multilayer ceramic capacitor of the present invention. As the dimensions in the length direction, width direction, and height direction of the multilayer
積層セラミックコンデンサ10は、直方体状のセラミック誘電体12を含む。そのセラミック誘電体12の幅方向と高さ方向とを含む断面形状は、正方形状であっても長方形状であってもよい。なお、正方形状とは、幅方向の寸法と高さ方向の寸法の比が0.75〜1.25の範囲であることを指す。セラミック誘電体12の内部には、複数の内部電極14が対向するように形成され、これらの内部電極14が交互にセラミック誘電体12の対向する端面に引き出される。
The multilayer
セラミック誘電体12は、図2に示すように、静電容量を発生させる有効部16と静電容量を発生させない無効部18とを含む。有効部16内には、互いに対向するように配置された複数の内部電極14が形成される。隣接する内部電極14は、セラミック誘電体12内でその一部を挟んで互いに対向するように形成される。そして、複数の内部電極14は、セラミック誘電体12の対向する2つの異なる端面に交互に引き出される。内部電極14は、例えばNiもしくはCuなどの導電ペーストで形成される。有効部16は、セラミック誘電体12の一部であり、積み重ねられた内部電極14のうちの両端の2つの内部電極14に挟まれた範囲のことである。ここで、有効部16の厚みは、220〜440μmの範囲に設定される。内部電極14の数は429〜437枚に設定される。無効部18は、複数の内部電極14のうちの両端の2つの内部電極14とそれに対向するセラミック誘電体12の側面との間の部分、すなわちセラミック誘電体12のうちの有効部16の外側の部分であり、この部分には内部電極14が形成されていない。ここで、無効部18の厚みは、30〜140μmの範囲に設定される。
As shown in FIG. 2, the ceramic dielectric 12 includes an
たとえば、チップサイズ1.0mm×0.5mm×0.5mm(寸法公差±10%を含む)の積層セラミックコンデンサ10の場合、設計値では、無効部18の厚み40μm、有効部16の厚み420μm、内部電極14の数435枚、隣接する内部電極14間の厚み1.0μmである。
For example, in the case of a monolithic
さらに、内部電極14の数をnとし、複数の内部電極14のうちの最も外側に配置された2つの内部電極14の間の厚み、すなわち有効部の厚みをTiとし、複数の内部電極14のうちの最も外側に配置された2つの内部電極14とそれに対向するセラミック誘電体12の側面との間の厚み、すなわち無効部の厚みをToとしたとき、これらの値は、0.6μm≦Ti/(n−1)、30μm≦Toの関係を満たすように設定される。これらの関係を満たしていることは、積層セラミックコンデンサを幅方向、高さ方向からなる面が断面となるように長さ方向の寸法で1/2のところまで研磨し、断面をカメラで撮像し、その画像の内部電極14の数、有効部16の厚み、無効部18の厚みを測定することで確認される。なお、研磨面を内部電極14の研磨ダレが生じないようイオンミリング処理を施しておくことが好ましい。
Furthermore, the number of
無効部18の外側側面、すなわち内部電極14の面方向におけるセラミック誘電体12の対向する2つの側面には、直線状の突状部20が形成される。セラミック誘電体12の両端部を結ぶ長さ方向(L方向)および内部電極14の面方向であるセラミック誘電体12の高さ方向(H方向)と直交する方向を幅方向(W方向)とすると、突状部20はL方向の中央部においてW方向に沿って形成される。
突状部20は、図3に示すように、セラミック誘電体12のL方向に傾斜する2つの斜面部20aと、これらの斜面部20aの間を連結するように形成される頂上部20bとを含む。2つの斜面部20aにより、突状部20は、セラミック誘電体12の側面から頂上部20bに向かうにしたがって徐々に幅が狭くなるように形成される。また、頂上部20bは、セラミック誘電体12の側面とほぼ平行に形成される。したがって、突状部20の断面形状は略台形となるが、セラミック誘電体12の側面から突状部20の斜面部20aへの移行部および斜面部20aから頂上部20bへの移行部は、それぞれ丸みを有する形状に形成される。突状部20の形状としては、必ずしも斜面部20aがなくてもよく、例えば、正方形や長方形などの断面形状を有する直線状の突状部であってもよい。
As shown in FIG. 3, the projecting
セラミック誘電体12の長さ方向の両端部に、引き出された内部電極14に接続されるように、外部電極30が形成される。外部電極30は、セラミック誘電体12の端面に形成される端面外部電極部30aと、端面外部電極部30aから4つの側面に回り込むように形成される側面外部電極部30bとで構成される。外部電極30は、セラミック誘電体12の端部を電極ペーストに浸漬し、焼結することによって下地金属層が形成される。この下地金属層上にNiめっきおよびSnめっきを施すことにより、外部電極30が形成される。
上述した積層セラミックコンデンサ10は、以下に述べる積層セラミックコンデンサの製造方法によって作製される。この積層セラミックコンデンサ10を作製するために、セラミック誘電体材料で形成されたセラミックグリーンシートが準備される。そして、図4に示すように、セラミックグリーンシート40上に、導電ペーストで複数の矩形の内部電極パターン42が形成される。内部電極パターン42は、例えばスクリーン印刷やグラビア印刷などによって形成される。
The multilayer
次に、内部電極パターン42が形成されていないセラミックグリーンシート40を複数枚積層して、無効部18に対応する部分が形成される。その上に、内部電極パターン42が形成されたセラミックグリーンシート40を複数枚積層して、有効部16に対応する部分が形成される。さらに、内部電極パターン42が形成されていないセラミックグリーンシート40を複数枚積層して、無効部18に対応する部分が形成される。このようにセラミックグリーンシート40を積層することにより、マザー積層体44が形成される。たとえば、チップサイズ1.0mm×0.5mm×0.5mmの積層セラミックコンデンサ10を作製する場合、有効部16に対応する部分および無効部18に対応する部分を含めて、全てのセラミックグリーンシート40の枚数は、435枚(設計値)である。
Next, a plurality of ceramic
マザー積層体44を形成後、1回目の加圧工程として、マザー積層体44は平板状の金型を用いて加圧される。この1回目の加圧によりセラミッククリーンシート40同士が加圧する。その後、2回目の加圧工程として、マザー積層体44は、図5に示すように、直線状の凹部46が形成された金型48を用いて加圧される。このとき、金型48の凹部46が形成された面とマザー積層体44との間に樹脂フィルム50が挟み込まれる。この状態でマザー積層体44を加圧すると、金型48の凹部46以外の部分がマザー積層体を強く加圧し、凹部46の位置に対応するマザー積層体44の表面近傍が凹部46に向かって突出する。このとき、図6に示すように、樹脂フィルム50がマザー積層体44に押されて金型48の凹部46内に入り込むが、樹脂フィルム50は凹部46の端部から凹部46の中央部における最深部に向かって傾斜するように入り込み、マザー積層体44も樹脂フィルム50の傾斜に合わせて凹部46内に入り込む。これにより、マザー積層体44の両主面において、セラミック誘電体12の側面の突状部20の形状と同様に突出した突状部を有するマザー積層体44が得られる。
After forming the mother laminated
ここで、凹部46の角部および凹部46の最深部において、樹脂フィルム50は丸みを帯びて屈曲し、それに合わせてマザー積層体44に加圧により突状部が形成される。また、このように屈曲する樹脂フィルム50があるために、凹部46の角部によってマザー積層体44を傷付けることなく突状部を形成することができる。
Here, the
なお、マザー積層体44は、1回目の加圧工程で平板状の金型で加圧されることにより予め硬化しているため、2回目の加圧工程の凹部46を有する金型48で加圧する圧力は、1回目の加圧圧力より高いほうがよい。さらに、1回目の加圧工程を行わず、2回目の加圧工程のみを行ってもよい。この場合、凹部46を有する金型48でマザー積層体44を加圧することでセラミックグリーンシート40同士の加圧と突状部の形成を同時に行うことができる。
Since the mother laminate 44 is cured in advance by being pressed with a flat plate-shaped mold in the first pressurizing step, the mother laminate 44 is added with a
加圧されたマザー積層体44は、個々のセラミック誘電体12を得るためのグリーンチップにカットされる。マザー積層体44のカット方法は、ダイサーによるカットでもよいし、押し切り刃による押し切りであってもよい。
The pressed
次に、グリーンチップを焼成することにより、内部電極14を有するセラミック誘電体12が得られる。得られたセラミック誘電体12は、内部電極14の面方向の両端にある側面に突状部20を有する。なお、焼成の前後において、グリーンチップまたはセラミック誘電体12の角部を丸めるために、バレル研磨を行ってもよい。グリーンチップの焼成温度は、1200〜1300℃程度である。
Next, the
さらに、図7に示すように、セラミック誘電体12の一方端部が保持具60で保持され、セラミック誘電体12の他方端部が、ベース62上の電極ペースト層64に浸漬されて乾燥される。その後、セラミック誘電体12の一方端部と同様に他方端部を保持し、一方端部を電極ペースト層64に浸漬し乾燥することで、セラミック誘電体12の両端部に電極ペーストを付着させる。その後、付着した電極ペーストを焼結させることにより、下地電極が形成される。この下地電極上に、NiめっきおよびSnめっきを施すことにより、外部電極30が形成される。
Further, as shown in FIG. 7, one end of the
このようにして得られた積層セラミックコンデンサ10は、図8に示すように、回路基板70に形成されたランド72に半田74で接続される。この場合、たとえば、半田ペーストを用いて、積層セラミックコンデンサ10の外部電極30がランド72に保持され、リフローによって外部電極30がランド72に半田付けされる。
The multilayer
この積層セラミックコンデンサ10においては、突状部20が形成されたセラミック誘電体12の側面を識別するために、積層セラミックコンデンサ10の上方から光を照射し、カメラでセラミック誘電体12の側面が撮像される。ここで、突状部20に斜面部20aと頂上部20bとを設けることにより、頂上部20bやセラミック誘電体12の側面と斜面部20aとの間で、光の反射状態が異なる。そのため、カメラで捉えた画像をセラミック誘電体12の側面および頂上部30bと斜面部30aとの間で2値化することで、濃淡差に応じた画像が得られる。次に、予め設定したしきい値に基づいて突状部20の有無が識別される。
In this multilayer
このように、内部電極14の面方向の両端にあるセラミック誘電体12の側面が、突状部20を有することによって確実に識別することができる。したがって、回路基板70と内部電極14とが平行になるように積層セラミックコンデンサ10を実装する場合には、突状部20のあるセラミック誘電体12の側面が上面となるように回路基板に実装すればよい。また、回路基板と内部電極14とが直交するように積層セラミックコンデンサ10を実装する場合には、突状部20のあるセラミック誘電体12の側面が回路基板と直交するようにして、積層セラミックコンデンサ10を実装すればよい。
In this way, the side surfaces of the
このような積層セラミックコンデンサ10において、無効部18の厚みをToとすると、Toが薄い場合、凹部46を有する金型48でマザー積層体44を加圧する際に、凹部46に対応する部分において内部電極パターン42が凹部46側に向かって湾曲する場合がある。この場合、無効部18の近傍でセラミック誘電体12の側面側に湾曲した内部電極14を有するセラミック誘電体12が得られることになるが、Toを30μm以上とすることにより、この内部電極14の湾曲の影響を減らすことができる。
In such a multilayer
また、この積層セラミックコンデンサ10の有効部16の厚みをTiで表し、内部電極14の数をnで表したとき、有効部16における隣接する内部電極14間の距離はTi/(n−1)で算出される。突状部20を形成するための加圧の影響により、内部電極14が湾曲すると、内部電極14間の距離が0.6μmより小さい場合、ショート不良が発生しやすくなる。内部電極14間の距離を0.6μm以上とすることにより、ショート不良の発生率を抑制することができる。
Further, when the thickness of the
また、この積層セラミックコンデンサ10の突状部20の高さが5μmより低い場合、突状部20をカメラにより撮像したとしても、表示マークとして認識できない可能性がある。また、突状部20の高さが20μmより高い場合、内部電極14への湾曲の影響が大きくなり、ショート不良の発生率を抑制することができない。したがって、突状部20の高さを5〜20μmとしておけば、突状部20は表示マークとして認識することができ、内部電極14の湾曲の影響を減らすことができる。
Further, when the height of the protruding
この積層セラミックコンデンサ10でチップサイズが決まっている場合、ショート不良の発生率を抑制するために有効部16における内部電極14間の距離を大きくすると、無効部18の厚みを小さくする必用があり、また、加圧による内部電極14の湾曲を抑えるために無効部18の厚みを大きくすると、内部電極14間の距離を小さくする必用がある。このような関係から、図9に示すように、横軸にTi/(n−1)をとり、縦軸にToをとった座標系において、必要とする静電容量が取れない範囲を(A)とし、必要とする静電容量が取れる範囲を(B)とすると、これらの範囲は、ToとTi/(n−1)とが一定の関係になる負の傾きを持つ直線で分かれることになる。さらに、範囲(B)は、Toの最低値であるTo=30μmを示す直線と、Ti/(n−1)の最低値であるTi/(n−1)=0.6μmを示す直線とで囲まれている。
When the chip size is determined in the multilayer
無効部18の厚みが厚く、隣接する内部電極14間の距離が大きい範囲(A)では、表示マークが加圧による窪みや突状部20であったとしても、加圧の影響を無効部18が和らげるため、内部電極14の湾曲が発生しにくく、また、湾曲したとしても十分に内部電極14間の距離が大きいため、ショート不良は発生しにくい。しかし、無効部18の厚みToが厚く、内部電極14間の距離Ti/(n−1)が大きいため、必要な静電容量を得ることができない。一方、必用とする静電容量が取れる範囲(B)で、範囲(A)と同様、表示マークを加圧により窪みで形成した場合、Ti/(n−1)を0.6μm以上、Toを30μm以上で設計したとしても、加圧により受ける圧力は、セラミック誘電体12の内側へ向かうことになり、内部電極14の湾曲はセラミック誘電体12の内側の内部電極14の密集している方向に向かう。したがって、内部電極14間の距離が小さくなり、ショート不良が発生しやすい。また、無効部18の厚みToが小さくなるため、耐湿性が低下する。しかしながら、範囲(B)であっても、表示マークが加圧による突状部20であるならば、内部電極14の湾曲を抑制することができるため、内部電極14の間の距離も十分に保つことができ、ショート不良は発生しにくい。また、突状部20の高さが5〜20μmであるならば、内部電極14が湾曲しにくく、ショート不良が発生しにくい。表示マークが突状部20である場合、無効部18の厚みも薄くならないため、大気中の水分が内部電極14間に侵入しにくく、耐湿性も低下しにくい。
In the range (A) in which the
範囲(A)、範囲(B)のそれぞれの範囲で、チップサイズ1.0mm×0.5mm×0.5mmの積層セラミックコンデンサ10を作製した。Toを20μm、30μm、100μm、140μm、150μm(それぞれ設計値)とし、Ti/(n−1)を0.4μm、0.6μm、2.0μm、5.0μm、6.0μm(それぞれ設計値)に設定し、表示マークを加圧により高さ1μm、5μm、10μm、20μm、25μmの突状部20で形成した。このような積層セラミックコンデンサ10のショート不良の発生率を調べ、G/NGを判断した。ショート不良発生率のG/NGの判断は、母数を30個とし、突状部20がない積層セラミックコンデンサのショート不良の発生率は4個であったので、それと同等の場合をGと判断し、それより大きい場合をNGと判断した。そして、表2のショート不良発生率の欄に結果を示した。また、必用とする静電容量を1μFとして、1μF以上の静電容量が確保できる場合をGと判断し、この静電容量を確保できない場合をNGと判断して、表2の静電容量の欄に結果を示した。また、高温多湿雰囲気で絶縁抵抗値が低下しない場合をGと判断し、低下する場合をNGと判断して、表2の耐湿性の欄に結果を示した。ショート不良発生率、静電容量、耐湿性の全ての条件がGである場合、総合判断をGとし、1つの条件でもNGである場合、総合判断をNGとした。なお、内部電極14の数nは、必用とする静電容量が得られるよう、100〜700枚の範囲で適宜選択される。突状部20の高さが5μmより小さい1μmの場合は、カメラで表示マークの有無を識別することができなかった。また、突状部の高さが20μmより大きい25μm以上の場合、内部電極14が湾曲することによるショート不良の発生率が高くなった。以上のことから、突状部の高さは5.0〜20μmであり、To=30〜140μm、Ti/(n−1)=0.6〜5.0μmの場合、必要とする静電容量を確保でき、また、加圧による突状部があったとしても信頼性が高く、突状部20による表示マークの有無が識別できる積層セラミックコンデンサ10が得られた。
A multilayer
ここで、比較例として、表示マークを加圧による突状部ではなく、加圧による窪みによって形成する場合をあげる。深さ20μmの窪みで表示マークを形成すること以外は、突状部を形成した積層セラミックコンデンサと同じ条件で評価した。このような積層セラミックコンデンサ10のショート不良発生率を調べると、範囲(B)では、表示マークが形成されていない積層セラミックコンデンサ10より高いショート不良の発生率となった。したがって、加圧の窪みにより、内部電極14が内側に向かって湾曲し、内部電極14間の距離が縮まることで、ショート不良が発生し、信頼性が低下した。また、範囲(A)では、加圧の窪みによるショート不良は発生しないが、必要とする静電容量を得ることができなかった。
Here, as a comparative example, a case where the display mark is formed by a depression by pressurization rather than by a projection by pressurization is given. The evaluation was performed under the same conditions as those of the multilayer ceramic capacitor in which the protrusions were formed, except that the display mark was formed with a 20 μm deep recess. When the occurrence rate of short-circuit defects of the multilayer
このような積層セラミックコンデンサ10において、図10に示すように、セラミック誘電体12の1つの側面の長さ方向に並べて複数の突状部20を形成してもよい。さらに、セラミック誘電体12の長さ方向に沿って突状部20を形成してもよい。このとき、図11に示すように、外部電極30間を最短距離で結ぶように突状部20を形成してもよいし、図12に示すように、外部電極30間で斜めになるように突状部20を形成してもよい。カメラで積層セラミックコンデンサ10を撮像する場合、センシングエリアを設定して撮像が行われるが、これらの積層セラミックコンデンサ10のように、セラミック誘電体12の長さ方向の中央部以外にも突状部20を形成しておくことにより、センシングエリアが積層セラミックコンデンサの側面からずれても、突状部20を検出することができる。
In such a multilayer
10 積層セラミックコンデンサ
12 セラミック誘電体
14 内部電極
16 有効部
18 無効部
20 突状部
30 外部電極
DESCRIPTION OF
Claims (2)
前記セラミック誘電体の内部において対向するように配置され、前記セラミック誘電体の両端面に引き出される複数の内部電極、および
前記セラミック誘電体の両端部において前記内部電極に接続される外部電極を備えた積層セラミックコンデンサであって、
前記セラミック誘電体の側面に加圧により形成された突状部を備えることを特徴とする、積層セラミックコンデンサ。 Cuboid ceramic dielectric,
A plurality of internal electrodes arranged so as to face each other inside the ceramic dielectric and drawn to both end faces of the ceramic dielectric, and external electrodes connected to the internal electrodes at both ends of the ceramic dielectric A multilayer ceramic capacitor,
A multilayer ceramic capacitor comprising a protruding portion formed by pressure on a side surface of the ceramic dielectric.
前記セラミック誘電体は、複数の前記内部電極のうちの最も外側に配置された2つの前記内部電極の間の有効部と、複数の前記内部電極のうちの最も外側に配置された2つの前記内部電極とそれに対向する前記誘電体の側面との間の無効部とで構成され、
前記無効部の厚みをToとすると、To=30〜140μm、前記有効部の厚みをTi、内部電極の数をnとすると、n=100〜700枚であり、Ti/(n−1)=0.6〜5.0μmの範囲にあることを特徴とする、請求項1に記載の積層セラミックコンデンサ。 The height of the protrusion formed by the pressurization is 5 to 20 μm,
The ceramic dielectric includes an effective portion between the two inner electrodes arranged on the outermost side of the plurality of internal electrodes, and the two inner parts arranged on the outermost side of the plurality of internal electrodes. An ineffective portion between the electrode and the side surface of the dielectric material facing the electrode;
When the thickness of the invalid portion is To, To = 30 to 140 μm, the thickness of the effective portion is Ti, and the number of internal electrodes is n, n = 100 to 700, and Ti / (n−1) = The multilayer ceramic capacitor according to claim 1, wherein the multilayer ceramic capacitor is in a range of 0.6 to 5.0 μm.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012247214A JP2014096474A (en) | 2012-11-09 | 2012-11-09 | Multilayer ceramic capacitor |
Applications Claiming Priority (1)
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JP2012247214A JP2014096474A (en) | 2012-11-09 | 2012-11-09 | Multilayer ceramic capacitor |
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JP2014096474A true JP2014096474A (en) | 2014-05-22 |
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ID=50939329
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JP (1) | JP2014096474A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024089948A1 (en) * | 2022-10-28 | 2024-05-02 | 株式会社村田製作所 | Electronic component and electronic component mounting structure |
-
2012
- 2012-11-09 JP JP2012247214A patent/JP2014096474A/en active Pending
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