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JP2014096474A - Multilayer ceramic capacitor - Google Patents

Multilayer ceramic capacitor Download PDF

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JP2014096474A
JP2014096474A JP2012247214A JP2012247214A JP2014096474A JP 2014096474 A JP2014096474 A JP 2014096474A JP 2012247214 A JP2012247214 A JP 2012247214A JP 2012247214 A JP2012247214 A JP 2012247214A JP 2014096474 A JP2014096474 A JP 2014096474A
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JP
Japan
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multilayer ceramic
ceramic capacitor
internal electrodes
ceramic dielectric
dielectric
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Pending
Application number
JP2012247214A
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Japanese (ja)
Inventor
Hiroki Awata
浩季 粟田
Midori Uno
翠 宇野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable multilayer ceramic capacitor the surface direction of an internal electrode of which can be known.SOLUTION: A multilayer ceramic capacitor 10 comprises a ceramic dielectric 12 including an effective part 16 having an internal electrode 14, and an ineffective part 18 not having an internal electrode. At both ends of the ceramic dielectric 12, external electrodes 30 connected with the internal electrode 14 are formed. On the side face of the ceramic dielectric 12 at both ends of the internal electrode 14, protrusions 20 having a height of 5-20 μm are provided. When the number of the internal electrodes 14 is n, the thickness between two internal electrodes arranged on the outermost side, out of a plurality of the internal electrodes 14, is Ti, and the thickness between the two internal electrodes 14 arranged on the outermost side, out of a plurality of the internal electrodes 14, and the side face of the ceramic dielectric facing them is To, Ti/(n-1) is 0.6-5.0 μm, and following relationship is satisfied; To=30-140 μm.

Description

この発明は、積層セラミックコンデンサに関する。   The present invention relates to a multilayer ceramic capacitor.

積層セラミックコンデンサは、直方体状のセラミック誘電体と、セラミック誘電体内で対向するように配置され、セラミック誘電体の両端部に引き出される内部電極と、セラミック誘電体の両端部において引き出された内部電極に接続される外部電極とで構成される。この積層セラミックコンデンサを回路基板に実装する際に、積層セラミックコンデンサの向きによって、回路基板の実装面と内部電極の面方向とが平行に配置されたり、回路基板の実装面と内部電極の面方向とが直交するように配置されることがある。このような回路基板実装面と内部電極の面方向の位置関係により発生する浮遊容量の値が変動し、積層セラミックコンデンサの特性に影響を与えてしまう場合がある。   The multilayer ceramic capacitor is arranged so as to face a rectangular parallelepiped ceramic dielectric, an internal electrode drawn out at both ends of the ceramic dielectric, and an internal electrode drawn out at both ends of the ceramic dielectric. It is comprised with the external electrode connected. When this multilayer ceramic capacitor is mounted on a circuit board, the mounting surface of the circuit board and the surface direction of the internal electrode are arranged in parallel depending on the orientation of the multilayer ceramic capacitor, or the mounting surface of the circuit board and the surface direction of the internal electrode May be arranged so as to be orthogonal to each other. The value of the stray capacitance generated due to such a positional relationship between the circuit board mounting surface and the internal electrodes may fluctuate and affect the characteristics of the multilayer ceramic capacitor.

したがって、積層セラミックコンデンサを回路基板に実装する際に、回路基板の実装面と内部電極の主面との位置関係家が同じになるように予め内部電極の面方向を揃えておけば、積層セラミックコンデンサの特性ばらつきを小さくすることができる。ところが、積層セラミックコンデンサの断面が正方形である場合、積層セラミックコンデンサの外観から内部電極の面方向を見分けることは困難である。そこで、積層セラミックコンデンサの製造時に、内部電極の面方向がわかる表示マークを積層セラミックコンデンサの側面に形成しておけば、積層セラミックコンデンサの内部電極の面方向を把握することができ、回路基板と内部電極との位置関係を一定に保った状態で、積層セラミックコンデンサを回路基板に実装することができる。   Therefore, when mounting a multilayer ceramic capacitor on a circuit board, if the surface orientation of the internal electrode is aligned in advance so that the positional relationship between the mounting surface of the circuit board and the main surface of the internal electrode is the same, the multilayer ceramic capacitor Capacitor variation in characteristics can be reduced. However, when the multilayer ceramic capacitor has a square cross section, it is difficult to distinguish the surface direction of the internal electrode from the appearance of the multilayer ceramic capacitor. Therefore, if a display mark that indicates the surface direction of the internal electrode is formed on the side surface of the multilayer ceramic capacitor when the multilayer ceramic capacitor is manufactured, the surface direction of the internal electrode of the multilayer ceramic capacitor can be grasped. The multilayer ceramic capacitor can be mounted on the circuit board in a state where the positional relationship with the internal electrodes is kept constant.

積層セラミックコンデンサの製造時に表示マークを形成する場合、例えば、焼成前の誘電体の表面上に、磁器ペーストで突状の表示マークを形成し、誘電体と表示マークとを同時に焼成することによって、突状の表示マークを有する誘電体を得ることができる。そして、誘電体の両端部に外部電極を形成することにより、積層セラミックコンデンサが作製される(特許文献1参照)。このように積層セラミックコンデンサの内部電極の面方向が特定できるように誘電体の側面に突状の表示マークを形成しておけば、突状の表示マークをカメラ等で撮像することにより、内部電極の面方向を識別することができる。   When forming a display mark at the time of manufacturing a multilayer ceramic capacitor, for example, by forming a protruding display mark with porcelain paste on the surface of the dielectric before firing, and firing the dielectric and the display mark simultaneously, A dielectric having projecting display marks can be obtained. And a multilayer ceramic capacitor is produced by forming an external electrode in the both ends of a dielectric material (refer to patent documents 1). In this way, if a projecting display mark is formed on the side surface of the dielectric so that the surface direction of the inner electrode of the multilayer ceramic capacitor can be specified, the projecting display mark is imaged with a camera or the like, and the inner electrode Can be identified.

特開昭57−72313号公報JP-A-57-72313

しかしながら、積層セラミックコンデンサに、特許文献1のように磁器ペーストで突状の表示マークを形成するには、マザー積層体に表示マークを印刷する印刷工程と、さらに印刷された磁器ペーストを乾燥させる乾燥工程とが必要であり、生産性が低下するという問題がある。   However, in order to form a projecting display mark with a ceramic paste as in Patent Document 1 on a multilayer ceramic capacitor, a printing process for printing the display mark on the mother laminate, and a drying process for drying the printed ceramic paste. There is a problem that productivity is reduced.

それゆえに、この発明の主たる目的は、内部電極の面方向を知ることができ、生産性を損ねることなく形成された表示マークを備える積層セラミックコンデンサを提供することである。   SUMMARY OF THE INVENTION Therefore, a main object of the present invention is to provide a multilayer ceramic capacitor having a display mark which can know the surface direction of an internal electrode and does not impair productivity.

この発明は、直方体状のセラミック誘電体と、セラミック誘電体の内部において対向するように配置され、セラミック誘電体の両端面に引き出される複数の内部電極と、セラミック誘電体の両端部において内部電極に接続される外部電極とを備えた積層セラミックコンデンサであって、セラミック誘電体の側面に加圧により形成された突状部を備えることを特徴とする、積層セラミックコンデンサである。   The present invention relates to a rectangular parallelepiped ceramic dielectric, a plurality of internal electrodes arranged so as to oppose each other inside the ceramic dielectric, and to the internal electrodes at both ends of the ceramic dielectric. A multilayer ceramic capacitor including an external electrode to be connected, the multilayer ceramic capacitor comprising a protrusion formed by pressure on a side surface of a ceramic dielectric.

このように積層セラミックコンデンサの表示マークは、加圧により突状部が形成されているため、印刷工程や乾燥工程が必要なく生産性が高い。   In this way, the display mark of the multilayer ceramic capacitor has a protruding portion formed by pressurization, so that a printing process and a drying process are not required and productivity is high.

また、このような積層セラミックコンデンサにおいて、加圧により形成された突状部の高さは5μm〜20μmであり、誘電体は、複数の内部電極のうちの最も外側に配置された2つの内部電極の間の有効部と、複数の内部電極のうちの最も外側に配置された2つの内部電極とそれに対向する誘電体の側面との間の無効部とで構成され、無効部の厚みをToとすると、To=30〜140μmの範囲にあり、有効部の厚みをTi、内部電極の数をnとすると、n=100〜700枚であり、Ti/(n−1)=0.6〜5.0μmの範囲にあることが好ましい。   Further, in such a multilayer ceramic capacitor, the height of the protruding portion formed by pressurization is 5 μm to 20 μm, and the dielectric is two internal electrodes arranged on the outermost side among the plurality of internal electrodes. And an ineffective portion between two inner electrodes arranged on the outermost side of the plurality of inner electrodes and a side surface of the dielectric facing the inner electrode, and the thickness of the ineffective portion is To Then, To = 30 to 140 μm, where the thickness of the effective portion is Ti and the number of internal electrodes is n, n = 100 to 700, and Ti / (n−1) = 0.6 to 5 It is preferably in the range of 0.0 μm.

この積層セラミックコンデンサは、無効部Toを30〜140μm、内部電極の数nを100〜700枚、Ti/(n−1)=0.6〜5.0μmとしているため、小型大容量が可能で、加圧により突状部を形成しても、内部電極が湾曲しにくく、もしくは湾曲したとしても、内部電極間の距離が大きいため、ショート不良が発生しにくい信頼性の高い突状部を備える積層セラミックコンデンサとなる。   Since this multilayer ceramic capacitor has an ineffective portion To of 30 to 140 μm, a number n of internal electrodes of 100 to 700, and Ti / (n−1) = 0.6 to 5.0 μm, a small and large capacity is possible. Even if the protrusions are formed by pressurization, the internal electrodes are difficult to bend, or even if they are bent, the distance between the internal electrodes is large, and therefore there is a highly reliable protrusion that is unlikely to cause a short circuit defect. It becomes a multilayer ceramic capacitor.

この発明によれば、セラミック誘電体の側面の突状部が加圧により形成されているため、積層セラミックコンデンサの生産性が高い。また、突状部を加圧により形成しても、ショート不良が発生し難い信頼性の高い積層セラミックコンデンサを得ることができる。また、加圧による突状部を検出することにより、内部電極の面方向を知ることができる。したがって、積層セラミックコンデンサを回路基板の実装面などに実装する際に、回路基板とセラミック誘電体中の内部電極の面方向の位置関係を考慮して、積層セラミックコンデンサを回路基板に実装することができる。   According to the present invention, since the protruding portion on the side surface of the ceramic dielectric is formed by pressurization, the productivity of the multilayer ceramic capacitor is high. Moreover, even if the protruding portion is formed by pressurization, it is possible to obtain a highly reliable multilayer ceramic capacitor in which short-circuit failure is unlikely to occur. Further, the surface direction of the internal electrode can be known by detecting the protruding portion due to pressurization. Therefore, when mounting the multilayer ceramic capacitor on the mounting surface of the circuit board, etc., it is possible to mount the multilayer ceramic capacitor on the circuit board in consideration of the positional relationship between the circuit board and the internal electrodes in the ceramic dielectric. it can.

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。   The above-described object, other objects, features, and advantages of the present invention will become more apparent from the following description of embodiments for carrying out the invention with reference to the drawings.

この発明の積層セラミックコンデンサを示す斜視図である。It is a perspective view which shows the multilayer ceramic capacitor of this invention. 図1に示す積層セラミックコンデンサの内部構造を示す断面図解図である。FIG. 2 is an illustrative sectional view showing an internal structure of the multilayer ceramic capacitor shown in FIG. 1. 図1に示す積層セラミックコンデンサの突状部の形状を示す図解図である。FIG. 2 is an illustrative view showing a shape of a protruding portion of the multilayer ceramic capacitor shown in FIG. 1. 図1および図2に示す積層セラミックコンデンサを製造するための一工程を示す図解図である。FIG. 3 is an illustrative view showing one process for manufacturing the multilayer ceramic capacitor shown in FIGS. 1 and 2. 図3に示す工程を経て得られるマザー積層体を加圧する工程を示す図解図である。It is an illustration figure which shows the process of pressurizing the mother laminated body obtained through the process shown in FIG. 図5に示す工程における金型に形成された凹部の様子を示す図解図である。It is an illustration figure which shows the mode of the recessed part formed in the metal mold | die in the process shown in FIG. 図5に示す工程を経て得られるセラミック誘電体に外部電極を形成する工程を示す図解図である。It is an illustration figure which shows the process of forming an external electrode in the ceramic dielectric obtained through the process shown in FIG. 図1に示す積層セラミックコンデンサを基板に実装した状態を示す図解図である。FIG. 2 is an illustrative view showing a state in which the multilayer ceramic capacitor shown in FIG. 1 is mounted on a substrate. 横軸に内部電極間の間隔Ti/(n−1)をとり、縦軸に無効部の厚みToをとった座標系において、積層セラミックコンデンサの好ましい範囲を示すグラフである。It is a graph which shows the preferable range of a multilayer ceramic capacitor in the coordinate system which took space | interval Ti / (n-1) between internal electrodes on the horizontal axis, and took thickness To of the ineffective part on the vertical axis. 図1に示す積層セラミックコンデンサの他の例を示す側面図である。FIG. 6 is a side view showing another example of the multilayer ceramic capacitor shown in FIG. 1. 図1に示す積層セラミックコンデンサのさらに他の例を示す側面図である。FIG. 6 is a side view showing still another example of the multilayer ceramic capacitor shown in FIG. 1. 図1に示す積層セラミックコンデンサの別の例を示す側面図である。It is a side view which shows another example of the multilayer ceramic capacitor shown in FIG.

図1は、この発明の積層セラミックコンデンサを示す斜視図である。図1に示す積層セラミックコンデンサ10の長さ方向、幅方向、高さ方向の寸法としては、表1に示すように種々の寸法の積層セラミックコンデンサがあるが、この発明はどのような寸法の積層セラミックコンデンサにも適用可能である。   FIG. 1 is a perspective view showing a multilayer ceramic capacitor of the present invention. As the dimensions in the length direction, width direction, and height direction of the multilayer ceramic capacitor 10 shown in FIG. 1, there are multilayer ceramic capacitors of various dimensions as shown in Table 1. It can also be applied to ceramic capacitors.

Figure 2014096474
Figure 2014096474

積層セラミックコンデンサ10は、直方体状のセラミック誘電体12を含む。そのセラミック誘電体12の幅方向と高さ方向とを含む断面形状は、正方形状であっても長方形状であってもよい。なお、正方形状とは、幅方向の寸法と高さ方向の寸法の比が0.75〜1.25の範囲であることを指す。セラミック誘電体12の内部には、複数の内部電極14が対向するように形成され、これらの内部電極14が交互にセラミック誘電体12の対向する端面に引き出される。   The multilayer ceramic capacitor 10 includes a rectangular parallelepiped ceramic dielectric 12. The cross-sectional shape including the width direction and the height direction of the ceramic dielectric 12 may be square or rectangular. In addition, square shape points out that the ratio of the dimension of the width direction and the dimension of a height direction is the range of 0.75-1.25. A plurality of internal electrodes 14 are formed in the ceramic dielectric 12 so as to face each other, and these internal electrodes 14 are alternately drawn out to the opposing end faces of the ceramic dielectric 12.

セラミック誘電体12は、図2に示すように、静電容量を発生させる有効部16と静電容量を発生させない無効部18とを含む。有効部16内には、互いに対向するように配置された複数の内部電極14が形成される。隣接する内部電極14は、セラミック誘電体12内でその一部を挟んで互いに対向するように形成される。そして、複数の内部電極14は、セラミック誘電体12の対向する2つの異なる端面に交互に引き出される。内部電極14は、例えばNiもしくはCuなどの導電ペーストで形成される。有効部16は、セラミック誘電体12の一部であり、積み重ねられた内部電極14のうちの両端の2つの内部電極14に挟まれた範囲のことである。ここで、有効部16の厚みは、220〜440μmの範囲に設定される。内部電極14の数は429〜437枚に設定される。無効部18は、複数の内部電極14のうちの両端の2つの内部電極14とそれに対向するセラミック誘電体12の側面との間の部分、すなわちセラミック誘電体12のうちの有効部16の外側の部分であり、この部分には内部電極14が形成されていない。ここで、無効部18の厚みは、30〜140μmの範囲に設定される。   As shown in FIG. 2, the ceramic dielectric 12 includes an effective portion 16 that generates capacitance and an ineffective portion 18 that does not generate capacitance. A plurality of internal electrodes 14 are formed in the effective portion 16 so as to face each other. Adjacent internal electrodes 14 are formed in the ceramic dielectric 12 so as to face each other with a part of the internal electrode 14 in between. The plurality of internal electrodes 14 are alternately drawn out to two different end faces of the ceramic dielectric 12 facing each other. The internal electrode 14 is formed of a conductive paste such as Ni or Cu, for example. The effective portion 16 is a part of the ceramic dielectric 12 and is a range sandwiched between the two internal electrodes 14 at both ends of the stacked internal electrodes 14. Here, the thickness of the effective portion 16 is set in a range of 220 to 440 μm. The number of internal electrodes 14 is set to 429 to 437. The ineffective portion 18 is a portion between the two internal electrodes 14 at both ends of the plurality of internal electrodes 14 and the side surface of the ceramic dielectric 12 opposite thereto, that is, outside the effective portion 16 of the ceramic dielectric 12. The internal electrode 14 is not formed in this portion. Here, the thickness of the invalid portion 18 is set in a range of 30 to 140 μm.

たとえば、チップサイズ1.0mm×0.5mm×0.5mm(寸法公差±10%を含む)の積層セラミックコンデンサ10の場合、設計値では、無効部18の厚み40μm、有効部16の厚み420μm、内部電極14の数435枚、隣接する内部電極14間の厚み1.0μmである。   For example, in the case of a monolithic ceramic capacitor 10 having a chip size of 1.0 mm × 0.5 mm × 0.5 mm (including dimensional tolerance ± 10%), the design values are 40 μm thick for the ineffective portion 18, 420 μm thick for the effective portion 16, The number of internal electrodes 14 is 435, and the thickness between adjacent internal electrodes 14 is 1.0 μm.

さらに、内部電極14の数をnとし、複数の内部電極14のうちの最も外側に配置された2つの内部電極14の間の厚み、すなわち有効部の厚みをTiとし、複数の内部電極14のうちの最も外側に配置された2つの内部電極14とそれに対向するセラミック誘電体12の側面との間の厚み、すなわち無効部の厚みをToとしたとき、これらの値は、0.6μm≦Ti/(n−1)、30μm≦Toの関係を満たすように設定される。これらの関係を満たしていることは、積層セラミックコンデンサを幅方向、高さ方向からなる面が断面となるように長さ方向の寸法で1/2のところまで研磨し、断面をカメラで撮像し、その画像の内部電極14の数、有効部16の厚み、無効部18の厚みを測定することで確認される。なお、研磨面を内部電極14の研磨ダレが生じないようイオンミリング処理を施しておくことが好ましい。   Furthermore, the number of internal electrodes 14 is n, the thickness between the two inner electrodes 14 arranged on the outermost side of the plurality of internal electrodes 14, that is, the thickness of the effective portion is Ti, and the plurality of internal electrodes 14 When the thickness between the two inner electrodes 14 arranged on the outermost side and the side surface of the ceramic dielectric 12 opposite thereto, that is, the thickness of the ineffective portion is To, these values are 0.6 μm ≦ Ti / (N−1), 30 μm ≦ To is set to be satisfied. Satisfying these relationships is that the multilayer ceramic capacitor is polished to half the dimension in the length direction so that the surface in the width direction and the height direction becomes a section, and the section is imaged with a camera. This is confirmed by measuring the number of internal electrodes 14 in the image, the thickness of the effective portion 16, and the thickness of the ineffective portion 18. In addition, it is preferable to perform an ion milling process so that the polishing surface does not cause polishing sagging of the internal electrode 14.

無効部18の外側側面、すなわち内部電極14の面方向におけるセラミック誘電体12の対向する2つの側面には、直線状の突状部20が形成される。セラミック誘電体12の両端部を結ぶ長さ方向(L方向)および内部電極14の面方向であるセラミック誘電体12の高さ方向(H方向)と直交する方向を幅方向(W方向)とすると、突状部20はL方向の中央部においてW方向に沿って形成される。   Linear protrusions 20 are formed on the outer side surface of the invalid portion 18, that is, on the two opposite side surfaces of the ceramic dielectric 12 in the surface direction of the internal electrode 14. A width direction (W direction) is a length direction (L direction) connecting both ends of the ceramic dielectric 12 and a direction perpendicular to the height direction (H direction) of the ceramic dielectric 12 which is the surface direction of the internal electrode 14. The protrusion 20 is formed along the W direction at the center in the L direction.

突状部20は、図3に示すように、セラミック誘電体12のL方向に傾斜する2つの斜面部20aと、これらの斜面部20aの間を連結するように形成される頂上部20bとを含む。2つの斜面部20aにより、突状部20は、セラミック誘電体12の側面から頂上部20bに向かうにしたがって徐々に幅が狭くなるように形成される。また、頂上部20bは、セラミック誘電体12の側面とほぼ平行に形成される。したがって、突状部20の断面形状は略台形となるが、セラミック誘電体12の側面から突状部20の斜面部20aへの移行部および斜面部20aから頂上部20bへの移行部は、それぞれ丸みを有する形状に形成される。突状部20の形状としては、必ずしも斜面部20aがなくてもよく、例えば、正方形や長方形などの断面形状を有する直線状の突状部であってもよい。   As shown in FIG. 3, the projecting portion 20 includes two slope portions 20a inclined in the L direction of the ceramic dielectric 12 and a top portion 20b formed so as to connect the slope portions 20a. Including. The projecting portion 20 is formed by the two inclined surface portions 20a so that the width gradually decreases from the side surface of the ceramic dielectric 12 toward the top portion 20b. The top portion 20 b is formed substantially parallel to the side surface of the ceramic dielectric 12. Therefore, although the cross-sectional shape of the projecting portion 20 is substantially trapezoidal, the transition portion from the side surface of the ceramic dielectric 12 to the slope portion 20a and the transition portion from the slope portion 20a to the top portion 20b are respectively It is formed into a rounded shape. The shape of the protruding portion 20 does not necessarily have the inclined surface portion 20a, and may be a linear protruding portion having a cross-sectional shape such as a square or a rectangle.

セラミック誘電体12の長さ方向の両端部に、引き出された内部電極14に接続されるように、外部電極30が形成される。外部電極30は、セラミック誘電体12の端面に形成される端面外部電極部30aと、端面外部電極部30aから4つの側面に回り込むように形成される側面外部電極部30bとで構成される。外部電極30は、セラミック誘電体12の端部を電極ペーストに浸漬し、焼結することによって下地金属層が形成される。この下地金属層上にNiめっきおよびSnめっきを施すことにより、外部電極30が形成される。   External electrodes 30 are formed at both ends in the longitudinal direction of the ceramic dielectric 12 so as to be connected to the drawn internal electrodes 14. The external electrode 30 includes an end face external electrode portion 30a formed on the end face of the ceramic dielectric 12, and a side face external electrode portion 30b formed so as to wrap around four side faces from the end face external electrode portion 30a. The external electrode 30 has an underlying metal layer formed by dipping the end of the ceramic dielectric 12 in an electrode paste and sintering it. The external electrode 30 is formed by performing Ni plating and Sn plating on the base metal layer.

上述した積層セラミックコンデンサ10は、以下に述べる積層セラミックコンデンサの製造方法によって作製される。この積層セラミックコンデンサ10を作製するために、セラミック誘電体材料で形成されたセラミックグリーンシートが準備される。そして、図4に示すように、セラミックグリーンシート40上に、導電ペーストで複数の矩形の内部電極パターン42が形成される。内部電極パターン42は、例えばスクリーン印刷やグラビア印刷などによって形成される。   The multilayer ceramic capacitor 10 described above is manufactured by a method for manufacturing a multilayer ceramic capacitor described below. In order to produce the multilayer ceramic capacitor 10, a ceramic green sheet formed of a ceramic dielectric material is prepared. Then, as shown in FIG. 4, a plurality of rectangular internal electrode patterns 42 are formed on the ceramic green sheet 40 with a conductive paste. The internal electrode pattern 42 is formed by, for example, screen printing or gravure printing.

次に、内部電極パターン42が形成されていないセラミックグリーンシート40を複数枚積層して、無効部18に対応する部分が形成される。その上に、内部電極パターン42が形成されたセラミックグリーンシート40を複数枚積層して、有効部16に対応する部分が形成される。さらに、内部電極パターン42が形成されていないセラミックグリーンシート40を複数枚積層して、無効部18に対応する部分が形成される。このようにセラミックグリーンシート40を積層することにより、マザー積層体44が形成される。たとえば、チップサイズ1.0mm×0.5mm×0.5mmの積層セラミックコンデンサ10を作製する場合、有効部16に対応する部分および無効部18に対応する部分を含めて、全てのセラミックグリーンシート40の枚数は、435枚(設計値)である。   Next, a plurality of ceramic green sheets 40 on which the internal electrode pattern 42 is not formed are stacked, and a portion corresponding to the invalid portion 18 is formed. On top of that, a plurality of ceramic green sheets 40 on which the internal electrode patterns 42 are formed are stacked to form a portion corresponding to the effective portion 16. Further, a plurality of ceramic green sheets 40 on which the internal electrode pattern 42 is not formed are stacked, and a portion corresponding to the invalid portion 18 is formed. By stacking the ceramic green sheets 40 in this way, a mother stacked body 44 is formed. For example, when the multilayer ceramic capacitor 10 having a chip size of 1.0 mm × 0.5 mm × 0.5 mm is manufactured, all the ceramic green sheets 40 including the portion corresponding to the effective portion 16 and the portion corresponding to the ineffective portion 18 are included. The number of sheets is 435 (design value).

マザー積層体44を形成後、1回目の加圧工程として、マザー積層体44は平板状の金型を用いて加圧される。この1回目の加圧によりセラミッククリーンシート40同士が加圧する。その後、2回目の加圧工程として、マザー積層体44は、図5に示すように、直線状の凹部46が形成された金型48を用いて加圧される。このとき、金型48の凹部46が形成された面とマザー積層体44との間に樹脂フィルム50が挟み込まれる。この状態でマザー積層体44を加圧すると、金型48の凹部46以外の部分がマザー積層体を強く加圧し、凹部46の位置に対応するマザー積層体44の表面近傍が凹部46に向かって突出する。このとき、図6に示すように、樹脂フィルム50がマザー積層体44に押されて金型48の凹部46内に入り込むが、樹脂フィルム50は凹部46の端部から凹部46の中央部における最深部に向かって傾斜するように入り込み、マザー積層体44も樹脂フィルム50の傾斜に合わせて凹部46内に入り込む。これにより、マザー積層体44の両主面において、セラミック誘電体12の側面の突状部20の形状と同様に突出した突状部を有するマザー積層体44が得られる。   After forming the mother laminated body 44, the mother laminated body 44 is pressurized using a flat metal mold | die as a pressurization process of the 1st time. The ceramic clean sheets 40 are pressurized by this first pressurization. Thereafter, as a second pressurizing step, the mother laminate 44 is pressed using a mold 48 in which a linear recess 46 is formed, as shown in FIG. At this time, the resin film 50 is sandwiched between the surface of the mold 48 where the recess 46 is formed and the mother laminate 44. When the mother laminate 44 is pressed in this state, the portion other than the recess 46 of the mold 48 presses the mother laminate strongly, and the vicinity of the surface of the mother laminate 44 corresponding to the position of the recess 46 is directed toward the recess 46. Protruding. At this time, as shown in FIG. 6, the resin film 50 is pushed by the mother laminate 44 and enters the recess 46 of the mold 48, but the resin film 50 is deepest from the end of the recess 46 to the center of the recess 46. The mother laminated body 44 also enters the recess 46 in accordance with the inclination of the resin film 50. As a result, the mother laminate 44 having projecting portions protruding in the same manner as the shape of the projecting portions 20 on the side surfaces of the ceramic dielectric 12 on both main surfaces of the mother laminate 44 is obtained.

ここで、凹部46の角部および凹部46の最深部において、樹脂フィルム50は丸みを帯びて屈曲し、それに合わせてマザー積層体44に加圧により突状部が形成される。また、このように屈曲する樹脂フィルム50があるために、凹部46の角部によってマザー積層体44を傷付けることなく突状部を形成することができる。   Here, the resin film 50 is rounded and bent at the corners of the recesses 46 and at the deepest part of the recesses 46, and in accordance therewith, protrusions are formed on the mother laminate 44 by pressing. Further, since there is the resin film 50 that bends in this way, the protruding portion can be formed without damaging the mother laminate 44 by the corners of the recess 46.

なお、マザー積層体44は、1回目の加圧工程で平板状の金型で加圧されることにより予め硬化しているため、2回目の加圧工程の凹部46を有する金型48で加圧する圧力は、1回目の加圧圧力より高いほうがよい。さらに、1回目の加圧工程を行わず、2回目の加圧工程のみを行ってもよい。この場合、凹部46を有する金型48でマザー積層体44を加圧することでセラミックグリーンシート40同士の加圧と突状部の形成を同時に行うことができる。   Since the mother laminate 44 is cured in advance by being pressed with a flat plate-shaped mold in the first pressurizing step, the mother laminate 44 is added with a mold 48 having a recess 46 in the second pressurizing step. The pressure to press should be higher than the first pressurizing pressure. Further, only the second pressurization step may be performed without performing the first pressurization step. In this case, pressurization of the mother laminated body 44 with the metal mold 48 having the recesses 46 enables the pressurization of the ceramic green sheets 40 and the formation of the projecting portions at the same time.

加圧されたマザー積層体44は、個々のセラミック誘電体12を得るためのグリーンチップにカットされる。マザー積層体44のカット方法は、ダイサーによるカットでもよいし、押し切り刃による押し切りであってもよい。   The pressed mother laminate 44 is cut into green chips for obtaining individual ceramic dielectrics 12. The cutting method of the mother laminated body 44 may be a cutting with a dicer or a pressing with a pressing blade.

次に、グリーンチップを焼成することにより、内部電極14を有するセラミック誘電体12が得られる。得られたセラミック誘電体12は、内部電極14の面方向の両端にある側面に突状部20を有する。なお、焼成の前後において、グリーンチップまたはセラミック誘電体12の角部を丸めるために、バレル研磨を行ってもよい。グリーンチップの焼成温度は、1200〜1300℃程度である。   Next, the ceramic dielectric 12 having the internal electrode 14 is obtained by firing the green chip. The obtained ceramic dielectric 12 has protrusions 20 on the side surfaces at both ends in the surface direction of the internal electrode 14. Before and after firing, barrel polishing may be performed to round the corners of the green chip or the ceramic dielectric 12. The firing temperature of the green chip is about 1200 to 1300 ° C.

さらに、図7に示すように、セラミック誘電体12の一方端部が保持具60で保持され、セラミック誘電体12の他方端部が、ベース62上の電極ペースト層64に浸漬されて乾燥される。その後、セラミック誘電体12の一方端部と同様に他方端部を保持し、一方端部を電極ペースト層64に浸漬し乾燥することで、セラミック誘電体12の両端部に電極ペーストを付着させる。その後、付着した電極ペーストを焼結させることにより、下地電極が形成される。この下地電極上に、NiめっきおよびSnめっきを施すことにより、外部電極30が形成される。   Further, as shown in FIG. 7, one end of the ceramic dielectric 12 is held by the holder 60, and the other end of the ceramic dielectric 12 is dipped in the electrode paste layer 64 on the base 62 and dried. . Thereafter, the other end is held in the same manner as the one end of the ceramic dielectric 12, and the one end is dipped in the electrode paste layer 64 and dried, so that the electrode paste is attached to both ends of the ceramic dielectric 12. Thereafter, the base electrode is formed by sintering the attached electrode paste. The external electrode 30 is formed by performing Ni plating and Sn plating on the base electrode.

このようにして得られた積層セラミックコンデンサ10は、図8に示すように、回路基板70に形成されたランド72に半田74で接続される。この場合、たとえば、半田ペーストを用いて、積層セラミックコンデンサ10の外部電極30がランド72に保持され、リフローによって外部電極30がランド72に半田付けされる。   The multilayer ceramic capacitor 10 obtained in this way is connected to lands 72 formed on the circuit board 70 with solder 74, as shown in FIG. In this case, for example, the external electrode 30 of the multilayer ceramic capacitor 10 is held by the land 72 using a solder paste, and the external electrode 30 is soldered to the land 72 by reflow.

この積層セラミックコンデンサ10においては、突状部20が形成されたセラミック誘電体12の側面を識別するために、積層セラミックコンデンサ10の上方から光を照射し、カメラでセラミック誘電体12の側面が撮像される。ここで、突状部20に斜面部20aと頂上部20bとを設けることにより、頂上部20bやセラミック誘電体12の側面と斜面部20aとの間で、光の反射状態が異なる。そのため、カメラで捉えた画像をセラミック誘電体12の側面および頂上部30bと斜面部30aとの間で2値化することで、濃淡差に応じた画像が得られる。次に、予め設定したしきい値に基づいて突状部20の有無が識別される。   In this multilayer ceramic capacitor 10, light is irradiated from above the multilayer ceramic capacitor 10 in order to identify the side surface of the ceramic dielectric 12 on which the protrusions 20 are formed, and the side surface of the ceramic dielectric 12 is imaged with a camera. Is done. Here, by providing the projecting portion 20 with the inclined surface portion 20a and the apex portion 20b, the light reflection state differs between the apex portion 20b and the side surfaces of the ceramic dielectric 12 and the inclined surface portion 20a. Therefore, by binarizing the image captured by the camera between the side surface of the ceramic dielectric 12 and the top portion 30b and the slope portion 30a, an image corresponding to the difference in density can be obtained. Next, the presence or absence of the protruding portion 20 is identified based on a preset threshold value.

このように、内部電極14の面方向の両端にあるセラミック誘電体12の側面が、突状部20を有することによって確実に識別することができる。したがって、回路基板70と内部電極14とが平行になるように積層セラミックコンデンサ10を実装する場合には、突状部20のあるセラミック誘電体12の側面が上面となるように回路基板に実装すればよい。また、回路基板と内部電極14とが直交するように積層セラミックコンデンサ10を実装する場合には、突状部20のあるセラミック誘電体12の側面が回路基板と直交するようにして、積層セラミックコンデンサ10を実装すればよい。   In this way, the side surfaces of the ceramic dielectric 12 at both ends in the surface direction of the internal electrode 14 can be reliably identified by having the protrusions 20. Therefore, when the multilayer ceramic capacitor 10 is mounted so that the circuit board 70 and the internal electrode 14 are parallel to each other, it is mounted on the circuit board so that the side surface of the ceramic dielectric 12 having the protrusions 20 is the upper surface. That's fine. When the multilayer ceramic capacitor 10 is mounted so that the circuit board and the internal electrode 14 are orthogonal to each other, the side surface of the ceramic dielectric 12 having the protrusions 20 is orthogonal to the circuit board so that the multilayer ceramic capacitor 10 is mounted. 10 may be implemented.

このような積層セラミックコンデンサ10において、無効部18の厚みをToとすると、Toが薄い場合、凹部46を有する金型48でマザー積層体44を加圧する際に、凹部46に対応する部分において内部電極パターン42が凹部46側に向かって湾曲する場合がある。この場合、無効部18の近傍でセラミック誘電体12の側面側に湾曲した内部電極14を有するセラミック誘電体12が得られることになるが、Toを30μm以上とすることにより、この内部電極14の湾曲の影響を減らすことができる。   In such a multilayer ceramic capacitor 10, when the thickness of the ineffective portion 18 is To, when To is thin, when the mother laminated body 44 is pressed with the mold 48 having the recess 46, the portion corresponding to the recess 46 is internally The electrode pattern 42 may be curved toward the concave portion 46 side. In this case, the ceramic dielectric 12 having the internal electrode 14 curved on the side surface side of the ceramic dielectric 12 in the vicinity of the ineffective portion 18 can be obtained. By setting To to 30 μm or more, the internal electrode 14 The influence of bending can be reduced.

また、この積層セラミックコンデンサ10の有効部16の厚みをTiで表し、内部電極14の数をnで表したとき、有効部16における隣接する内部電極14間の距離はTi/(n−1)で算出される。突状部20を形成するための加圧の影響により、内部電極14が湾曲すると、内部電極14間の距離が0.6μmより小さい場合、ショート不良が発生しやすくなる。内部電極14間の距離を0.6μm以上とすることにより、ショート不良の発生率を抑制することができる。   Further, when the thickness of the effective portion 16 of the multilayer ceramic capacitor 10 is represented by Ti and the number of the internal electrodes 14 is represented by n, the distance between the adjacent internal electrodes 14 in the effective portion 16 is Ti / (n−1). Is calculated by If the internal electrodes 14 are bent due to the influence of the pressurization for forming the protrusions 20, short-circuit defects are likely to occur when the distance between the internal electrodes 14 is smaller than 0.6 μm. By setting the distance between the internal electrodes 14 to 0.6 μm or more, the occurrence rate of short-circuit defects can be suppressed.

また、この積層セラミックコンデンサ10の突状部20の高さが5μmより低い場合、突状部20をカメラにより撮像したとしても、表示マークとして認識できない可能性がある。また、突状部20の高さが20μmより高い場合、内部電極14への湾曲の影響が大きくなり、ショート不良の発生率を抑制することができない。したがって、突状部20の高さを5〜20μmとしておけば、突状部20は表示マークとして認識することができ、内部電極14の湾曲の影響を減らすことができる。   Further, when the height of the protruding portion 20 of the multilayer ceramic capacitor 10 is lower than 5 μm, even if the protruding portion 20 is imaged by a camera, it may not be recognized as a display mark. Further, when the height of the protruding portion 20 is higher than 20 μm, the influence of the curvature on the internal electrode 14 becomes large, and the occurrence rate of short circuit failure cannot be suppressed. Therefore, if the height of the protruding portion 20 is set to 5 to 20 μm, the protruding portion 20 can be recognized as a display mark, and the influence of the bending of the internal electrode 14 can be reduced.

この積層セラミックコンデンサ10でチップサイズが決まっている場合、ショート不良の発生率を抑制するために有効部16における内部電極14間の距離を大きくすると、無効部18の厚みを小さくする必用があり、また、加圧による内部電極14の湾曲を抑えるために無効部18の厚みを大きくすると、内部電極14間の距離を小さくする必用がある。このような関係から、図9に示すように、横軸にTi/(n−1)をとり、縦軸にToをとった座標系において、必要とする静電容量が取れない範囲を(A)とし、必要とする静電容量が取れる範囲を(B)とすると、これらの範囲は、ToとTi/(n−1)とが一定の関係になる負の傾きを持つ直線で分かれることになる。さらに、範囲(B)は、Toの最低値であるTo=30μmを示す直線と、Ti/(n−1)の最低値であるTi/(n−1)=0.6μmを示す直線とで囲まれている。   When the chip size is determined in the multilayer ceramic capacitor 10, if the distance between the internal electrodes 14 in the effective portion 16 is increased in order to suppress the occurrence rate of short-circuit defects, the thickness of the ineffective portion 18 needs to be reduced. Further, when the thickness of the ineffective portion 18 is increased in order to suppress the bending of the internal electrode 14 due to pressurization, the distance between the internal electrodes 14 needs to be reduced. From such a relationship, as shown in FIG. 9, in a coordinate system in which Ti / (n-1) is taken on the horizontal axis and To is taken on the vertical axis, a range where the required capacitance cannot be obtained (A ) And the range where the required capacitance can be obtained is (B), these ranges are separated by a straight line having a negative slope in which To and Ti / (n-1) have a certain relationship. Become. Further, the range (B) is a straight line showing To = 30 μm which is the lowest value of To and a straight line showing Ti / (n−1) = 0.6 μm which is the lowest value of Ti / (n−1). being surrounded.

無効部18の厚みが厚く、隣接する内部電極14間の距離が大きい範囲(A)では、表示マークが加圧による窪みや突状部20であったとしても、加圧の影響を無効部18が和らげるため、内部電極14の湾曲が発生しにくく、また、湾曲したとしても十分に内部電極14間の距離が大きいため、ショート不良は発生しにくい。しかし、無効部18の厚みToが厚く、内部電極14間の距離Ti/(n−1)が大きいため、必要な静電容量を得ることができない。一方、必用とする静電容量が取れる範囲(B)で、範囲(A)と同様、表示マークを加圧により窪みで形成した場合、Ti/(n−1)を0.6μm以上、Toを30μm以上で設計したとしても、加圧により受ける圧力は、セラミック誘電体12の内側へ向かうことになり、内部電極14の湾曲はセラミック誘電体12の内側の内部電極14の密集している方向に向かう。したがって、内部電極14間の距離が小さくなり、ショート不良が発生しやすい。また、無効部18の厚みToが小さくなるため、耐湿性が低下する。しかしながら、範囲(B)であっても、表示マークが加圧による突状部20であるならば、内部電極14の湾曲を抑制することができるため、内部電極14の間の距離も十分に保つことができ、ショート不良は発生しにくい。また、突状部20の高さが5〜20μmであるならば、内部電極14が湾曲しにくく、ショート不良が発生しにくい。表示マークが突状部20である場合、無効部18の厚みも薄くならないため、大気中の水分が内部電極14間に侵入しにくく、耐湿性も低下しにくい。   In the range (A) in which the invalid portion 18 is thick and the distance between the adjacent internal electrodes 14 is large (A), even if the display mark is a depression or a protruding portion 20 due to pressurization, the influence of the pressurization is not affected. Therefore, the internal electrode 14 is not easily bent, and even if it is bent, the distance between the internal electrodes 14 is sufficiently large, so that a short circuit failure is unlikely to occur. However, since the thickness To of the ineffective portion 18 is large and the distance Ti / (n−1) between the internal electrodes 14 is large, a necessary capacitance cannot be obtained. On the other hand, in the range (B) where the necessary capacitance can be obtained, as in the range (A), when the display mark is formed as a depression by pressurization, Ti / (n−1) is 0.6 μm or more and To is Even if designed at 30 μm or more, the pressure applied by the pressurization is directed toward the inside of the ceramic dielectric 12, and the curvature of the internal electrode 14 is in the direction in which the internal electrodes 14 inside the ceramic dielectric 12 are densely packed. Head. Therefore, the distance between the internal electrodes 14 is reduced, and a short circuit is likely to occur. Further, since the thickness To of the ineffective portion 18 is reduced, the moisture resistance is reduced. However, even in the range (B), if the display mark is the projecting portion 20 due to pressurization, the curvature of the internal electrode 14 can be suppressed, so that the distance between the internal electrodes 14 is also sufficiently maintained. And short circuit defects are unlikely to occur. Moreover, if the height of the projecting portion 20 is 5 to 20 μm, the internal electrode 14 is difficult to bend and a short circuit failure is unlikely to occur. When the display mark is the projecting portion 20, the thickness of the ineffective portion 18 is not reduced, so that moisture in the atmosphere hardly enters between the internal electrodes 14, and moisture resistance is not easily lowered.

範囲(A)、範囲(B)のそれぞれの範囲で、チップサイズ1.0mm×0.5mm×0.5mmの積層セラミックコンデンサ10を作製した。Toを20μm、30μm、100μm、140μm、150μm(それぞれ設計値)とし、Ti/(n−1)を0.4μm、0.6μm、2.0μm、5.0μm、6.0μm(それぞれ設計値)に設定し、表示マークを加圧により高さ1μm、5μm、10μm、20μm、25μmの突状部20で形成した。このような積層セラミックコンデンサ10のショート不良の発生率を調べ、G/NGを判断した。ショート不良発生率のG/NGの判断は、母数を30個とし、突状部20がない積層セラミックコンデンサのショート不良の発生率は4個であったので、それと同等の場合をGと判断し、それより大きい場合をNGと判断した。そして、表2のショート不良発生率の欄に結果を示した。また、必用とする静電容量を1μFとして、1μF以上の静電容量が確保できる場合をGと判断し、この静電容量を確保できない場合をNGと判断して、表2の静電容量の欄に結果を示した。また、高温多湿雰囲気で絶縁抵抗値が低下しない場合をGと判断し、低下する場合をNGと判断して、表2の耐湿性の欄に結果を示した。ショート不良発生率、静電容量、耐湿性の全ての条件がGである場合、総合判断をGとし、1つの条件でもNGである場合、総合判断をNGとした。なお、内部電極14の数nは、必用とする静電容量が得られるよう、100〜700枚の範囲で適宜選択される。突状部20の高さが5μmより小さい1μmの場合は、カメラで表示マークの有無を識別することができなかった。また、突状部の高さが20μmより大きい25μm以上の場合、内部電極14が湾曲することによるショート不良の発生率が高くなった。以上のことから、突状部の高さは5.0〜20μmであり、To=30〜140μm、Ti/(n−1)=0.6〜5.0μmの場合、必要とする静電容量を確保でき、また、加圧による突状部があったとしても信頼性が高く、突状部20による表示マークの有無が識別できる積層セラミックコンデンサ10が得られた。   A multilayer ceramic capacitor 10 having a chip size of 1.0 mm × 0.5 mm × 0.5 mm was produced in each of the ranges (A) and (B). To is 20 μm, 30 μm, 100 μm, 140 μm, 150 μm (design values), and Ti / (n−1) is 0.4 μm, 0.6 μm, 2.0 μm, 5.0 μm, 6.0 μm (respectively design values). The display mark was formed by the protruding portion 20 having a height of 1 μm, 5 μm, 10 μm, 20 μm, and 25 μm by pressurization. The occurrence rate of such short-circuit defects in the multilayer ceramic capacitor 10 was examined to determine G / NG. The determination of G / NG of the occurrence rate of short circuit is 30 because the number of parameters is 30 and the rate of occurrence of short circuit of the multilayer ceramic capacitor without protrusions 20 is 4. If it is larger than that, it was judged as NG. The results are shown in the column of the occurrence rate of short circuit failure in Table 2. Further, assuming that the required capacitance is 1 μF, it is determined that G can secure a capacitance of 1 μF or more, and the case where this capacitance cannot be secured is determined as NG. The results are shown in the column. Further, the case where the insulation resistance value did not decrease in a high temperature and high humidity atmosphere was determined as G, and the case where the insulation resistance value decreased was determined as NG. The results are shown in the moisture resistance column of Table 2. When all the conditions of short-circuit defect occurrence rate, capacitance, and moisture resistance are G, the overall judgment is G, and when one condition is NG, the overall judgment is NG. In addition, the number n of the internal electrodes 14 is appropriately selected within a range of 100 to 700 so that a necessary capacitance can be obtained. When the height of the protrusion 20 is 1 μm, which is smaller than 5 μm, the presence or absence of the display mark cannot be identified by the camera. Further, when the height of the protruding portion was 25 μm or more, which was larger than 20 μm, the occurrence rate of short-circuit failure due to the internal electrode 14 being curved increased. From the above, the height of the protrusion is 5.0 to 20 μm, and when To = 30 to 140 μm and Ti / (n−1) = 0.6 to 5.0 μm, the required capacitance is required. In addition, the multilayer ceramic capacitor 10 can be obtained, which is highly reliable even if there is a protruding portion due to pressurization and can identify the presence or absence of the display mark by the protruding portion 20.

Figure 2014096474
Figure 2014096474

ここで、比較例として、表示マークを加圧による突状部ではなく、加圧による窪みによって形成する場合をあげる。深さ20μmの窪みで表示マークを形成すること以外は、突状部を形成した積層セラミックコンデンサと同じ条件で評価した。このような積層セラミックコンデンサ10のショート不良発生率を調べると、範囲(B)では、表示マークが形成されていない積層セラミックコンデンサ10より高いショート不良の発生率となった。したがって、加圧の窪みにより、内部電極14が内側に向かって湾曲し、内部電極14間の距離が縮まることで、ショート不良が発生し、信頼性が低下した。また、範囲(A)では、加圧の窪みによるショート不良は発生しないが、必要とする静電容量を得ることができなかった。   Here, as a comparative example, a case where the display mark is formed by a depression by pressurization rather than by a projection by pressurization is given. The evaluation was performed under the same conditions as those of the multilayer ceramic capacitor in which the protrusions were formed, except that the display mark was formed with a 20 μm deep recess. When the occurrence rate of short-circuit defects of the multilayer ceramic capacitor 10 was examined, in the range (B), the occurrence rate of short-circuit defects was higher than that of the multilayer ceramic capacitor 10 in which no display mark was formed. Therefore, the internal electrode 14 is bent inward by the pressurization depression, and the distance between the internal electrodes 14 is shortened. As a result, a short circuit failure occurs and the reliability is lowered. Further, in the range (A), a short circuit failure due to the pressurization depression did not occur, but the required capacitance could not be obtained.

Figure 2014096474
Figure 2014096474

このような積層セラミックコンデンサ10において、図10に示すように、セラミック誘電体12の1つの側面の長さ方向に並べて複数の突状部20を形成してもよい。さらに、セラミック誘電体12の長さ方向に沿って突状部20を形成してもよい。このとき、図11に示すように、外部電極30間を最短距離で結ぶように突状部20を形成してもよいし、図12に示すように、外部電極30間で斜めになるように突状部20を形成してもよい。カメラで積層セラミックコンデンサ10を撮像する場合、センシングエリアを設定して撮像が行われるが、これらの積層セラミックコンデンサ10のように、セラミック誘電体12の長さ方向の中央部以外にも突状部20を形成しておくことにより、センシングエリアが積層セラミックコンデンサの側面からずれても、突状部20を検出することができる。   In such a multilayer ceramic capacitor 10, as shown in FIG. 10, a plurality of protruding portions 20 may be formed side by side in the length direction of one side surface of the ceramic dielectric 12. Further, the protrusion 20 may be formed along the length direction of the ceramic dielectric 12. At this time, as shown in FIG. 11, the protrusions 20 may be formed so as to connect the external electrodes 30 with the shortest distance, or as shown in FIG. The protruding portion 20 may be formed. When the multilayer ceramic capacitor 10 is imaged with a camera, the sensing area is set and the imaging is performed. However, like these multilayer ceramic capacitors 10, a projecting portion other than the central portion in the length direction of the ceramic dielectric 12 is used. By forming 20, the protruding portion 20 can be detected even if the sensing area is displaced from the side surface of the multilayer ceramic capacitor.

10 積層セラミックコンデンサ
12 セラミック誘電体
14 内部電極
16 有効部
18 無効部
20 突状部
30 外部電極
DESCRIPTION OF SYMBOLS 10 Multilayer ceramic capacitor 12 Ceramic dielectric material 14 Internal electrode 16 Effective part 18 Invalid part 20 Projection part 30 External electrode

Claims (2)

直方体状のセラミック誘電体、
前記セラミック誘電体の内部において対向するように配置され、前記セラミック誘電体の両端面に引き出される複数の内部電極、および
前記セラミック誘電体の両端部において前記内部電極に接続される外部電極を備えた積層セラミックコンデンサであって、
前記セラミック誘電体の側面に加圧により形成された突状部を備えることを特徴とする、積層セラミックコンデンサ。
Cuboid ceramic dielectric,
A plurality of internal electrodes arranged so as to face each other inside the ceramic dielectric and drawn to both end faces of the ceramic dielectric, and external electrodes connected to the internal electrodes at both ends of the ceramic dielectric A multilayer ceramic capacitor,
A multilayer ceramic capacitor comprising a protruding portion formed by pressure on a side surface of the ceramic dielectric.
前記加圧で形成された突状部の高さは5〜20μmであり、
前記セラミック誘電体は、複数の前記内部電極のうちの最も外側に配置された2つの前記内部電極の間の有効部と、複数の前記内部電極のうちの最も外側に配置された2つの前記内部電極とそれに対向する前記誘電体の側面との間の無効部とで構成され、
前記無効部の厚みをToとすると、To=30〜140μm、前記有効部の厚みをTi、内部電極の数をnとすると、n=100〜700枚であり、Ti/(n−1)=0.6〜5.0μmの範囲にあることを特徴とする、請求項1に記載の積層セラミックコンデンサ。
The height of the protrusion formed by the pressurization is 5 to 20 μm,
The ceramic dielectric includes an effective portion between the two inner electrodes arranged on the outermost side of the plurality of internal electrodes, and the two inner parts arranged on the outermost side of the plurality of internal electrodes. An ineffective portion between the electrode and the side surface of the dielectric material facing the electrode;
When the thickness of the invalid portion is To, To = 30 to 140 μm, the thickness of the effective portion is Ti, and the number of internal electrodes is n, n = 100 to 700, and Ti / (n−1) = The multilayer ceramic capacitor according to claim 1, wherein the multilayer ceramic capacitor is in a range of 0.6 to 5.0 μm.
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WO2024089948A1 (en) * 2022-10-28 2024-05-02 株式会社村田製作所 Electronic component and electronic component mounting structure

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