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JP2013508954A - 半導体ダイにおける応力を軽減するためのルーティング層 - Google Patents

半導体ダイにおける応力を軽減するためのルーティング層 Download PDF

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JP2013508954A
JP2013508954A JP2012534507A JP2012534507A JP2013508954A JP 2013508954 A JP2013508954 A JP 2013508954A JP 2012534507 A JP2012534507 A JP 2012534507A JP 2012534507 A JP2012534507 A JP 2012534507A JP 2013508954 A JP2013508954 A JP 2013508954A
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JP
Japan
Prior art keywords
bump
pads
conductive traces
ubm
semiconductor die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012534507A
Other languages
English (en)
Inventor
トーパシオ ローデン
ワン ガブリエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ATI Technologies ULC
Original Assignee
ATI Technologies ULC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ATI Technologies ULC filed Critical ATI Technologies ULC
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Abstract

【解決手段】
半導体ダイのためのルーティング層が開示される。ルーティング層は、半田バンプを取り付けるためのパッドと、集積回路を有するダイのバンプパッドにボンディングされるボンドパッドと、ボンドパッドをパッドと相互接続するトレースと、を含む。ルーティング層は誘電体材質の層上に形成される。ルーティング層は、パッドに取り付けられる半田バンプからの応力を吸収するように、幾つかのパッドを少なくとも部分的に包囲する伝導性トレースを含む。パッドを包囲するトレースの一部は、半田バンプに隣接する下層の誘電体材質の一部を応力から保護する。
【選択図】図５

Description

本発明は、概して半導体ダイスに関し、より特定的には半導体ダイのためのルーティング層設計に関する。
最新の半導体パッケージは、半導体ウエハ上に多数の集積回路を形成することによって製造される。ウエハは典型的にはダイスにされ、即ち個々の片に切り分けられ、その各々はダイと称される。各ダイは、１つの表面上に１つ以上の集積回路を含む。この表面（しばしば「アクティブ表面」と称される）は、入力・出力（Ｉ／Ｏ）パッドと称される多数の信号インタフェースコンタクトを含む。
ダイは、典型的には、外部回路板上への取り付けに適した半田ボールを含むキャリア基板を用いてパッケージングされる。キャリア基板は、通常は、コアとコアのいずれかの側上に形成される１つ以上のビルドアップ層とを含む。各ビルドアップ層は、誘電体材質の層上に形成されるメタライゼーション又はトレースを有する。キャリア基板は、ダイのＩ／Ｏパッドとの電気的な相互接続のためのボンドパッドを含む。基板上のトレースは、個々のボンドパッドをそれらの対応する半田ボールと相互接続するために用いられる。
ダイ上のＩ／Ｏパッドと基板上のボンドパッドの間での信頼性のある電気的接続を形成するために、種々のボンディング技術が用いられ得る。最も一般的な２つの技術は、ワイヤボンディングとフリップチップアセンブリである。
ワイヤボンディングにおいては、ダイは、そのアクティブ表面がキャリア基板から外方を向くようにキャリア基板上に配置される。次いでワイヤの一端がダイ上のＩ／Ｏパッドにボンディングされ、そしてワイヤの他端は基板上の対応するボンドパッドにボンディングされる。
一方、フリップチップアセンブリにおいては、ダイのアクティブ表面は、ダイが取り付けられるときにキャリア基板を向く。取り付けに先立ち、半田バンプと称される少量の半田が各Ｉ／Ｏパッド上に堆積させられる。半田バンプは次いで溶融させられて、ダイ上の各Ｉ／Ｏパッドを基板上の対応するボンドパッドと相互接続する。
ダイ上のＩ／Ｏパッドは、ダイのアクティブ表面上のどこに配置されてもよい。例えば幾つかのダイスにおいては、Ｉ／Ｏパッドはアクティブ表面の全体にわたって分散されていることがある一方で、他のダイスにおいては、Ｉ／Ｏパッドはダイの周辺境界の近くに限られていることがある。いずれの場合にも、ダイ上のＩ／Ｏパッドは、典型的には、それらが最終的に取り付けられる基板上のボンドパッドに対して位置合わせされてはいない。また、Ｉ／Ｏパッドは互いに近接しすぎていて、フリップチップアセンブリで必要であるような適切な半田バンプを形成することができない場合がある。結果として、これら元のＩ／Ｏパッドを、半田バンプ形成に対してより適した新たなパッド位置（バンプパッドと称される）へと再配分することが多くの場合に有用である。次いでバンプパッドは、基板上のボンドパッドに対して位置合わせされ得ると共に、半田バンプを用いて取り付けられ得る。元のＩ／Ｏパッドをフリップチップボンディングに適した新たなバンプパッド位置に再配分するために、典型的には、ルーティング層又は再分配層(redistribution layer)（ＲＤＬ）が、シリコンウエハ又は個々のダイ上でアクティブ表面上に形成される。
ルーティング層は多くの場合に薄い誘電体層上に形成され、誘電体層上には、各Ｉ／Ｏパッドを対応するバンプパッドと相互接続するために伝導性トレースが形成されている。トレースは、それらが相互接続されるＩ／Ｏパッドを除き、誘電体材質によってダイの下層から絶縁される。ルーティング層は、基板ボンドパッドの位置を考慮する必要性なしに、Ｉ／Ｏドライバがダイ内のどこにでも配置されることを可能にする。従って、再分配層はそのバンプパッド上に形成されている半田バンプを基板上のボンドパッドに対して位置合わせすることができるから、Ｉ／Ｏドライバはダイ内で自由に位置させられ得る。また、ルーティング層の使用は、基板の形成を簡単にし、場合によってはビルドアップ層を少なくしてコストの低減につながる。
ルーティング層は、誘電体材質とルーティングの必要性に応じた関連するトレースとの多重層を含み得る。場合によっては、金属製のトレースを空気への露出から保護するために、最上層のルーティング層上にはパッシべーション層が形成される。パッシべーション層内の開口はバンプパッドを露出させる。
露出させられたバンプパッド上には典型的にはアンダーバンプメタライゼーション（ＵＢＭ）が形成されて、基板への取り付けのために半田バンプへの低抵抗な電気的接続を提供する。バンプパッドのＵＢＭ上には、典型的には例えば半田ペーストの堆積によって半田バンプが形成される。
フリップチップ取り付けに際して、再分配バンプパッド上に形成された半田バンプは、基板における対応するボンドパッドに対して位置決めされ、次いでリフローされて、即ち溶融されて、信頼性のある電気的且つ機械的なコンタクトを形成する。
半導体ダイが基板に取り付けられた後の動作の間、その半田バンプは多くの場合に機械的且つ熱的な応力にさらされる。各バンプパッドは、それがなければルーティング層における下層の誘電体層に影響を及ぼすであろう応力の多くを吸収するのに役立つ。半田バンプからのそのような応力を緩衝するために、各バンプパッドは、多くの場合にその対応するＵＢＭと少なくとも同等の大きさで（場合によってはＵＢＭよりも実質的に大きく）作製される。
しかし、この場合、バンプパッドが大きくなるのに従ってルーティング層におけるルーティング伝導性トレースのために利用可能な面積が減少するという不都合があり、その結果、トレース及びバンプパッドのより高密度な配置が潜在的に信号品位を損なう可能性がある。また、大きなバンプパッドの周りにルーティングされなければならないトレースは、より長く作製される必要があるであろうから、それらの抵抗及び容量が増大する場合がある。トレースにおける抵抗及び容量の増大は、多くの場合に電力トレースにおける電圧降下や信号トレースにおけるより長い伝搬遅延をもたらす。加えて、より新しくより小型なダイスは、それらのルーティングの必要性に対して利用可能な面積を増大するために、しばしばより小さなバンプパッドを必要とし、また場合によっては脆弱な誘電体材質を使用している。
バンプパッドのサイズを小さくするための１つの既知の方法は、小さなバンプパッドとその上に形成される大きなＵＢＭとの間にポリイミドを使用して、ダイの誘電体層に影響を及ぼし得る応力を軽減するのに役立てることである。しかし、残念ながらこの方法はパッケージングのコストを付加し、また脆弱な誘電体層とは有効に機能しないかもしれない。
従って、信号品位を損なうことなしにトレースの数を増やすことができ、また熱的且つ機械的な応力から誘電体層を保護することができる半導体ダイが必要とされている。
本発明の１つの態様に従うと、半導体ウエハの一片の１つの表面上に形成される集積回路と、集積回路と相互接続される複数の入力・出力（Ｉ／Ｏ）パッドと、ルーティング層と、を含む半導体ダイが提供される。ルーティング層は、１つの表面上に形成される誘電体層と、誘電体層上に形成される複数の伝導性トレースと、を含み、伝導性トレースの各々は、Ｉ／Ｏパッドの１つと誘電体層上に形成される複数のバンプパッドの１つとの間で延在する。半導体ダイはまた、複数のアンダーバンプメタライゼーション（ＵＢＭ）を含み、ＵＢＭの各々は、複数の半田バンプの各１つを取り付けるための上面と、上面よりも小さくバンプパッドの各１つと物理的に接触する底部コンタクト表面と、を有する。伝導性トレースの少なくとも幾つかは、ＵＢＭの上面の下方でバンプパッドに接触することなしにバンプパッドに隣接して通過してＵＢＭに隣接するルーティング層を機械的に補強する。
本発明の別の態様に従うと、１つの表面上に形成される少なくとも１つの集積回路及び集積回路に接続される複数の入力・出力（Ｉ／Ｏ）パッドと、ダイの表面上に形成される誘電体層と誘電体層上に形成される複数の伝導性トレースとを含み伝導性トレースの各々はＩ／Ｏパッドの１つと誘電体層上に形成される複数のバンプパッドの１つとの間で延在するルーティング層と、集積回路を基板と電気的に相互接続するためにバンプパッド上に形成される複数の半田バンプと、を含む半導体ダイが提供される。バンプパッドの少なくとも１つは、各バンプパッド上に形成される対応するアンダーバンプメタライゼーション（ＵＢＭ）の上面の平均半径以上の半径を有する円形外接区域内に含まれる。伝導性トレースの少なくとも幾つかは、含まれるバンプパッドに接触することなしに円形外接区域を通過して、含まれるバンプパッドに隣接するルーティング層を機械的に補強する。
本発明の他の態様及び特徴は、添付の図面と共に本発明の特定の実施形態の以下の説明を精査することによって当業者に明らかになるはずである。
図面は例示のみを目的として本発明の実施形態を示している。
図１はＩ／Ｏパッドをバンプパッドに再分配する従来の半導体ダイのための従来のルーティング層の平面図である。
図２は従来の半導体ダイの垂直断面図である。
図３は図２の従来の半導体ダイの一部分の平面図である。
図４は本発明の実施形態の例示である半導体ダイの一部分の垂直断面図である。
図５は図４に示される例示的な半導体ダイの一部分の平面図である。
図６は図４の例示的な半導体ダイの別の断面図である。
図７は図５の例示的なバンプパッドと図３の従来のバンプパッドの相対的なサイズを示す図である。
図８は図３の半導体ダイの例示的なルーティング層の平面図である。
図９は例示的なバンプパッドとの比較を目的として示される従来のバンプパッドのオーバーレイを伴う図８の平面図である。
図１は従来の半導体ダイ１００のルーティング層の平面図を示している。ダイ１００は、その集積回路の一部を形成している元のＩ／Ｏパッド１１４Ａ，１１４Ｂ，１１４Ｃ（個別的表記、総称するとＩ／Ｏパッド１１４）と、フリップチップ半田バンプ形成に適する再分配されたバンプパッド１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄ（個別的表記、総称するとバンプパッド１０４）と、を含む。伝導性トレース１２２Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄ，１２２Ｅ，１２２Ｆ（個別的表記、総称すると伝導性トレース１２２）は、Ｉ／Ｏパッド１１４を対応するバンプパッド１０４と相互接続する。
図２は伝導性トレース１２２とＩ／Ｏパッド１１４と半田バンプ１１２を伴うバンプパッド１０４とを含む従来の半導体ダイ１００の一部分の垂直断面図を示しており、半田バンプ１１２はバンプパッド１０４上に形成されている。Ｉ／Ｏパッド１１４は、半導体ウエハ（例えばシリコンウエハ）の一片上に形成される集積回路を含むダイ１００の下側金属層１１６上に形成される。
バンプパッド１０４は、集積回路へのＩ／Ｏ接続点を提供する。バンプパッド１０４上に形成される半田バンプ１１２は、フリップチップ取り付け技術を用いてダイ１００をキャリア基板又はプリント配線板等の基板に取り付けるために用いられる。
下側金属層１１６上に形成されるルーティング層１０８は、誘電体層１２０とその上に形成される伝導性トレース１２２とを含む。誘電体層１２０は、Ｉ／Ｏパッド１１４を除いて下側金属層１１６を伝導性トレース１２２から絶縁する。伝導性トレース１２２の各１つは、Ｉ／Ｏパッド１１４をバンプパッド１０４と相互接続する。
バンプパッド１０４の各々上に形成されるアンダーバンプメタライゼーション（ＵＢＭ）１０２は、半田バンプ１１２の各々に対して低抵抗取り付け表面を提供する。各ＵＢＭ１０２は、半田バンプ１１２に通じる上面１０２Ａとバンプパッド１０４に通じる底部コンタクト表面１０２Ｂとを有し得る。
ダイ１００を基板と相互接続するために、半田バンプ１１２は基板上のボンドパッドに対して位置合わせされ、そして熱を用いて溶融させられて基板との電気的且つ機械的ボンドを形成する。
動作の間、半導体ダイ１００は電圧又は電流入力の形態にある電気的エネルギーを消費し、そしてそのエネルギーの一部を熱として消散させる。熱は、ダイ１００及びそれが取り付けられている基板の両方をそれらそれぞれの熱膨張係数（ＣＴＥ）で膨張させる。ダイ１００のＣＴＥと基板（半田バンプ１１２を介してダイ１００が相互接続されている）のＣＴＥは、多くの場合に異なる。ＣＴＥ値のこの不整合は、半田バンプ１１２上での並びにＵＢＭ１０２及び誘電体材質１２０等のルーティング層１０８における他の近隣の構造上での熱応力の原因になる。熱応力に加えて、半田バンプ１１２に隣接する構造は、基板又はダイ１００のいずれかの屈曲及び／又は振動に起因する機械的な応力にもさらされることがある。
熱的及び／又は機械的な応力は、ルーティング層１０８（特に誘電体材質１２０）及び下側層１１６において用いられる他の材質に対して潜在的に損傷を与える可能性がある。例えば、極端に低Ｋな(extreme low K)（ＥＬＫ）誘電体材質（κ＜３．０の誘電定数値を有する）が下側層１１６において用いられていることがある。しかし、ＥＬＫ材質は脆弱である傾向があり、機械的又は熱的な応力の下で反り、ひびが入り、又は壊れる場合がある。必ずしもＥＬＫではない誘電体材質にあってさえも、熱的且つ機械的な応力にさらされることで損傷を受けることがある。
ルーティング層１０８の誘電体材質１２０、及び下側層１１６への応力の影響を軽減するために、バンプパッド１０４はしばしばＵＢＭ１０２よりも大きく作製される。大きなバンプパッドは、それらがなければ下層の誘電体材質に影響するであろう応力を吸収するのに役立つ。
図３にはＵＢＭ１０２及びバンプパッド１０４の表面の相対的サイズが示されており、図３は図２におけるIII−III線に沿った従来のダイ１００の一部分の平面図を表している。図示されるように、従来のバンプパッド１０４はＵＢＭ１０２よりも大きく、従って対応する半田バンプ（図３には図示せず）からの機械的且つ熱的な応力を吸収するのに役立ち、それにより誘電体材質１２０及び下側層１１６の損傷を防止している。
残念なことに、より大きなバンプパッド１０４は、ルーティング層１０８内で伝導性トレース１２２をルーティングするために用いられ得る利用可能な面積を減少させてしまう。加えて、より大きなパッド１０４の周りをルーティングさせられるために、幾つかのトレースは長くされる必要がある。前述したように、長いトレースは抵抗及び容量の増大の一因となり、同時に電力トレースに沿った電圧降下及び信号トレースに沿った伝搬遅延の増大を招く。更に、４５ｎｍ以下のプロセス技術を用いて形成される集積回路は典型的には小さなサイズであり、そして多くの場合にＥＬＫ誘電体材質と共にパッケージングされる。そのようなデバイスに対しては、バンプパッド１０４等の大きなバンプパッドは適していないであろう。
そこで、本発明の例示的な実施形態は、ＥＬＫ誘電体材質を伴う使用に適するより小さいサイズのバンプパッドを利用することができる。より小さなパッドサイズは、空間を解放して所与の区域内における電力トレース及びグランドトレースの密度の増大を可能にする。逆に、新たに解放された空間は、並列トレースの間の間隔の増大を可能にし、クロストークを低減することができる。理解されるであろうように、低減されたクロストーク並びに／又は電力トレース及びグランドトレースの増加は、信号品位を改善し且つ性能を高めるのに役立つ。
それに沿って、図４は本発明の実施形態の例示である半導体ダイ２００の垂直断面図を示している。図５は図４における例示的なダイ２００の一部分の平面図を示している。図示されるように、例示的なダイ２００は、半導体ウエハ（例えばシリコンウエハ又はガリウムヒ素ウエハ）の一片上に形成される集積回路（ＩＣ）とＩＣに相互接続されるＩ／Ｏパッド２１４とを含み、Ｉ／Ｏパッド２１４は例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）から作製され得る。
ダイ２００はまた、誘電体材質２２０の１つ以上の層から構成されるルーティング層２０８を含み、誘電体材質２２０の各層は、その上に形成される伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃ（個別的表記、総称すると伝導性トレース２２２）の層を有している。ダイ２００は、伝導性トレース２２２を空気への露出から遮蔽して酸化を防止するために、パッシべーション層２０６等の保護カバーを含んでいてよい。伝導性トレース２２２は、Ｉ／Ｏパッド２１４を対応するバンプパッド２０４と相互接続することができる。
複数の半田バンプ２１２は、各々がバンプパッド２０４の１つの上になるように形成され得る。半田バンプ２１２は、フリップチップ取り付け方法を用いてダイ２００を基板に取り付けるために用いられ得る。半田バンプ２１２は基板上の対応するボンドパッドに対して位置合わせされ、そしてリフローされて電気的且つ機械的なボンドを形成することができる。フリップチップ取り付け方法は当業者によく知られている。
各伝導性トレース２２２は、その一端にあるＩ／Ｏパッド２１４を対応するバンプパッド２０４（及びこれに伴い半田バンプ２１２）に接続することができる。好都合なことに、バンプパッド２０４は、ダイ２００上で集積回路へのＩ／Ｏ相互接続を提供する。
理解されるであろうように、他の最適化を妨げないようなバンプパッド配置を考慮することなく、Ｉ／Ｏパッド２１４及び関連するＩ／Ｏドライバ回路の配置を設計することは有利であろう。Ｉ／Ｏパッド２１４は区域パッド(area pads)、多重行パッド(multi-row pads)、周辺パッド(perimeter pads)等であってよい。Ｉ／Ｏパッド２１４の位置にかかわらず、ルーティング層２０８は、Ｉ／Ｏパッド２１４をバンプパッド２０４へと再分配して半田バンプ２１２を基板上のそれぞれのボンドパッドと位置合わせするために用いられ得る。
伝導性トレース２２２は典型的には銅又はアルミニウムから作製されるが、金、鉛、錫、銀、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル、ガリウム等の他の金属から作製されてもよい。上記金属の１つ以上の合金が用いられてもよい。
半田バンプ２１２への低抵抗実装表面を提供するために、バンプパッド２０４の各々上にはアンダーバンプメタライゼーション（ＵＢＭ）２０２が形成され得る。例えば１つの実施形態においては、各ＵＢＭ２０２上に半田ペーストが堆積させられて各半田バンプ２１２を形成し得る。
各ＵＢＭ２０２は、対応する半田バンプ２１２に通じる上面２０２Ａとそれぞれのバンプパッド２０４に下部で通じる底部コンタクト表面２０２Ｂとを有していてよい。ＵＢＭ２０２は、その上面２０２Ａとその底部コンタクト表面２０２Ｂの間に、接着サブ層、拡散バリアサブ層、半田濡れサブ層、及び随意的に酸化バリアサブ層、等の幾つかのサブ層（図示せず）を含んでいてよい。底部コンタクト表面２０２Ｂはバンプパッド２０４と物理的に接触している。
ＵＢＭ２０２の形成は、洗浄、絶縁性酸化物除去、及び半田バンプ２１２への良好な電気的且つ機械的な接続を行うメタラジー(metallurgy)の堆積を含んでいてよい。半田濡れサブ層は、下層のバンプパッド２０４への半田バンプ２１２の良好なボンディングのために、溶融半田に対して濡れ易い表面を提供する。半田バンプ２１２（図２の半田バンプ１１２と同様に）は、半導体ダイ２００と基板又は回路板との間での電気的且つ機械的な相互接続を形成するために、熱を用いて溶解させられてよい。
以下に詳細に説明されるように、ダイ２００のバンプパッド２０４はダイ１００のバンプパッド１０４よりも小さい。その結果、ルーティング層２０８は、伝導性トレース２２２をルーティングするために、より大きな余地又は付加的な空間を提供し、伝導性トレース２２２の長さを短くすることができる。より短いトレースは、トレースの抵抗及び容量の減少をもたらすので、有利である。抵抗値及び容量値の減少は、同時に、電力トレースに沿った電圧降下の低減、及び信号トレースに沿ったより小さい信号伝搬遅延をもたらす。
図６は図５におけるVI−VI線に沿った半導体ダイ２００の垂直断面を示している。図６に示されるように、例示的なバンプパッド２０４は、その対応するＵＢＭ２０２よりも小さい。例示的なバンプパッド２０４は、金属トレース２２２を経由してＩ／Ｏパッド２１４と相互接続される。
図２を図４と比較する（又は図３を図５と比較する）と、より小さいバンプパッド２０４が、概ねバンプパッド１０４によって占められているのと同一区域内で、複数の伝導性トレース２２２Ａ、２２２Ｂ、及び２２２Ｃ（個別的表記、総称すると伝導性トレース２２２）をルーティングするのを可能にしていることが観察されるであろう。バンプパッド１０４及びバンプパッド２０４の相対的なサイズが、更に図７及び図９に示されている。
ここで、バンプパッド２０４の減少したサイズからもたらされ得るルーティング層２０８内の誘電体材質への応力の効果を軽減するために、１つ以上のトレース２２２は、機械的且つ／又は熱的な応力を吸収することを支援するやり方で、バンプパッド２０４の近くにおいてルーティングされ得る。
具体的には、図４〜６に示される特定の実施形態においては、伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃは、ＵＢＭ２０２に隣接するルーティング層２０８を機械的に補強するために、バンプパッド２０４に隣接して通過する。バンプパッド２０４に隣接してこれを包囲する又は通過する伝導性トレース２２２Ａ，Ｂの部分は、ＵＢＭ２０２の上面２０２Ａの下方にあってよいが、バンプパッド２０４と物理的に接触している底部コンタクト表面２０２Ｂの下方にはないであろう。このように、伝導性トレース２２２Ａ，２２２Ｂは、ＵＢＭ２０２に隣接するルーティング層２０８を補強する。従って、バンプパッド２０４に隣接して通過する伝導性トレース２２２Ａ，２２２Ｂは、バンプパッド２０４に取り付けられる半田バンプからの機械的且つ／又は熱的な応力を吸収して、半田バンプ２１２に隣接する下層の誘電体材質２２０を保護することができる。
図５に示されるように、バンプパッド２０４の各々は、上面ＵＢＭ２０２Ａの平均半径ＲＵＢＭ以上の半径Ｒａｒｅａを有する（即ちＲＵＢＭ＝Ｄ２／２の場合、Ｒａｒｅａ≧ＲＵＢＭ）円形外接区域２２４内に含まれていてよい。後で詳細に説明されるように、伝導性トレースの少なくとも幾つか（例えばトレース２２２Ａ，２２２Ｂ）は、円形外接区域２２４内に含まれているバンプパッドに直接接触することなしに円形外接区域２２４を通過して、その含まれているバンプパッドに隣接するルーティング層２０８を機械的に補強することができる。
バンプパッド２０４及び、円形外接区域２２４の内側の伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃは、従来のバンプパッド１０４と同様の大きさの実効サイズ（応力吸収の観点からの）を有する「仮想パッド」とみなされ得る。外接区域２２４は、対応する半田バンプ（外接バンプパッド２０４上のＵＢＭ表面２０２Ａ上に形成される）からの応力を効果的に緩衝することができ、それにより下層の誘電体材質を応力誘起損傷から保護することができる。言うまでもなく、他の実施形態においては、円形外接区域２２４は、従来のバンプパッド１０４と同じサイズであってよく又は従来のバンプパッド１０４よりも大きい若しくは僅かに小さいサイズであってもよい。
異なる形状のパッド、ＵＢＭ、及び外接区域の相対的なサイズを比較するためには、所与の形状内で内接する円の直径が、その形状のサイズを表すものと考えられてよい。
図２においては、ＵＢＭ１０２の上面１０２Ａ内で内接する円の直径は約８０μｍ（即ちＤ２≒８０μｍ）であろう。つまり、ＵＢＭ上面１０２Ａの内接円半径(inradius)は約８０μｍ／２＝４０μｍである。バンプパッド１０４内で内接する円の直径は約９２μｍ（即ちＤ３≒９２μｍ）であろうし、そして開口１１０内で内接する円の直径（又は底部コンタクト表面１０２Ｂ内、Ｄ１で示される）は約６０μｍ（即ちＤ１≒６０μｍ）であろう。
一方、図４における１つの実施形態においては、ＵＢＭ２０２の上面２０２Ａ（内で内接する円）の直径（Ｄ２で示される）は約８０μｍ（即ちＤ２≒８０μｍ）であろう。バンプパッド２０４（内で内接する円）の直径は約５０μｍ（即ち図４においてＤ３≒５０μｍ）であろうし、そして開口２１０（内で内接する円）の直径（図４においてＤ１で示される）は約４６μｍ（即ちＤ１≒４６μｍ）であろう。各伝導性トレース２２２の幅（Ｗ１で示される）は約１２μｍであろう。当業者に理解されるであろうように、上述の形態は例示のみを目的とし、他の実施形態においては、より大きい又はより小さい寸法が用いられてよい。
同様に、ＵＢＭ表面２０２Ａ，２０２Ｂ、バンプパッド２０４、及び開口２１０も、同じ形である必要はないし、また必ずしも八角形である必要はない。むしろ、ＵＢＭ２０２、バンプパッド２０４、及びパッシべーション開口２１０は、任意の形状を有していてよく、また多様なサイズを有していてよい。それらは例えば、六角形又は長方形等の他の多角形形状を有していてよい。それらはまた他の形状を有していてよく、即ちそれらは適切なサイズの円、楕円、不規則な形状、又は任意の形状であってよい。
例示的なルーティング層２０８においてバンプパッド２０４の周囲の又はバンプパッド２０４を包囲している伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃの配置は有利である。所与の区域内で追加された数の信号ルーティングトレースを許容することに加えて、当該配置は、従来のバンプパッド１０４を大きくするよりも応力に対してより大きな保護を効果的に提供するであろう円形外接区域２２４の形態にある応力緩衝ゾーンを作り出す。理解されるであろうように、バンプパッド２０４（区域２２４内）に隣接する伝導性トレース２２２Ａ，２２２Ｂ，２２２Ｃの部分によって、それらがなければルーティング層２０８における下層の誘電体材質に損傷を与えるであろう応力が吸収される。
図７は例示的なバンプパッド２０４及び従来のバンプパッド１０４の相対的なサイズ並びに種々の応力緩衝ゾーンに対する輪郭を表す例示的な円形外接区域を示している。区域７０２は、より大きな従来のバンプパッド１０４とこれと同心円状に配置されるより小さな例示的なバンプパッド２０４との間での表面積の差に対応する。従来のバンプパッド１０４においては、区域７０２（バンプパッド１０４の一部を形成する）のどこも、ルーティングには使用することができない。好都合なことに、区域７０２の部分は、バンプパッド２０４を用いる例示的な実施形態においては、ルーティングトレースのために使用され得る。
しかし、反対に、バンプパッド１０４のような従来のパッドにおいては区域７０２の全てが応力を吸収するのに役立つ一方で、本発明の例示的な実施形態においては、トレースによって占められる区域７０２の一部のみが応力を吸収してルーティング層２０８を補強する。区域７０２内での応力吸収を増大するために、例示的な実施形態は、伝導性トレースによって覆われる区域７０２の割合を増やしてよい。
例示的なルーティング層２０８においては、応力緩衝ゾーン（応力吸収の区域）は、区域７０２に限定される必要はない。むしろ、応力緩衝ゾーンは区域７０２よりも小さいか又は大きくてよい。従って、応力緩衝区域は、バンプパッド２０４とそこに含まれるトレースの一部とを含む第１の円形外接区域２２４’によって定義され得る。図７に示されるように、円形外接区域２２４’は、バンプパッド１０４よりも小さいサイズであってよい。しかし、バンプパッド２０４を包囲してルーティング層２０８を補強する更に多くのトレースを用いることによって、バンプパッド１０４より大きな応力緩衝ゾーンが形成されてよい。このことは、図７に示される第２の円形外接区域２２４”によって例示される。理解されるであろうように、所与の円形外接区域（例えば区域２２４”）に含まれるバンプパッド及び伝導性トレースの一部によって覆われるその円形外接区域の表面積の割合を増やすことは、含まれているバンプパッドに隣接するルーティング層２０８に対してより大きな機械的補強を提供する。幾つかの実施形態においては、伝導性トレースによって覆われる区域７０２の割合は、約３０％と１００％の間であってよい。
図８は例示的な半導体ダイ２００の例示的なルーティング層２０８の平面図を示している。ルーティング層２０８は、集積回路の元のＩ／Ｏパッド２１４Ａ，２１４Ｂ，２１４Ｃ（個別的表記、総称的にはＩ／Ｏパッド２１４）とフリップチップ半田バンプ形成に適する再分配された例示的なバンプパッド２０４Ａ，２０４Ｂ，２０４Ｃ，２０４Ｄ（個別的表記、総称的にはバンプパッド２０４）とを含む。Ｉ／Ｏパッドを対応するバンプパッド（全ては図示されていない）と相互接続するために、伝導性トレース２２２Ｄ，２２２Ｅ，２２２Ｆ，２２２Ｇ，２２２Ｈ，２２２Ｉ，２２２Ｊ，２２２Ｋ，２２２Ｌ（個別的表記、総称的には伝導性トレース２２２）が用いられる。
図１においては、５つの信号トレースのみがバンプパッド１０４Ａ及び１０４Ｄの間でルーティングされている。一方、図８においては、少なくとも１０の信号トレース、グランドトレース、及び電力トレース（即ち２２２Ｄ，２２２Ｅ，２２２Ｆ，２２２Ｇ，２２２Ｈ，２２２Ｉ，２２２Ｊ，２２２Ｋ，２２２Ｌ、及び２２２Ｍ）が、バンプパッド２０４Ａとバンプパッド２０４Ｄの間に収容され得る。観察されるであろうように、図８のルーティング層は、隣接するトレースを隔てる間隔を狭めることなしに更に多くの信号トレースを複数のバンプパッドの間に含み、信号密度の改良を促進することができる。
図８において、ルーティング層２０８のための図示される伝導性パターンは、第１の半田バンプをＩ／Ｏパッド２１４Ａに接続するための第１のバンプパッド２０４Ａと相互接続される第１の伝導性トレース２２２Ａ’と、第２の半田バンプ及び第２のＩ／Ｏパッド２１４Ｂを接続するための第２のバンプパッド２０４Ｂと相互接続される第２の伝導性トレース２２２Ｂ’と、を含む。Ｉ／Ｏパッド２１４は任意の形状を有していてよく、またダイ２００上のどこに配置されてもよい。
図９もまた例示的な半導体ダイ２００の例示的なルーティング層２０８の平面図を示しており、例示的なルーティング層２０８によって達成される相対的なサイズ及びルーティング密度を説明するために従来の仮想的なバンプパッド１０４Ａ’、１０４Ｂ’、１０４Ｃ’、１０４Ｄ’（個別的表記、総称的にはバンプパッド１０４’）の輪郭と共に示されている。
図示されるように、伝導性トレース２２２Ｂ’、２２２Ｃ’の一部（例えばパッド輪郭１０４Ａ’内の部分）は、少なくとも部分的にバンプパッド２０４Ａを包囲し又はバンプパッド２０４Ａに隣接して通過する。従って、バンプパッド２０４Ａの近くのトレース２２２Ａ’、２２２Ｂ’、２２２Ｃ’の一部は、バンプパッド２０４Ａに取り付けられる半田バンプからの応力を吸収する。図示される配置は、パッド２０４Ａを包囲する「仮想パッド」又は外接区域（例えば輪郭１０４Ａ’又は内部の内接円）を効果的に形成し、バンプパッド２０４Ａに隣接する誘電体層を熱的且つ機械的な応力に起因する潜在的な損傷から保護する。
図８及び９はまた追加的なパッド２０４Ｃ及び２０４Ｂを示しており、これらの各々は個々のそれぞれのトレースと相互接続される。図示されるように、伝導性トレース２２２Ｂ’、２２２Ｃ’はバンプパッド２０４Ａと直接的には相互接続されていないが、伝導性トレース２２２Ｂ’、２２２Ｃ’の一部は、パッド２０４Ａに隣接する誘電体層を保護するのに役立つ。
有利なことに、半導体ダイ２００を製造するためにコスト的に追加のステップは不要である。例えばダイ２００等の半導体ダイを製造する１つの方法は、アクティブ表面上に形成された一連のＩ／Ｏパッドを含む少なくとも１つの集積回路（ＩＣ）を有するウエハを準備することを含んでいてよい。誘電体材質の層を含むルーティング層２０８等のルーティング層は、ウエハ上に形成されてよい。ルーティング層は、その上に形成される少なくとも１つの伝導性トレースを有していてよく、第１のパッド（例えばバンプパッド２０４）を第１のＩ／Ｏパッドと相互接続することができる。ルーティング層はまた、第２のバンプパッドと、第２のＩ／Ｏパッドと、第２のバンプパッドを第２のＩ／Ｏパッドに相互接続する第２の伝導性トレースと、を含んでいてよい。第２の伝導性トレース（例えばトレース２２２Ｂ’）は、第１のバンプパッド（例えば図８におけるバンプパッド２０４Ａ）に隣接して通過するように形成されてよく、また第１のバンプパッドを部分的に包囲してよい。従って、第２の伝導性トレースは、第１のバンプパッドに取り付けられる半田バンプからの応力を緩衝して、半田バンプに隣接する下層の誘電体材質を応力から保護することができる。
パッシべーション層が形成されてもよい。製造方法は更に、バンプパッドを露出させるためにパッシべーション層に開口を形成することと、バンプパッド上に半田バンプを実装し、堆積させ、又は取り付けるために各バンプパッド上にアンダーバンプメタライゼーション（ＵＢＭ）パッドを形成することと、を含んでいてよい。
方法は更に、フリップチップ取り付けを用いてダイ２００をキャリア基板上に取り付けることを含んでいてよい。フリップチップ取り付けは当業者によく知られており、例えば、ハーパー、チャールス・エー、エレクトロニック・パッケージング・アンド・インターコネクション、第４版、ニューヨーク：マグローヒル(Harper, Charles A. 2005, Electronic Packaging and Interconnection, 4th ed. New York: McGraw Hill)において論じられており、その内容は参照によりここに組み込まれる。
有利なことに、図８及び９に示されるトレース２２２のためのパターンをルーティングすることは、ルーティング密度の増大を可能にする一方で、にもかかわらず、それらがなければ、より小さなダイスと共に用いられてますます脆弱になっている誘電体材質に悪影響を及ぼすであろう半田バンプからの応力の多くを吸収することができる。より小さなバンプパッド２０４は、より大きなバンプパッドと比べて信号、電力／グランドのために更に多くの伝導性トレース２２２を可能にする。加えて、より小さなバンプパッド２０４は、信号伝送に対してより小さな容量にはるはずである。
電力トレース及びグランドトレースの実効抵抗は、ルーティング層における電力／グランドトレースの数を増やすことによって低減することができ、それにより更に効率的な電力使用が可能になる。また、本発明の実施形態の例示としての半導体ダイスは、バンプパッド上に形成されるＵＢＭパッドの形状に適合する必要のないバンプパッド形状を可能にする。
好都合なことに、説明された実施形態は、ＵＢＭとルーティング層の間にポリイミドバッファを付加することに関連するコストを回避し得る。
理解されるであろうように、明瞭さを目的として、１層の誘電体材質２２０及び対応する１層の伝導性トレース２２２のみが図４及び５に示されている。しかし、当業者であれば、他の実施形態においては、トレースの幾つかの層がルーティング層２０８内で誘電体材質の層によって各々絶縁されて配置され得ることを容易に理解するであろう。
他の実施形態においては、ダイ２００のルーティング層２０８におけるバンプパッドの幾つかのみが、バンプパッドに隣接して通過する伝導性トレースによって包囲されてよい。ルーティング層２０８を機械的に補強するために、それぞれのＵＢＭに隣接して通過する伝導性トレースを必ずしも有していない幾つかの他のバンプパッドがあってよい。また、対応するＵＢＭの上面よりも小さい例示的なバンプパッド２０４に加えて、対応するＵＢＭよりも大きい他のバンプパッド（バンプパッド１０４のような）があってもよい。
本発明の実施形態は、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、グラフィクスプロセッサ、汎用プロセッサ、ＤＳＰ、並びに種々の標準的なアナログ信号、デジタル信号、及び混合された信号の回路パッケージの製造を含む種々の応用において用いられ得る。
言うまでもなく、上述した実施形態は例示的であることのみを意図されており、また限定を意図するものではけっしてない。本発明を実施する上述の実施形態は、形態、構成要素の配置、動作の詳細及び順序の多くの修正を許容する。もっと言えば、本発明は、特許請求の範囲によって画定される本発明の範囲内での全てのそのような修正を包含することが意図されている。

Claims (23)

  1. i) 半導体ウエハの一片の１つの表面上に形成される集積回路と、
    ii) 前記集積回路と相互接続される複数の入力・出力（Ｉ／Ｏ）パッドと、
    iii) 前記１つの表面上に形成される誘電体層と前記誘電体層上に形成される複数の伝導性トレースとを備え前記伝導性トレースの各々は前記Ｉ／Ｏパッドの１つと前記誘電体層上に形成される複数のバンプパッドの１つとの間で延在するルーティング層と、
    iv) 複数の半田バンプの各１つを取り付けるための上面と前記上面よりも小さく前記複数のバンプパッドの各１つと物理的に接触する底部コンタクト表面とを各々が有する複数のアンダーバンプメタライゼーション（ＵＢＭ）と、を備え、
    前記伝導性トレースの少なくとも幾つかは前記ＵＢＭの前記上面の下方で前記バンプパッドに接触することなしに前記バンプパッドに隣接して通過して前記ＵＢＭに隣接する前記ルーティング層を機械的に補強する半導体ダイ。
  2. 前記ルーティング層は伝導性トレースの複数の層を備え、前記伝導性トレースの複数の層の各々は少なくとも１つの誘電体層によって前記伝導性トレースの複数の層の別の１つから隔てられている請求項１の半導体ダイ。
  3. 前記伝導性トレースの前記少なくとも幾つかは前記半導体ダイの熱膨張係数と前記半田バンプが取り付けられる基板の熱膨張係数の不整合に起因する対応する前記半田バンプからの応力を吸収する請求項１の半導体ダイ。
  4. 前記伝導性トレースの前記少なくとも幾つかは電力トレース、グランドトレース、及び信号トレースの１つを備える請求項１の半導体ダイ。
  5. 対応するＵＢＭの上面の平均半径ＲＵＢＭ以上の半径Ｒａｒｅａの円形領域として定義される、バンプパッドを含む円形外接区域は、前記含まれるバンプパッドを除くその区域の３０％乃至１００％を前記伝導性トレースの一部で覆われている請求項１の半導体ダイ。
  6. 前記バンプパッドの各１つ内で内接する円の直径は約５０μｍである請求項１の半導体ダイ。
  7. 前記ＵＢＭの各々の上面内で内接する円の直径は約８０μｍであり、前記ＵＢＭの前記各々の底部コンタクト表面内で内接する円の直径は約４６μｍである請求項６の半導体ダイ。
  8. 前記伝導性トレースの各々の幅は約１２μｍである請求項７の半導体ダイ。
  9. 前記ダイはフリップチップ取り付けを用いて前記基板に取り付けられる請求項１の半導体ダイ。
  10. 前記パッケージはＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ、グラフィクスプロセッサ、汎用プロセッサ、及びＤＳＰの１つである請求項１の半導体ダイ。
  11. 半導体ダイであって、
    i) １つの表面上に形成される少なくとも１つの集積回路及び前記少なくとも１つの集積回路に接続される複数の入力・出力（Ｉ／Ｏ）パッドと、
    ii) 前記ダイの前記表面上に形成される誘電体層と前記誘電体層上に形成される複数の伝導性トレースとを備え前記伝導性トレースの各々は前記Ｉ／Ｏパッドの１つと前記誘電体層上に形成される複数のバンプパッドの１つとの間で延在するルーティング層と、
    iii) 前記集積回路を基板と電気的に相互接続するために前記バンプパッド上に形成される複数の半田バンプと、を備え、
    前記バンプパッドの少なくとも１つは各前記バンプパッド上に形成される対応するアンダーバンプメタライゼーション（ＵＢＭ）の上面の平均半径以上の半径を有する円形外接区域内に含まれ、前記伝導性トレースの少なくとも幾つかは、含まれるバンプパッドに接触することなしに前記円形外接区域を通過して前記含まれるバンプパッドに隣接する前記ルーティング層を機械的に補強する半導体ダイ。
  12. 円形外接区域内に含まれる前記少なくとも１つのバンプパッドは形状において六角形、八角形、及び多角形の１つである請求項１１の半導体ダイ。
  13. 前記ＵＢＭ上に形成される半田バンプを更に備える請求項１１の半導体ダイ。
  14. 前記半田バンプの１つは前記ＵＢＭの前記上面に取り付けられ、前記上面よりも小さい前記ＵＢＭの底部コンタクト表面は前記少なくとも１つのバンプパッドと物理的に通じている請求項１３の半導体ダイ。
  15. 半導体ダイのためのルーティング層であって、
    i) アンダーバンプメタライゼーション（ＵＢＭ）を用いて半田バンプを取り付けるための複数のバンプパッドと、
    ii) 前記バンプパッド、及びダイ上に形成される集積回路の複数の入力・出力（Ｉ／Ｏ）パッドの対応する１つずつを相互接続する複数の伝導性トレースと、を備え、
    前記伝導性トレースの少なくとも１つは前記バンプパッドの１つに隣接して通過して前記ＵＢＭの対応する１つに隣接する前記ルーティング層を機械的に補強するルーティング層。
  16. 前記バンプパッドの各々は形状において多角形、円、及び長方形の１つである請求項１５のルーティング層。
  17. 前記複数の伝導性トレースの各々は、銅、アルミニウム、金、鉛、錫、銀、ビスマス、アンチモン、亜鉛、ニッケル、ジルコニウム、マグネシウム、インジウム、テルル、及びガリウムの少なくとも１つを備える請求項１５のルーティング層。
  18. 誘電体層を更に備え、前記複数の伝導性トレースは前記誘電体層上に形成される請求項１５のルーティング層。
  19. 請求項１５のルーティング層を備える半導体ダイ。
  20. 複数の入力・出力（Ｉ／Ｏ）パッドと相互接続される集積回路（ＩＣ）を有するダイのための半導体ダイを製造する方法であって、
    i) 対応する複数のバンプパッドと前記Ｉ／Ｏパッドとを相互接続する複数の伝導性トレースであって少なくともその１つは前記バンプパッドの１つに隣接する誘電体層を補強するように前記バンプパッドの前記１つに隣接して通過する複数の伝導性トレースを前記誘電体層上に形成することと、
    ii) 複数の半田バンプを対応する前記バンプパッドに取り付けることと、を備える方法。
  21. 前記複数の半田バンプを取り付けることは、前記バンプパッドの各々上にアンダーバンプメタライゼーション（ＵＢＭ）を形成することと、前記半田バンプの各１つを前記ＵＢＭの対応する１つの上に実装することと、を備える請求項２０の方法。
  22. ルーティング層上にパッシべーション層を形成することを更に備える請求項２１の方法。
  23. 前記バンプパッドを露出させて前記ＵＢＭを形成するために前記パッシべーション層内に開口を形成することを更に備える請求項２２の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130480A (ja) * 2016-01-18 2017-07-27 株式会社村田製作所 電子部品

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8299632B2 (en) * 2009-10-23 2012-10-30 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8227926B2 (en) 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US9024431B2 (en) 2009-10-29 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die contact structure and method
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9153530B2 (en) * 2011-06-16 2015-10-06 Broadcom Corporation Thermal enhanced high density flip chip package
US8659123B2 (en) * 2011-09-28 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad structures in dies
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
WO2013101241A1 (en) * 2011-12-31 2013-07-04 Intel Corporation Organic thin film passivation of metal interconnections
US9368437B2 (en) 2011-12-31 2016-06-14 Intel Corporation High density package interconnects
JP2013232620A (ja) 2012-01-27 2013-11-14 Rohm Co Ltd チップ部品
DE102013103581B4 (de) 2012-05-30 2022-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauteil und entsprechendes Herstellungsverfahren
US9190348B2 (en) * 2012-05-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
US9472521B2 (en) * 2012-05-30 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
CN105047643A (zh) * 2014-04-28 2015-11-11 联咏科技股份有限公司 集成电路
US10490550B1 (en) 2016-02-19 2019-11-26 United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Larger-area integrated electrical metallization dielectric structures with stress-managed unit cells for more capable extreme environment semiconductor electronics
US10489547B2 (en) * 2016-09-08 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple patterning method, system for implementing the method and layout formed
DE102017210654B4 (de) * 2017-06-23 2022-06-09 Infineon Technologies Ag Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
US10566300B2 (en) * 2018-01-22 2020-02-18 Globalfoundries Inc. Bond pads with surrounding fill lines
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR102538705B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지
KR20220109753A (ko) 2021-01-29 2022-08-05 삼성전자주식회사 포스트를 포함하는 반도체 패키지
US12021013B2 (en) 2021-01-29 2024-06-25 Mediatek Inc. Ball pad design for semiconductor packages
CN113161314A (zh) * 2021-04-06 2021-07-23 厦门通富微电子有限公司 一种半导体芯片以及显示面板
US12015002B2 (en) 2021-08-30 2024-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Chip structure and method for forming the same
CN114783975B (zh) * 2022-06-21 2022-09-23 北京智芯微电子科技有限公司 缓冲焊垫及其制造方法和芯片及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024023A (ja) * 1999-07-13 2001-01-26 Shinko Electric Ind Co Ltd 半導体装置
JP2005260207A (ja) * 2004-02-10 2005-09-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006165595A (ja) * 2006-02-03 2006-06-22 Seiko Epson Corp 半導体装置及びその製造方法
JP2007335629A (ja) * 2006-06-15 2007-12-27 Sony Corp 電子部品及びこれを用いた半導体装置並びに電子部品の製造方法
JP2009111333A (ja) * 2007-10-12 2009-05-21 Panasonic Corp 半導体装置
JP2009540544A (ja) * 2006-06-02 2009-11-19 フリースケール セミコンダクター インコーポレイテッド フリップチップ・パッケージ信頼性を向上させるためのダイ・レベルの金属密度勾配に関する集積回路の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118180A (en) * 1997-11-03 2000-09-12 Lsi Logic Corporation Semiconductor die metal layout for flip chip packaging
US6831294B1 (en) 1999-01-22 2004-12-14 Renesas Technology Corp. Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US6864565B1 (en) * 2001-12-06 2005-03-08 Altera Corporation Post-passivation thick metal pre-routing for flip chip packaging
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP2004214594A (ja) * 2002-11-15 2004-07-29 Sharp Corp 半導体装置およびその製造方法
JP4601910B2 (ja) * 2003-03-28 2010-12-22 パナソニック株式会社 半導体集積回路装置及び半導体集積回路装置の製造方法
US7098540B1 (en) 2003-12-04 2006-08-29 National Semiconductor Corporation Electrical interconnect with minimal parasitic capacitance
US7180195B2 (en) * 2003-12-17 2007-02-20 Intel Corporation Method and apparatus for improved power routing
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
US7834449B2 (en) * 2007-04-30 2010-11-16 Broadcom Corporation Highly reliable low cost structure for wafer-level ball grid array packaging
KR20100039425A (ko) * 2007-07-26 2010-04-15 엔엑스피 비 브이 보강 구조체, 반도체 소자, 조립체, 오디오 회로, 전자 장치 및 보강 구조체 제조 방법
US8350385B2 (en) * 2007-07-30 2013-01-08 Nxp B.V. Reduced bottom roughness of stress buffering element of a semiconductor component
US7919860B2 (en) 2007-08-27 2011-04-05 Texas Instruments Incorporated Semiconductor device having wafer level chip scale packaging substrate decoupling
US8344505B2 (en) 2007-08-29 2013-01-01 Ati Technologies Ulc Wafer level packaging of semiconductor chips
US8084859B2 (en) * 2007-10-12 2011-12-27 Panasonic Corporation Semiconductor device
US20090289362A1 (en) * 2008-05-21 2009-11-26 Texas Instruments Incorporated Low Inductance Ball Grid Array Device Having Chip Bumps on Substrate Vias
US20090294958A1 (en) * 2008-05-30 2009-12-03 Broadcom Corporation Wafer level redistribution using circuit printing technology
US7989356B2 (en) 2009-03-24 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming enhanced UBM structure for improving solder joint reliability
US8531015B2 (en) 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
US8227926B2 (en) 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8299632B2 (en) * 2009-10-23 2012-10-30 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024023A (ja) * 1999-07-13 2001-01-26 Shinko Electric Ind Co Ltd 半導体装置
JP2005260207A (ja) * 2004-02-10 2005-09-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006165595A (ja) * 2006-02-03 2006-06-22 Seiko Epson Corp 半導体装置及びその製造方法
JP2009540544A (ja) * 2006-06-02 2009-11-19 フリースケール セミコンダクター インコーポレイテッド フリップチップ・パッケージ信頼性を向上させるためのダイ・レベルの金属密度勾配に関する集積回路の製造方法
JP2007335629A (ja) * 2006-06-15 2007-12-27 Sony Corp 電子部品及びこれを用いた半導体装置並びに電子部品の製造方法
JP2009111333A (ja) * 2007-10-12 2009-05-21 Panasonic Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130480A (ja) * 2016-01-18 2017-07-27 株式会社村田製作所 電子部品

Also Published As

Publication number Publication date
US20110095415A1 (en) 2011-04-28
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US9059159B2 (en) 2015-06-16
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WO2011047479A1 (en) 2011-04-28
EP2471096A4 (en) 2015-04-29
US20120270388A1 (en) 2012-10-25
US8227926B2 (en) 2012-07-24
TW201133737A (en) 2011-10-01
KR101651617B1 (ko) 2016-08-26
TWI517323B (zh) 2016-01-11
CN102668069B (zh) 2016-06-15
CN102668069A (zh) 2012-09-12
US20140110837A1 (en) 2014-04-24
KR20120093966A (ko) 2012-08-23

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