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JP2013247278A - スイッチ回路 - Google Patents

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口 貴 之 寺
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Abstract

【課題】オン抵抗と配線間容量の積をより小さくすることが可能なスイッチ回路を提供する。
【解決手段】スイッチ回路は、第３の配線層に設けられ、第２の方向に延在し、第７のビア配線の他端に接続されたソース配線を備える。スイッチ回路は、第３の配線層に設けられ、ソース配線に隣接して第２の方向に延在し、第８のビア配線の他端および第９のビア配線の他端に接続されたドレイン配線を備える。
第４の配線は、ドレイン配線に対向する領域には位置しておらず、第５および第６の配線は、ソース配線に対向する領域には位置していない。
【選択図】図１

Description

スイッチ回路に関する。
スイッチ回路の性能は、オン抵抗と配線間容量で表現され、このオン抵抗と配線間容量との積が重要な指標となる。
例えば、スイッチ回路をＭＯＳＦＥＴで構成している場合、そのプロセスでオン抵抗、配線間容量のベース値は決まる。ＭＯＳＦＥＴ上の配線によるオン抵抗および配線間容量の影響も無視できない。特に、配線間容量は、プロセス微細化が進むほど配線が接近するので、増加傾向にある。
特表２００８−５０３８９２号公報
オン抵抗と配線間容量の積をより小さくすることが可能なスイッチ回路を提供する。
実施形態に従ったスイッチ回路は、半導体基板を備える。スイッチ回路は、前記半導体基板上にゲート絶縁膜を介して設けられ、第１の方向に延在する第１のゲート電極を備える。スイッチ回路は、前記半導体基板上にゲート絶縁膜を介して設けられ、前記第１の方向に延在する第２のゲート電極を備える。スイッチ回路は、一端が、前記第１ゲート電極および前記第２のゲート電極に第２の方向に隣接する前記半導体基板のソース領域に、接続された第１のビア配線を備える。スイッチ回路は、一端が、前記ソース領域とは反対側で前記第１のゲート電極に前記第２の方向に隣接する前記半導体基板の第１のドレイン領域に、接続された第２のビア配線を備える。スイッチ回路は、一端が、前記ソース領域とは反対側で前記第２のゲート電極に前記第２の方向に隣接する前記半導体基板の第２のドレイン領域に、接続された第３のビア配線を備える。スイッチ回路は、前記半導体基板より上方の第１の配線層に設けられ、前記第１の方向に延在し、前記第１のビア配線の他端に接続された第１の配線を備える。スイッチ回路は、前記第１の配線層に設けられ、前記第２のビア配線の他端に接続され、前記第１の方向に延在する第２の配線を備える。スイッチ回路は、前記第１の配線層に設けられ、前記第３のビア配線の他端に接続され、前記第１の方向に延在する第３の配線を備える。スイッチ回路は、一端が前記第１の配線に接続された第４のビア配線を備える。スイッチ回路は、一端が前記第２の配線に接続された第５のビア配線を備える。スイッチ回路は、一端が前記第３の配線に接続された第６のビア配線を備える。スイッチ回路は、前記第１の配線層より上方の第２の配線層に設けられ、前記第１の方向に延在し、前記第４のビア配線の他端に接続された第４の配線を備える。スイッチ回路は、前記第２の配線層に設けられ、前記第１の方向に延在し、前記第５のビア配線の他端に接続された第５の配線を備える。スイッチ回路は、前記第２の配線層に設けられ、前記第１の方向に延在し、前記第６のビア配線の他端に接続された第６の配線を備える。スイッチ回路は、一端が前記第４の配線に接続された第７のビア配線を備える。スイッチ回路は、一端が前記第５の配線に接続された第８のビア配線を備える。スイッチ回路は、一端が前記第６の配線に接続された第９のビア配線を備える。スイッチ回路は、前記第２の配線層より上方の第３の配線層に設けられ、前記第２の方向に延在し、前記第７のビア配線の他端に接続されたソース配線を備える。スイッチ回路は、前記第３の配線層に設けられ、前記ソース配線に隣接して前記第２の方向に延在し、前記第８のビア配線の他端および前記第９のビア配線の他端に接続されたドレイン配線を備える。
前記第４の配線は、前記ドレイン配線に対向する領域には位置しておらず、前記第５および第６の配線は、前記ソース配線に対向する領域には位置していない。
図１は、第１の実施形態に係るスイッチ回路１００のレイアウト構成の一例を示す平面図である。 図２は、図１の第２の方向ＹのＺ１−Ｚ１線に沿った断面の一例を示す断面図である。 図３は、図１の第２の方向ＹのＺ２−Ｚ２線に沿った断面の一例を示す断面図である。 図４は、第２の実施形態に係るスイッチ回路２００のレイアウト構成の一例を示す平面図である。 図５は、図４の第２の方向ＹのＺ１−Ｚ１線に沿った断面の一例を示す断面図である。 図６は、図４の第２の方向ＹのＺ２−Ｚ２線に沿った断面の一例を示す断面図である。 図７は、第３の実施形態に係るスイッチ回路３００のレイアウト構成の一例を示す平面図である。 図８は、図７の第２の方向ＹのＺ１−Ｚ１線に沿った断面の一例を示す断面図である。 図９は、図７の第２の方向ＹのＺ２−Ｚ２線に沿った断面の一例を示す断面図である。
以下、実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係るスイッチ回路１００のレイアウト構成の一例を示す平面図である。また、図２は、図１の第２の方向ＹのＺ１−Ｚ１線に沿った断面の一例を示す断面図である。また、図３は、図１の第２の方向ＹのＺ２−Ｚ２線に沿った断面の一例を示す断面図である。
なお、図１において、図２、図３に示すソース領域Ｓ、第１、第２のドレイン領域Ｄ１、Ｄ２、ゲート絶縁膜ｉ、第１ないし第３のビア配線Ｖ１〜Ｖ３、第１、第２の追加配線ＡＬ１、ＡＬ２、第１０、第１１のビア配線ＡＶ１、ＡＶ２に関しては、簡単のため、図示していない。
図１ないし図３に示すように、スイッチ回路１００は、半導体基板１と、ゲート絶縁膜ｉと、第１のゲート電極Ｇ１と、第２のゲート電極Ｇ２と、第１の配線Ｌ１と、第２の配線Ｌ２と、第３の配線Ｌ３と、第４の配線Ｌ４と、第５の配線Ｌ５と、第６の配線Ｌ６と、第７の配線Ｌ７と、第８の配線Ｌ８と、第９の配線Ｌ９と、第１のビア配線Ｖ１と、第２のビア配線Ｖ２と、第３のビア配線Ｖ３と、第４のビア配線Ｖ４と、第５のビア配線Ｖ５と、第６のビア配線Ｖ６と、第７のビア配線Ｖ７と、第８のビア配線Ｖ８と、第９のビア配線Ｖ９と、ソース配線ＳＬと、ドレイン配線ＤＬと、第１０のビア配線ＡＶ１と、第１１のビア配線ＡＶ２と、第１の追加配線ＡＬ１と、第２の追加配線ＡＬ２と、第１の母線ＢＬ１と、第２の母線ＢＬ２と、を備える。
なお、スイッチ回路１００の上記各構成の間は、例えば、層間絶縁膜（図示せず）で満たされている。
半導体基板１は、例えば、ＳＯＩ基板である。この半導体基板１には、ソース領域Ｓおよび第１、第２のドレイン領域Ｄ１、Ｄ２が形成された活性領域ＡＡが形成されている。この活性領域ＡＡは、図示しない素子分離絶縁膜により第１の方向Ｘと第２の方向Ｙに区画されている。なお、第１の方向Ｘと第２の方向Ｙとは、例えば、略直交している。
第１のゲート電極Ｇ１は、半導体基板１上にゲート絶縁膜ｉを介して設けられ、第１の方向Ｘに延在している。
第２のゲート電極Ｇ２は、半導体基板１上にゲート絶縁膜ｉを介して設けられ、第１の方向Ｘに延在している。
なお、第１のゲート電極Ｇ１は、ビア配線ＶＧを介して、ゲート配線ＬＧ１に接続されている。また、第２のゲート電極Ｇ２は、ビア配線ＶＧを介して、ゲート配線ＬＧ２に接続されている。すなわち、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２とは、電気的に接続されている。
また、第１のビア配線Ｖ１は、下部（一端）が、第２の方向Ｙにおいて第１ゲート電極Ｇ１および第２のゲート電極Ｇ２に隣接する半導体基板１のソース領域Ｓに接続されている。
第２のビア配線Ｖ２は、下部（一端）が、第２の方向Ｙにおいて第１のゲート電極Ｇ１に対してソース領域Ｓとは反対側に隣接する半導体基板１の第１のドレイン領域Ｄ１に接続されている。
第３のビア配線Ｖ３は、下部（一端）が、第２の方向Ｙにおいて第２のゲート電極Ｇ２に対してソース領域Ｓとは反対側に隣接する半導体基板１の第２のドレイン領域Ｄ２に接続されている。
なお、例えば、半導体基板１と、ソース領域Ｓと、第１のドレイン領域Ｄ１と、ゲート絶縁膜ｉと、第１のゲート電極Ｇ１は、ＭＯＳＦＥＴを構成する。
同様に、例えば、半導体基板１と、ソース領域Ｓと、第２のドレイン領域Ｄ２と、ゲート絶縁膜ｉと、第２のゲート電極Ｇ２は、ＭＯＳＦＥＴを構成する。
したがって、第１の方向Ｘは、ＭＯＳＦＥＴのチャネル幅方向に対応し、第２の方向Ｙは、ＭＯＳＦＥＴのチャネル長方向に対応する。
また、第１の配線Ｌ１は、半導体基板１より上方の第１の配線層Ｍ１に設けられ、第１の方向Ｘに延在し、下面が第１のビア配線Ｖ１の上部（他端）に接続されている。
第２の配線Ｌ２は、第１の配線層Ｍ１に設けられ、下面が第２のビア配線Ｖ２の上部（他端）に接続され、第１の方向Ｘに延在している。
第３の配線Ｌ３は、第１の配線層Ｍ１に設けられ、下面が第３のビア配線Ｖ３の上部（他端）に接続され、第１の方向Ｘに延在している。
また、第４のビア配線Ｖ４は、下部（一端）が第１の配線Ｌ１の上面に接続されている。
第５のビア配線Ｖ５は、下部（一端）が第２の配線Ｌ２の上面に接続されている。
第６のビア配線Ｖ６は、下部（一端）が第３の配線Ｌ３の上面に接続されている。
また、第４の配線Ｌ４は、第１の配線層Ｍ１より上方の第２の配線層Ｍ２に設けられ、第１の方向Ｘに延在し、下面が第４のビア配線Ｖ４の上部（他端）に接続されている。
第５の配線Ｌ５は、第２の配線層Ｍ２に設けられ、第１の方向Ｘに延在し、下面が第５のビア配線Ｖ５の上部（他端）に接続されている。
第６の配線Ｌ６は、第２の配線層Ｍ２に設けられ、第１の方向Ｘに延在し、下面が第６のビア配線Ｖ６の上部（他端）に接続されている。
なお、第１ないし第６の配線Ｌ１〜Ｌ６は、例えば、金属配線である。
また、第７のビア配線Ｖ７は、下部（一端）が第４の配線Ｌ４の上面に接続されている。
第８のビア配線Ｖ８は、下部（一端）が第５の配線Ｌ５の上面に接続されている。
第９のビア配線Ｖ９は、下部（一端）が第６の配線Ｌ６の上面に接続されている。
また、ソース配線ＳＬは、第２の配線層Ｍ２より上方の第３の配線層Ｍ３に設けられ、第２の方向Ｙに延在し、下面が第７のビア配線Ｖ７の上部（他端）に接続されている（図１、図３）。
ドレイン配線ＤＬは、第３の配線層Ｍ３に設けられ、ソース配線ＳＬに隣接して第２の方向Ｙに延在し、下面が第８のビア配線Ｖ８の上部（他端）および第９のビア配線Ｖ９の上部（他端）に接続されている（図１、図２）。
なお、ソース配線ＳＬ、ドレイン配線ＤＬは、例えば、金属配線である。
また、例えば、図１に示すように、活性領域ＡＡの中央付近で隣接するソース配線ＳＬとドレイン配線ＤＬとに関して、ソース配線ＳＬの第１の方向Ｘの幅は、ドレイン配線ＤＬの第１の方向Ｘの幅と等しい。
さらに、例えば、図１に示すように、ソース配線ＳＬが半導体基板１のソース領域Ｓおよび第１、第２のドレイン領域Ｄ１、Ｄ２が形成された活性領域ＡＡの端部に近接する場合（図１の上側のソース配線ＳＬとドレイン配線ＤＬの組み合わせの場合）、ソース配線ＳＬの第１の方向Ｘの幅は、ドレイン配線ＤＬの第１の方向Ｘの幅の半分である。
同様に、ドレイン配線ＤＬが半導体基板１のソース領域Ｓおよび第１、第２のドレイン領域Ｄ１、Ｄ２が形成された活性領域ＡＡの端部に近接する場合（図１の下側のソース配線ＳＬとドレイン配線ＤＬの組み合わせの場合）、ドレイン配線ＤＬの第１の方向Ｘの幅は、ソース配線ＳＬの第１の方向Ｘの幅の半分である。
これらのようにしてソース配線ＳＬとドレイン配線ＤＬの幅を規定することにより、これらのソース配線ＳＬとドレイン配線ＤＬに接続されたＭＯＳＦＥＴの構成のバランスが均一になる。すなわち、各ＭＯＳＦＥＴの特性が等しくなる。
これにより、例えば、各第１のゲート電極Ｇ１に均一に電流が流れるので、ＭＯＳトランジスタのオン抵抗を下げることができる。すなわち、スイッチ回路１００のスイッチ性能を向上することができる。
さらに、各配線層に流れる電流の粗密が均一化されるので、スイッチ回路１００に入力可能な電流、電力をより大きくすることができる。
また、第４の配線Ｌ４は、ドレイン配線ＤＬの下方の領域（ドレイン配線ＤＬに対向する領域）には位置していない（図１、図２）。
特に、第４の配線Ｌ４は、例えば、図１、図３に示すように、ソース配線ＳＬの下方の領域（ソース配線ＳＬに対向する領域）にのみ位置している。
この第４の配線Ｌ４の第１の方向Ｘの長さは、例えば、図１に示すように、ソース配線ＳＬの第１の方向Ｘの幅と等しい。
さらに、第５および第６の配線Ｌ５、Ｌ６は、ソース配線ＳＬの下方の領域（ソース配線ＳＬに対向する領域）には位置していない（図１、図３）。
特に、第５および第６の配線Ｌ５、Ｌ６は、例えば、図１、図２に示すように、ドレイン配線ＤＬの下方の領域（ドレイン配線ＤＬに対向する領域）にのみ位置している。
この第５および第６の配線Ｌ５、Ｌ６の第１の方向Ｘの長さは、例えば、図１に示すように、ドレイン配線ＤＬの第１の方向Ｘの幅と等しい。
また、第１の母線ＢＬ１は、第３の配線層Ｍ３に設けられ、第１の方向Ｘに延在し、ソース配線ＳＬの一端に接続されている。
第２の母線ＢＬ２は、第１の母線ＢＬ２との間に、ソース配線ＳＬ、およびドレイン配線ＤＬが位置するように第３の配線層Ｍ３に設けられている。この第２の母線ＢＬ２は、第１の方向Ｘに延在し、ドレイン配線ＤＬの一端に接続されている。
なお、第１、第２の母線ＢＬ１、ＢＬ２は、例えば、金属配線である。
また、第１０のビア配線ＡＶ１は、例えば、図３に示すように、下部（一端）がソース配線ＳＬの上面に接続されている。
また、第１１のビア配線ＡＶ２は、例えば、図２に示すように、下部（一端）がドレイン配線ＤＬの上面に接続されている。
また、図３に示すように、第１の追加配線ＡＬ１は、第３の配線層Ｍ３より上方の第４の配線層Ｍ４に設けられ、下面が第１０のビア配線ＡＶ１の上部（他端）に接続されている。
この第１の追加配線ＡＬ１は、例えば、ソース配線ＳＬと同じ平面形状を有する。
また、図２に示すように、第２の追加配線ＡＬ２は、第４の配線層Ｍ４に設けられ、第２の方向Ｙにおいて第１の追加配線ＡＬ１に隣接して延在し、下面が第１１のビア配線ＡＶ２に接続されている。
なお、第１、第２の追加配線ＡＬ１、ＡＬ２は、例えば、金属配線である。
これらの第１、第２の追加配線ＡＬ１、ＡＬ２により、スイッチ回路１００のオン抵抗を低減することができる。
この第２の追加配線ＡＬ２は、例えば、ドレイン配線ＤＬと同じ平面形状を有する。
特に、図１に示すように、第１ないし第９のビア配線Ｖ１〜Ｖ９、第４ないし第６の配線Ｌ４〜Ｌ６、ソース配線ＳＬ、および、ドレイン配線ＤＬを含む単位が、第１の方向Ｘに複数個（図１の例では２個）並んで配置されている。
これにより、第１の配線層Ｍ１にかかる電流負荷を低減することができる。
したがって、既述のように、第２の配線層Ｍ２の第４ないし第６の配線Ｌ４〜Ｌ６は、櫛形構造にする必要がなく、必要部分のみに配置される。
すなわち、第２の配線層Ｍ２の配線間隔が大きくなるので、配線間容量が大幅に低減される。さらに、第３の配線層Ｍ３の配線の幅を調整することにより、オン抵抗の低減も可能となる。
以上のように、本実施形態に係るスイッチ回路によれば、オン抵抗と配線間容量の積をより小さくすることができる。
第２の実施形態
既述の第１の実施形態では、ソース配線（ドレイン配線）と第１の追加配線（第２の追加配線）とが平行である構成の一例について説明した。
本第２の実施形態では、ソース配線（ドレイン配線）と第１の追加配線（第２の追加配線）とが直交する構成の一例について説明する。
図４は、第２の実施形態に係るスイッチ回路２００のレイアウト構成の一例を示す平面図である。また、図５は、図４の第２の方向ＹのＺ１−Ｚ１線に沿った断面の一例を示す断面図である。また、図６は、図４の第２の方向ＹのＺ２−Ｚ２線に沿った断面の一例を示す断面図である。
なお、図４ないし図６において、図１ないし図３の符号と同じ符号は、第１の実施形態と同様の構成を示す。また、図４において、図５、図６に示すソース領域Ｓ、第１、第２のドレイン領域Ｄ１、Ｄ２、ゲート絶縁膜ｉ、第１ないし第３のビア配線Ｖ１〜Ｖ３に関しては、簡単のため、図示していない。
図４ないし図６に示すように、スイッチ回路２００は、第１の実施形態のスイッチ回路１００と比較して、第１の追加母線ＢＡＬ１と、第２の追加母線ＢＡＬ２と、をさらに備える。
第１の追加母線ＢＡＬ１は、第４の配線層Ｍ４に設けられ、第２の方向Ｙに延在している。そして、各第１の追加配線ＡＬ１は、この第１の追加母線ＢＡＬ１に接続されている。
第２の追加母線ＢＡＬ２は、第４の配線層Ｍ４に設けられ、第２の方向Ｙに延在している。そして、各第２の追加配線ＡＬ２は、この第２の追加母線ＢＡＬ２に接続されている。
このスイッチ回路２００において、各第１および第２の追加配線ＡＬ１、ＡＬ２は、第１の方向Ｘに延在している。
すなわち、第４の配線層Ｍ４の配線は、櫛形の構成を有する。そして、ソース配線ＳＬ（ドレイン配線ＤＬ）と第１の追加配線ＡＬ１（第２の追加配線ＡＬ２）とが直交している。
本実施形態において、多層配線プロセスであれば、適宜櫛型の配線間を空けた状態で上に積み重ねることで、オン抵抗と配線間容量の積を最少化することができる。
スイッチ回路２００のその他の構成・機能は、第１の実施形態のスイッチ回路１００と同様である。
すなわち、本実施形態に係るスイッチ回路によれば、第１の実施形態と同様に、オン抵抗と配線間容量の積をより小さくすることができる。
第３の実施形態
この第３の実施形態では、ＭＯＳＦＥＴがダブルゲート構造を有する構成の一例について説明する。
図７は、第３の実施形態に係るスイッチ回路３００のレイアウト構成の一例を示す平面図である。また、図８は、図７の第２の方向ＹのＺ１−Ｚ１線に沿った断面の一例を示す断面図である。また、図９は、図７の第２の方向ＹのＺ２−Ｚ２線に沿った断面の一例を示す断面図である。
なお、図７ないし図９において、図１ないし図３の符号と同じ符号は、第１の実施形態と同様の構成を示す。また、図７において、図８、図９に示すソース領域Ｓ、第１、第２のドレイン領域Ｄ１、Ｄ２、ゲート絶縁膜ｉ、第１ないし第３のビア配線Ｖ１〜Ｖ３、第１、第２の追加配線ＡＬ１、ＡＬ２、第１０、第１１のビア配線ＡＶ１、ＡＶ２に関しては、簡単のため、図示していない。
図７ないし図９に示すように、このスイッチ回路３００は、第１の実施形態のスイッチ回路１００と比較して、第３のゲート電極Ｇ３と、第４のゲート電極Ｇ４と、ゲート配線ＬＧ２と、配線Ｌｘと、ビア配線Ｖｘと、をさらに備える。
第３のゲート電極Ｇ３は、半導体基板１上にゲート絶縁膜ｉを介して設けられ、第１の方向Ｘに延在し、第２の方向Ｙにおいてソース領域Ｓと第１のドレイン領域Ｄ１との間で第１のゲート電極Ｇ１に隣接する。
第４のゲート電極Ｇ４は、半導体基板１上にゲート絶縁膜ｉを介して設けられ、第１の方向Ｘに延在し、第２の方向Ｙにおいてソース領域Ｓと第２のドレイン領域Ｄ２との間で第２のゲート電極Ｇ２に隣接する第１の方向Ｘに延在する。
なお、第３のゲート電極Ｇ３は、ビア配線ＶＧを介して、ゲート配線ＬＧ２に接続されている。また、第４のゲート電極Ｇ４は、ビア配線ＶＧを介して、ゲート配線ＬＧ２に接続されている。すなわち、第３のゲート電極Ｇ３と第４のゲート電極Ｇ４とは、電気的に接続されている。
このように、ダブルゲート化されたスイッチ回路３００においても、第１の実施形態と同様の多重化により、配線間容量の低減ができる。
なお、半導体基板１がＳＯＩ基板の場合、図７に示すように、配線Ｌｘがビア配線Ｖｘを介して半導体基板１の活性領域ＡＡに電気的に接続される。この配線Ｌｘには、所定の電圧が印加され、または、電圧が出力される。
このスイッチ回路３００のその他の構成・機能は、第１の実施形態のスイッチ回路１と同様である。
すなわち、本実施形態に係るスイッチ回路によれば、第１の実施形態と同様に、オン抵抗と配線間容量の積をより小さくすることができる。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
１００、２００、３００ スイッチ回路
Ｇ１、Ｇ２ 第１、第２のゲート電極
Ｌ１〜Ｌ９ 第１ないし第９の配線
Ｖ１〜Ｖ９ 第１〜第９のビア配線
ＳＬ ソース配線
ＤＬ ドレイン配線
ＡＶ１、ＡＶ２ 第１０、第１１のビア配線
ＡＬ１、ＡＬ２ 第１、第２の追加配線
ＢＬ１、ＢＬ２ 第１、第２の母線

Claims (17)

  1. 半導体基板と、
    前記半導体基板にゲート絶縁膜を介して設けられ、第１の方向に延在する第１のゲート電極と、
    前記半導体基板にゲート絶縁膜を介して設けられ、前記第１の方向に延在する第２のゲート電極と、
    一端が、第２の方向において前記第１ゲート電極および前記第２のゲート電極に隣接するソース領域に接続された第１のビア配線と、
    一端が、前記第１のゲート電極に対して前記ソース領域とは反対側に隣接する第１のドレイン領域に接続された第２のビア配線と、
    一端が、前記第２のゲート電極に対して前記ソース領域とは反対側に隣接する第２のドレイン領域に接続された第３のビア配線と、
    第１の配線層に設けられ、前記第１の方向に延在し、前記第１のビア配線の他端に接続された第１の配線と、
    前記第１の配線層に設けられ、前記第２のビア配線の他端に接続され、前記第１の方向に延在する第２の配線と、
    前記第１の配線層に設けられ、前記第３のビア配線の他端に接続され、前記第１の方向に延在する第３の配線と、
    一端が前記第１の配線に接続された第４のビア配線と、
    一端が前記第２の配線に接続された第５のビア配線と、
    一端が前記第３の配線に接続された第６のビア配線と、
    第２の配線層に設けられ、前記第１の方向に延在し、前記第４のビア配線の他端に接続された第４の配線と、
    前記第２の配線層に設けられ、前記第１の方向に延在し、前記第５のビア配線の他端に接続された第５の配線と、
    前記第２の配線層に設けられ、前記第１の方向に延在し、前記第６のビア配線の他端に接続された第６の配線と、
    一端が前記第４の配線に接続された第７のビア配線と、
    一端が前記第５の配線に接続された第８のビア配線と、
    一端が前記第６の配線に接続された第９のビア配線と、
    第３の配線層に設けられ、前記第２の方向に延在し、前記第７のビア配線の他端に接続されたソース配線と、
    前記第３の配線層に設けられ、前記ソース配線に隣接して前記第２の方向に延在し、前記第８のビア配線の他端および前記第９のビア配線の他端に接続されたドレイン配線と、を備え、
    前記第４の配線は、前記ドレイン配線に対向する領域には位置しておらず、
    前記第５および第６の配線は、前記ソース配線に対向する領域には位置していないことを特徴とするスイッチ回路。
  2. 前記第１の方向と前記第２の方向とは、略直交していることを特徴とする請求項１に記載のスイッチ回路。
  3. 前記第４の配線は、前記ソース配線に対向する領域にのみ位置し、
    前記第５および第６の配線は、前記ドレイン配線に対向する領域にのみ位置していることを特徴とする請求項１または２に記載のスイッチ回路。
  4. 前記第４の配線の前記第１の方向の長さは、前記ソース配線の前記第１の方向の幅と等しく、
    前記第５および第６の配線の前記第１の方向の長さは、前記ドレイン配線の前記第１の方向の幅と等しいことを特徴とする請求項３に記載のスイッチ回路。
  5. 前記ソース配線の前記第１の方向の幅は、前記ドレイン配線の前記第１の方向の幅と等しいことを特徴とする請求項１に記載のスイッチ回路。
  6. 前記第１ないし第６の配線、前記ソース配線、および、前記ドレイン配線は、金属配線であることを特徴とする請求項１ないし５のいずれか一項に記載のスイッチ回路。
  7. 前記第１のゲート電極と前記第２のゲート電極とは、電気的に接続されていることを特徴とする請求項１に記載のスイッチ回路。
  8. 一端が前記ソース配線に接続された第１０のビア配線と、
    一端が前記ドレイン配線に接続された第１１のビア配線と、
    第４の配線層に設けられ、前記第１０のビア配線の他端に接続された第１の追加配線と、
    前記第４の配線層に設けられ、前記第２の方向において前記第１の追加配線に隣接して延在し、前記第１１のビア配線に接続された第２の追加配線と、をさらに備えることを特徴とする請求項１に記載のスイッチ回路。
  9. 前記第１の追加配線は、前記ソース配線と同じ平面形状を有し、
    前記第２の追加配線は、前記ドレイン配線と同じ平面形状を有することを特徴とする請求項８に記載のスイッチ回路。
  10. 前記第１および第２の追加配線は、前記第１の方向に延在していることを特徴とする請求項８に記載のスイッチ回路。
  11. 前記半導体基板にゲート絶縁膜を介して設けられ、前記第１の方向に延在し、前記第２の方向において前記ソース領域と前記第１のドレイン領域との間で前記第１のゲート電極に隣接する第３のゲート電極と、
    前記半導体基板にゲート絶縁膜を介して設けられ、前記第１の方向に延在し、前記第２の方向において前記ソース領域と前記第２のドレイン領域との間で前記第２のゲート電極に隣接する前記第１の方向に延在する第４のゲート電極と、をさらに備えることを特徴とする請求項１に記載のスイッチ回路。
  12. 前記第３のゲート電極と前記第４のゲート電極とは、電気的に接続されていることを特徴とする請求項１１に記載のスイッチ回路。
  13. 前記第１ないし第９のビア配線、前記第４ないし第６の配線、前記ソース配線、および、前記ドレイン配線を含む単位が、前記第１の方向に複数個並んで配置されていることを特徴とする請求項１に記載のスイッチ回路。
  14. 前記第３の配線層に設けられ、前記第１の方向に延在し、前記ソース配線の一端に接続された第１の母線と、
    前記第１の母線との間に前記ソース配線および前記ドレイン配線が位置するように前記第３の配線層に設けられ、前記第１の方向に延在し、前記ドレイン配線の一端に接続された第２の母線と、をさらに備えることを特徴とする請求項１３に記載のスイッチ回路。
  15. 前記ソース配線が前記ソース領域および前記第１、第２のドレイン領域が形成された活性領域の端部に近接する場合、前記ソース配線の前記第１の方向の幅は、前記ドレイン配線の前記第１の方向の幅の半分であることを特徴とする請求項４に記載のスイッチ回路。
  16. 前記ドレイン配線が前記ソース領域および前記第１、第２のドレイン領域が形成された活性領域の端部に近接する場合、前記ドレイン配線の前記第１の方向の幅は、前記ソース配線の前記第１の方向の幅の半分であることを特徴とする請求項４に記載のスイッチ回路。
  17. 前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１ないし１６のいずれか一項に記載のスイッチ回路。
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