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JP2013182905A - 半導体装置 - Google Patents

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Abstract

【課題】低いオン抵抗及び安定した耐圧を実現するとともに、アバランシェ耐量を高めた半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、絶縁膜、制御電極、第１電極及び第２電極を備える。第１半導体領域は第１導電形の炭化珪素を含み第１部分を有する。第２半導体領域は第１半導体領域の上側であって第１部分と隣接して設けられ第２導電形の炭化珪素を含む。第３半導体領域は第２半導体領域の上側であって第１部分と離間して設けられ第１導電形の炭化珪素を含む。第４半導体領域は第２半導体領域の上側に設けられ第２導電形の炭化珪素を含む。第２半導体領域のうち第３半導体領域及び第４半導体領域と接する側の領域の不純物濃度は、第１部分と接する側の領域の不純物濃度よりも高い。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このようなＳｉＣの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。
ＳｉＣを用いた半導体装置においては、オン抵抗が低いこと、安定した耐圧を実現すること、及びアバランシェ耐量を高めることが望ましい。
特許第４６２７２１１号公報
本発明の実施形態は、低いオン抵抗及び安定した耐圧を可能にするとともに、アバランシェ耐量を高めることができる半導体装置を提供する。
実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、絶縁膜と、制御電極と、第１電極と、第２電極と、を備える。
前記第１半導体領域は、第１導電形の炭化珪素を含み、第１部分を有する。
前記第２半導体領域は、前記第１半導体領域の上側であって前記第１部分と隣接してに設けられ、第２導電形の炭化珪素を含む。
前記第３半導体領域は、前記第２半導体領域の上側であって前記第１部分と離間して設けられ、第１導電形の炭化珪素を含む。
前記第４半導体領域は、前記第２半導体領域の上側に設けられ、第２導電形の炭化珪素を含む。
前記絶縁膜は、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域の上側に設けられる。
前記制御電極は、前記絶縁膜の上に設けられる。
前記第１電極は、前記第３半導体領域と導通する。
前記第２電極は、前記第１半導体領域と導通する。
前記第２半導体領域のうち前記第３半導体領域及び前記第４半導体領域と接する側の領域の不純物濃度は、前記第１部分と接する側の領域の不純物濃度よりも高い。
（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。 チャネル周辺の模式的拡大断面図である。 第１の実施形態に係る半導体装置の他の例（その１）を示す模式的平面図である。 第１の実施形態に係る半導体装置の他の例（その２）を示す模式的平面図である。 第１の実施形態に係る半導体装置の他の例（その３）を示す模式的平面図である。 第１の実施形態に係る半導体装置の他の例（その４）を示す模式的平面図である。 第２の実施形態に係る半導体装置を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本実施形態では、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、＋の数が多いほど不純物濃度が相対的に高く、−の数が多いほど不純物濃度が相対的に低いことを示す。
（第１の実施形態）
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図３は、チャネル周辺の模式的拡大断面図である。
図１（ａ）には、図２に示すＡ−Ａ線の断面が表され、図１（ｂ）には、図２に示すＢ−Ｂ線の断面が表されている。
図３には、図１（ａ）におけるチャネル周辺が表されている。
図１に表したように、第１の実施形態に係る半導体装置１１０は、第１半導体領域１０と、第２半導体領域２０と、第３半導体領域３０と、第４半導体領域４０と、絶縁膜６０と、制御電極Ｇと、第１電極Ｄ１と、第２電極Ｄ２と、を備える。第１の実施形態に係る半導体装置１１０は、炭化珪素（ＳｉＣ）によるＤＩＭＯＳＦＥＴ（Double Implantation MOSFET）である。
第１半導体領域１０は、上方に突出した第１部分１１を有する。第１半導体領域１０は、第１導電形（ｎ−形）のＳｉＣを含む。
実施形態において、第１半導体領域１０は、第１導電形（ｎ＋形）のＳｉＣを含む基板Ｓの上面Ｓ１上に、例えばエピタキシャル成長によって形成されている。
ここで、本実施形態では、基板Ｓの上面Ｓ１に直交する方向をＺ方向、Ｚ方向に直交する方向のうち１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と言うことにする。また、基板Ｓから第１半導体領域１０に向かう方向を上（上側）、第１半導体領域１０から基板Ｓに向かう方向を下（下側）と言うことにする。
第１半導体領域１０は、第１部分１１と、第２部分１２と、を有する。第１部分１１は、第２部分１２の一部の上に設けられる。第１部分１１は、ＤＩＭＯＳＦＥＴのＪＦＥＴ（Junction Field Effect Transistor）領域である。第２部分１２は、ＤＩＭＯＳＦＥＴのドリフト領域である。
第２半導体領域２０は、第１半導体領域１０の上側に設けられる。第２半導体領域２０は、Ｘ方向に沿って延在する（図２参照）。第２半導体領域２０は、チャネル部２１を有する。チャネル部２１は、ＤＩＭＯＳＦＥＴのチャネルの一部である。チャネル部２１は、第１部分１１に隣接して設けられ、第１の不純物濃度を有する。第２半導体領域２０は、第２導電形（ｐ形）のＳｉＣを含む。すなわち、第２半導体領域２０は、第２部分１２の上で第１部分１１が設けられた一部以外の部分に設けられる。第２半導体領域２０は、ＤＩＭＯＳＦＥＴのｐ形ウェルである。
第３半導体領域３０は、第２半導体領域２０の上側に設けられる。第３半導体領域３０は、Ｘ方向に沿って延在する（図３参照）。第３半導体領域３０は、第２半導体領域２０の表層部に設けられ第１導電形のＳｉＣを含む。第３半導体領域３０は、ＤＩＭＯＳＦＥＴのソース領域である。
半導体装置１１０において、第３半導体領域３０は、高抵抗領域３１と、高抵抗領域３１よりも抵抗値の低い低抵抗領域３２と、を有する。高抵抗領域３１はｎ＋形であり、低抵抗領域３２はｎ＋＋形である。高抵抗領域３１は、後述する第２領域５２の上に設けられる。低抵抗領域３２は、第２半導体領域２０の上側であって後述する第２領域５２の上以外の領域に設けられる。
第４半導体領域４０は、第２半導体領域２０の上側であって第３半導体領域３０のチャネル部２１とは反対側に設けられる。第４半導体領域４０は、第２導電形のＳｉＣを含む。第４半導体領域４０は、第２半導体領域２０の不純物濃度よりも高いｐ＋＋形であり、後述する第１電極Ｄ１とのコンタクト領域として用いられる。
第２半導体領域２０は、第３半導体領域３０及び第４半導体領域４０と接する側の領域であって、第１部分１１と接する側の領域よりも不純物濃度の高い高濃度領域５０を有する。すなわち、第２半導体領域２０は、チャネル部２１の不純物濃度（第１の不純物濃度）よりも高い第２の不純物濃度を有する第２導電形（ｐ＋形またはｐ＋＋形）のＳｉＣを含む。高濃度領域５０は、第１領域５１と、第２領域５２と、を有する。
第１領域５１は、チャネル部２１と、第３半導体領域３０と、のあいだに設けられる。第１領域５１は、ＤＩＭＯＳＦＥＴのチャネルバッファとして機能する。本実施形態に係る半導体装置１１０において、チャネルは、チャネル部２１と、チャネルバッファとして機能する第１領域５１と、を含む。
このようなチャネルバッファとして機能する第１領域５１が設けられていることで、低オン抵抗化及び高耐圧化が実現される。
高濃度領域５０の一部である第２領域５２は、第１領域５１と、第４半導体領域４０と、を電気的に導通させる。
第１領域５１は、第３半導体領域３０のチャネル部２１側に沿って設けられる。第２領域５２は、この第１領域５１を電気的に第４半導体領域４０と接続させるバイパス領域である。図２に表したように、第２領域５２は、第１領域５１の一部と、第４半導体領域４０の一部と、をつなぐように設けられる。第２領域５２は、第３半導体領域３０の下側に設けられる。具体的には、第２領域５２は、Ｚ方向にみて第３半導体領域３０の高抵抗領域３１の下側に設けられる。
このような第２領域５２が設けられている半導体装置１１０においては、半導体装置１１０がオフ状態のときに、第２半導体領域２０内のホール（正孔）が第２領域５２を介して第４半導体領域４０に流れる。これにより、半導体装置１１０のアバランシェ耐量が向上する。
絶縁膜６０は、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の上に設けられる。第１半導体領域１０の第１部分１１が露出する上面及びその延長面であるＸＹ平面を第１主面１０ａとした場合、絶縁膜６０は第１主面１０ａに沿って連続的に設けられる部分を有する。第１主面１０ａと、後述する制御電極Ｇと、のあいだに設けられた絶縁膜６０の一部は、ＤＩＭＯＳＦＥＴのゲート絶縁膜である。また、絶縁膜６０は、制御電極Ｇと、後述する第１電極Ｄ１と、のあいだを絶縁する膜としても機能する。
制御電極Ｇは、絶縁膜６０の上に設けられる。すなわち、制御電極Ｇは、第１主面１０ａ上に設けられた絶縁膜６０の一部（ゲート絶縁膜）を介して設けられる。これにより、制御電極Ｇは、ＤＩＭＯＳＦＥＴのゲート電極として機能する。
第１電極Ｄ１は、第３半導体領域３０と導通する。第１電極Ｄ１は、絶縁膜６０によって制御電極Ｇと電気的に絶縁される。第１電極Ｄ１は、第１主面１０ａに露出する第３半導体領域３０と接する。第１電極Ｄ１は、ＤＩＭＯＳＦＥＴのソース電極である。
ここで、第２領域５２の上側には高抵抗領域３１が設けられているため、第１電極Ｄ１は、第３半導体領域３０のうち低抵抗領域３２を介して良好なコンタクトを得る。
なお、本実施形態において、第１電極Ｄ１は、第１主面１０ａに露出する第４半導体領域４０にも接する。これにより、第１電極Ｄ１は、ＤＩＭＯＳＦＥＴのソース領域及びｐ形ウェルの共通電極として機能する。
第２電極Ｄ２は、第１半導体領域１０と導通する。第１半導体領域１０は、第１半導体領域１０の第１主面１０ａとは反対側の面である第２主面１０ｂで、基板Ｓと接続される。第２電極Ｄ２は、基板Ｓの上面Ｓ１とは反対側の下面Ｓ２に設けられている。第２電極Ｄ２は、ＤＩＭＯＳＦＥＴのドレイン電極である。
本実施形態に係る半導体装置１１０においては、第１部分１１であるＪＦＥＴ領域をあいだにして、一対の第２半導体領域２０、一対の第３半導体領域３０及び一対の第４半導体領域４０が設けられる。ＪＦＥＴ領域は、一対の第２半導体領域２０（一対のチャネル部２１）のあいだの領域である。
そして、絶縁膜６０は、第１部分１１の上、一対の第２半導体領域２０（一対のチャネル部２１及び一対の第１領域５１）の上及び一対の第３半導体領域３０の上に連続的に設けられる。制御電極Ｇは、この絶縁膜６０の上に設けられる。したがって、一つの制御電極Ｇによって、一対のチャネルが制御される。
次に、半導体装置１１０の具体例について説明する。
基板Ｓは、不純物濃度５×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下程度の、例えば窒素（Ｎ）をｎ形不純物として含む六方晶ＳｉＣ基板（ｎ＋基板）である。
この基板Ｓの上面Ｓ１上には、ｎ形不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下程度のｎ形の第１半導体領域１０（ｎ−層）が形成されている。第１半導体領域１０の厚さは、例えば５マイクロメートル（μｍ）以上１０μｍ以下である。
第１半導体領域１０の一部表面には、ｐ形不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下程度のｐ形の第２半導体領域２０（ｐ形ウェル）が形成されている。第２半導体領域２０の深さは、例えば０．６μｍ程度である。
第２半導体領域２０の一部表面には、ｎ形不純物の不純物濃度１×１０２０ｃｍ−３程度のｎ形の第３半導体領域３０（ソース領域）が形成されている。第３半導体領域３０は、第２半導体領域２０のチャネル部２１と並ぶように設けられる。第３半導体領域３０の深さは、第２半導体領域２０の深さよりも浅く、例えば０．３μｍ程度である。
また、第２半導体領域２０の一部表面であって、第３半導体領域３０の側方に、ｐ形不純物の不純物濃度１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３以下程度のｐ形の第４半導体領域（ｐ形ウェルコンタクト領域）が形成されている。第４半導体領域４０の深さは、第２半導体領域２０の深さよりも浅く、例えば０．４μｍ程度である。
さらに、第２半導体領域２０の一部表面の、チャネル部２１と、第３半導体領域３０と、のあいだに形成され、チャネル部２１よりも不純物濃度の高いｐ形の第１領域５１が形成されている。第１領域５１は、チャネルバッファ領域である。
さらに、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の表面に連続的に、これらの領域を跨ぐように絶縁膜６０が設けられる。絶縁膜６０には、例えば、酸化シリコン、窒化シリコン及び高誘電率材料（ｈｉｇｈ−ｋ材料）が用いられる。
そして、絶縁膜６０上には、制御電極Ｇ（ゲート電極）が形成されている。制御電極Ｇには、例えば多結晶シリコン、金属材料（ＴｉＮ、Ａｌ、Ｒｕ、Ｗ、ＴａＳｉＮ等）が用いられる。
制御電極Ｇの下の第３半導体領域３０と、第１部分１１と、に挟まれる第２半導体領域２０のチャネル部２１及び第１領域５１がチャネルとなる。
そして、半導体装置１１０は、第３半導体領域３０の低抵抗領域３２と、第４半導体領域４０と、電気的に接続される第１電極Ｄ１（ソース領域及びｐ形ウェル共通電極）を備えている。第１電極Ｄ１は、例えば、ニッケル（Ｎｉ）のバリアメタル層と、このバリアメタル層上のアルミニウム（Ａｌ）のメタル層とを含む。第１電極Ｄ１は、Ｎｉのバリアメタル層とＡｌのメタル層との反応による合金を含んでいてもよい。また、基板Ｓの下面Ｓ２側には第２電極Ｄ２（ドレイン電極）が形成されている。
なお、本実施形態において、ｎ形不純物として例えば、Ｎや燐（Ｐ）が好ましいが、砒素（Ａｓ）等を適用してもよい。また、ｐ形不純物として例えば、Ａｌが好ましいが、ボロン（Ｂ）等を適用してもよい。
本実施形態に係る半導体装置１１０では、第３半導体領域３０のチャネル領域側に、高濃度のｐ形の第１領域（チャネルバッファ領域）５１が形成されている。このため、例えば、半導体装置１１０のチャネル長Ｌｃｈ（図３参照）が１．０μｍ以下と小さくなっても、オフ時のリーク電流が抑制される。したがって、低オン抵抗で、かつ、安定した耐圧が実現される。
本実施形態に係る半導体装置１１０においては、第２半導体領域２０のうち高濃度領域５０以外の領域の不純物濃度が５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下であり、第１領域（チャネルバッファ領域）５１の不純物濃度が１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることが望ましい。
第２半導体領域２０のうち高濃度領域５０以外の領域の不純物濃度が上記範囲を逸脱すると適切なＭＯＳＦＥＴの閾値電圧の設定が困難になるため望ましくない。なお、この不純物濃度は、ＮやＰで補償された濃度を意味する。
また、第１領域（チャネルバッファ領域）５１の不純物濃度が上記範囲を下回ると十分な耐圧を実現できない恐れがあるため望ましくない。また、上記範囲を上回るとオン抵抗が高くなりすぎる恐れがあるため望ましくない。
低オン抵抗と、高耐圧を実現させる観点からは、第１領域（チャネルバッファ領域）５１の不純物濃度が、第２半導体領域２０の高濃度領域５０以外の領域の不純物濃度より二桁以上高いことが望ましい。
なお、第２半導体領域２０の不純物濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析により評価することが可能である。第２半導体領域２０の不純物濃度は、絶縁膜６０下のチャネル領域中央部の不純物濃度で代表させる。また、第１領域５１の不純物濃度は、第２半導体領域２０と、第３半導体領域３０と、のあいだの最大不純物濃度で代表させる。
絶縁膜６０直下における第１部分１１と、第２半導体領域２０と、の境界と、第３半導体領域３０と、第１領域（チャネルバッファ領域）５１と、の境界と、の距離をチャネル長Ｌｃｈ（図３参照）とした場合に、第１領域（チャネルバッファ領域）５１の長さ（図３に表したＬｃｂ）が０．１×Ｌｃｈ以上０．２×Ｌｃｈ以下であることが望ましい。
チャネルバッファ領域の長さＬｃｂが上記範囲を下回ると、十分な耐圧を実現できない恐れがあるため望ましくない。また、上記範囲を上回るとオン抵抗が高くなりすぎる恐れがあるため望ましくない。
チャネル長Ｌｃｈやチャネルバッファ領域の長さＬｃｂは、例えば、ＳＩＭＳ分析等で得られる不純物濃度分布により決定される。チャネルバッファ領域の長さＬｃｂは、第２半導体領域２０の不純物濃度よりも一桁高い領域の長さとする。
また、本実施形態において、チャネル長Ｌｃｈが０．５μｍ未満であることが望ましい。特に、この領域においてオン抵抗の顕著な低減及びリーク電流の低減が期待されるからである。
このような半導体装置１１０において、ソース電極である第１電極Ｄ１に接地電位が印加され、ドレイン電極である第２電極Ｄ２に正電位が印加された状態で、制御電極Ｇの電圧が閾値以上になると、チャネル部２１にチャネルが形成される。これにより、第１電極Ｄ１から第３半導体領域３０及びチャネル部２１を経て第１半導体領域１０に電子が注入され、半導体装置１１０はオン状態になる。
一方、制御電極Ｇに印加される電圧が閾値電圧よりも低いと、チャネル部２１にチャネルは形成されず、半導体装置１１０はオフ状態になる。ここで、半導体装置１１０がオン状態からオフ状態に切り替わると、第２半導体領域２０と第１半導体領域１０との界面部分に形成される空乏層内に電子−正孔対が発生する場合がある。すなわち、第３半導体領域３０と第１半導体領域１０とのあいだの電位差が急激に上昇し、一時的に本来のオフ状態における電位差を超えて過電圧の状態になると、空乏層内において電界により加速されたキャリアにより電子−正孔対が発生する場合がある。この生成されたキャリアが再度電界からエネルギーを受け、電子−正孔対を発生させる反応が連鎖的に発生すると、アバランシェ降伏が発生する。
実施形態に係る半導体装置１１０では、チャネルバッファとして機能する第１領域５１を備えたＭＯＳＦＥＴにおいて第２領域５２が設けられているため、第１領域５１の電位が安定する。これにより、第１半導体領域１０と第３半導体領域３０との間の電位変動に対して第１領域５１及び第２半導体領域２０の電界分布の変化が抑制され、半導体装置１１０内での局所的な電界集中が抑制される。さらに、アバランシェ降伏により第２半導体領域２０内に正孔が発生しても、第２領域５２を介して効率よく第４半導体領域４０に流すことができる。したがって、半導体装置１１０のアバランシェ耐量が向上する。
図４は、第１の実施形態に係る半導体装置の他の例（その１）を示す模式的平面図である。
図４では、他の例（その１）に係る半導体装置１１１の絶縁膜６０、制御電極Ｇ及び第１電極Ｄ１を省略した模式的平面図を表している。
半導体装置１１１の第２半導体領域２０は、第１主面１０ａに沿ったＸ方向に延在する。また、半導体装置１１１の第３半導体領域３０は、Ｘ方向に互いに離間して複数設けられている。図４には、Ｘ方向に互いに離間する２つの第３半導体領域３０Ａ及び３０Ｂが表されている。
高濃度領域５０の第１領域５１は、第３半導体領域３０の第１部分１１側に沿って設けられ、第２領域５２は、第１主面１０ａの法線方向（Ｚ方向）にみて複数の第３半導体領域３０Ａ及び３０Ｂのあいだに設けられる。
このような半導体装置１１１によれば、低いオン抵抗及び安定した耐圧が実現されるとともに、アバランシェ耐量の向上が達成される。
図５は、第１の実施形態に係る半導体装置の他の例（その２）を示す模式的平面図である。
図５では、他の例（その２）に係る半導体装置１１２の絶縁膜６０、制御電極Ｇ及び第１電極Ｄ１を省略した模式的平面図を表している。
図５に表したように、半導体装置１１２は、複数の第３半導体領域３０Ａ及び３０Ｂのあいだに、高抵抗領域３１が設けられている。高抵抗領域３１の下側には第２領域５２が設けられる。それ以外は、図４に表した半導体装置１１１と同様である。
このような半導体装置１１２によれば、アバランシェ耐量の向上に加え、半導体装置１１１に比べて高抵抗領域３１にも電流が流れるため、オン抵抗の低減が達成される。
図６は、第１の実施形態に係る半導体装置の他の例（その３）を示す模式的平面図である。
図６では、他の例（その３）に係る半導体装置１１３の絶縁膜６０、制御電極Ｇ及び第１電極Ｄ１を省略した模式的平面図を表している。
半導体装置１１３の第２半導体領域２０は、第１主面１０ａに沿ったＸ方向に離間して複数設けられる。図６には、Ｘ方向に離間して２つの第２半導体領域２０Ａ及び２０Ｂが表されている。
複数の第２半導体領域２０（２０Ａ及び２０Ｂ）は、第１主面１０ａの法線方向（Ｚ方向）にみて矩形状に設けられている。図６に表した例では、複数の第２半導体領域２０がＸ方向及びＹ方向のそれぞれに離間して設けられる。すなわち、複数の第２半導体領域２０は、Ｚ方向にみてマトリクス状に配置されている。第１部分１１は、Ｚ方向にみて第２半導体領域２０（２０Ａ及び２０Ｂ）の外縁ｅ２と対向して設けられる。
半導体装置１１３の第３半導体領域３０は、Ｚ方向にみた第２半導体領域２０（２０Ａ及び２０Ｂ）の外縁ｅ２よりも内側に矩形状に設けられる。つまり、第２半導体領域２０Ａの外縁ｅ２よりも内側には第３半導体領域３０Ａが設けられ、第２半導体領域２０Ｂの外縁ｅ２よりも内側には第３半導体領域３０Ｂが設けられる。
第４半導体領域４０は、Ｚ方向にみた第３半導体領域３０（３０Ａ及び３０Ｂ）の外縁ｅ３よりも内側に矩形状に設けられる。つまり、第３半導体領域３０Ａの外縁ｅ３よりも内側には第４半導体領域４０Ａが設けられ、第３半導体領域３０Ｂの外縁ｅ３よりも内側には第４半導体領域４０Ｂが設けられる。
また、半導体装置１１３において、高濃度領域５０の第１領域５１は、Ｚ方向にみて第３半導体領域３０の外縁ｅ３に沿って設けられる。また、高濃度領域５０の第２領域５２は、Ｚ方向にみて第３半導体領域の外縁ｅ３から内側の第４半導体領域４０に向けて設けられている。第２領域５２は、１つの第２半導体領域２０について複数設けられていてもよい。また、第３半導体領域３０として、第２領域５２の上に高抵抗領域３１（図示せず）を設けてもよい。
このような半導体装置１１３によれば、アバランシェ耐量の向上に加え、半導体装置１１２に比べてチャネル密度が向上し、オン抵抗の低減が達成される。
図７は、第１の実施形態に係る半導体装置の他の例（その４）を示す模式的平面図である。
図７では、他の例（その４）に係る半導体装置１１４の絶縁膜６０、制御電極Ｇ及び第１電極Ｄ１を省略した模式的平面図を表している。
半導体装置１１４の第２半導体領域２０は、第１主面１０ａに沿って離間して複数設けられる。第２半導体領域２０の外縁ｅ２は、Ｚ方向にみて六角形状に設けられている。図７に表した例では、隣り合う２つの第２半導体領域２０において、互いの六角形状の辺を対向させるように、複数の第２半導体領域２０が配置されている。隣り合う２つの第２半導体領域２０のあいだは第１部分１１である。
半導体装置１１４の第３半導体領域３０は、Ｚ方向にみた第２半導体領域２０の外縁ｅ２よりも内側に六角形状に設けられる。第４半導体領域４０は、Ｚ方向にみた第３半導体領域３０の外縁ｅ３よりも内側に六角形状に設けられる。
また、半導体装置１１４において、高濃度領域５０の第１領域５１は、Ｚ方向にみて第３半導体領域３０の外縁ｅ３に沿って設けられる。また、高濃度領域５０の第２領域５２は、Ｚ方向にみて第３半導体領域の外縁ｅ３から内側の第４半導体領域４０に向けて設けられている。第２領域５２は、１つの第２半導体領域２０について複数設けられていてもよい。
このような半導体装置１１４によれば、アバランシェ耐量の向上に加え、半導体装置１１１及び１１２に比べてチャネル密度が向上し、オン抵抗の低減が達成される。
また、半導体装置１１３及び１１４において、Ｚ方向にみて、対向する２つの第２半導体領域２０の間隔が同じＬ１であったとした場合、互いに隣り合う複数の第２半導体領域２０の対向する各隅部どうしについて、各隅部と、各隅部から等距離の点と、の間隔（半導体装置１１３では図６に示す間隔Ｌ２１、半導体装置１１４では図７に示す間隔Ｌ２２）は、Ｌ２２＜Ｌ２１になる。
具体的には、間隔Ｌ２１は、Ｌ１／√２である。間隔Ｌ２２は、Ｌ１／√３である。
間隔Ｌ２２が間隔Ｌ２１よりも短いことで、半導体装置１１４では、半導体装置１１３に比べて第１部分１１の上側の絶縁膜６０にかかる電界が緩和される。これにより、半導体装置１１４の信頼性が向上する。
なお、図７に表した半導体装置１１４においては、第２半導体領域２０、第３半導体領域、第４半導体領域４０及び高濃度領域５０の第１領域５１のＺ方向にみた外縁ｅ４、ｅ５がそれぞれ六角形状に設けられているが、他の多角形状に設けられていてもよい。
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図８に表したように、第２の実施形態に係る半導体装置１２０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
半導体装置１２０では、基板ＳＳの導電形が、第１の実施形態に係る半導体装置１１０の基板Ｓの導電形と相違する。すなわち、半導体装置１１０の基板Ｓの導電形がｎ＋形であるのに対し、半導体装置１２０の基板ＳＳの導電形はｐ＋形である。半導体装置１２０では、基板Ｓ及びＳＳの導電形が異なる点以外は半導体装置１１０と同様である。
基板ＳＳは、不純物濃度５×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下程度の、例えばＡｌをｐ形不純物として含む六方晶ＳｉＣ基板である。ＩＧＢＴである半導体装置１３０において、制御電極Ｇはゲート電極、第１電極Ｄ１はエミッタ電極、第２電極Ｄ２はコレクタ電極である。このような半導体装置１３０であっても、低いオン抵抗及び安定した耐圧が実現されるとともに、半導体装置１１０と同様にアバランシェ耐量の向上が達成される。
以上説明したように、実施形態に係る半導体装置によれば、低いオン抵抗を達成でき、安定した耐圧を実現できるとともに、アバランシェ耐量を高めることができる。
なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としても実施可能である。また、半導体装置１１０、１１１、１１２、１１３及び１１４としては、ＤＩＭＯＳＦＥＴ以外のＭＯＳＦＥＴにも適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体領域、１０ａ…第１主面、１０ｂ…第２主面、１１…第１部分、１２…第２部分、２０…第２半導体領域、２１…チャネル部、３０…第３半導体領域、４０…第４半導体領域、５０…高濃度領域、５１…第１領域、５２…第２領域、６０…絶縁膜、１１０，１１１，１１２，１１３，１１４，１２０…半導体装置、Ｄ１…第１電極、Ｄ２…第２電極、ｅ１，ｅ２，ｅ３，ｅ４，ｅ５…外縁、Ｇ…制御電極、Ｓ，ＳＳ…基板

Claims (9)

  1. 第１導電形の炭化珪素を含み、第１部分を有する第１半導体領域と、
    前記第１半導体領域の上側であって前記第１部分と隣接して設けられ、第２導電形の炭化珪素を含む第２半導体領域と、
    前記第２半導体領域の上側であって前記第１部分と離間して設けられ、第１導電形の炭化珪素を含む第３半導体領域と、
    前記第２半導体領域の上側に設けられ、第２導電形の炭化珪素を含む第４半導体領域と、
    前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域の上側に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記第３半導体領域と導通する第１電極と、
    前記第１半導体領域と導通する第２電極と、
    を備え、
    前記第２半導体領域のうち前記第３半導体領域及び前記第４半導体領域と接する側の領域の不純物濃度は、前記第１部分と接する側の領域の不純物濃度よりも高い半導体装置。
  2. 前記第３半導体領域は、高抵抗領域と、前記高抵抗領域よりも抵抗値の低い低抵抗領域と、を有する請求項１記載の半導体装置。
  3. 前記第１半導体領域は第１主面を有し、
    前記第２半導体領域は、前記第１主面に沿って互いに離間して複数設けられた請求項１または２に記載の半導体装置。
  4. 前記第１半導体領域は第１主面を有し、
    前記第２半導体領域の外縁は、前記第１主面の法線方向にみて矩形状に設けられ、
    前記第４半導体領域は、前記第２半導体領域の前記外縁よりも内側に設けられた請求項１または２に記載の半導体装置。
  5. 前記第１半導体領域は第１主面を有し、
    前記第３半導体領域は、前記第１主面に沿った第１方向に互いに離間して複数設けられ、
    前記第２半導体領域は、前記第１方向に延在する部分と、前記第１主面の法線方向にみて前記複数の第３半導体領域のあいだに設けられた部分と、を有する請求項１または２に記載の半導体装置。
  6. 前記第１半導体領域と、前記第２電極と、のあいだに、炭化珪素を含む基板をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記基板は、第１導電形である請求項６記載の半導体装置。
  8. 前記基板は、第２導電形である請求項６記載の半導体装置。
  9. 一対の前記第２半導体領域、一対の前記第３半導体領域及び一対の前記第４半導体領域が設けられた請求項１または２に記載の半導体装置。
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