JP2013026466A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲートラストプロセスの工程数を削減しつつ、所望の信頼性及び特性が得られるメタルゲート電極を備えたＭＩＳＦＥＴを実現できるようにする。
【解決手段】各ゲート溝の少なくとも底面上にゲート絶縁膜１１２及び保護膜１１３が順次形成されている。一方のゲート溝内の保護膜１１３の上には第１の金属含有膜１１４ａ及び第２の金属含有膜１１４ｂが順次形成されており、他方のゲート溝内の保護膜１１３の上には第２の金属含有膜１１４ｂが形成されている。一方のゲート溝内の保護膜１１３の厚さと比べて、他方のゲート溝内の保護膜１１３の厚さは薄い。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関し、特に、メタルゲート電極を備えた相補型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）及びその形成方法に関する。

トランジスタの動作の高速化及び低消費電力化は、スケーリング則に基づき、トランジスタの微細化により実現されてきている。一般に、トランジスタにおけるゲート絶縁膜とゲート電極との積層構造（ゲートスタック）の材料として、酸化シリコン（ＳｉＯ₂ ）又は酸窒化シリコン（ＳｉＯＮ）／ポリシリコンが用いられてきたが、ゲートリーク電流の増大により、このような材料からなるゲート絶縁膜を薄膜化することは困難になってきている。そこで、高誘電率（High-k）ゲート絶縁膜とメタルゲート電極とを組み合わせたHigh-k／メタルゲート技術が注目されている。尚、High-k絶縁膜とは、ＳｉＮよりも高い誘電率（例えば比誘電率８以上）を持つ絶縁膜を意味する。また、メタルゲート電極とは、金属又は導電性金属化合物からなる電極部分を有するゲート電極を意味する。

High-k／メタルゲート構造の形成方法としては、当初、従来のＳｉＯ₂ ／ポリシリコンゲート構造の形成方法と同様に、最初にHigh-kゲート絶縁膜及びメタルゲート電極を形成した後、不純物層及びシリサイド層等を形成する方法、いわゆるゲートファーストプロセスによる形成方法が検討された。しかしながら、相補型ＭＩＳＦＥＴに用いられるメタルゲート（デュアルメタルゲート）においては、ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとの間で異なるメタル材料を用いた場合にゲートエッチング形状の制御が難しいこと、及び、後工程での不純物注入層に対するスパイクアニール等の熱負荷に起因して閾値電圧や駆動電流等が劣化すること等のインテグレーション上の問題があることが明らかになってきた。

そこで、最初にダミーゲート電極を形成した後、ダミーゲート電極をマスクとして、不純物層及びシリサイド層の形成を行い、その後、ダミーゲート電極を除去した後、メタルゲート電極を形成する方法（以下、ゲートラストプロセスと呼ぶ）が主流になりつつある（例えば特許文献１参照）。ゲートラストプロセスによると、ゲートファーストプロセスよりも工程数が増加するという欠点はあるものの、デュアルメタルゲートのインテグレーションを実現して、極めて良好なデバイス特性を得ることができる。特に、ゲートラストプロセスの場合、実効仕事関数の値を制御するための金属材料を成膜した後は、比較的低温のプロセスでデバイスを形成することができる。このため、スパイクアニール等に起因するメタルゲート電極特性の変質の影響を受けることなく、スタックゲートの実効的な仕事関数の値をバンド端の近傍に制御することが可能となる。また、ダミーゲート自体は、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴとも同一の材料で形成されるため、ゲートエッチング工程における形状の制御もゲートファーストプロセスと比較して容易になる。尚、「実効仕事関数」とは、ＭＩＳＦＥＴの電気特性から求められる仕事関数であって、真空準位と金属のエネルギー準位との差を示す物性的な仕事関数に絶縁膜中の準位などの影響を加味したものを意味する。

米国特許出願公開第２０１０／００５２０７０号明細書 米国特許出願公開第２００９／００３９４３３号明細書

しかしながら、特許文献１に開示されている従来のゲートラストプロセスには、以下のような問題がある。すなわち、従来のゲートラストプロセスでは、ダミーゲート電極の除去後に、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴのそれぞれに応じた仕事関数調整用メタル材料を個別に成膜する必要がある。そのため、仕事関数調整用メタル材料の成膜、導電性埋め込み材料（ダミーゲート電極の除去により形成されたゲート溝を埋め込むための導電性材料）の成膜、及び層間膜上の（つまりゲート溝の外側の）前記各材料の除去をＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴのそれぞれに対して個別に行う必要がある。従って、従来のゲートラストプロセスにおいては、工程数の増加、それに伴うコストの増大、加工工程が増加することに起因するプロセスばらつきの増大、及び、それに伴う歩留まりの低下等のリスクの増大等の問題が生じる。

それに対して、特許文献２には、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴのそれぞれにおいてダミーゲート電極を同時に除去した後、例えばＮＭＩＳＦＥＴの仕事関数調整用メタル材料を成膜し、その後、当該メタル材料をＰＭＩＳＦＥＴ上で除去した後、ＰＭＩＳＦＥＴの仕事関数調整用メタル材料を成膜するという方法が開示されている。特許文献２に開示されているゲートラストプロセスによると、ダミーゲートの加工工程及び除去工程、並びにＣＭＰ（Chemical Mechanical Polishing ）による仕事関数調整用メタル材料の除去工程のそれぞれの実施回数を１回にできるため、工程数の削減が可能となる。

しかしながら、特許文献２に開示されているゲートラストプロセスにおいては、High-kゲート絶縁膜の直上で仕事関数調整用メタル材料の除去を行う必要があるため、ドライエッチング法又はウェットエッチング法を用いてエッチングを行う際に、High-kゲート絶縁膜にエッチャントが浸入してダメージが生じる。その結果、閾値電圧制御の不良、デバイス信頼性やトランジスタ特性等の劣化が引き起こされる懸念がある。また、High-kゲート絶縁膜上に形成されたメタル膜は、例えばＣＶＤ（Chemical Vapor Deposition ）法又はＡＬＤ（Atomic Layer Deposition ）法等による成膜のように、プラズマによる打ち込みがない環境で成膜されたとしても、High-kゲート絶縁膜と部分的に反応し、それにより、当該絶縁膜中にメタル材料が拡散して絶縁膜深さ方向に分布してしまう。その結果、後工程でのメタル材料除去時の除去性が劣化して、次のような問題が生じる。例えば、ダミーゲート電極の除去後に、ＮＭＩＳＦＥＴの仕事関数調整用メタル材料を成膜し、その後、当該メタル材料をＰＭＩＳＦＥＴ上で除去する場合、ＰＭＩＳＦＥＴ上にＮＭＩＳＦＥＴの仕事関数調整用メタル材料が残留してしまい、ＰＭＩＳＦＥＴに必要な仕事関数が得られなくなる。

前記に鑑み、本発明は、ゲートラストプロセスの工程数を削減しつつ、所望の信頼性及び特性が得られるメタルゲート電極を備えたＭＩＳＦＥＴを実現できるようにすることを目的とする。

前記の目的を達成するために、本発明に係る半導体装置は、半導体基板における第１の領域及び第２の領域のそれぞれの上に形成された第１のゲート溝及び第２のゲート溝と、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの少なくとも底面上に形成されたゲート絶縁膜と、前記第１のゲート溝内の前記ゲート絶縁膜の上及び前記第２のゲート溝内の前記ゲート絶縁膜の上にそれぞれ形成された保護膜と、前記第１のゲート溝の底面及び側壁面を覆うように、前記第１のゲート溝内の前記保護膜の上に形成された第１の金属含有膜と、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第１のゲート溝内の前記第１の金属含有膜の上及び前記第２のゲート溝内の前記保護膜の上に形成された第２の金属含有膜と、前記第１のゲート溝及び前記第２のゲート溝のそれぞれにおける前記第２の金属含有膜により形成される凹部が埋まるように、前記第１のゲート溝内の前記第２の金属含有膜の上及び前記第２のゲート溝内の前記第２の金属含有膜の上に形成された第３の金属含有膜とを備え、前記第１のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと比べて、前記第２のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは薄いことを特徴とする半導体装置。

本発明に係る半導体装置において、前記第１のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと、前記第２のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さとの差は、１ｎｍ以上で且つ３ｎｍ以下であってもよい。

本発明に係る半導体装置において、前記半導体基板の上部における前記第１の領域と前記第２の領域との間に素子分離領域が形成されており、前記第１のゲート溝と前記第２のゲート溝とは前記素子分離領域上で接続しており、前記素子分離領域上に位置する部分の前記保護膜には段差が形成されていてもよい。

本発明に係る半導体装置において、前記保護膜は、窒化チタン、窒化ハフニウム又は窒化タンタルから構成されていてもよい。

本発明に係る半導体装置において、前記第１のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは、２ｎｍ以上で且つ５ｎｍ以下であってもよい。

本発明に係る半導体装置において、前記ゲート絶縁膜及び前記保護膜は、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように形成されていてもよい。

本発明に係る半導体装置において、前記ゲート絶縁膜及び前記保護膜は、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの側壁面上には形成されていなくてもよい。

本発明に係る半導体装置において、前記半導体基板における前記第１のゲート溝の両側方には第１導電型の第１のソース／ドレイン領域が形成されており、前記半導体基板における前記第２のゲート溝の両側方には第２導電型の第２のソース／ドレイン領域が形成されていてもよい。ここで、前記第１導電型がｎ型であり、前記第２導電型がｐ型である場合、前記第１の金属含有膜は、チタン、アルミニウム、チタンとアルミニウムとの合金、窒化ハフニウム又は炭化タンタルを含んでいてもよい。また、前記第１の金属含有膜の厚さは、１ｎｍ以上で且つ５ｎｍ以下であってもよい。また、前記第２の金属含有膜は、窒化チタン、酸化ルテニウム又は白金を含んでいてもよい。ここで、前記第２の金属含有膜は、白金以外の貴金属を含んでいてもよい。また、前記第２の金属含有膜の厚さは、４ｎｍ以上であってもよい。さらに、前記第２のソース／ドレイン領域は、シリコンゲルマニウム層を有していてもよい。

尚、前記第３の金属含有膜（つまり導電性埋め込み材料）は、例えば、タングステン、アルミニウム又は窒化チタン等を含んでいてもよい。

本発明に係る半導体装置において、前記ゲート絶縁膜は、高誘電率絶縁膜を含んでいてもよい。ここで、前記高誘電率絶縁膜は、少なくともハフニウム又はジルコニウムを含む絶縁膜であってもよい。

本発明に係る半導体装置の製造方法は、半導体基板における第１の領域及び第２の領域のそれぞれの上に第１のゲート溝及び第２のゲート溝を形成する工程（ａ）と、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの少なくとも底面上にゲート絶縁膜を形成する工程（ｂ）と、前記第１のゲート溝内の前記ゲート絶縁膜の上及び前記第２のゲート溝内の前記ゲート絶縁膜の上にそれぞれ保護膜を形成する工程（ｃ）と、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第１のゲート溝内の前記保護膜の上及び前記第２のゲート溝内の前記保護膜の上に第１の金属含有膜を形成する工程（ｄ）と、前記第２のゲート溝内の前記第１の金属含有膜、及び前記第２のゲート溝内の前記保護膜の上部を選択的に除去する工程（ｅ）と、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第１のゲート溝内の前記第１の金属含有膜の上及び前記第２のゲート溝内の前記保護膜の上に第２の金属含有膜を形成する工程（ｆ）と、前記第１のゲート溝及び前記第２のゲート溝のそれぞれにおける前記第２の金属含有膜により形成される凹部が埋まるように、前記第１のゲート溝内の前記第２の金属含有膜の上及び前記第２のゲート溝内の前記第２の金属含有膜の上に第３の金属含有膜を形成する工程（ｇ）とを備えている。

本発明に係る半導体装置の製造方法において、前記工程（ａ）は、前記半導体基板における前記第１の領域及び前記第２の領域のそれぞれの上に第１のダミーゲート電極及び第２のダミーゲート電極を形成する工程（ａ１）と、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように、前記半導体基板における前記第１の領域及び前記第２の領域のそれぞれの上に層間絶縁膜を形成し、その後、前記第１のダミーゲート電極及び前記第２のダミーゲート電極のそれぞれの頂部が露出するように、前記層間絶縁膜を薄くする工程（ａ２）と、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を除去して、前記第１のゲート溝及び前記第２のゲート溝を形成する工程（ａ３）とを含んでいてもよい。ここで、前記ゲート絶縁膜及び前記保護膜は、前記工程（ａ）の後に、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように形成されてもよい。或いは、前記ゲート絶縁膜及び前記保護膜は、前記工程（ａ）の前に、前記第１のゲート溝の底面となる部分の前記半導体基板の上及び前記第２のゲート溝の底面となる部分の前記半導体基板の上にそれぞれ形成され、前記工程（ａ１）では、前記第１の領域及び前記第２の領域のそれぞれの上に、前記ゲート絶縁膜及び前記保護膜を介して、前記第１のダミーゲート電極及び前記第２のダミーゲート電極が形成されてもよい。

本発明によると、各トランジスタ領域上におけるゲート溝の形成に際し、ダミーゲート電極の除去を同時に行うことによって、言い換えると、ダミーゲート電極の除去工程を１回だけ実施することによって、ゲートラストプロセスの工程数を削減することができ、それにより、製造コスト及び歩留まり等を改善することができる。

また、本発明によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料（つまり第１の金属含有膜及び第２の金属含有膜）との間に保護膜が形成されているため、保護膜を仕事関数調整用メタル材料の拡散緩衝層として、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料とを分離し、それにより、両者の間の相互拡散を制御することができる。また、第２のゲート溝内の仕事関数調整用メタル材料（つまり第１の金属含有膜）を選択的に除去する際に、ゲート絶縁膜がエッチャントに直接さらされてダメージが生じる事態を阻止することが可能となる。従って、前述の相互拡散やダメージに起因する閾値電圧制御の不良、デバイス信頼性やトランジスタ特性等の劣化を防止することができる。

さらに、本発明によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料との間に保護膜を挿入することによって、ゲート絶縁膜中への仕事関数調整用メタル材料の拡散を制御することが可能となるだけではなく、第２のゲート溝内の仕事関数調整用メタル材料（つまり第１の金属含有膜）を選択的に除去する際に、保護膜上部を同時に除去することによって、次のような効果も得ることができる。すなわち、保護膜上部に拡散した又は打ち込まれた仕事関数調整用メタル材料を除去することができるので、メタル材料の残留に起因する仕事関数の劣化及び閾値電圧の劣化を防止することが可能となる。

図１は、第１の実施形態に係る半導体装置の平面図である。 図２（ａ）及び（ｂ）はそれぞれ、図１に示すＡーＡ’線及びＢ−Ｂ’線における断面図である。 図３（ａ）及び（ｂ）はそれぞれ、図１に示すＣ−Ｃ’線及びＤ−Ｄ’線における断面図である。 図４（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図４（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図４（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図５（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図５（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図６（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図６（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図６（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図７（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図７（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図７（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図８（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図８（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図８（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図９（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図９（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図９（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図１０（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図１０（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図１０（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図１１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の一工程を示す断面図であり、図１１（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図１１（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。 図１２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の各工程を示す断面図（図１に示すＡ−Ａ’線における断面図）である。 図１３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の各工程を示す断面図（図１に示すＡ−Ａ’線における断面図）である。 図１４は、第２の実施形態に係る半導体装置の平面図である。 図１５（ａ）及び（ｂ）はそれぞれ、図１４に示すＡーＡ’線及びＢ−Ｂ’線における断面図である。 図１６（ａ）及び（ｂ）はそれぞれ、図１４に示すＣ−Ｃ’線及びＤ−Ｄ’線における断面図である。 図１７（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図１７（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図１７（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図１８（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図１８（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図１８（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図１９（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図１９（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図１９（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図２０（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図２０（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図２０（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図２１（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図２１（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図２１（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図２２（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図２２（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図２２（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図２３（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図２３（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図２３（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図２４（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の一工程を示す断面図であり、図２４（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図２４（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。 図２５（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の各工程を示す断面図（図１４に示すＡ−Ａ’線における断面図）である。 図２６（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の各工程を示す断面図（図１４に示すＡ−Ａ’線における断面図）である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下に示す実施形態に限定されない。例えば、構成材料は以下に示す材料に限定されず、膜厚及び濃度などもそれぞれ以下に示す数値に限定されず、成膜方法及びエッチング方法なども以下に示す方法に限定されない。また、各図面においては、同一の部材に対して同一の符号を付け、説明を省略する場合がある。

（第１の実施形態）
まず、第１の実施形態に係る半導体装置の構造について、図１、図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）を参照しながら説明する。図１は、本実施形態に係る半導体装置の平面図である。図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）は、それぞれ、図１に示すＡーＡ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線における断面図である。尚、図１、図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）において、「ＮＭＩＳ」とは、Ｎ型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ）が形成されるＮ型ＭＩＳトランジスタ形成領域を示し、「ＰＭＩＳ」とは、Ｐ型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ）が形成されるＰ型ＭＩＳトランジスタ形成領域を示している。また、図１では、シリサイド層２０、応力絶縁膜２１及び層間絶縁膜２２の図示を省略している。

図１及び図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）に示すように、例えばシリコンからなる半導体基板１０の上部（半導体領域）に、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを区画するように素子分離領域１１が形成されている。Ｎ型ＭＩＳトランジスタ形成領域の半導体基板１０の上部にはｐ型ウェル領域１２ａが形成されていると共に、Ｐ型ＭＩＳトランジスタ形成領域の半導体基板１０の上部にはｎ型ウェル領域１２ｂが形成されている。ここで、ｐ型ウェル領域１２ａのうち素子分離領域１１に囲まれている部分が活性領域１０ａとなり、ｎ型ウェル領域１２ｂのうち素子分離領域１１に囲まれている部分が活性領域１０ｂとなる。図１及び図２（ａ）に示すように、活性領域１０ａと活性領域１０ｂとは素子分離領域１１を挟んでチャネル幅方向（ゲート幅方向）に並んで配置されている。本実施形態に係る半導体装置では、活性領域１０ａ上にＮ型ＭＩＳトランジスタが形成されており、活性領域１０ｂ上にＰ型ＭＩＳトランジスタが形成されている。

Ｎ型ＭＩＳトランジスタの構成は、以下に示す通りである。図３（ａ）に示すように、活性領域１０ａ上に、絶縁膜１１１を底部とし且つ内側サイドウォールスペーサ１４を側壁部とするゲート溝が設けられており、内側サイドウォールスペーサ１４における当該ゲート溝の反対側には外側サイドウォールスペーサ１６が設けられている。ここで、外側サイドウォールスペーサ１６と活性領域１０ａとの間には下敷き絶縁膜１５が設けられている。前記ゲート溝の底面（つまり絶縁膜１１１）及び側壁面（つまり内側サイドウォールスペーサ１４）を覆うように高誘電率絶縁膜１１２が設けられている。また、前記ゲート溝内における高誘電率絶縁膜１１２により形成される凹部の底面及び側壁面を覆うように保護膜１１３が形成されており、前記ゲート溝内における保護膜１１３により形成される凹部の底面及び側壁面を覆うように、Ｎ型ＭＩＳトランジスタの仕事関数調整用メタル電極膜（以下、Ｎｃｈメタル電極膜）１１４ａが形成されている。さらに、前記ゲート溝内におけるＮｃｈメタル電極膜１１４ａにより形成される凹部の底面及び側壁面を覆うように、Ｐ型ＭＩＳトランジスタの仕事関数調整用メタル電極膜（以下、Ｐｃｈメタル電極膜）１１４ｂが形成されており、前記ゲート溝内におけるＰｃｈメタル電極膜１１４ｂにより形成される凹部を埋め込むように、導電性埋め込み膜１１５が埋め込まれている。

すなわち、本実施形態に係る半導体装置のＮ型ＭＩＳトランジスタでは、活性領域１０ａ上のゲート溝内に、絶縁膜１１１及び高誘電率絶縁膜１１２からなるゲート絶縁膜を挟んで、保護膜１１３、Ｎｃｈメタル電極膜１１４ａ、Ｐｃｈメタル電極膜１１４ｂ及び導電性埋め込み膜１１５からなるゲート電極が形成されている。

また、活性領域１０ａにおける前記ゲート電極の両側方下には、ｎ型エクステンション領域１３ａが形成されており、活性領域１０ａにおける前記ゲート電極から見て内側サイドウォールスペーサ１４の両側方下には、ｎ型ソース／ドレイン領域１７ａが形成されている。ここで、ｎ型ソース／ドレイン領域１７ａの方がｎ型エクステンション領域１３ａよりも接合深さが深い。また、下敷き絶縁膜１５の外側のｎ型ソース／ドレイン領域１７ａの上面上にはシリサイド層２０が設けられている。

尚、絶縁膜１１１は、例えば厚さ０．８ｎｍ程度のシリコン酸化膜からなり、高誘電率絶縁膜１１２は、例えば厚さ２ｎｍ〜４ｎｍ程度のＨｆＯ₂ 膜からなる。また、保護膜１１３は、金属、金属酸化物又は金属窒化物からなり、例えば２ｎｍ〜５ｎｍ程度の厚さを有する。また、内側サイドウォールスペーサ１４は、例えばシリコン窒化膜からなり、外側サイドウォールスペーサ１６も、例えばシリコン窒化膜からなり、下敷き絶縁膜１５は、例えばシリコン酸化膜からなる。ｎ型エクステンション領域１３ａ及びｎ型ソース／ドレイン領域１７ａのそれぞれには、例えばヒ素等のｎ型不純物が注入されている。シリサイド層２０は、例えばＣｏＳｉ、ＮｉＳｉ又はＮｉＰｔＳｉからなり、例えば５ｎｍ〜２０ｎｍ程度の厚さを有する。

Ｐ型ＭＩＳトランジスタの構成は、以下に示す通りである。図３（ｂ）に示すように、活性領域１０ｂ上に、絶縁膜１１１を底部とし且つ内側サイドウォールスペーサ１４を側壁部とするゲート溝が設けられており、内側サイドウォールスペーサ１４における当該ゲート溝の反対側には外側サイドウォールスペーサ１６が設けられている。ここで、外側サイドウォールスペーサ１６と活性領域１０ａとの間には下敷き絶縁膜１５が設けられている。前記ゲート溝の底面（つまり絶縁膜１１１）及び側壁面（つまり内側サイドウォールスペーサ１４）を覆うように高誘電率絶縁膜１１２が設けられている。また、前記ゲート溝内における高誘電率絶縁膜１１２により形成される凹部の底面及び側壁面を覆うように保護膜１１３が形成されており、前記ゲート溝内における保護膜１１３により形成される凹部の底面及び側壁面を覆うように、Ｐｃｈメタル電極膜１１４ｂが形成されている。さらに、前記ゲート溝内におけるＰｃｈメタル電極膜１１４ｂにより形成される凹部を埋め込むように、導電性埋め込み膜１１５が埋め込まれている。

すなわち、本実施形態に係る半導体装置のＰ型ＭＩＳトランジスタでは、活性領域１０ｂ上のゲート溝内に、絶縁膜１１１及び高誘電率絶縁膜１１２からなるゲート絶縁膜を挟んで、保護膜１１３、Ｐｃｈメタル電極膜１１４ｂ及び導電性埋め込み膜１１５からなるゲート電極が形成されている。ここで、Ｐ型ＭＩＳトランジスタのゲート電極に含まれる保護膜１１３は、Ｎ型ＭＩＳトランジスタのゲート電極に含まれる保護膜１１３よりも例えば１ｎｍ〜３ｎｍ程度薄くなっている。

また、活性領域１０ｂにおける前記ゲート電極の両側方下には、ｐ型エクステンション領域１３ｂが形成されており、活性領域１０ｂにおける前記ゲート電極から見て内側サイドウォールスペーサ１４の両側方下には、ｐ型ソース／ドレイン領域１７ｂが形成されている。ここで、ｐ型ソース／ドレイン領域１７ｂの方がｐ型エクステンション領域１３ｂよりも接合深さが深い。また、ｐ型エクステンション領域１３ｂ及びｐ型ソース／ドレイン領域１７ｂのそれぞれには、例えばボロン等のｐ型不純物が注入されている。さらに、ｐ型ソース／ドレイン領域１７ｂの上にはシリコンゲルマニウム層１８が形成されている。シリコンゲルマニウム層１８は、シリコンよりも大きい格子定数を有するシリコン混晶（例えばＳｉＧｅ）からなり、圧縮応力（第１の応力）をゲート長方向及びゲート幅方向に生じさせる。また、このシリコンゲルマニウム層１８は、例えば６０ｎｍ程度の厚さを有しており、原子比でシリコンに対して例えば２０％〜３０％程度のＧｅを含有している。このシリコンゲルマニウム層１８にも、ボロン等のｐ型不純物が注入されている。すなわち、シリコンゲルマニウム層１８におけるｐ型不純物の濃度は、ｐ型ソース／ドレイン領域１７ｂにおけるｐ型不純物の濃度と同一であることが好ましい。このように、ｐ型ソース／ドレイン領域１７ｂ内にシリコンゲルマニウム層１８が形成されているので、Ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力が印加される。その結果、Ｐ型ＭＩＳトランジスタにおけるキャリア移動度（正孔の移動度）の向上を図ることができる。さらに、シリコンゲルマニウム層１８の上にはシリコンエピタキシャル層１９が形成されており、下敷き絶縁膜１５の外側のシリコンエピタキシャル層１９の上面上にはシリサイド層２０が設けられている。これにより、シリサイド拡散不良やゲルマニウム汚染等の影響が後工程に出ないように配慮されている。従って、本実施形態では、ＰＭＩＳトランジスタの電流駆動能力を向上させることができる。

尚、シリコンゲルマニウム層１８は、ｐ型ソース／ドレイン領域１７ｂ上のみに形成されており、ｎ型ソース／ドレイン領域１７ａ上には形成されていない。

また、Ｐ型ＭＩＳトランジスタ形成領域に設けられている絶縁膜１１１、高誘電率絶縁膜１１２、保護膜１１３、Ｐｃｈメタル電極膜１１４ｂ、導電性埋め込み膜１１５、内側サイドウォールスペーサ１４、外側サイドウォールスペーサ１６、下敷き絶縁膜１５及びシリサイド層２０のそれぞれの材料は、Ｎ型ＭＩＳトランジスタ形成領域に設けられている絶縁膜１１１、高誘電率絶縁膜１１２、保護膜１１３、Ｐｃｈメタル電極膜１１４ｂ、導電性埋め込み膜１１５、内側サイドウォールスペーサ１４、外側サイドウォールスペーサ１６、下敷き絶縁膜１５及びシリサイド層２０のそれぞれの材料と同じである。

また、図２（ｂ）及び図３（ａ）、（ｂ）に示すように、各トランジスタのゲート電極頂部が露出するように、半導体基板１０上には応力絶縁膜２１を介して層間絶縁膜２２が形成されている。

また、図１及び図２（ａ）に示すように、各トランジスタのゲート電極（つまりゲート溝）は、活性領域１０ａと活性領域１０ｂとの間の素子分離領域１１上で接続しており、素子分離領域１１上に位置する部分の保護膜１１３には段差が形成されている。

以上に説明したように、本実施形態の半導体装置においてはリプレースメントゲート構造を用いており、Ｎ型ＭＩＳトランジスタのゲート電極は、保護膜１１３の直上にＮｃｈメタル電極膜１１４ａが形成され且つＮｃｈメタル電極膜１１４ａの直上にＰｃｈメタル電極膜１１４ｂが形成された構造を有し、Ｐ型ＭＩＳトランジスタのゲート電極は、保護膜１１３の直上にＰｃｈメタル電極膜１１４ｂが形成された構造を有している。

従って、後述するように、各トランジスタ領域上におけるゲート溝の形成に際し、ダミーゲート電極の除去を同時に行うことによって、言い換えると、ダミーゲート電極の除去工程を１回だけ実施することによって、ゲートラストプロセスの工程数を削減することができ、それにより、製造コスト及び歩留まり等を改善することができる。

また、本実施形態によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料（つまりＮｃｈメタル電極膜１１４ａ及びＰｃｈメタル電極膜１１４ｂ）との間に保護膜１１３が形成されているため、保護膜１１３を仕事関数調整用メタル材料の拡散緩衝層として、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料とを分離し、それにより、両者の間の相互拡散を制御することができる。また、後述するように、Ｐ型ＭＩＳトランジスタ領域のゲート溝内の仕事関数調整用メタル材料（つまりＮｃｈメタル電極膜１１４ａ）を選択的に除去する際に、ゲート絶縁膜がエッチャントに直接さらされてダメージが生じる事態を阻止することが可能となる。従って、前述の相互拡散やダメージに起因する閾値電圧制御の不良、デバイス信頼性やトランジスタ特性等の劣化を防止することができる。

さらに、本実施形態によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料との間に保護膜１１３を挿入することによって、ゲート絶縁膜中への仕事関数調整用メタル材料の拡散を制御することが可能となるだけではなく、後述するように、Ｐ型ＭＩＳトランジスタ領域のゲート溝内の仕事関数調整用メタル材料（つまりＮｃｈメタル電極膜１１４ａ）を選択的に除去する際に、保護膜１１３上部を同時に除去することによって、次のような効果も得ることができる。すなわち、保護膜１１３上部に拡散した又は打ち込まれた仕事関数調整用メタル材料を除去することができるので、メタル材料の残留に起因する仕事関数の劣化及び閾値電圧の劣化を防止することが可能となる。

以上のように、本実施形態によると、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれの製造時の歩留まりを改善しつつ、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれの低閾値電圧動作を可能とすることができる。

以下、本実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）及び図１１（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）及び図１１（ａ）は、図１に示すＣ−Ｃ’線における断面図であり、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）及び図１１（ｂ）は、図１に示すＤ−Ｄ’線における断面図である。また、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）及び図１１（ａ）、（ｂ）において、「ＮＭＩＳ」とは、Ｎ型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ）が形成されるＮ型ＭＩＳトランジスタ形成領域を示し、「ＰＭＩＳ」とは、Ｐ型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ）が形成されるＰ型ＭＩＳトランジスタ形成領域を示している。

まず、図４（ａ）及び（ｂ）に示すように、例えばシリコンからなる半導体基板１０の上部（半導体領域）に、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを区画するように素子分離領域１１を形成する。続いて、Ｎ型ＭＩＳトランジスタ形成領域の半導体基板１０の上部にｐ型ウェル領域１２ａを形成すると共に、Ｐ型ＭＩＳトランジスタ形成領域の半導体基板１０の上部にｎ型ウェル領域１２ｂを形成する。ここで、ｐ型ウェル領域１２ａのうち素子分離領域１１に囲まれている部分が活性領域１０ａとなり、ｎ型ウェル領域１２ｂのうち素子分離領域１１に囲まれている部分が活性領域１０ｂとなる。

次に、図５（ａ）及び（ｂ）に示すように、半導体基板１０の表面全体に対して、例えばケミカル酸化処理を行って、ダミー界面シリコン酸化膜１０１を形成する。ケミカル酸化は、例えば、一般的に用いられている、塩酸（ＨＣｌ）及び過酸化水素水（Ｈ₂ Ｏ₂ ）の混合溶液、又は硫酸（Ｈ₂ ＳＯ₄ ）及び過酸化水素水（Ｈ₂ Ｏ₂ ）の混合溶液等により半導体基板１０を処理することにより行ってもよい。ここで、ダミー界面シリコン酸化膜１０１として、光学膜厚が例えば１ｎｍ〜５ｎｍ程度のドライ酸化膜又はラジカル酸化膜等を用いることもできる。ラジカル酸化膜は、例えば、水素（Ｈ₂ ）と酸素（Ｏ₂ ）又は一酸化二窒素（Ｎ₂ Ｏ）との混合ガス雰囲気中で６００℃〜８５０℃程度の温度の熱処理を行うことにより形成してもよい。

続いて、図５（ａ）及び（ｂ）に示すように、ダミー界面シリコン酸化膜１０１上に、例えばＣＶＤ法等により、ダミーゲート電極として、例えば膜厚５０ｎｍ〜１００ｎｍ程度のポリシリコン膜１０２を堆積する。ここで、ポリシリコン膜１０２には不純物をドープする必要はない。逆に、ポリシリコン膜１０２に砒素等の不純物を高濃度でドープした場合、後工程のダミーゲート電極除去時に除去性が低下する等の悪影響が考えられるため、ポリシリコン膜１０２は、通常のノンドープポリシリコン膜でよい。その後、ポリシリコン膜１０２上に、例えばＣＶＤ法等により、例えば膜厚１０ｎｍ〜５０ｎｍ程度の酸化シリコン（ＳｉＯ₂ ）からなるハードマスク膜１０３を形成する。

次に、公知のリソグラフィ法及びエッチング法により、成膜したハードマスク膜１０３、ポリシリコン膜１０２及びダミー界面シリコン酸化膜１０１に対してゲートエッチングを行う。これにより、図５（ａ）及び（ｂ）に示すように、活性領域１０ａ及び１０ｂのそれぞれの上に、ダミーゲート電極及びダミーゲート絶縁膜からなるダミーゲートスタック構造が形成される。

続いて、図６（ａ）及び（ｂ）に示すように、半導体基板１０の表面全面の上並びに各ダミーゲートスタック構造の上面及び側面の上に、例えばＡＬＤ法により、例えば膜厚５ｎｍ〜１０ｎｍ程度のシリコン窒化（ＡＬＤ−ＳｉＮ）膜を成膜する。その後、成膜したシリコン窒化膜に対してエッチバックを行って、シリコン窒化膜における各ダミーゲートスタック構造の両側面上を除く部分を除去することにより、各ダミーゲートスタック構造の両側面上に内側サイドウォールスペーサ１４を形成する。

次に、図６（ａ）及び（ｂ）に示すように、公知の方法により、活性領域１０ｂをマスクした状態で、活性領域１０ａ（ｐ型ウェル領域１２ａ）に、ダミーゲートスタック構造及び内側サイドウォールスペーサ１４をマスクとしてｎ型ドーパントを注入することにより、接合深さが比較的浅いｎ型エクステンション領域１３ａを形成する。その後、活性領域１０ａをマスクした状態で、活性領域１０ｂ（ｎ型ウェル領域１２ｂ）に、ダミーゲートスタック構造及び内側サイドウォールスペーサ１４をマスクとしてｐ型ドーパントを注入することにより、接合深さが比較的浅いｐ型エクステンション領域１３ｂを形成する。

続いて、図６（ａ）及び（ｂ）に示すように、各ダミーゲートスタック構造の両側面上に内側サイドウォールスペーサ１４を挟んでサイドウォール構造を形成する。具体的には、半導体基板１０上の全面に、内側サイドウォールスペーサ１４を含む各ダミーゲートスタック構造を覆うように、例えばＣＶＤ法又はＡＬＤ法を用いて、下敷き絶縁膜１５を成膜した後、下敷き絶縁膜１５上にシリコン窒化膜を成膜し、その後、エッチバックを行うことによって、各ダミーゲートスタック構造の両側面上に内側サイドウォールスペーサ１４を挟んで外側サイドウォールスペーサ１６を形成する。ここで、外側サイドウォールスペーサ１６と活性領域１０ａとの間には下敷き絶縁膜１５が介在する。

続いて、図６（ａ）及び（ｂ）に示すように、活性領域１０ｂをマスクした状態で、活性領域１０ａ（ｐ型ウェル領域１２ａ）に、ダミーゲートスタック構造、内側サイドウォールスペーサ１４及び外側サイドウォールスペーサ１６をマスクとして、ｎ型ドーパントを注入することにより、ｎ型エクステンション領域１３ａよりも接合深さが深いｎ型ソース／ドレイン領域１７ａを形成する。その後、活性領域１０ａをマスクした状態で、活性領域１０ｂ（ｎ型ウェル領域１２ｂ）に、ダミーゲートスタック構造、内側サイドウォールスペーサ１４及び外側サイドウォールスペーサ１６をマスクとして、ｐ型ドーパントを注入することにより、ｐ型エクステンション領域１３ｂよりも接合深さが深いｐ型ソース／ドレイン領域１７ｂを形成する。

続いて、Ｎ型ＭＩＳトランジスタ形成領域を覆うレジストマスク（図示省略未記載）と、Ｐ型ＭＩＳトランジスタ形成領域におけるハードマスク膜１０３、内側サイドウォールスペーサ１４及び外側サイドウォールスペーサ１６とをエッチングマスクとし、例えばＨＢｒをエッチングガスとして、ｐ型ソース／ドレイン領域１７ｂの上部に対してドライエッチングを行う。これにより、ｐ型ソース／ドレイン領域１７ｂの上部にリセス部（シリコン混晶部を形成するための凹部）が形成される。リセス部の深さは、例えば６０ｎｍである。その後、図６（ｂ）に示すように、リセス部内にシリコンゲルマニウム層１８をエピタキシャル成長により形成する。ここで、Ｓｉのソースガスとして、例えばシラン（ＳｉＨ₄ ）又はジクロロシラン（ＳｉＨ₄ Ｃｌ₂ ）等を、Ｇｅのソースガスとして、例えばゲルマン（ＧｅＨ₄ ）等を使用することができる。また、ボロンなどのｐ型不純物を注入しながら、シリコンゲルマニウム層１８をエピタキシャル成長により形成してもよい。このように形成されたシリコンゲルマニウム層（シリコン混晶層）１８は活性領域１０ｂの一部分となる。また、シリコンゲルマニウム層１８は例えば６０ｎｍ程度の厚さを有し、シリコンゲルマニウム層１８におけるＧｅの濃度は例えば２０〜３０原子％程度である。その後、図６（ｂ）に示すように、シリコンゲルマニウム層１８上に、シリサイド用カバー膜として、例えばシラン（ＳｉＨ₄ ）又はジクロロシラン（ＳｉＨ₄ Ｃｌ₂ ）等を用いて、例えば１０ｎｍ〜３０ｎｍ程度のシリコンエピタキシャル層（シリコンキャップ層）１９をエピタキシャル成長により選択的に形成する。その後、前述のＮ型ＭＩＳトランジスタ形成領域を覆うレジストマスクを除去した後、半導体基板１０に対して例えば１０００℃程度のスパイクアニール処理を行う。この熱処理により、半導体基板１０に注入されたｎ型不純物及びｐ型不純物がそれぞれ活性化される。

続いて、例えばＰＶＤ（Physical Vapor Deposition ）法又はＣＶＤ法等により、各ソース／ドレイン領域１７ａ及び１７ｂが形成された半導体基板１０の上に全面にわたって、例えば、コバルト（Ｃｏ）、タングステン（Ｗ）、プラチナ（Ｐｔ）又はニッケル（Ｎｉ）等からなる金属膜を堆積する。その後、所定の熱処理及び未反応金属膜の選択除去を行う。これによって、図６（ａ）及び（ｂ）に示すように、ｎ型ソース／ドレイン領域１７ａの上部及びｐ型ソース／ドレイン領域１７ｂ（正確にはシリコンエピタキシャル層２０）の上部に、金属シリサイドであるシリサイド層２０を形成する。

次に、図７（ａ）及び（ｂ）に示すように、例えばＣＶＤ法等により、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域のそれぞれを覆うように、例えば窒化シリコン（ＳｉＮ）からなる応力絶縁膜２１を成膜する。この応力絶縁膜２１を設けることにより、各シリサイド層２０の酸化が抑制されると共に、各トランジスタにおけるチャネル方向の歪み効果を生じさせることができる。

尚、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域をそれぞれ個別にマスクすることにより、応力絶縁膜２１として、Ｎ型ＭＩＳトランジスタ形成領域には引張り応力を生じさせる効果を持つＳｉＮ膜を、Ｐ型ＭＩＳトランジスタ形成領域には圧縮応力を生じさせる効果を持つＳｉＮをそれぞれ個別に形成してもよい。

次に、図７（ａ）及び（ｂ）に示すように、各ダミーゲートスタック構造の間を埋め込むように、応力絶縁膜２１上に例えばシリコン酸化膜からなる層間絶縁膜２２を堆積する。ここで、各ダミーゲートスタック構造の間にボイドやシーム等の埋め込み不良が生じることを阻止しつつ、応力絶縁膜２１からの窒素の脱離、シリサイド層２０の構成材料のチャネル領域側への拡散、及び、ソース／ドレイン領域等の不純物深さ分布の劣化等を防止するために、低温且つ埋め込み性に優れた成膜方法、例えばＡＬＤ法又はＣＶＤ法を用いて層間絶縁膜２２を成膜してもよい。

次に、例えばＣＭＰ法により、層間絶縁膜２２に対して平坦化処理を行って、層間絶縁膜２２の上部、応力絶縁膜２１の一部、及び各ダミーゲートスタック構造のハードマスク膜１０３を除去することにより、各ダミーゲートスタック構造のポリシリコン膜（ダミーゲート電極膜）１０２を露出させる。次に、例えばウェットエッチング法により、各ダミーゲートスタック構造のポリシリコン膜１０２を除去する。このポリシリコン膜１０２が除去された結果、図７（ａ）及び（ｂ）に示すように、活性領域１０ａ上に、互いに対向する内側サイドウォールスペーサ１４を側壁部とし且つ露出したダミー界面シリコン酸化膜１０１を底部とするゲート溝２３ａが形成されると共に、活性領域１０ｂ上に、互いに対向する内側サイドウォールスペーサ１４を側壁部とし且つ露出したダミー界面シリコン酸化膜１０１を底部とするゲート溝２３ｂが形成される。ここで、ダミーゲート電極であるポリシリコン膜１０２を除去する際には、エッチングダメージがなく且つ酸化シリコンとの選択性が高い溶液、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ：TetraMethyl Ammonium Hydroxide）溶液を用いてもよい。この場合、薬液温度が例えば５０℃程度で、濃度（体積％濃度）が例えば３％〜５％程度の低濃度溶液を用いると、取り扱いが容易になる。続いて、各ゲート溝２３ａ及び２３ｂの底部のダミー界面シリコン酸化膜１０１を除去する。ここで、例えば、希釈フッ化水素酸、具体的には、濃度（体積％濃度）が例えば１％〜２％程度のフッ化水素酸を用いてダミー界面シリコン酸化膜１０１を除去してもよいが、外側サイドウォールスペーサ１６下の下敷き絶縁膜１５がエッチングされないように注意する必要がある。

続いて、図８（ａ）及び（ｂ）に示すように、各ゲート溝２３ａ及び２３ｂの底部に、例えば界面シリコン酸化膜からなる絶縁膜１１１を形成する。絶縁膜１１１としては、例えば、光学膜厚が０．５ｎｍ〜１ｎｍ程度のケミカル酸化膜、又は光学膜厚が０．５ｎｍ〜２．０ｎｍ程度のドライ酸化膜若しくはラジカル酸化膜等を用いてもよい。ケミカル酸化膜は、例えば、一般的に用いられている、塩酸（ＨＣｌ）及び過酸化水素水（Ｈ₂ Ｏ₂ ）の混合溶液、又は硫酸（Ｈ₂ ＳＯ₄ ）及び過酸化水素水（Ｈ₂ Ｏ₂ ）の混合溶液等により半導体基板１０を処理することにより形成してもよい。また、Ｏ₃ を混入させた純水に半導体基板１０を曝すことによって、ケミカル酸化膜を形成してもよい。一方、ラジカル酸化膜は、水素（Ｈ₂ ）と酸素（Ｏ₂ ）又は一酸化二窒素（Ｎ₂ Ｏ）との混合ガス雰囲気中で６００℃〜８５０℃程度の温度の熱処理を行うことにより形成してもよい。

続いて、図８（ａ）及び（ｂ）に示すように、例えば原子層堆積（ＡＬＤ）法により、各ゲート溝２３ａ及び２３における絶縁膜１１１の上面及び各ゲート溝２３ａ及び２３の両側壁面を覆うように、半導体基板１０上の全面に高誘電率絶縁膜１１２を形成する。高誘電率膜１１２としては、例えば、ハフニウムシリケート（ＨｆＳｉＯ）、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ハフニウム（ＨｆＯ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯ）等のハフニウム（Ｈｆ）含有絶縁膜を用いることができる。また、ＡＬＤ法を用いて高誘電率絶縁膜１１２を形成する場合、例えば、原料として、テトラキス（エチルメチルアミノ）ハフニウム（Ｈｆ[Ｎ（Ｃ₂ Ｈ₅ ）ＣＨ₃ ]₄ )等のハフニウム（Ｈｆ）を含む有機系材料と、モノシラン（ＳｉＨ₄ ）等のシリコン（Ｓｉ）を含むガス又はトリス（ジメチルアミノ）シラン（ＳｉＨ[Ｎ（ＣＨ₃ ）₂ ]₃ ）等のシリコン（Ｓｉ）を含む有機系材料とを用いて、２５０℃〜３５０℃程度の成膜温度で、短時間に且つ繰り返し堆積を行うと共に、１つの堆積から次の堆積までの間に余剰原料のパージを行いながら、酸素（Ｏ₂ ）ガス、オゾン（Ｏ₃ ）ガス又は水蒸気（Ｈ₂ Ｏ）等を用いて堆積膜の酸化を行ってもよい。尚、Ｈｆ含有原料として、有機系材料に代えて、塩化ハフニウム（ＨｆＣｌ₄ ）又は塩化ジルコニウム（ＺｒＣｌ₄ ）等の無機系材料を用いてもよい。また、高誘電率絶縁膜１１２の膜厚を、例えばＥＯＴ（等価酸化膜厚）で０．５ｎｍ〜２．０ｎｍ程度とする場合には、高誘電率絶縁膜１１２と絶縁膜１１１とを合わせた物理膜厚を１ｎｍ〜３ｎｍ程度とすればよい。また、高誘電率絶縁膜１１２として、前述したように、酸化ジルコニウム（ＺｒＯ）を含むＨｆ含有誘電体膜としてもよいし、又は、Ｈｆ含有誘電体膜に代えて、例えば、酸化ジルコニウム（ＺｒＯ）からなる単体の誘電率膜を用いてもよい。

続いて、図８（ａ）及び（ｂ）に示すように、各ゲート溝２３ａ及び２３の底面及び両側壁面を覆うように、高誘電率絶縁膜１１２の上に保護膜１１３を形成する。保護膜１１３は、後工程でＰ型ＭＩＳトランジスタ形成領域上においてＮｃｈメタル電極膜を除去する際に、Ｎｃｈメタル電極膜の構成材料がＰ型ＭＩＳトランジスタ形成領域の高誘電率絶縁膜１１２中へ拡散することを防止するためのストッパー機能を有する。また、保護膜１１３は、Ｎｃｈメタル電極膜の除去時に高誘電率絶縁膜１１２が薬液又はエッチャントに直接曝されてダメージを受けることを阻止するためのストッパー機能を有する。保護膜１１３の材料としては、例えば、窒化チタン、窒化ハフニウム、窒化タンタル若しくは窒化ニッケル等の金属窒化物を用いてもよい。保護膜１１３の膜厚（堆積時膜厚）は例えば２〜５ｎｍ程度であってもよい。また、保護膜１１３の成膜方法としては、例えばＡＬＤ法又はＰＶＤ法のいずれを用いてもよい。

続いて、図８（ａ）及び（ｂ）に示すように、各ゲート溝２３ａ及び２３の底面及び両側壁面を覆うように、保護膜１１３上に、Ｎ型ＭＩＳトランジスタの実効仕事関数の値をシフトさせるための仕事関数調整用メタル電極膜（Ｎｃｈメタル電極膜）１１４ａを形成する。Ｎｃｈメタル電極膜１１４ａの材料としては、Ｎ型ＭＩＳトランジスタの仕事関数を持つ金属又は当該金属の化合物、例えば、金属アルミニウム、金属チタン、若しくはそれらの合金、窒化ハフニウム、炭化タンタル又はランタン酸化物等を用いてもよい。Ｎｃｈメタル電極膜１１４ａの膜厚（堆積時膜厚）は例えば１ｎｍ〜５ｎｍ程度であってもよい。また、Ｎｃｈメタル電極膜１１４ａの成膜方法としては、例えばＡＬＤ法又はＰＶＤ法のいずれを用いてもよい。但し、Ｎｃｈメタル電極膜１１４ａについては、特に、短チャネル領域のしきい値劣化（つまり、チャネル長が短くなった場合の閾値電圧の劣化）を阻止する必要がある点、及び、各ゲート溝２３ａ及び２３の底面及び両側壁面を確実に被覆する必要がある点から、例えばＡＬＤ法又は高指向性スパッタ法等による成膜方法を用いてもい。

尚、Ｎｃｈメタル電極膜１１４ａの構成材料は、大気暴露やリソグラフィ工程等による酸化に起因して特性が容易に劣化する傾向があるので、Ｎｃｈメタル電極膜１１４ａの形成後に、保護膜１１３と同様の保護膜によってＮｃｈメタル電極膜１１４ａを覆い、それによって、Ｎｃｈメタル電極膜１１４ａの酸化を防止して特性を安定化させてもよい。

次に、図９（ａ）及び（ｂ）に示すように、公知のリソグラフィ法を用いて、Ｎ型ＭＩＳトランジスタ形成領域を覆うレジストパターン１２１を形成した後、レジストパターン１２１をマスクとして、Ｐ型ＭＩＳトランジスタ形成領域に形成されたＮｃｈメタル電極膜１１４ａの除去を行う。Ｎｃｈメタル電極膜１１４ａの除去には、ドライエッチング法又はウェットエッチング法のいずれの方法を用いてもよいが、エッチングダメージによって高誘電率絶縁膜１１２の信頼性を劣化させず、且つＮｃｈメタル電極膜１１４ａを効率良く除去できる方法を用いることが望ましい。例えば、Ｎｃｈメタル電極膜１１４ａがＡｌ、Ｔｉ又はＴａを含む場合、硫酸（Ｈ₂ ＳＯ₄ ）、過酸化水素（Ｈ₂ Ｏ₂ ）、又は塩酸（ＨＣｌ）と過酸化水素（Ｈ₂ Ｏ₂ ）との混合薬液を用いてＮｃｈメタル電極膜１１４ａを除去してもよい。

図１２（ａ）、（ｂ）及び図１３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法のうち、図９（ａ）及び（ｂ）に示す工程から図１０（ａ）及び（ｂ）に示す工程までの詳細を工程順に示す断面図（図１に示すＡ−Ａ’線における断面図）である。図１２（ａ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域を覆うレジストパターン１２１を形成した後、図１２（ｂ）に示すように、レジストパターン１２１をマスクとして、Ｐ型ＭＩＳトランジスタ形成領域に形成されたＮｃｈメタル電極膜１１４ａの除去を行う。このとき、Ｐ型ＭＩＳトランジスタ形成領域において、Ｎｃｈメタル電極膜１１４ａの構成材料が拡散している保護膜１１３の上部も合わせて除去する。これにより、ＰＮ境界部（つまりＮ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを区画する素子分離領域１１）上において保護膜１１３に段差が発生する。当該段差の大きさは、保護膜１１３の膜厚（堆積時膜厚）に依存するが、保護膜１１３の膜厚（堆積時膜厚）が例えば５ｎｍ程度である場合、１ｎｍ〜３ｎｍ程度となる。ここで、本実施形態は、Ｐ型ＭＩＳトランジスタ形成領域において保護膜１１３を完全には除去しないことを特徴としている。また、Ｐ型ＭＩＳトランジスタ形成領域においてＮｃｈメタル電極膜１１４ａと共に保護膜１１３の上部を同時に除去することにより、Ｐ型ＭＩＳトランジスタ形成領域においてＮｃｈメタル電極膜１１４ａを完全に（つまり最大限に）除去することが可能となる。

次に、図１３（ａ）に示すように、レジストパターン１２１を除去した後、図１０（ａ）、（ｂ）及び図１３（ｂ）に示すように、各ゲート溝２３ａ及び２３ｂのそれぞれの底面及び側壁面を覆うように、ゲート溝２３ａ内のＮｃｈメタル電極膜１１４ａの上及びゲート溝２３ｂ内の保護膜１１３の上に、Ｐ型ＭＩＳトランジスタの仕事関数調整用メタル電極膜（Ｐｃｈメタル電極膜）１１４ｂを形成する。Ｐｃｈメタル電極膜１１４ｂの材料としては、比較的高い仕事関数を持つ材料、例えば、窒化チタン、ルテニウム酸化物、又は白金若しくは金等の貴金属等を用いてもよい。Ｐｃｈメタル電極膜１１４ｂの膜厚（堆積時膜厚）は例えば４ｎｍ〜１０ｎｍ程度であってもよい。また、Ｐｃｈメタル電極膜１１４ｂの成膜方法としては、ＰＶＤ法の他、例えばＡＬＤ法又はＰＶＤ法のいずれを用いてもよい。続いて、図１０（ａ）、（ｂ）及び図１３（ｂ）に示すように、各ゲート溝２３ａ及び２３ｂのそれぞれにおけるＰｃｈメタル電極膜１１４ｂにより形成される凹部が埋まるように、ゲート溝２３ａ内のＰｃｈメタル電極膜１１４ｂの上及びゲート溝２３ｂ内のＰｃｈメタル電極膜１１４ｂの上に導電性の金属含有膜１１５を形成する。金属含有膜１１５の材料としては、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、又は窒化チタン（ＴｉＮ）等が適用可能である。また、各ゲート溝２３ａ及び２３ｂ内でのシームやボイドの形成を抑制するために、例えば、金属含有膜１１５の成膜前に、金属含有膜１１５との親和性の高いシード層を形成しておき、その後、例えばＡＬＤ法又は高温リフローを伴うＰＶＤ法のいずれかを用いて金属含有膜１１５を成膜することが望ましい。

次に、図１１（ａ）及び（ｂ）に示すように、ＣＭＰ法により、各ゲート溝２３ａ及び２３ｂの外側の金属含有膜１１５、Ｐｃｈメタル電極膜１１４ｂ、Ｎｃｈメタル電極膜１１４ａ、保護膜１１３及び高誘電率絶縁膜１１２を研磨して除去すると共に、各ゲート溝２３ａ及び２３ｂに埋め込まれた前記の各膜の平坦化を行う。ここで、図１１（ａ）及び（ｂ）に示す研磨及び除去をＣＭＰ法のみを用いて実施すると、幅広パターンを有する各ゲート溝２３ａ及び２３ｂに形成されたゲート電極の上面高さが弧状に変化するように研磨される、いわゆるディッシングが問題になる場合がある。その場合には、ＣＭＰ法とドライエッチングによるエッチバックとを組み合わせて前記の各膜を除去してもよい。

その後、図示は省略しているが、ｎ型ソース／ドレイン領域１７ａ及びｐ型ソース／ドレイン領域１７ｂ（正確には各ソース／ドレイン領域上のシリサイド層２０）、並びに各ゲート溝２３ａ及び２３ｂに埋め込まれたリプレースメントゲート電極のそれぞれに電気的に接続するコンタクト及び配線の形成を行うことにより、半導体装置を完成させる。

（第２の実施形態）
まず、第２の実施形態に係る半導体装置の構造について、図１４、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）を参照しながら説明する。図１４は、本実施形態に係る半導体装置の平面図である。図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）は、それぞれ、図１４に示すＡーＡ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線における断面図である。尚、図１４、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）において、図１、図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）に示す第１の実施形態に係る半導体装置と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。また、図１４、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）において、「ＮＭＩＳ」とは、Ｎ型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ）が形成されるＮ型ＭＩＳトランジスタ形成領域を示し、「ＰＭＩＳ」とは、Ｐ型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ）が形成されるＰ型ＭＩＳトランジスタ形成領域を示している。また、図１４では、シリサイド層２０、応力絶縁膜２１及び層間絶縁膜２２の図示を省略している。

図１４、図１５（ａ）、（ｂ）及び図１６（ａ）、（ｂ）に示すように、本実施形態に係る半導体装置が第１の実施形態と異なっている点は、活性領域１０ａ及び１０ｂのそれぞれの上における絶縁膜１１１を底部とし且つ内側サイドウォールスペーサ１４を側壁部とするゲート溝の側壁面上には、高誘電率絶縁膜１１２及び保護膜１１３が形成されていないことである。

このような本実施形態に係る半導体装置によっても、第１の実施形態と同様の効果を得ることができる。

また、本実施形態に係る半導体装置を製造する方法が第１の実施形態と異なっている点は、ダミーゲート電極形成前に、絶縁膜（界面シリコン酸化膜）１１１、高誘電率絶縁膜１１２、及び、ダミーゲート電極除去時のエッチングストップ層として機能する保護膜（金属含有層）１１３の形成を行うことである。

以下、本実施形態に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。図１７（ａ）、（ｂ）、図１８（ａ）、（ｂ）、図１９（ａ）、（ｂ）、図２０（ａ）、（ｂ）、図２１（ａ）、（ｂ）、図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）及び図２４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）及び図２４（ａ）は、図１４に示すＣ−Ｃ’線における断面図であり、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）及び図２４（ｂ）は、図１４に示すＤ−Ｄ’線における断面図である。また、図１７（ａ）、（ｂ）、図１８（ａ）、（ｂ）、図１９（ａ）、（ｂ）、図２０（ａ）、（ｂ）、図２１（ａ）、（ｂ）、図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）及び図２４（ａ）、（ｂ）において、「ＮＭＩＳ」とは、Ｎ型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ）が形成されるＮ型ＭＩＳトランジスタ形成領域を示し、「ＰＭＩＳ」とは、Ｐ型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ）が形成されるＰ型ＭＩＳトランジスタ形成領域を示している。

まず、第１の実施形態の図４（ａ）及び（ｂ）に示す工程と同様に、図１７（ａ）及び（ｂ）に示すように、例えばシリコンからなる半導体基板１０の上部（半導体領域）に、Ｎ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを区画するように素子分離領域１１を形成する。続いて、Ｎ型ＭＩＳトランジスタ形成領域の半導体基板１０の上部にｐ型ウェル領域１２ａを形成すると共に、Ｐ型ＭＩＳトランジスタ形成領域の半導体基板１０の上部にｎ型ウェル領域１２ｂを形成する。ここで、ｐ型ウェル領域１２ａのうち素子分離領域１１に囲まれている部分が活性領域１０ａとなり、ｎ型ウェル領域１２ｂのうち素子分離領域１１に囲まれている部分が活性領域１０ｂとなる。

次に、図１８（ａ）及び（ｂ）に示すように、半導体基板１０に対して、例えばウェット処理を行うことにより、半導体基板１０の表面上に、例えば厚さ１ｎｍ以下の薄い界面シリコン酸化膜からなる絶縁膜１１１を形成する。ウェット処理においては、例えば、塩酸（ＨＣｌ）と過酸化水素（Ｈ₂ Ｏ₂ ）との混合液であるＨＰＭ（Hydrochloric acid-Hydrogen Peroxide Mixture ）溶液、又はオゾン（Ｏ₃ ）水等を用いてもよい。また必要に応じて、酸素（Ｏ₂ ）と水素（Ｈ₂ ）との混合ガス雰囲気中又は一酸化二窒素（Ｎ₂ Ｏ）と水素（Ｈ₂ ）との混合ガス雰囲気中で低温ＲＴＰ（Rapid Thermal Process ）プロセスを行うことによって、絶縁膜１１１となる界面シリコン酸化膜を形成してもよい。

次に、図１８（ａ）及び（ｂ）に示すように、例えばＡＬＤ法により、絶縁膜１１１上に高誘電率絶縁膜１１２を形成する。高誘電率絶縁膜１１２の具体的な形成方法は、第１の実施形態の図８（ａ）及び（ｂ）に示す工程における高誘電率絶縁膜１１２の形成方法と同様である。

次に、図１８（ａ）及び（ｂ）に示すように、高誘電率絶縁膜１１２の上に、例えば厚さ２ｎｍ〜５ｎｍ程度の保護膜１１３を形成する。保護膜１１３は、後工程でダミーゲート電極を除去する際、及び、後工程でＰ型ＭＩＳトランジスタ形成領域上においてＮｃｈメタル電極膜を除去する際に、高誘電率絶縁膜１１２がエッチングされることを防止するエッチングストップ層として機能する。保護膜１１３の材料としては、例えば、窒化チタン、窒化ハフニウム、窒化タンタル若しくは窒化ニッケル等の金属窒化物を用いてもよい。また、保護膜１１３の成膜方法としては、例えばＡＬＤ法又はＰＶＤ法のいずれを用いてもよい。

次に、図１８（ａ）及び（ｂ）に示すように、保護膜１１３上に、例えばＣＶＤ法等により、ダミーゲート電極として、例えば膜厚５０ｎｍ〜１００ｎｍ程度のポリシリコン膜１０２を堆積する。ここで、ポリシリコン膜１０２には不純物をドープする必要はない。逆に、ポリシリコン膜１０２に砒素等の不純物を高濃度でドープした場合、後工程のダミーゲート電極除去時に除去性が低下する等の悪影響が考えられるため、ポリシリコン膜１０２は、通常のノンドープポリシリコン膜でよい。その後、ポリシリコン膜１０２上に、例えばＣＶＤ法等により、例えば膜厚１０ｎｍ〜５０ｎｍ程度の酸化シリコン（ＳｉＯ₂ ）からなるハードマスク膜１０３を形成する。

次に、公知のリソグラフィ法及びエッチング法により、成膜したハードマスク膜１０３、ポリシリコン膜１０２、保護膜１１３、高誘電率絶縁膜１１２及び絶縁膜１１１に対してゲートエッチングを行う。これにより、図１８（ａ）及び（ｂ）に示すように、活性領域１０ａ及び１０ｂのそれぞれの上に、絶縁膜１１１及び高誘電率絶縁膜１１２からなるゲート絶縁膜並びに保護膜１１３を介して、ダミーゲート電極が形成される。

次に、第１の実施形態の図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）に示す工程と同様に、図１９（ａ）及び（ｂ）に示すように、内側サイドウォールスペーサ１４、ｎ型エクステンション領域１３ａ、ｐ型エクステンション領域１３ｂ、下敷き絶縁膜１５、外側サイドウォールスペーサ１６、ｎ型ソース／ドレイン領域１７ａ、ｐ型ソース／ドレイン領域１７ｂ、シリコンゲルマニウム層１８、シリコンエピタキシャル層（シリコンキャップ層）１９、シリサイド層２０、応力絶縁膜２１及び層間絶縁膜２２を形成した後、層間絶縁膜２２に対して平坦化処理を行って、各ダミーゲートスタック構造のポリシリコン膜（ダミーゲート電極膜）１０２を露出させる。

次に、図２０（ａ）及び（ｂ）に示すように、例えばＴＭＡＨ溶液を用いたウェットエッチング法により、各ダミーゲートスタック構造のポリシリコン膜１０２を除去する。このポリシリコン膜１０２が除去された結果、図２０（ａ）及び（ｂ）に示すように、活性領域１０ａ上に、互いに対向する内側サイドウォールスペーサ１４を側壁部とし且つ露出した保護膜１１３を底部とするゲート溝２３ａが形成されると共に、活性領域１０ｂ上に、互いに対向する内側サイドウォールスペーサ１４を側壁部とし且つ露出した保護膜１１３を底部とするゲート溝２３ｂが形成される。

次に、各ゲート溝２３ａ及び２３ｂ内の保護膜１１３表面の残留酸化物の除去を行った後、図２１（ａ）及び（ｂ）に示すように、各ゲート溝２３ａ及び２３の底面及び両側壁面を覆うように、保護膜１１３上に、Ｎ型ＭＩＳトランジスタの実効仕事関数の値をシフトさせるための仕事関数調整用メタル電極膜（Ｎｃｈメタル電極膜）１１４ａを形成する。Ｎｃｈメタル電極膜１１４ａの材料、膜厚及び成膜方法は、第１の実施形態の場合と同様である。

次に、図２２（ａ）及び（ｂ）に示すように、公知のリソグラフィ法を用いて、Ｎ型ＭＩＳトランジスタ形成領域を覆うレジストパターン１２１を形成した後、レジストパターン１２１をマスクとして、Ｐ型ＭＩＳトランジスタ形成領域に形成されたＮｃｈメタル電極膜１１４ａの除去を行う。Ｎｃｈメタル電極膜１１４ａの除去方法は、第１の実施形態の場合と同様である。

図２５（ａ）、（ｂ）及び図２６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法のうち、図２２（ａ）及び（ｂ）に示す工程から図２３（ａ）及び（ｂ）に示す工程までの詳細を工程順に示す断面図（図１４に示すＡ−Ａ’線における断面図）である。図２５（ａ）に示すように、Ｎ型ＭＩＳトランジスタ形成領域を覆うレジストパターン１２１を形成した後、図２５（ｂ）に示すように、レジストパターン１２１をマスクとして、Ｐ型ＭＩＳトランジスタ形成領域に形成されたＮｃｈメタル電極膜１１４ａの除去を行う。このとき、Ｐ型ＭＩＳトランジスタ形成領域において、Ｎｃｈメタル電極膜１１４ａの構成材料が拡散している保護膜１１３の上部も合わせて除去する。これにより、ＰＮ境界部（つまりＮ型ＭＩＳトランジスタ形成領域とＰ型ＭＩＳトランジスタ形成領域とを区画する素子分離領域１１）上において保護膜１１３に段差が発生する。当該段差の大きさは、保護膜１１３の膜厚（堆積時膜厚）に依存するが、保護膜１１３の膜厚（堆積時膜厚）が例えば５ｎｍ程度である場合、１ｎｍ〜３ｎｍ程度となる。ここで、本実施形態は、Ｐ型ＭＩＳトランジスタ形成領域において保護膜１１３を完全には除去しないことを特徴としている。また、Ｐ型ＭＩＳトランジスタ形成領域においてＮｃｈメタル電極膜１１４ａと共に保護膜１１３の上部を同時に除去することにより、Ｐ型ＭＩＳトランジスタ形成領域においてＮｃｈメタル電極膜１１４ａを完全に（つまり最大限に）除去することが可能となる。

次に、図２６（ａ）に示すように、レジストパターン１２１を除去した後、図２３（ａ）、（ｂ）及び図２６（ｂ）に示すように、各ゲート溝２３ａ及び２３ｂのそれぞれの底面及び側壁面を覆うように、ゲート溝２３ａ内のＮｃｈメタル電極膜１１４ａの上及びゲート溝２３ｂ内の保護膜１１３の上に、Ｐ型ＭＩＳトランジスタの仕事関数調整用メタル電極膜（Ｐｃｈメタル電極膜）１１４ｂを形成する。Ｐｃｈメタル電極膜１１４ｂの材料、膜厚及び成膜方法は、第１の実施形態の場合と同様である。続いて、図２３（ａ）、（ｂ）及び図２６（ｂ）に示すように、各ゲート溝２３ａ及び２３ｂのそれぞれにおけるＰｃｈメタル電極膜１１４ｂにより形成される凹部が埋まるように、ゲート溝２３ａ内のＰｃｈメタル電極膜１１４ｂの上及びゲート溝２３ｂ内のＰｃｈメタル電極膜１１４ｂの上に導電性の金属含有膜１１５を形成する。金属含有膜１１５の材料及び成膜方法は、第１の実施形態の場合と同様である。

次に、図２４（ａ）及び（ｂ）に示すように、ＣＭＰ法により、各ゲート溝２３ａ及び２３ｂの外側の金属含有膜１１５、Ｐｃｈメタル電極膜１１４ｂ及びＮｃｈメタル電極膜１１４ａを研磨して除去すると共に、各ゲート溝２３ａ及び２３ｂに埋め込まれた前記の各膜の平坦化を行う。ここで、図２４（ａ）及び（ｂ）に示す研磨及び除去をＣＭＰ法のみを用いて実施すると、幅広パターンを有する各ゲート溝２３ａ及び２３ｂに形成されたゲート電極の上面高さが弧状に変化するように研磨される、いわゆるディッシングが問題になる場合がある。その場合には、ＣＭＰ法とドライエッチングによるエッチバックとを組み合わせて前記の各膜を除去してもよい。

その後、図示は省略しているが、ｎ型ソース／ドレイン領域１７ａ及びｐ型ソース／ドレイン領域１７ｂ（正確には各ソース／ドレイン領域上のシリサイド層２０）、並びに各ゲート溝２３ａ及び２３ｂに埋め込まれたリプレースメントゲート電極のそれぞれに電気的に接続するコンタクト及び配線の形成を行うことにより、半導体装置を完成させる。

尚、第１及び第２の実施形態においては、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にＮ型ＭＩＳトランジスタの仕事関数調整用メタル電極膜（Ｎｃｈメタル電極膜）１１４ａを形成した後、Ｐ型ＭＩＳトランジスタ形成領域に形成されたＮｃｈメタル電極膜１１４ａを除去し、その後、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にＰ型ＭＩＳトランジスタの仕事関数調整用メタル電極膜（Ｐｃｈメタル電極膜）１１４ｂを形成した。しかし、これに代えて、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にＰｃｈメタル電極膜を形成した後、Ｎ型ＭＩＳトランジスタ形成領域に形成されたＰｃｈメタル電極膜を除去し、その後、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域にＮｃｈメタル電極膜を形成してもよい。但し、Ｎｃｈメタル電極膜１１４ａは、例えばＡｌ、Ｔｉ又はＭｏ等の酸化されやすい物質を含むと共に、当該酸化に起因してＮ型ＭＩＳトランジスタの特性が変動して劣化する場合がある。このため、Ｐｃｈメタル電極膜を先に形成した場合、例えば、高誘電率絶縁膜上におけるＰｃｈメタル電極膜の洗浄工程や除去工程等に伴う酸素残留、及び、その後に形成されるＮｃｈメタル電極膜との反応に起因するＰｃｈメタル電極膜の特性変動等が問題となる場合がある。このような場合には、第１及び第２の実施形態のように、Ｎｃｈメタル電極膜を先に形成すること、言い換えると、Ｎ型ＭＩＳトランジスタ形成領域においてＰｃｈメタル電極膜の除去を行わないことが望ましい。

本発明に係る半導体装置及びその製造方法によると、トランジスタを構成するゲート絶縁膜のダメージ、及び仕事関数調整用メタルの加工に起因するトランジスタ特性の劣化等を防止して信頼性及び歩留まり等を改善することができるので、メタルゲート電極を有するトランジスタを備えた半導体装置等に有用である。

１０ 半導体基板
１０ａ、１０ｂ 活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ａ ｎ型エクステンション領域
１３ｂ ｐ型エクステンション領域
１４ 内側サイドウォールスペーサ
１５ 下敷き絶縁膜
１６ 外側サイドウォールスペーサ
１７ａ ｎ型ソース／ドレイン領域
１７ｂ ｐ型ソース／ドレイン領域
１８ シリコンゲルマニウム層
１９ シリコンキャップ層
２０ シリサイド層
２１ 応力絶縁膜
２２ 層間絶縁膜
２３ａ、２３ｂ ゲート溝
１０１ ダミー界面シリコン酸化膜
１０２ ポリシリコン膜
１０３ ハードマスク膜
１１１ 絶縁膜
１１２ 高誘電率ゲート絶縁膜
１１３ 保護膜
１１４ａ Ｎｃｈメタル電極膜
１１４ｂ Ｐｃｈメタル電極膜
１１５ 導電性埋め込み膜
１２１ レジストパターン

Claims (20)

1. 半導体基板における第１の領域及び第２の領域のそれぞれの上に形成された第１のゲート溝及び第２のゲート溝と、
   前記第１のゲート溝及び前記第２のゲート溝のそれぞれの少なくとも底面上に形成されたゲート絶縁膜と、
   前記第１のゲート溝内の前記ゲート絶縁膜の上及び前記第２のゲート溝内の前記ゲート絶縁膜の上にそれぞれ形成された保護膜と、
   前記第１のゲート溝の底面及び側壁面を覆うように、前記第１のゲート溝内の前記保護膜の上に形成された第１の金属含有膜と、
   前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第１のゲート溝内の前記第１の金属含有膜の上及び前記第２のゲート溝内の前記保護膜の上に形成された第２の金属含有膜と、
   前記第１のゲート溝及び前記第２のゲート溝のそれぞれにおける前記第２の金属含有膜により形成される凹部が埋まるように、前記第１のゲート溝内の前記第２の金属含有膜の上及び前記第２のゲート溝内の前記第２の金属含有膜の上に形成された第３の金属含有膜とを備え、
   前記第１のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと比べて、前記第２のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは薄いことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと、前記第２のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さとの差は、１ｎｍ以上で且つ３ｎｍ以下であることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記半導体基板の上部における前記第１の領域と前記第２の領域との間に素子分離領域が形成されており、
   前記第１のゲート溝と前記第２のゲート溝とは前記素子分離領域上で接続しており、
   前記素子分離領域上に位置する部分の前記保護膜には段差が形成されていることを特徴とする半導体装置。
4. 請求項１〜３のいずれか１項に記載の半導体装置において、
   前記保護膜は、窒化チタン、窒化ハフニウム又は窒化タンタルからなることを特徴とする半導体装置。
5. 請求項１〜４のいずれか１項に記載の半導体装置において、
   前記第１のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは、２ｎｍ以上で且つ５ｎｍ以下であることを特徴とする半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置において、
   前記ゲート絶縁膜及び前記保護膜は、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように形成されていることを特徴とする半導体装置。
7. 請求項１〜５のいずれか１項に記載の半導体装置において、
   前記ゲート絶縁膜及び前記保護膜は、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの側壁面上には形成されていないことを特徴とする半導体装置。
8. 請求項１〜７のいずれか１項に記載の半導体装置において、
   前記半導体基板における前記第１のゲート溝の両側方には第１導電型の第１のソース／ドレイン領域が形成されており、
   前記半導体基板における前記第２のゲート溝の両側方には第２導電型の第２のソース／ドレイン領域が形成されていることを特徴とする半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１導電型はｎ型であり、
   前記第２導電型はｐ型であることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１の金属含有膜は、チタン、アルミニウム、チタンとアルミニウムとの合金、窒化ハフニウム又は炭化タンタルを含むことを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第１の金属含有膜の厚さは、１ｎｍ以上で且つ５ｎｍ以下であることを特徴とする半導体装置。
12. 請求項９〜１１のいずれか１項に記載の半導体装置において、
    前記第２の金属含有膜は、窒化チタン、酸化ルテニウム又は白金を含むことを特徴とする半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記第２の金属含有膜の厚さは、４ｎｍ以上であることを特徴とする半導体装置。
14. 請求項９〜１３のいずれか１項に記載の半導体装置において、
    前記第２のソース／ドレイン領域は、シリコンゲルマニウム層を有することを特徴とする半導体装置。
15. 請求項１〜１４のいずれか１項に記載の半導体装置において、
    前記ゲート絶縁膜は、高誘電率絶縁膜を含むことを特徴とする半導体装置。
16. 請求項１５記載の半導体装置において、
    前記高誘電率絶縁膜は、少なくともハフニウム又はジルコニウムを含む絶縁膜であることを半導体装置。
17. 半導体基板における第１の領域及び第２の領域のそれぞれの上に第１のゲート溝及び第２のゲート溝を形成する工程（ａ）と、
    前記第１のゲート溝及び前記第２のゲート溝のそれぞれの少なくとも底面上にゲート絶縁膜を形成する工程（ｂ）と、
    前記第１のゲート溝内の前記ゲート絶縁膜の上及び前記第２のゲート溝内の前記ゲート絶縁膜の上にそれぞれ保護膜を形成する工程（ｃ）と、
    前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第１のゲート溝内の前記保護膜の上及び前記第２のゲート溝内の前記保護膜の上に第１の金属含有膜を形成する工程（ｄ）と、
    前記第２のゲート溝内の前記第１の金属含有膜、及び前記第２のゲート溝内の前記保護膜の上部を選択的に除去する工程（ｅ）と、
    前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第１のゲート溝内の前記第１の金属含有膜の上及び前記第２のゲート溝内の前記保護膜の上に第２の金属含有膜を形成する工程（ｆ）と、
    前記第１のゲート溝及び前記第２のゲート溝のそれぞれにおける前記第２の金属含有膜により形成される凹部が埋まるように、前記第１のゲート溝内の前記第２の金属含有膜の上及び前記第２のゲート溝内の前記第２の金属含有膜の上に第３の金属含有膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
18. 請求項１７に記載の半導体装置の製造方法において、
    前記工程（ａ）は、
    前記半導体基板における前記第１の領域及び前記第２の領域のそれぞれの上に第１のダミーゲート電極及び第２のダミーゲート電極を形成する工程（ａ１）と、
    前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように、前記半導体基板における前記第１の領域及び前記第２の領域のそれぞれの上に層間絶縁膜を形成し、その後、前記第１のダミーゲート電極及び前記第２のダミーゲート電極のそれぞれの頂部が露出するように、前記層間絶縁膜を薄くする工程（ａ２）と、
    前記第１のダミーゲート電極及び前記第２のダミーゲート電極を除去して、前記第１のゲート溝及び前記第２のゲート溝を形成する工程（ａ３）とを含むことを特徴とする半導体装置の製造方法。
19. 請求項１８に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜及び前記保護膜は、前記工程（ａ）の後に、前記第１のゲート溝及び前記第２のゲート溝のそれぞれの底面及び側壁面を覆うように形成されることを特徴とする半導体装置の製造方法。
20. 請求項１８に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜及び前記保護膜は、前記工程（ａ）の前に、前記第１のゲート溝の底面となる部分の前記半導体基板の上及び前記第２のゲート溝の底面となる部分の前記半導体基板の上にそれぞれ形成され、
    前記工程（ａ１）では、前記第１の領域及び前記第２の領域のそれぞれの上に、前記ゲート絶縁膜及び前記保護膜を介して、前記第１のダミーゲート電極及び前記第２のダミーゲート電極が形成されることを特徴とする半導体装置の製造方法。

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