JP2013041919A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】本願発明者らが、プラズマ処理等による半導体ウエハのチャージアップの影響を検討したところによると、半導体ウエハ等にドライエッチング等を施すと、通常、その結果として、半導体ウエハは、主に電気的に正側に偏った不均一な帯電状態となることが明らかとなった。これは、ドライエッチング等によって、正の可動イオン等がウエハの表面やその近傍に残存し、不均一に分布していることを示すものであり、個々の半導体チップとされた後も残存して、動作に悪影響を及ぼす恐れがある。
【解決手段】本願発明は、通常、ポリマー除去液等を使用する必要のないメタル膜加工工程に於いて、加工用レジスト膜の除去後、ポリマー除去液類似の導電性処理液との摩擦により、ウエハ全体を負に帯電させるものである。
【選択図】図４

Description

本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるウエハ上の静電気制御技術に適用して有効な技術に関する。

日本特開２００７−１２３４１２号公報（特許文献１）には、ダマシンプロセスのビア形成時に、ビア開口の途中で、ビア下方の配線に蓄積された電荷を除電し、その後に、残りの絶縁膜を除去して、ビアを完成する技術が開示されている。

日本特開平１１−１１１６６０号公報（特許文献２）には、ＲＣＡ洗浄におけるＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｄｅ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）による塩酸雰囲気の問題を解決するため、ＨＰＭの代わりに、酸性イオン水を用いる技術が開示されている。

日本特開平６−２５２０７６号公報（特許文献３）には、レジスト付ウエハのドライエッチングやアッシングによるチャージアップに起因する不所望な効果を防止するために、ドライエッチング等の後に、紫外線を照射し、その後に、有機洗浄を実施する技術が開示されている。

特開２００７−１２３４１２号公報 特開平１１−１１１６６０号公報 特開平６−２５２０７６号公報

本願発明者らが、プラズマ処理等による半導体ウエハのチャージアップの影響を検討したところによると、半導体ウエハ等にドライエッチング等を施すと、通常、その結果として、半導体ウエハは、主に電気的に正側に偏った不均一な帯電状態となることが明らかとなった。これは、ドライエッチング等によって、正の可動イオン等がウエハの表面やその近傍に残存し、不均一に分布していることを示すものであり、個々の半導体チップとされた後も残存して、動作に悪影響を及ぼす恐れがある。

本願発明は、これらの課題を解決するためになされたものである。

本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一つの発明は、通常、ポリマー除去液等を使用する必要のないメタル膜加工工程に於いて、加工用レジスト膜の除去後、ポリマー除去液類似の導電性処理液との摩擦により、ウエハ全体を負に帯電させるものである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、通常、ポリマー除去液等を使用する必要のないメタル膜加工工程に於いて、加工用レジスト膜の除去後、ポリマー除去液類似の導電性処理液との摩擦により、ウエハ全体を負に帯電させることにより、プラズマ処理等による不所望な帯電を防止することができる。

本願の実施の形態の半導体装置の製造方法における対象デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のチップ上面レイアウト図である。 図１のアクティブセル部抜き出し領域Ｒ２におけるＡ−Ａ’断面に対応するセル部のチップ断面図である。 図１のチップ端部切り出し領域Ｒ１におけるＸ−Ｘ’ 断面に対応するチップ周辺領域のチップ断面図である。 本願の一実施の形態の半導体装置の製造方法におけるバリアメタル形成プロセス以降のプロセスブロックフロー図である。 本願の前記一実施の形態の半導体装置の製造方法におけるバリアメタル加工工程に使用するドライエッチング装置の模式断面図である。 本願の前記一実施の形態の半導体装置の製造方法における要部プロセスである負電荷付与工程（ウエット表面処理工程）を説明するためのスピンウエット処理装置の模式断面図である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ウエル領域導入工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ウエル領域導入工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ボディ領域導入工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ボディ領域導入工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（トレンチ形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（トレンチ形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ポリシリコン膜加工工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ポリシリコン膜加工工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（エミッタ導入工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（エミッタ導入工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（コンタクト溝形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（コンタクト溝形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（バリアメタル層等形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（バリアメタル層等形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（金属膜加工工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（金属膜加工工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ファイナルパッシベーション膜形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ファイナルパッシベーション膜形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（メタルコレクタ電極形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（メタルコレクタ電極形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。 本願の前記一実施の形態の半導体装置の製造方法におけるバリアメタル膜ドライエッチング工程完了時および負電荷付与処理完了時点のウエハ状の電位分布を示す比較図表である。 図２７の結果と比較するための帯電していないウエハの電位分布図である。 図２７の結果と比較するために、図２８のウエハに、純水を用いて、負電荷付与処理と同様の処理をしたウエハの電位分布図である。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下の工程を含む半導体装置の製造方法：
（ａ）第１の主面および第２の主面を有する半導体ウエハの前記第１の主面上のほぼ全面に金属膜を形成する工程；
（ｂ）前記金属膜上に、パターンを有するレジスト膜を形成する工程；
（ｃ）前記レジスト膜がある状態で、実質的に異方性ドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程；
（ｄ）前記工程（ｃ）の後、前記レジスト膜を除去する工程；
（ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第１の主面側のほぼ全体を負に帯電させる工程、
ここで、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記金属膜を構成する第１のメタル層を、等方性ドライエッチングにより、パターニングする工程。

２．前記１項の半導体装置の製造方法において、前記金属膜は、以下を有する：
（ｘ１）下層の前記第１のメタル層；
（ｘ２）上層の第２のメタル層、
ここで、前記第１のメタル層は、バリアメタル層であり、前記第２のメタル層は、アルミニウム系メタル層である。

３．前記２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ２）前記下位工程（ｃ１）の前に、前記レジスト膜をマスクとして、前記第２のメタル層に対して、ウエットエッチングを実行することにより、前記第２のメタル層をパターニングする工程。

４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記工程（ｅ）は、導電性処理液を用いたウエット処理により実行される。

５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第１の主面上の絶縁膜上に形成されている。

６．前記１から５項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。

７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）は、アッシング処理により実行される。

８．前記４から７項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。

９．前記４から８項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第１の主面側に供給される。

１０．前記４から９項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。

１１．以下の工程を含む半導体装置の製造方法：
（ａ）第１の主面および第２の主面を有する半導体ウエハの前記第１の主面上のほぼ全面に金属膜を形成する工程；
（ｂ）前記金属膜上に、パターンを有するレジスト膜を形成する工程；
（ｃ）前記レジスト膜がある状態で、実質的に側壁ポリマーの形成を伴うドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程；
（ｄ）前記工程（ｃ）の後、前記レジスト膜を除去する工程；
（ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第１の主面側のほぼ全体を負に帯電させる工程、
ここで、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記金属膜を構成する第１のメタル層を、実質的に側壁ポリマーの形成を伴うことなく、ドライエッチングすることにより、パターニングする工程。

１２．前記１１項の半導体装置の製造方法において、前記金属膜は、以下を有する：
（ｘ１）下層の前記第１のメタル層；
（ｘ２）上層の第２のメタル層、
ここで、前記第１のメタル層は、バリアメタル層であり、前記第２のメタル層は、アルミニウム系メタル層である。

１３．前記１２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ２）前記下位工程（ｃ１）の前に、前記レジスト膜をマスクとして、前記第２のメタル層に対して、ウエットエッチングを実行することにより、前記第２のメタル層をパターニングする工程。

１４．前記１１から１３項のいずれか一つの半導体装置の製造方法において、前記工程（ｅ）は、導電性処理液を用いたウエット処理により実行される。

１５．前記１１から１４項のいずれか一つの半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第１の主面上の絶縁膜上に形成されている。

１６．前記１１から１５項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。

１７．前記１１から１６項のいずれか一つの半導体装置の製造方法において、前記工程（ｄ）は、アッシング処理により実行される。

１８．前記１４から１７項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。

１９．前記１４から１８項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第１の主面側に供給される。

２０．前記１４から１９項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。

なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

１．本願の実施の形態の半導体装置の製造方法における対象デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のチップ構造等の説明（主に図１から図３）
ここでは、ＩＧＢＴを例に取り具体的に説明するが、本願発明は、ＩＧＢＴに限らず、パワーＭＯＳＦＥＴ、パワーダイオード、その他のパワー系半導体能動素子、半導体集積回路装置等に適用できることは言うまでもない。

図１は本願の実施の形態の半導体装置の製造方法における対象デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のチップ上面レイアウト図である。図２は図１のアクティブセル部抜き出し領域Ｒ２におけるＡ−Ａ’断面に対応するセル部のチップ断面図である。図３は図１のチップ端部切り出し領域Ｒ１におけるＸ−Ｘ’ 断面に対応するチップ周辺領域のチップ断面図である。これらに基づいて、本願の実施の形態の半導体装置の製造方法における対象デバイスの一例であるＩＧＢＴのチップ構造等を説明する。

まず、図１により、代表的なシリコン系ＩＧＢＴのチップ上面レイアウト（第１の主面１ａ上のレイアウト）を説明する。図１に示すように、半導体チップ２の周辺部には、リング状のメタルガードリング３が設けられており、このメタルガードリング３の内側には、たとえば、これと同層のメタル層で構成されたメタルゲート配線８が設けられている。メタルゲート配線８の一部は、幅が広くなってメタルゲート電極となっており、その部分にゲートパッド開口７が設けられている。メタルゲート配線８の内側のほとんどの領域は、たとえばメタルゲート配線８と同層のメタル層で構成されたメタルエミッタ電極５で覆われており、メタルエミッタ電極５の中央部には、エミッタバッド開口４２が設けられている。エミッタバッド開口４２の外側は、ゲートパッド開口７を除き、メタルガードリング３の若干外側まで、ポリイミド膜等のファイナルパッシベーション膜３３により被覆されている。メタルエミッタ電極５下のほとんどの部分は、アクティブセル領域４となっており、その周辺部（チップ周辺領域２６）には、内側からそれぞれリング状のセル周辺Ｐ型主接合領域６ｐおよびＰ型ウエル領域９が設けられている。

次に、図２により、図１のアクティブセル部抜き出し領域Ｒ２のＡ−Ａ’断面を説明する。図２に示すように、アクティブセル領域４は、単位セル領域１０の繰り返し構造となっている。半導体チップ２の裏面１ｂ（第２の主面）には、メタルコレクタ電極２４が設けられており、その内側の半導体領域表面には、Ｐ＋型コレクタ領域２３が、更にその内側には、Ｎ＋型フィールドストップ領域２２が設けられている。半導体基板２の主要部は、下側のＮ型ドリフト領域１６および上側のＰ型ボディ領域６（Ｐ型チャネル領域）から構成されている。半導体チップ２の表面１ａ（第１の主面）には、Ｐ型ボディ領域６を貫通して、Ｎ型ドリフト領域１６の内部に達するように複数のトレンチ１５が形成されており、その内部には、ゲート絶縁膜１７を介して、ポリシリコンゲート電極１８が埋め込まれている。半導体基板２の表面１ａ上には、層間絶縁膜１１が設けられており、隣接するトレンチ１５間の半導体基板２の表面１ａ内には、Ｎ＋型エミッタ領域１２が設けられている。また、半導体基板２の表面１ａ側に於いては、層間絶縁膜１１およびＮ＋型エミッタ領域１２を貫通して、Ｐ型ボディ領域６に至るコンタクト部２１（コンタクト溝）が設けられており、このコンタクト溝２１の下端に接するＰ型ボディ領域６には、Ｐ＋型ボディコンタクト領域１４が設けられている。コンタクト溝２１の内壁を含む層間絶縁膜１１上には、バリアメタル膜１９（第１のメタル層）が設けられており、コンタクト溝２１の内には、タングステンプラグ２０が設けられている。これらのバリアメタル膜１９およびタングステンプラグ２０上には、メタルエミッタ電極５が設けられている。

次に、図３により、図１のチップ端部切り出し領域Ｒ１（アクティブセル領域４の端部およびチップ周辺領域２６）のＸ−Ｘ’ 断面を説明する。図３に示すように、半導体チップ２の裏面１ｂ（第２の主面）には、メタルコレクタ電極２４が設けられており、その内側の半導体領域表面には、Ｐ＋型コレクタ領域２３が、更にその内側には、Ｎ＋型フィールドストップ領域２２が設けられている。半導体基板２の主要部は、下側のＮ型ドリフト領域１６から構成されている。Ｎ型ドリフト領域１６の半導体基板表面１ａ側の表面領域には、アクティブセル領域４を取り巻くセル周辺Ｐ型主接合領域６ｐがあり、更に、この外側には、これと連結して、アクティブセル領域４を取り巻くＰ型ウエル領域９等が設けられている。図中に、ブロッキングモードにおける空乏層２５が破線で描かれている。チップ端部におけるＮ型ドリフト領域１６の半導体基板表面１ａ側の表面領域には、Ｎ＋型チャンネルストップ領域３０およびＰ＋型チップ周辺コンタクト領域３１が設けられている。Ｎ型ドリフト領域１６の半導体基板表面１ａ上には、酸化シリコン系絶縁膜等の表面絶縁膜３２が設けられており、この上には、ゲート引き出しのためのポリシリコンゲート配線２８、メタルガードリング３のコンタクトを取るためのポリシリコンガードリング２９等が設けられている。Ｎ型ドリフト領域１６の半導体基板表面１ａ上および表面絶縁膜３２上には、酸化シリコン系絶縁膜等の層間絶縁膜１１が設けられており、この層間絶縁膜１１の上には、メタルエミッタ電極５、ポリシリコンゲート配線２８に電気的に接続されたメタルゲート配線８、ポリシリコンガードリング２９に電気的に接続されたメタルガードリング３等の表面メタル電極が設けられている。これらの表面メタル電極は、たとえば、アルミニウム系電極層等から構成されている。層間絶縁膜１１上、および表面メタル電極５，８，３上には、必要に応じて、たとえば、ポリイミド膜等から構成されたファイナルパッシベーション膜３３が形成されている。

ここで、層間絶縁膜１１とファイナルパッシベーション膜３３の界面等に不所望な正電荷（正可動イオン２７ｐ）等があると、ブロッキングモードに於いて、耐圧の劣化を生じたり、エミッタおよびゲート間でリークを生じたりする信頼性不良等の原因となる。このような不良は、通常、高温ストレス試験等により確認することができる。高温ストレス試験の代表的なものとしては、ＨＴＲＢ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｒｅｖｅｒｓｅ Ｂｉａｓ）試験があり、たとえば、チップ状態で、摂氏１５０度、エミッタおよびゲートは、０ボルト、コレクタに４００ボルトを印加した状態で、比較的長時間（たとえば、１０００時間）行われる。

２．本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインの説明（主に図４および図７から図２６）
ここでは、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるＰ＋型シリコン単結晶ウエハ上に２層のエピタキシャル層を形成する方式を例に取り具体的に説明するが、本願発明はこれに限定されるものではなく、ＣＺ法によるウエハ、またはＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によるＮ型ウエハにイオン注入等により、Ｎ＋型フィールドストップ領域２２およびＰ＋型コレクタ領域２３を形成するものにも適用できることは言うまでもない。

図４は本願の一実施の形態の半導体装置の製造方法におけるバリアメタル形成プロセス以降のプロセスブロックフロー図である。図７は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ウエル領域導入工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図８は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ウエル領域導入工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図９は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ボディ領域導入工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図１０は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（Ｐ型ボディ領域導入工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図１１は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（トレンチ形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図１２は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（トレンチ形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図１３は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ポリシリコン膜加工工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図１４は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ポリシリコン膜加工工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図１５は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（エミッタ導入工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図１６は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（エミッタ導入工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図１７は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（コンタクト溝形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図１８は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（コンタクト溝形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図１９は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（バリアメタル層等形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図２０は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（バリアメタル層等形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図２１は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（金属膜加工工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図２２は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（金属膜加工工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図２３は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ファイナルパッシベーション膜形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図２４は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（ファイナルパッシベーション膜形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。図２５は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（メタルコレクタ電極形成工程）における図２に対応する断面に関するデバイス断面図（アクティブセル領域）である。図２６は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中（メタルコレクタ電極形成工程）における図３のチップ周辺部断面切り出し領域Ｒ３に対応する断面に関するデバイス断面図（チップ周辺領域）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明する。

まず、Ｐ−型シリコン単結晶（たとえば、ボロン高濃度ドープ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハが最も好適であるが、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によるウエハでもよい。

次に、図７および図８に示すように、Ｐ−型シリコン単結晶ウエハ１、すなわち、半導体基板部１ｓ（Ｐ＋型シリコン単結晶半導体基板部）の表面１ａ（第１の主面）側に、順次、たとえばエピタキシャル成長により、Ｎ＋型エピタキシ層１ｎおよびＮ型エピタキシ層１ｅを形成する。続いて、ウエハ１の表面１ａ上に、たとえば、熱酸化により、酸化シリコン系絶縁膜等のＰ型ウエル領域導入用絶縁膜３４ａを成膜する。

次に、たとえば、通常のリソグラフィにより、Ｐ型ウエル領域導入用絶縁膜３４ａを一部分で全面除去し、半導体基板表面を熱酸化等により再酸化し、イオン注入用の薄い酸化シリコン膜３５（犠牲酸化膜）を成膜する。次に、この状態で、薄い酸化シリコン膜３５下に選択的にボロンイオンをイオン注入することにより、Ｐ型ウエル領域９を導入する。

次に、図９および図１０に示すように、一旦、ウエハ１の表面１ａ上の絶縁膜を全面除去し、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のＰ型ボディ領域導入用絶縁膜３４ｂを成膜する。続いて、たとえば、通常のリソグラフィにより、Ｐ型ボディ領域導入用絶縁膜３４ｂを一部領域で全面除去する。続いて、この全面除去された部分を再酸化することにより、再度、イオン注入用の薄い酸化シリコン膜３５（犠牲酸化膜）を成膜する。次に、この状態で、薄い酸化シリコン膜３５下に選択的にボロンイオンをイオン注入することにより、Ｐ型ボディ領域６（Ｐ型チャネル領域）を導入する。その後、不要になったＰ型ボディ領域導入用絶縁膜３４ｂを全面除去する。

次に、図１１および図１２に示すように、ウエハ１の表面１ａ上に、たとえば、ＣＶＤ等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３６を成膜する。次に、たとえば、通常のリソグラフィにより、トレンチ形成用ハードマスク膜３６をパターニングする。続いて、パターニングされたトレンチ形成用ハードマスク膜３６をマスクとして、異方性ドライエッチングにより、トレンチ１５を形成する。

次に、図１３および図１４に示すように、トレンチ形成用ハードマスク膜３６を、たとえば、通常のリソグラフィにより、再度、パターニングする。次に、たとえば、熱酸化等により、ゲート絶縁膜１７およびゲート絶縁膜と同時に形成された絶縁膜３７を成膜する。次に、ウエハ１の表面１ａ上に、たとえば、ＣＶＤ等により、ゲート電極用ポリシリコン膜を成膜する。続いて、このゲート電極用ポリシリコン膜を、たとえば、通常のリソグラフィにより、パターニングすることで、ポリシリコンゲート電極１８、ポリシリコンゲート配線２８、ポリシリコンガードリング２９等を形成する。

次に、図１５および図１６に示すように、熱酸化等により、ポリシリコンゲート電極１８、ポリシリコンゲート配線２８、ポリシリコンガードリング２９等の表面に、薄い酸化シリコン膜３９を成膜する。この状態で、レジスト膜をマスクとして、砒素等をイオン注入することにより、Ｎ＋型エミッタ領域１２およびＮ＋型チャンネルストップ領域３０を導入する。その後、不要になったレジスト膜を全面除去する。

次に、図１７および図１８に示すように、ウエハ１の表面１ａ上、表面絶縁膜３２上、薄い酸化シリコン膜３９上等に、たとえば、ＣＶＤ等により、酸化シリコン系絶縁膜等の層間絶縁膜１１を成膜する。次に、たとえば、通常のリソグラフィにより、層間絶縁膜１１および半導体基板１をエッチングすることにより、コンタクト部２１（コンタクト溝）を形成する。

次に、図１９および図２０に示すように、コンタクト溝２１を通して、半導体基板に、ボロンをイオン注入することにより、Ｐ＋型ボディコンタクト領域１４およびＰ＋型チップ周辺コンタクト領域３１を導入する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、窒化チタン膜等のバリアメタル膜１９（第１のメタル層）を成膜する（図４のＴｉＮスパッタ工程１０１）。続いて、バリアメタル膜１９上のほぼ全面に、たとえば、ＣＶＤ等により、タングステン膜を成膜する（図４のＷ成膜工程１０２）ことにより、コンタクト溝２１を充填する。続いて、コンタクト溝２１外のタングステン膜をエッチバック等により除去することにより、タングステンプラグ２０を形成する（図４のＷエッチバック工程１０３）。このエッチバックは、たとえば、ＳＦ_６系ガスを用いた等方性ドライエッチングによって実行する。

次に、図２１および図２２に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、アルミニウムを主要な成分とするアルミニウム系メタル層４０（第２のメタル層）を堆積する（図４のＡｌスパッタ工程１０４）。ここで、先のバリアメタル膜１９（第１のメタル層）およびアルミニウム系メタル層４０（第２のメタル層）等により、金属膜４１を構成することになる。これにより、図４のＴｉＮスパッタ工程１０１からＡｌスパッタ工程１０４で構成される金属膜形成工程１２１を完了したことになる。

次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布により、フォトレジスト膜を形成する。続いて、このフォトレジスト膜を例えば通常のリソグラフィにより、パターニングする（図４のレジストパターン形成工程１０５）。このパターニングされたフォトレジスト膜をマスクとして、たとえば、ウエットエッチングにより、アルミニウム系メタル層４０をパターニングする（図４のＡｌウエットエッチ工程１０６）。Ａｌウエットエッチ工程１０６に用いる薬液としては、たとえば、酢酸、硝酸、燐酸等からなる水溶液を好適なものとして例示することができる。なお、アルミニウム系メタル層４０のパターニングは、等方性ドライエッチングにより、実行しても良い（塩素系のガスを用いた場合は、Ｈ_２Ｏアッシャー処理、Ｏ_２プラズマ処理等の防食処理が必要である）。

続いて、等方性ドライエッチング（図５参照）により、バリアメタル膜１９をパターニングする（図４のバリアドライエッチ工程１０７）。ここで、バリアドライエッチ工程１０７のエッチングガス系としては、たとえば、ＣＦ_４/Ｏ_２等を好適なものとして例示することができる。これにより、図４のＡｌウエットエッチ工程１０６およびバリアドライエッチ工程１０７で構成される金属膜パターニング工程１２２を完了したことになる。

続いて、プラズマアッシング（酸素雰囲気）等により、フォトレジスト膜を除去する（図４のレジスト除去工程１０８）。これによって、メタルエミッタ電極５、メタルゲート配線８、メタルガードリング３等が形成されたことになる。

ここで、図４に示すように、ウエハ１の表面１ａの電荷分布を安定させるためのウエット処理１０９（負電荷付与処理）を実行するが、詳細は、次のセクションで説明する。

ウエット処理１０９の後、図２３および図２４に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布により、ポリイミド系有機絶縁膜等を形成する。続いて、ポリイミド系有機絶縁膜等をパターニングすることにより、これをファイナルパッシベーション膜３３とする（図４の保護膜形成工程１１０）。

次に、図２５および図２６に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施し、元のウエハ厚さ（たとえば７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする（図４のＢＧ処理工程１１１）。

更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４をスパッタリング成膜により、成膜する（図４の裏面電極形成工程１１２）。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。

その後、個々のチップに分割し（図４のダイシング工程１１３）、封止樹脂でトランスファーモールド等を施すと、パッケージされたデバイスとなる（図４の組み立て工程１１４）。

３．本願の一実施の形態の半導体装置の製造方法における要部プロセスの説明（主に図５および図６、図４を参照）
このセクションでは、セクション２で説明したウエット処理工程１０９（負電荷付与処理）の詳細並びに、バリアドライエッチ工程１０７等における帯電のメカニズム等を説明する。

ここでは、負電荷付与の具体的方法として、スピン洗浄（スピンテーブルによるウエット処理）を例に取り具体的に説明するが、本願発明は、これに限定されるものではなく、スプレー処理、浸漬による攪拌処理、その他ウエハと薬液の間に摩擦が生じる処理方法であれば、いずれの方法であっても良い。

図５は本願の前記一実施の形態の半導体装置の製造方法におけるバリアメタル加工工程に使用するドライエッチング装置の模式断面図である。図６は本願の前記一実施の形態の半導体装置の製造方法における要部プロセスである負電荷付与工程（ウエット表面処理工程）を説明するためのスピンウエット処理装置の模式断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における要部プロセス等を説明する。

まず、バリアドライエッチ工程１０７等において、ウエハに不所望な可動イオンが付加されるメカニズムを説明する。図５に、バリアドライエッチ工程１０７に使用するドライエッチング装置（等方性ドライエッチング装置）の一例の模式断面図を示す。図５に示すように、チャンバ５１内の下部には、下部電極５２（ウエハステージ）が設けられ、この下部電極５２上に、ウエハ１が、その表面１ａを上に向けて、設置されている。ここで、下部電極５２は、接地されている。チャンバ５１内の上部には、上部電極５３が設けられており、この上部電極５３は、高周波電源５９を介して、接地されている。高周波電源５９により、高周波電力が印加されると、下部電極５２と上部電極５３の間に、プラズマ５４が生成される。このプラズマ５４は、中性原子２７ａ、負電荷２７ｎ（電子、負イオン）、正電荷２７ｐ（正イオン）、ラジカル２７ｒ等から構成されており、等方性ドライエッチングの場合は、主にラジカル２７ｒによって、エッチングが進行するが、一部の正電荷２７ｐ（正イオン）は、ウエハ１上に残り、ウエハを帯電させる。なお、反応に係る処理用ガス５６等は、ガス導入口５５から供給され、チャンバ５１の排出ガス５８は、ガス排出口５７から排出される。

次に、図６により、ウエット処理工程１０９（図４）において、ウエハ１に均一な負電荷分布が形成されるメカニズムを説明する。図６に示すように、回転軸６２上にウエハ吸着ステージ６１（スピンテーブル）が固定されており、その上に、ウエハ１がその表面１ａを上に向けて、吸着保持されている。薬液ノズル６３から薬液６４を供給すると、ウエハ１との摩擦により、摩擦電気が相互に付与され、ウエハ１は、負に帯電し、薬液６４は、正に帯電することとなる。

図６のスピン洗浄装置によるウエット処理の具体的条件としては、一例として、以下を提示することができる。すなわち、液温：たとえば、摂氏６０度から８０度程度、液流量：たとえば、１８０ｃｃ/分程度、スピン速度：たとえば、１０００ｒｐｍ程度、処理時間：たとえば６０秒から１２０秒程度である。

また、薬液６４としては、アルミニウム系電極膜（アルミニウム系配線膜）の異方性ドライエッチング後のポリマー除去に於いて使用されるポリマー除去液等の溶剤が好適であるが、一例として、以下を提示することができる。すなわち、ＣＨ_３ＣＯＯＨ/ＮＨ_４ＯＨ/Ｈ_２Ｏ（組成３：２：３０程度）の混合溶液等である。このほかに、燐酸アンモニウム系ポリマー除去液、ジメチルスルホイシド（Ｄｉｍｅｔｈｙｌｓｕｌｆｏｘｉｄｅ）/Ｈ_２Ｏ/ＮＨＦ_４/ＨＦ等の混合液を主要な成分とするポリマー除去液を上げることができる。

これらのポリマー除去液は、比較的微弱であるが導電性を有し、シリコンウエハ等対象物（その他の材料である場合は、当該材料）に負の静電気を付与するものである必要がある。

４．本願の前記実施の形態に対する補足的説明並びに全般についての考察（主に図２７から図２９）
図２７は本願の前記一実施の形態の半導体装置の製造方法におけるバリアメタル膜ドライエッチング工程完了時および負電荷付与処理完了時点のウエハ状の電位分布を示す比較図表である。図２８は図２７の結果と比較するための帯電していないウエハの電位分布図である。図２９は図２７の結果と比較するために、図２８のウエハに、純水を用いて、負電荷付与処理と同様の処理をしたウエハの電位分布図である。これらに基づいて、本願の前記実施の形態に対する補足的説明並びに全般についての考察を行う。

図２７に示すように、各種のエッチング装置（同一機種を含む）でバリアエッチを施した後（バリアエッチング完了時点）のウエハ1上の電荷分布（静電気による電位分布）は、個別の装置で相違があり、機種が異なると分布形状が大きく異なっている。しかし、いずれにしても、その分布は凹凸が大きく、変化に富んでいる。一方、負電荷付与処理を施すと、分布が比較的平坦になり、ウエハ全体として、負側に大きくシフトしているのがわかる。

これと比較するために、帯電していないウエハの電荷分布と、そのウエハに対して、負電荷付与処理と同様な構成で、純水スピン洗浄を施した後のウエハ上の電荷分布を、それぞれ図２８および図２９に示す。図２８および図２９からわかるように、非常に平坦であった帯電していないウエハ上の電荷分布が、純水洗浄後では、極めて、変動の大きな分布に変わっていることがわかる。

このように、先に説明した負電荷付与処理においては、処理前のウエハの電荷分布の状態に係りなく、ほぼ均一にウエハを負帯電状態に変換できるので、不所望な正電荷分布に起因する信頼性不良を有効に低減することができるものと考えられる。

以上のように、前記実施の形態では、金属膜（部材膜）のパターニングにおいて、通常、側壁ポリマー除去液等による後処理を必要としない等方性ドライエッチングを含むエッチング工程の後に、後処理として、側壁ポリマー除去液類似の薬液による負電荷付与処理を実施している。これによって、等方性ドライエッチング中にウエハ１上に蓄積した正電荷を中和し、更に、比較的深く、均一な負電位分布を付与して、ウエハ１の静電的安定化を図っている。

言い換えると、実質的に側壁ポリマーの形成を伴う異方性ドライエッチングを含まず、実質的に側壁ポリマーの形成を伴わないドライエッチングを含むエッチング工程の後に、後処理として、側壁ポリマー除去液類似の薬液による負電荷付与処理を実施している。すなわち、通常、このような場合には、側壁ポリマー除去処理は必要ないのであるが、前記実施の形態に於いては、ウエハ１の静電的安定化のために、あえて、側壁ポリマー除去という点では必要のない側壁ポリマー除去液類似の薬液による処理を実施するのである。

５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、トレンチ型ゲート構造のＩＧＢＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、プレーナ構造にも全く同様に適用できることは言うまでもない。

なお、前記実施の形態では、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｎ＋シリコン単結晶基板上のＰエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。

また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。

１ 半導体ウエハ
１ａ 半導体ウエハ又はチップの表面（第１の主面）
１ｂ 半導体ウエハ又はチップの裏面（第２の主面）
１ｅ Ｎ型エピタキシ層
１ｎ Ｎ＋型エピタキシ層
１ｓ 半導体基板部（Ｐ＋型シリコン単結晶半導体基板部）
２ 半導体チップ（半導体基板）
３ メタルガードリング
４ アクティブセル領域
５ メタルエミッタ電極
６ Ｐ型ボディ領域（Ｐ型チャネル領域）
６ｐ セル周辺Ｐ型主接合領域
７ メタルゲート電極（ゲートパッド開口）
８ メタルゲート配線
９ Ｐ型ウエル領域
１０ 単位セル領域
１１ 層間絶縁膜
１２ Ｎ＋型エミッタ領域
１４ Ｐ＋型ボディコンタクト領域
１５ トレンチ
１６ Ｎ型ドリフト領域
１７ ゲート絶縁膜
１８ ポリシリコンゲート電極
１９ バリアメタル膜（第１のメタル層）
２０ タングステンプラグ
２１ コンタクト部（コンタクト溝）
２２ Ｎ＋型フィールドストップ領域
２３ Ｐ＋型コレクタ領域
２４ メタルコレクタ電極
２５ 空乏層
２６ チップ周辺領域
２７ａ 中性原子
２７ｎ 負可動イオン（または負電荷）
２７ｐ 正可動イオン（または正電荷）
２７ｒ ラジカル
２８ ポリシリコンゲート配線
２９ ポリシリコンガードリング
３０ Ｎ＋型チャンネルストップ領域
３１ Ｐ＋型チップ周辺コンタクト領域
３２ 表面絶縁膜
３３ ファイナルパッシベーション膜
３４ａ Ｐ型ウエル領域導入用絶縁膜
３４ｂ Ｐ型ボディ領域導入用絶縁膜
３５ イオン注入用の薄い酸化シリコン膜
３６ トレンチ形成用ハードマスク膜
３７ ゲート絶縁膜と同時に形成された絶縁膜
３８ タングステンＣＶＤ膜
３９ ポリシリコン上の薄い酸化シリコン膜
４０ アルミニウム系メタル層（第２のメタル層）
４１ 金属膜
４２ エミッタバッド開口
５１ チャンバ
５２ 下部電極（ウエハステージ）
５３ 上部電極
５４ プラズマ
５５ ガス導入口
５６ 処理用ガス
５７ ガス排出口
５８ 排出ガス
５９ 高周波電源
６１ ウエハ吸着ステージ（スピンテーブル）
６２ 回転軸
６３ 薬液ノズル
６４ 薬液
１０１ ＴｉＮスパッタ工程
１０２ Ｗ成膜工程
１０３ Ｗエッチバック工程
１０４ Ａｌスパッタ工程
１０５ レジストパターン形成工程
１０６ Ａｌウエットエッチ工程
１０７ バリアドライエッチ工程
１０８ レジスト除去工程
１０９ ウエット処理工程（負電荷付与処理）
１１０ 保護膜形成工程
１１１ ＢＧ処理工程
１１２ 裏面電極形成工程
１１３ ダイシング工程
１１４ 組み立て工程
１２１ 金属膜形成工程
１２２ 金属膜パターニング工程
Ｒ１ チップ端部切り出し領域
Ｒ２ アクティブセル部抜き出し領域
Ｒ３ チップ周辺部断面切り出し領域

Claims (20)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）第１の主面および第２の主面を有する半導体ウエハの前記第１の主面上のほぼ全面に金属膜を形成する工程；
   （ｂ）前記金属膜上に、パターンを有するレジスト膜を形成する工程；
   （ｃ）前記レジスト膜がある状態で、実質的に異方性ドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程；
   （ｄ）前記工程（ｃ）の後、前記レジスト膜を除去する工程；
   （ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第１の主面側のほぼ全体を負に帯電させる工程、
   ここで、前記工程（ｃ）は、以下の下位工程を含む：
   （ｃ１）前記金属膜を構成する第１のメタル層を、等方性ドライエッチングにより、パターニングする工程。
2. 前記１項の半導体装置の製造方法において、前記金属膜は、以下を有する：
   （ｘ１）下層の前記第１のメタル層；
   （ｘ２）上層の第２のメタル層、
   ここで、前記第１のメタル層は、バリアメタル層であり、前記第２のメタル層は、アルミニウム系メタル層である。
3. 前記２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
   （ｃ２）前記下位工程（ｃ１）の前に、前記レジスト膜をマスクとして、前記第２のメタル層に対して、ウエットエッチングを実行することにより、前記第２のメタル層をパターニングする工程。
4. 前記３項の半導体装置の製造方法において、前記工程（ｅ）は、導電性処理液を用いたウエット処理により実行される。
5. 前記４項の半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第１の主面上の絶縁膜上に形成されている。
6. 前記５項の半導体装置の製造方法において、更に、以下の工程を含む：
   （ｆ）前記工程（ｅ）の後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。
7. 前記６項の半導体装置の製造方法において、前記工程（ｄ）は、アッシング処理により実行される。
8. 前記７項の半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。
9. 前記８項の半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第１の主面側に供給される。
10. 前記９項の半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。
11. 以下の工程を含む半導体装置の製造方法：
    （ａ）第１の主面および第２の主面を有する半導体ウエハの前記第１の主面上のほぼ全面に金属膜を形成する工程；
    （ｂ）前記金属膜上に、パターンを有するレジスト膜を形成する工程；
    （ｃ）前記レジスト膜がある状態で、実質的に側壁ポリマーの形成を伴うドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程；
    （ｄ）前記工程（ｃ）の後、前記レジスト膜を除去する工程；
    （ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第１の主面側のほぼ全体を負に帯電させる工程、
    ここで、前記工程（ｃ）は、以下の下位工程を含む：
    （ｃ１）前記金属膜を構成する第１のメタル層を、実質的に側壁ポリマーの形成を伴うことなく、ドライエッチングすることにより、パターニングする工程。
12. 前記１１項の半導体装置の製造方法において、前記金属膜は、以下を有する：
    （ｘ１）下層の前記第１のメタル層；
    （ｘ２）上層の第２のメタル層、
    ここで、前記第１のメタル層は、バリアメタル層であり、前記第２のメタル層は、アルミニウム系メタル層である。
13. 前記１２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
    （ｃ２）前記下位工程（ｃ１）の前に、前記レジスト膜をマスクとして、前記第２のメタル層に対して、ウエットエッチングを実行することにより、前記第２のメタル層をパターニングする工程。
14. 前記１３項の半導体装置の製造方法において、前記工程（ｅ）は、導電性処理液を用いたウエット処理により実行される。
15. 前記１４項の半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第１の主面上の絶縁膜上に形成されている。
16. 前記１５項の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｆ）前記工程（ｅ）の後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。
17. 前記１６項の半導体装置の製造方法において、前記工程（ｄ）は、アッシング処理により実行される。
18. 前記１７項の半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。
19. 前記１８項の半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第１の主面側に供給される。
20. 前記１９項の半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。

Images