JP2012204842A - 固体撮像装置 - Google Patents

Abstract

【課題】煩雑な位相合わせが必要なく、高速化や高画素数化が可能な固体撮像装置を提供する。
【解決手段】状態変化検出回路1002は、下位ラッチ回路9によってラッチされたパルス信号のうち、複数の遅延素子のうちの２つの遅延素子から出力されたパルス信号を順に比較し、２つのパルス信号の間で状態が異なるときに状態変化検出信号を出力する。エンコード信号ラッチ回路1003は、状態変化検出回路1002に入力されるパルス信号を出力した遅延素子に応じた状態を有するエンコード信号が入力され、状態変化検出信号が入力された場合にエンコード信号をラッチする。
【選択図】図２

Description

本発明は、デジタルカメラや、デジタルビデオカメラ、内視鏡等に使用される固体撮像装置に関する。

時間（パルス幅）を計測するためのA/D変換器として、TDC（=Time to Digital Converter）型A/D変換器が知られている。図14は、TDC型A/D変換器の構成を示し、図15はTDC型A/D変換器の動作を示している。図14に示すように、TDC型A/D変換器は、遅延回路102と、上位カウンタ回路103と、下位ラッチ回路104と、エンコーダ回路105とで構成される。

遅延回路102は、INV回路やNAND回路などの複数の遅延素子（1個の遅延素子101aと7個の遅延素子101b）をリング状に配置した構成を有する。各遅延素子は、パルスが入力されるパルス入力端子と、パルスを出力するパルス出力端子とを有する。パルス入力端子は前段の遅延素子のパルス出力端子に接続され、パルス出力端子は後段の遅延素子のパルス入力端子に接続されている。8段目の遅延素子101bのパルス出力端子は1段目の遅延素子101aのパルス入力端子に接続されており、8個の遅延素子はリング状に接続されている。これらの遅延素子は、パルス入力端子に入力されたパルスを遅延させて各々のパルス出力端子から出力する。また、1段目の遅延素子101aは、スタートパルスφStartPが入力される第2のパルス入力端子を有する。1段目の遅延素子101aに入力されたスタートパルスφStartPが順次後段の遅延素子に伝送されることによって、遅延回路102内をパルス信号が周回する。

上位カウンタ回路103は、遅延回路102を構成する1つの遅延素子（図14では8段目の遅延素子101b）が出力するパルス信号をカウントクロックとして計数（カウント）を行う。下位ラッチ回路104は、サンプリングパルスφSampに応じて各遅延素子の出力信号を保持（ラッチ）する。エンコーダ回路105は、下位ラッチ回路104に保持された値（位相データ）を2進化する。

次に、TDC型A/D変換器の動作について、図15を用いて説明する。以下では、例えばサンプリングパルスφSampのパルス幅を計測する場合について説明する。図15は、サンプリングパルスφSamp、スタートパルスφStartPの波形を示すと共に、遅延回路102を構成する各遅延素子の出力信号φCK1〜φCK8の波形と、上位カウンタ回路103が計数した値を示す信号φOCntの値を示している。なお、n段目の遅延素子の出力信号をφCKnと表す。

まず、サンプリングパルスφSampがLowからHighになるのと同時に、スタートパルスφStartPがLowからHighになる（タイミングT101）。これによって、図15の出力信号φCK1〜φCK8が示すように、パルス信号が遅延回路102内を周回する。タイミングT101から所定期間が経過した後、サンプリングパルスφSampがHighからLowになるタイミング（タイミングT102）で上位カウンタ回路103のカウント動作が終了するのと同時に、下位ラッチ回路104が遅延回路102の出力信号を保持（ラッチ）する。

このとき、下位ラッチ回路104が保持する値（位相データ）は、図15に示すように、8個の状態（状態0〜7）のいずれかに対応する。下位ラッチ回路104の出力信号は、エンコーダ回路105で2進化される。エンコーダ回路105の出力信号は、上位カウンタ回路103の出力信号φOCntと共に後段の回路に出力される。上位カウンタ回路103の出力信号φOCntは、スタートパルスφStartPが遅延回路102内を周回した数に対応した値を有しており、デジタルデータの上位データを構成する。また、エンコーダ回路105の出力信号は、遅延回路102内のスタートパルスφStartPの走行位置に対応した値を有しており、デジタルデータの下位データを構成する。

このようにして、サンプリングパルスφSampのパルス幅に応じたデジタルデータを得ることが可能となる。このとき、下位ラッチ回路104が保持する値（8bitのデータ信号）は、8個の状態のいずれかに対応するため、この値を2進化することにより、3bitのデータ信号が生成される。

このようなA/D変換器の適用先として、固体撮像装置（イメージセンサ）がある。特許文献１には、画素列ごとにA/D変換器を配置して、画素からの出力をA/D変換する例が記載されている。特許文献１に記載のイメージセンサは、画素の信号レベル（電圧情報）を、パルス幅（時間情報）に変換し、そのパルス幅をTDC型A/D変換器でアナログ・デジタル変換することによって、画素の信号レベルに応じたデジタルデータを取得するタイプ（所謂、シングルスロープ型）のイメージセンサである。また、特許文献１に記載のイメージセンサは、各画素列に対応して設けられたカラム部内に位相データを保持し、カラム部外に設けたエンコーダ回路で位相データを2進化している。

特開２００９−３３２９７号公報

しかしながら、特許文献１に記載のイメージセンサには、以下に示す課題がある。仮に、下位ラッチ回路が保持する値（下位データ）が8bitのデータ信号であり、上位カウンタ回路のカウント値（上位データ）が9bitのデータ信号であるとして説明する。この場合、8bitと9bitの合計17bitのデータ信号をカラム部外に出力する必要がある。

しかし、これだけの数のデータ信号を高速に出力してエンコードし、更に上位データと下位データの位相を合わせて（下位データはエンコーダ回路を通ることにより位相が遅れるので調整が必要となる）出力するための回路が大規模となり、その制御が複雑となる。これが、上記のA/D変換器を用いる固体撮像装置における高速化あるいは画素数増加の妨げの一因となっていた。仮に、カラム部内でエンコードすることが可能になれば、12ビット（下位3bit、上位9bit）のデータ信号を出力するだけでよくなり、更に、下位データがエンコーダ回路を通ることによる位相の遅れも発生しないので、煩雑な位相合わせが必要なくなる。これにより、更なる高速化や高画素数化が可能となる。

本発明は、上述した課題に鑑みてなされたものであって、煩雑な位相合わせが必要なく、高速化や高画素数化が可能な固体撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、光電変換素子を有する複数の画素が行列状に配置された画素部と、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、前記画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、第１のパルス入力端子及びパルス出力端子を有する複数の遅延素子を有し、前記複数の遅延素子の各々の前記第１のパルス入力端子は前記複数の遅延素子の対応する１つの前記パルス出力端子に接続され、前記複数の遅延素子のいずれか１つは外部からパルス信号が入力される第２のパルス入力端子を有する遅延回路と、前記複数の遅延素子から出力されるパルス信号をラッチする下位ラッチ回路と、前記遅延回路から出力されるクロックを計数する上位カウンタ回路と、前記下位ラッチ回路によってラッチされたパルス信号のうち、前記複数の遅延素子のうちの２つの遅延素子から出力されたパルス信号を順に比較し、２つのパルス信号の間で状態が異なるときに状態変化検出信号を出力する状態変化検出回路と、前記状態変化検出回路に入力されるパルス信号を出力した遅延素子に応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチするエンコード信号ラッチ回路と、を有し、前記遅延回路は、前記比較処理の開始に係るタイミングで、前記第２のパルス入力端子にパルス信号が入力され、前記下位ラッチ回路は、前記比較処理の終了に係るタイミングで、前記複数の遅延素子から出力されるパルス信号をラッチし、前記上位カウンタ回路は、前記比較処理の開始に係るタイミングで計数を開始し、前記比較処理の終了に係るタイミングで計数を終了し、前記比較部、前記下位ラッチ回路、前記上位カウンタ回路、前記状態変化検出回路、及び前記エンコード信号ラッチ回路は、前記画素部の１列又は複数列毎に配置されている、ことを特徴とする固体撮像装置である。

また、本発明の固体撮像装置は、前記２つの遅延素子から出力されるパルス信号のうちの一方をラッチし、前記状態変化検出回路に出力する第１のパルス信号ラッチ回路をさらに有することを特徴とする。

また、本発明の固体撮像装置は、前記２つの遅延素子から出力されるパルス信号のうちの他方をラッチし、前記状態変化検出回路に出力する第２のパルス信号ラッチ回路をさらに有することを特徴とする。

また、本発明の固体撮像装置において、前記状態変化検出回路は、前記２つの遅延素子を含む３つの遅延素子からのパルス出力信号を順に比較することを特徴とする。

本発明によれば、比較部、下位ラッチ回路、上位カウンタ回路、状態変化検出回路、及びエンコード信号ラッチ回路が画素部の１列又は複数列毎に配置されているため、エンコード信号ラッチ回路がカラム部内でエンコードを行うことが可能となる。したがって、煩雑な位相合わせが必要なく、高速化や高画素数化が可能となる。

本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。 本発明の第1の実施形態に係る固体撮像装置が備える下位ラッチ回路及びエンコーダ回路の構成を示すブロック図である。 本発明の第1の実施形態に係る状態変化検出回路の動作を規定した真理値表の内容を示す参考図である。 本発明の第1の実施形態に係る状態変化検出回路に信号を出力した遅延素子の段数とエンコード信号の関係を記したテーブルの内容を示す参考図である。 本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 本発明の第1の実施形態に係る遅延素子の出力信号を示す参考図である。 本発明の第1の実施形態の変形例に係る固体撮像装置が備える下位ラッチ回路及びエンコーダ回路の構成を示すブロック図である。 本発明の第1の実施形態の変形例に係る固体撮像装置が備える下位ラッチ回路及びエンコーダ回路の構成を示すブロック図である。 本発明の第2の実施形態に係る固体撮像装置が備える下位ラッチ回路及びエンコーダ回路の構成を示すブロック図である。 本発明の第2の実施形態に係る状態変化検出回路の動作を規定した真理値表の内容を示す参考図である。 本発明の第2の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 本発明の第2の実施形態に係る遅延素子の出力信号を示す参考図である。 TDC型A/D変換器の構成を示すブロック図である。 TDC型A/D変換器の動作を示すタイミングチャートである。

以下、図面を参照し、本発明の実施形態を説明する。

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成を示している。図1に示す固体撮像装置は、画素1（P11〜P16, P21〜P26, P31〜P36, P41〜P46, P51〜P56, P61〜P66）が2次元に配置された画素アレイ2（画素部）と、垂直走査回路3と、列回路4と、ランプ波生成回路5（参照信号生成部）と、比較回路6（比較部）と、クロック生成回路7と、上位カウンタ回路8と、下位ラッチ回路9と、エンコーダ回路10と、水平走査回路11と、制御回路12とで構成されている。

画素1は、少なくとも光電変換素子を有しており、入射光量に応じた画素信号を生成して出力する。画素アレイ2は複数の画素1を有しており、図1に示す例では6行6列の画素1が配置されている。垂直走査回路3は、シフトレジスタあるいはデコーダなどによって構成され、画素アレイ2の行選択を行う。列回路4は、所謂、CDS回路などで構成され、画素アレイ2から読み出された画素信号を処理し、出力する。

ランプ波生成回路5は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。比較回路6は、列回路4が出力する画素信号φPixと、ランプ波生成回路5が出力する参照信号φRefとの信号レベルを比較した結果に応じて、画素信号φPixの信号レベルの大きさに応じた時間軸方向の大きさ（パルス幅）を持つパルス信号φCompを生成する。クロック生成回路7は、複数の遅延素子がリング状に配置された遅延回路71で構成される。

上位カウンタ回路8は、比較回路6が出力するパルス信号φCompの立上り位置のタイミングで、クロック生成回路7の遅延回路71を構成する1つの遅延素子の出力信号をカウントクロックとして計数動作を開始し、パルス信号φCompの立下り位置のタイミングで計数動作を終了する。上位カウンタ回路8が保持する計数値は、デジタルデータを構成する上位データに対応する。

下位ラッチ回路9は、比較回路6から出力されるパルス信号φCompの立下り位置のタイミングで、クロック生成回路7の遅延回路71を構成する各遅延素子の出力信号（位相データ）を保持（ラッチ）する。エンコーダ回路10は、下位ラッチ回路9が保持している値を2進化して出力する。エンコーダ回路10が出力する値は、デジタルデータを構成する下位データに対応する。

水平走査回路11は、シフトレジスタあるいはデコーダなどによって構成され、上位カウンタ回路8とエンコーダ回路10を制御し、上位カウンタ回路8とエンコーダ回路10が保持する値を列毎に出力させる。制御回路12は、固体撮像装置を構成する各々の回路に対して、各種制御信号を出力する。

ランプ波生成回路5は、例えば積分回路によって構成され、時間が経過するにつれてレベルが傾斜状に変化する、所謂、ランプ波を生成し、比較回路6の入力端子の一方に供給する。なお、ランプ波生成回路5としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。

本実施形態では、列回路4と、比較回路6と、上位カウンタ回路8と、下位ラッチ回路9と、エンコーダ回路10の組が6組分用意され、画素列毎に配置されている。本実施形態では、1つの画素列毎にこれらの回路の組が配置されているが、複数の画素列間でこれらの回路の組を共有してもよい。

本実施形態では、例えば、クロック生成回路7を構成する遅延回路71が、図14に示した遅延回路102と同じように8段の遅延素子で構成されている場合について説明する。なお、クロック生成回路7は、8段目の遅延素子の出力信号φCK8（以下、クロック信号と記載）を、上位カウンタ回路8のカウントクロックとして出力する。

図2は、本実施形態に係る下位ラッチ回路9及びエンコーダ回路10の構成を示している。下位ラッチ回路9は、比較回路6の出力信号φCompを受け、この出力信号φCompの立下り位置のタイミングで、遅延回路71の各遅延素子の出力信号を保持する8個のラッチ回路L1〜L8で構成されている。これら8個のラッチ回路L1〜L8は、各々1bitの信号を保持する。各ラッチ回路L1〜L8は、出力制御信号φSWL1〜φSWL8に基づくタイミングで各遅延素子の出力信号を信号転送線13に出力する。なお、信号転送線13は、下位ラッチ回路9を構成する8個のラッチ回路L1〜L8のそれぞれの出力端子Qに接続されていると共に、上位カウンタ回路8を通過してパルス信号ラッチ回路1001及び状態変化検出回路1002に接続されている。

エンコーダ回路10は、パルス信号ラッチ回路1001と、状態変化検出回路1002と、エンコード信号ラッチ回路1003とで構成されている。パルス信号ラッチ回路1001は、下位ラッチ回路9で保持され、信号転送線13に出力された、遅延素子の出力信号を保持する。

状態変化検出回路1002は、端子A，Bを有している。端子Aは信号転送線13に接続され、端子Bはパルス信号ラッチ回路1001の出力端子Qに接続されている。パルス信号ラッチ回路1001からn段目の遅延素子（以下、DU[n]と記載）の出力信号が出力されているとき、信号転送線13には（n+1）段目の遅延素子DU[n+1]の出力信号が出力されている。状態変化検出回路1002は、信号転送線13に出力されている信号と、パルス信号ラッチ回路1001から出力されている信号とを比較することで、（n+1）段目の遅延素子DU[n+1]の出力信号と、n段目の遅延素子DU[n]の出力信号との間の状態変化を検出する。

エンコード信号ラッチ回路1003は、エンコード信号φBC[3:1]を保持する3個のラッチ回路LL1〜LL3を有している。各ラッチ回路LL1〜LL3には、状態変化検出回路1002の出力信号φDetが制御信号として入力されると共に、状態変化検出回路1002に出力されている信号を出力した遅延素子の、遅延回路71内での位置（段数）に応じたエンコード信号φBC(=Binary Code)[3:1]が入力される。エンコード信号ラッチ回路1003は、状態変化検出回路1002の出力信号φDetに応じてエンコード信号φBC[3:1]を保持（ラッチ）する。

なお、状態変化検出回路1002は、図3に示す真理値表に基づいて状態変化を検出する。また、状態変化検出回路1002に信号を出力した遅延素子の段数とエンコード信号φBC[3:1]の関係を記したテーブルを図4に示す。

次に、図5に示すタイミングチャートを用いて、本実施形態に係る固体撮像装置の動作を説明する。まず、タイミングT1で、画素選択信号φSL1がLowからHighになる。これによって、1行目の画素1（P11, P12, P13, P14, P15, P16）が選択され、画素1（P11, P12, P13, P14, P15, P16）の画素信号が列回路4に入力される。列回路4は、入力された画素信号を処理した画素信号φPixを出力する。以下では、画素Pnm（n=行番号、m=列番号）の画素信号をφPix（Pnm）と記載する。図6では1列目の画素信号の処理についてのみ記載されている。1列目の画素信号の処理と並行して2列目〜6列目の画素信号の処理が、各列に対応した回路で行われる。

また、タイミングT1で、スタートパルスφStartPがLowからHighになることで、クロック生成回路7がクロック信号の出力を開始し、ランプ波生成回路5が、時間の経過とともに増加する参照信号φRefの出力を開始し、比較回路6の出力信号φCompがLowからHighになり、比較回路6が参照信号φRefと画素信号φPixの比較処理を開始する。このタイミングT1で、上位カウンタ回路8は、クロック信号の計数動作を開始する。

続いて、タイミングT2で、参照信号φRefと画素信号φPixの信号レベルの大小関係が逆転すると、比較回路の出力信号φCompがHighからLowになる。このタイミングT2で、上位カウンタ回路8はクロック信号の計数動作を終了し、下位ラッチ回路9は遅延回路71の出力信号（位相データ）を保持する。

続いて、タイミングT3で、画素選択信号φSL1がHighからLowになり、1行目の画素信号の出力が終了する。続いて、エンコード期間（タイミングT3〜T4の間）に下位ラッチ回路9が保持している値がエンコーダ回路10で2進化される。エンコーダ回路10による2進化の詳細については後述する。

続いて、タイミングT4で、列選択信号φH1がLowからHighになると、上位カウンタ回路8とエンコーダ回路10が保持している画素信号φPix（P11）のA/D変換結果が出力される。以下同様に、列選択信号φH2〜φH6が順次LowからHighになることで、1行目の読み出し動作が完了する。

以降、2行目〜6行目の画素信号についても、1行目と同様に読み出すことで、画素アレイ2で生成される全ての画素信号のデジタルデータを得ることができる。

次に、エンコード期間（T3〜T4の間）に係る動作について、図6に示すタイミングチャートを用いて説明する。以下では、下位ラッチ回路9が保持している各遅延素子の出力信号が、図7に示す値である場合を例として説明する。

まず、タイミングT31で、出力制御信号φSWL8とラッチ信号φTEMPLATがHighになる。これによって、下位ラッチ回路9が保持している8段目の遅延素子DU[8]の出力信号が信号転送線13に出力されると共に、パルス信号ラッチ回路1001が信号転送線13から8段目の遅延素子DU[8]の出力信号を取り込む。その後、ラッチ信号φTEMPLATがLowになることで、パルス信号ラッチ回路1001が遅延素子DU[8]の出力信号を保持する。

続いて、タイミングT32で出力制御信号φSWL8がLowになるのと同時に、出力制御信号φSWL1がHighになる。また、タイミングT32で、エンコード信号φBC[3:1]が0₍₁₀₎になる。なお、(10)は、10進数という意味である。これによって、1段目の遅延素子DU[1]の出力信号が信号転送線13に出力される。このとき、状態変化検出回路1002の入力端子A，Bには、それぞれ1段目の遅延素子DU[1]の出力信号、8段目の遅延素子DU[8]の出力信号が入力される。図7に示すように、8段目の遅延素子DU[8]の出力信号と1段目の遅延素子DU[1]の出力信号はLowなので、図3に示す真理値表に従って状態変化検出回路1002はLowの信号を出力する。

続いて、タイミングT33で、ラッチ信号φTEMPLATがHighになる。これによって、パルス信号ラッチ回路1001が信号転送線13から1段目の遅延素子DU[1]の出力信号を取り込む。その後、ラッチ信号φTEMPLATがLowになることで、パルス信号ラッチ回路1001が1段目の遅延素子DU[1]の出力信号を保持する。このとき、状態変化検出回路1002の入力端子A，Bには同じ信号が入力されているので、状態変化検出回路1002はLowの信号を出力する。

続いて、タイミングT34で出力制御信号φSWL1がLowになり、出力制御信号φSWL2がHighになるのと同時に、エンコード信号φBC[3:1]が1₍₁₀₎になる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線13に出力される。このとき、状態変化検出回路1002の入力端子A，Bには、それぞれ2段目の遅延素子DU[2]の出力信号、1段目の遅延素子DU[1]の出力信号が入力される。図7に示すように、1段目の遅延素子DU[1]の出力信号はLowであり、2段目の遅延素子DU[2]の出力信号はHighなので、図3に示す真理値表に従って状態変化検出回路1002はHighの信号を出力する。状態変化検出回路1002からHighの信号が出力されたため、エンコード信号ラッチ回路1003がエンコード信号φBC[3:1]=1₍₁₀₎を取り込んで保持する。

続いて、タイミングT35で、ラッチ信号φTEMPLATがHighになる。これによって、パルス信号ラッチ回路1001が2段目の遅延素子DU[2]の出力信号を保持する。その後、ラッチ信号φTEMPLATがLowになることで、パルス信号ラッチ回路1001が2段目の遅延素子DU[2]の出力信号を保持する。このとき、状態変化検出回路1002の入力端子A，Bには同じ信号が入力されているので、状態変化検出回路1002はLowの信号を出力する。そのため、エンコード信号ラッチ回路1003がエンコード信号φBC[3:1]=1₍₁₀₎を保持する。

以下、同様にタイミングT36まで、状態変化検出回路1002はn段目の遅延素子DU[n]の出力信号と(n+1)段目の遅延素子DU[n+1]の出力信号との比較処理を順次行う。この間、状態変化検出回路1002が状態変化を検出することは無いので、エンコード信号ラッチ回路1003は、エンコード信号φBC[3:1]=1₍₁₀₎を保持したままである。

このようにして、エンコード期間に係る動作が終了する。上記の動作により、本実施形態に係る固体撮像装置では、カラム部内でエンコードを行うことができる。従って、本実施形態によれば、煩雑な位相調整が必要なく、高速化や高画素数化が可能となる。

次に、本実施形態の変形例を説明する。図8は、第1の変形例に係る下位ラッチ回路9及びエンコーダ回路10の構成を示している。図8では、2つのパルス信号ラッチ回路1001a，1001bが設けられている。n段目の遅延素子DU[n]の出力信号と、(n+1)段目の遅延素子DU[n+1]の出力信号とを比較する動作に係り、n段目の遅延素子DU[n]の出力信号はパルス信号ラッチ回路1001aに保持され、(n+1)段目の遅延素子DU[n+1]の出力信号はパルス信号ラッチ回路1001bに保持され、これらのパルス信号ラッチ回路1001a，1001bの出力信号が状態変化検出回路1002に入力される。

図9は、第2の変形例に係る下位ラッチ回路9及びエンコーダ回路10の構成を示している。図9では、2本の信号転送線13a，13bが設けられている。信号転送線13aは、下位ラッチ回路9を構成する8個のラッチ回路L1〜L8のそれぞれの出力端子Qに接続されていると共に、上位カウンタ回路8を通過して状態変化検出回路1002の入力端子Aに接続されている。信号転送線13bは、下位ラッチ回路9を構成する8個のラッチ回路L1〜L8のそれぞれの出力端子Qに接続されていると共に、上位カウンタ回路8を通過して状態変化検出回路1002の入力端子Bに接続されている。

また、ラッチ回路L1〜L8は、出力制御信号φSWL1_1〜φSWL8_1に応じて、保持している信号を信号転送線13aに出力し、出力制御信号φSW1_2〜φSWL8_2に応じて、保持している信号を信号転送線13bに出力する。このような構成により、パルス信号ラッチ回路1001を設けずに、状態変化検出回路1002がn段目の遅延素子DU[n]の出力信号と、(n+1)段目の遅延素子DU[n+1]の出力信号とを比較することができる。なお、図8に示す構成では、図9に示す構成と比較して、カラム部内でデータ信号を伝送する信号線の本数を少なくすることが可能となり、回路面積を小さくすることができる。そのため、固体撮像装置をより小型化することができる。

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図10は、本実施形態に係る下位ラッチ回路9及びエンコーダ回路10の構成を示している。以下では、図2に示した構成との違いのみを説明する。

図10では、2つのパルス信号ラッチ回路1001a，1001b及び状態変化検出回路1002aが設けられている。n段目の遅延素子DU[n]の出力信号と、(n+1)段目の遅延素子DU[n+1]の出力信号とを比較する動作に係り、n段目の遅延素子DU[n]の出力信号はパルス信号ラッチ回路1001aに保持され、(n+1)段目の遅延素子DU[n+1]の出力信号はパルス信号ラッチ回路1001bに保持され、これらのパルス信号ラッチ回路1001a，1001bの出力信号が状態変化検出回路1002aに入力される。

状態変化検出回路1002aは、端子A，B，Cを有している。端子Aは信号転送線13に接続され、端子Bはパルス信号ラッチ回路1001bの出力端子Qに接続され、端子Cはパルス信号ラッチ回路1001aの出力端子Qに接続されている。パルス信号ラッチ回路1001aからn段目の遅延素子DU[n]の出力信号が出力されているとき、パルス信号ラッチ回路1001bからn+1段目の遅延素子DU[n+1]の出力信号が出力され、信号転送線13には（n+2）段目の遅延素子DU[n+2]の出力信号が出力されている。状態変化検出回路1002aは、信号転送線13に出力されている信号と、パルス信号ラッチ回路1001bから出力されている信号と、パルス信号ラッチ回路1001aから出力されている信号とを比較することで、（n+2）段目の遅延素子DU[n+2]の出力信号と、（n+1）段目の遅延素子DU[n+1]の出力信号と、n段目の遅延素子DU[n]の出力信号との間の状態変化を検出する。なお、状態変化検出回路1002aは、図11に示す真理値表に基づいて状態変化を検出する。

次に、図12に示すタイミングチャートを用いて、本実施形態に係る固体撮像装置の動作を説明する。なお、エンコード期間に係る動作以外は、第1の実施形態で説明した動作と同じであるため、説明を省略する。以下では、一例として、下位ラッチ回路9が保持した各遅延素子の出力信号に関して、遅延素子の出力信号や制御信号のジッタにより、遅延素子の出力信号に状態変化が生じる位置が2箇所以上ある場合について説明する。図12において、遅延素子DU[8]の出力信号がHighとなっているのはジッタの影響であるものとする。なお、状態変化検出回路1002aは、入力端子A，B，Cのそれぞれに対して、異なる遅延素子の出力信号が入力されているタイミングで、図11に示す真理値表に基づく判定を行い、それ以外のタイミングでは判定を行わない。

まず、タイミングT31aで、出力制御信号φSWL8とラッチ信号φTEMPLAT1がHighになる。これによって、下位ラッチ回路9が保持している8段目の遅延素子DU[8]の出力信号が信号転送線13に出力されると共に、パルス信号ラッチ回路1001aが信号転送線13から8段目の遅延素子DU[8]の出力信号を取り込む。その後、ラッチ信号φTEMPLAT1がLowになることで、パルス信号ラッチ回路1001aが8段目の遅延素子DU[8]の出力信号を保持する。

続いて、タイミングT32aで、出力制御信号φSWL8がLowになると共に、出力制御信号φSWL1とラッチ信号φTEMPLAT2がHighになる。また、タイミングT32aで、エンコード信号φBC[3:1]が0₍₁₀₎になる。これによって、1段目の遅延素子DU[1]の出力信号が信号転送線13に出力されると共に、パルス信号ラッチ回路1001bが信号転送線13から1段目の遅延素子DU[1]の出力信号を取り込む。その後、ラッチ信号φTEMPLAT2がLowになることで、パルス信号ラッチ回路1001bが1段目の遅延素子DU[1]の出力信号を保持する。

続いて、タイミングT33aで、出力制御信号φSWL1がLowになるのと同時に、出力制御信号φSWL2がHighになる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線13に出力される。このとき、状態変化検出回路1002aの入力端子A，B，Cには、それぞれ2段目の遅延素子DU[2]の出力信号（High）、1段目の遅延素子DU[1]の出力信号（Low）、8段目の遅延素子DU[8]の出力信号（High）が入力される。このため、図11に示す真理値表に従って状態変化検出回路1002aはLowの信号を出力する。

続いて、タイミングT34aで、出力制御信号φSWL1とラッチ信号φTEMPLAT1がHighになる。これによって、1段目の遅延素子DU[1]の出力信号が信号転送線13に出力されると共に、パルス信号ラッチ回路1001aが信号転送線13から1段目の遅延素子DU[1]の出力信号を取り込む。その後、ラッチ信号φTEMPLAT1がLowになることで、パルス信号ラッチ回路1001aが1段目の遅延素子DU[1]の出力信号を保持する。

続いて、タイミングT35aで、出力制御信号φSWL1がLowになるのと同時に、出力制御信号φSWL2とラッチ信号φTEMPLAT2がHighになる。また、タイミングT35aで、エンコード信号φBC[3:1]が1₍₁₀₎になる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線13に出力されると共に、パルス信号ラッチ回路1001bが信号転送線13から2段目の遅延素子DU[2]の出力信号を取り込む。その後、ラッチ信号φTEMPLAT2がLowになることで、パルス信号ラッチ回路1001bが2段目の遅延素子DU[2]の出力信号を保持する。

続いて、タイミングT36aで、出力制御信号φSWL2がLowになり、出力制御信号φSWL3がHighになる。これによって、3段目の遅延素子DU[3]の出力信号が信号転送線13に出力される。このとき、状態変化検出回路1002aの入力端子A，B，Cには、それぞれ3段目の遅延素子DU[3]の出力信号（High）、2段目の遅延素子DU[2]の出力信号（High）、1段目の遅延素子DU[1]の出力信号（Low）が入力される。このため、図11に示す真理値表に従って状態変化検出回路1002aはHighの信号を出力する。状態変化検出回路1002aからHighの信号が出力されたため、エンコード信号ラッチ回路1003がエンコード信号φBC[3:1]=1₍₁₀₎を取り込んで保持する。

続いて、タイミングT37aで、出力制御信号φSWL2とラッチ信号φTEMPLAT1がHighになる。これによって、2段目の遅延素子DU[2]の出力信号が信号転送線13に出力されると共に、パルス信号ラッチ回路1001aが信号転送線13から2段目の遅延素子DU[2]の出力信号を取り込む。その後、ラッチ信号φTEMPLAT1がLowになることで、パルス信号ラッチ回路1001aが2段目の遅延素子DU[2]の出力信号を保持する。

以下、同様にタイミングT39aまで、状態変化検出回路1002aはn段目の遅延素子DU[n]の出力信号と(n+1)段目の遅延素子DU[n+1]の出力信号と(n+2)段目の出力信号DU[n+2]との比較処理を順次行う。この間、状態変化検出回路1002aが状態変化を検出することはないので、エンコード信号ラッチ回路1003は、エンコード信号φBC[3:1]=1₍₁₀₎を保持したままである。タイミングT38a〜T39aの間で、7段目の遅延素子DU[7]の出力信号と8段目の遅延素子DU[8]の出力信号の間の状態変化を検出する場合でも、状態変化検出回路1002aの入力端子A，B，Cには、それぞれ1段目の遅延素子DU[1]の出力信号（Low）、8段目の遅延素子DU[8]の出力信号（High）、7段目の遅延素子DU[7]の出力信号（Low）が入力されるので、状態変化検出回路1002aは状態変化を検出せず、Lowの信号を出力する。

このようにして、エンコード期間に係る動作が終了する。上記の動作により、本実施形態に係る固体撮像装置では、カラム部内でエンコードを行うことができる。従って、本実施形態によれば、煩雑な位相調整が必要なく、高速化や高画素数化が可能となる。

更に、ジッタの影響で遅延素子の出力信号に状態変化が生じる位置が2箇所ある場合でも精度良くエンコードを行うことができる。従って、本実施形態によれば、より精度良くエンコードを行うことができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

2・・・画素アレイ、3・・・垂直走査回路、4・・・列回路、5・・・ランプ波生成回路、6・・・比較回路、7・・・クロック生成回路、8・・・上位カウンタ回路、9・・・下位ラッチ回路、10・・・エンコーダ回路、11・・・水平走査回路、12・・・制御回路、13，13a，13b・・・信号転送線、71，102・・・遅延回路、101a，101b・・・遅延素子、103・・・上位カウンタ回路、104・・・下位ラッチ回路、105・・・エンコーダ回路、1001，1001a，1001b・・・パルス信号ラッチ回路、1002，1002a・・・状態変化検出回路、1003・・・エンコード信号ラッチ回路

Claims (4)

1. 光電変換素子を有する複数の画素が行列状に配置された画素部と、
   時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
   前記画素信号の入力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
   第１のパルス入力端子及びパルス出力端子を有する複数の遅延素子を有し、前記複数の遅延素子の各々の前記第１のパルス入力端子は前記複数の遅延素子の対応する１つの前記パルス出力端子に接続され、前記複数の遅延素子のいずれか１つは外部からパルス信号が入力される第２のパルス入力端子を有する遅延回路と、
   前記複数の遅延素子から出力されるパルス信号をラッチする下位ラッチ回路と、
   前記遅延回路から出力されるクロックを計数する上位カウンタ回路と、
   前記下位ラッチ回路によってラッチされたパルス信号のうち、前記複数の遅延素子のうちの２つの遅延素子から出力されたパルス信号を順に比較し、２つのパルス信号の間で状態が異なるときに状態変化検出信号を出力する状態変化検出回路と、
   前記状態変化検出回路に入力されるパルス信号を出力した遅延素子に応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチするエンコード信号ラッチ回路と、
   を有し、
   前記遅延回路は、前記比較処理の開始に係るタイミングで、前記第２のパルス入力端子にパルス信号が入力され、
   前記下位ラッチ回路は、前記比較処理の終了に係るタイミングで、前記複数の遅延素子から出力されるパルス信号をラッチし、
   前記上位カウンタ回路は、前記比較処理の開始に係るタイミングで計数を開始し、前記比較処理の終了に係るタイミングで計数を終了し、
   前記比較部、前記下位ラッチ回路、前記上位カウンタ回路、前記状態変化検出回路、及び前記エンコード信号ラッチ回路は、前記画素部の１列又は複数列毎に配置されている、
   ことを特徴とする固体撮像装置。
2. 前記２つの遅延素子から出力されるパルス信号のうちの一方をラッチし、前記状態変化検出回路に出力する第１のパルス信号ラッチ回路をさらに有することを特徴とする、請求項１に係る固体撮像装置。
3. 前記２つの遅延素子から出力されるパルス信号のうちの他方をラッチし、前記状態変化検出回路に出力する第２のパルス信号ラッチ回路をさらに有することを特徴とする、請求項２に係る固体撮像装置。
4. 前記状態変化検出回路は、前記２つの遅延素子を含む３つの遅延素子からのパルス出力信号を順に比較することを特徴とする、請求項１に係る固体撮像装置。

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