JP2012186654A

JP2012186654A - インバータ回路および表示装置

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Publication number: JP2012186654A
Application number: JP2011048321A
Authority: JP
Inventors: Tetsuo Yamamoto; 哲郎山本; Katsuhide Uchino; 勝秀内野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2011-03-04
Filing date: 2011-03-04
Publication date: 2012-09-27
Anticipated expiration: 2031-03-04
Also published as: JP5589903B2

Abstract

【課題】消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】５Ｔｒ１Ｃで構成されるインバータ回路１において、トランジスタＴ２のゲートと高電圧線Ｌ３との間に接続されたトランジスタＴ４，Ｔ５と、トランジスタＴ２のゲートと低電圧線Ｌ１との間に接続されたトランジスタＴ３とのオンオフ動作により、全期間に渡ってトランジスタＴ１，Ｔ２が同時にオンしないようになっている。
【選択図】図１

Description

本発明は、表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。

インバータ回路は、ｎチャネルおよびｐチャネルのＭＯＳトランジスタを１つのチップ内で組み合わせることにより形成される場合と、単一チャネルのＭＯＳトランジスタのみで形成される場合とがある。後者は、前者よりも、プロセス数を削減でき、生産性や歩留まりの観点から優れている。

図２２は、ｎチャネルＭＯＳ型のトランジスタのみで構成された一般的なインバータ回路を示したものである。なお、同様の回路が、特許文献１にも従来例として記載されている。図２２に記載のインバータ回路１０は、２つのｎチャネルＭＯＳ型のトランジスタＴ１０，Ｔ２０を直列接続して構成されたものである。このインバータ回路１０は、電圧Ｖｓｓが印加される負側電圧線Ｌ１０と、電圧Ｖｄｄが印加される正側電圧線Ｌ２０との間に挿入されている。トランジスタＴ１０では、ソースが負側電圧線Ｌ１０に接続され、ドレインがトランジスタＴ２０のソースに接続され、ゲートが入力端子ＩＮに接続されている。トランジスタＴ２０では、ゲートとドレインが互いに接続されたダイオード接続となっている。具体的には、トランジスタＴ２０では、ソースがトランジスタＴ１０のドレインに接続され、ゲートとドレインが正側電圧線Ｌ２０に接続されている。そして、トランジスタＴ１０とトランジスタＴ２０の接続点Ｃが出力端子ＯＵＴに接続されている。

特開２００９−１８８７４９号公報

インバータ回路１０では、例えば、図２３に示したように、入力端子ＩＮの電圧ＶｉｎがＶｓｓとなっている時、出力端子ＯＵＴの電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力端子ＯＵＴの電圧Ｖｏｕｔには、トランジスタＴ２０の閾値電圧Ｖｔｈが含まれており、出力端子ＯＵＴの電圧Ｖｏｕｔは、トランジスタＴ２０の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。

そこで、例えば、図２４のインバータ回路２０に示したように、トランジスタＴ２０のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｄｄ２（≧Ｖｄｄ＋Ｖｔｈ）が印加される正側電圧線Ｌ３０にゲートを接続することが考えられる。また、例えば、図２５のインバータ回路３０に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴ２０のゲートと正側電圧線Ｌ２との間にトランジスタＴ３０を挿入し、トランジスタＴ３０のゲートを正側電圧線Ｌ２０に接続するとともに、トランジスタＴ２０のゲートとトランジスタＴ３０のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ１０を挿入した回路構成が考えられる。

しかし、図２２、図２４、図２５のいずれの回路においても、入力端子ＩＮの電圧Ｖｉｎがハイとなっている時、つまり、出力端子ＯＵＴの電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴ１０，Ｔ２０を介して、正側電圧線Ｌ２０側から負側電圧線Ｌ１０側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。

本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。

本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第４トランジスタのソースまたはドレインの電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて第５トランジスタのソースまたはドレインである第１端子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて第４電圧線と第１端子との電気的な接続を継断するようになっている。容量素子は、第２トランジスタのゲートと第２トランジスタのソースおよびドレインのうち出力端子側の端子との間に挿入されている。

本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。

本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第１トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第２トランジスタでは、ゲートが第４トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第３トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第３電圧線に接続され、ソースおよびドレインのうち他方が第２トランジスタのゲートに接続されている。第４トランジスタでは、ゲートが第１制御線に接続され、ソースおよびドレインのうち一方が第２トランジスタのゲートに接続され、ソースおよびドレインのうち他方が第５トランジスタのソースまたはドレインに接続されている。第５トランジスタでは、ゲートが第２制御線に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が第４トランジスタのソースおよびドレインのうち第２トランジスタのゲートに未接続の端子に接続されている。容量素子は、第２トランジスタのゲートと、第２トランジスタのソースおよびドレインのうち第２電圧線に未接続の端子との間に挿入されている。

本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。

本発明の第３のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第１トランジスタは、入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて第７トランジスタのゲートと第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第４トランジスタのソースまたはドレインの電圧と、第７トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第２電圧線と第７トランジスタのゲートとの電気的な接続を継断するようになっている。第３トランジスタは、入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、当該第４トランジスタのゲートに入力される制御信号に応じて第５トランジスタのソースまたはドレインである第１端子と第２トランジスタのゲートとの電気的な接続を継断するようになっている。第５トランジスタは、当該第５トランジスタのゲートに入力される制御信号に応じて第４電圧線と第１端子との電気的な接続を継断するようになっている。第６トランジスタは、入力端子の電圧と第５電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第５電圧線との電気的な接続を継断するようになっている。第７トランジスタは、当該第７トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第８電圧線と出力端子との電気的な接続を継断するようになっている。容量素子は、第２トランジスタのゲートと第２トランジスタのソースおよびドレインのうち出力端子側の端子との間に挿入されている。

本発明の第３の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第３のインバータ回路と同一の構成要素を含んでいる。

本発明の第４のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第１トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が第７トランジスタのゲートに接続されている。第２トランジスタでは、ゲートが第４トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が第７トランジスタのゲートに接続されている。第３トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第３電圧線に接続され、ソースおよびドレインのうち他方が第２トランジスタのゲートに接続されている。第４トランジスタでは、ゲートが第１制御線に接続され、ソースおよびドレインのうち一方が第２トランジスタのゲートに接続され、ソースおよびドレインのうち他方が第５トランジスタのソースまたはドレインに接続されている。第５トランジスタでは、ゲートが第２制御線に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が第４トランジスタのソースおよびドレインのうち第２トランジスタのゲートに未接続の端子に接続されている。第６トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第５電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第７トランジスタでは、ゲートが第２トランジスタのソースおよびドレインのうち第２電圧線に未接続の端子に接続され、ソースおよびドレインのうち一方が第８電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。容量素子は、第２トランジスタのゲートと、第２トランジスタのソースおよびドレインのうち第２電圧線に未接続の端子との間に挿入されている。

本発明の第４の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第４のインバータ回路と同一の構成要素を含んでいる。

本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置では、第２トランジスタのゲートと第４電圧線との間に接続された第４トランジスタおよび第５トランジスタと、第２トランジスタのゲートと第３電圧線との間に接続された第３トランジスタとのオンオフ動作により、前記期間に渡って第１トランジスタおよび第２トランジスタが同時にオンしないようにしたり、入力端子の電圧が立ち下がる時だけ同時にオンしているようにしたりすることができる。このように、本発明では、第３トランジスタ、第４トランジスタおよび第５トランジスタのオンオフ動作により、貫通電流を制御することができる。

本発明の第１ないし第４のインバータ回路ならびに第１ないし第４の表示装置によれば、第３トランジスタ、第４トランジスタおよび第５トランジスタのオンオフ動作により、貫通電流を制御するようにしたので、消費電力を抑えることができる。

本発明の一実施の形態に係るインバータ回路の一例を表す回路図である。図１のインバータ回路の入出力信号波形の一例を表す波形図である。図１のインバータ回路の動作の一例について説明するための回路図である。図３に続く動作の一例について説明するための回路図である。図４に続く動作の一例について説明するための回路図である。図５に続く動作の一例について説明するための回路図である。図６に続く動作の一例について説明するための回路図である。図７に続く動作の一例について説明するための回路図である。図１のインバータ回路における入力信号の他の例を表す回路図である。図１，図９のインバータ回路の入出力信号波形の他の例を表す波形図である。図１０のインバータ回路の動作の一例を表す回路図である。図１１に続く動作の一例について説明するための回路図である。図１のインバータ回路の一変形例を表す回路図である。図９のインバータ回路の一変形例を表す回路図である。図１３のインバータ回路の動作の一例について説明するための回路図である。図１５に続く動作の一例について説明するための回路図である。上記実施の形態およびその変形例に係るインバータ回路の適用例の一例である表示装置の概略構成図である。図１７の書込線駆動回路および画素回路の一例を表す回路図である。同期信号の波形の一例と、書込線に出力される信号波形の一例とを表す波形図である。図１７の書込線駆動回路に含まれるインバータ回路の一例を表す回路図である。図２０のインバータ回路の入出力信号波形の一例を表す波形図である。従来のインバータ回路の一例を表す回路図である。図２２のインバータ回路の入出力信号波形の一例を表す波形図である。従来のインバータ回路の他の例を表す回路図である。従来のインバータ回路のその他の例を表す回路図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（５Ｔｒ１Ｃのインバータ回路）
２．変形例（７Ｔｒ１Ｃのインバータ回路）
３．適用例（表示装置）

＜１．実施の形態＞
[構成]
図１は、本発明の一実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｄ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の５つのトランジスタＴ１〜Ｔ５を備えたものである。インバータ回路１は、上記の５つのトランジスタＴ１〜Ｔ５の他に、１つの容量素子Ｃ１と、３つの入力端子ＩＮ１，ＩＮ２，ＩＮ３と、１つの出力端子ＯＵＴとを備えており、５Ｔｒ１Ｃの回路構成となっている。

トランジスタＴ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴ３が本発明の「第３トランジスタ」の一具体例に相当する。トランジスタＴ４が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴ５が本発明の「第５トランジスタ」の一具体例に相当する。容量素子Ｃ１が本発明の「容量素子」の一具体例に相当する。入力端子ＩＮ１が本発明の「第１入力端子」の一具体例に相当し、入力端子ＩＮ２が本発明の「第２入力端子」の一具体例に相当し、入力端子ＩＮ３が本発明の「第３入力端子」の一具体例に相当する。

トランジスタＴ１〜Ｔ５は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴ１のオン抵抗は、トランジスタＴ２のオン抵抗よりも小さくなっている。トランジスタＴ１のオン抵抗は、トランジスタＴ２のオン抵抗よりも十分に小さくなっていることが好ましい。

トランジスタＴ１は、例えば、入力端子ＩＮ１の電圧（以下、「入力電圧Ｖｉｎ」という。）と低電圧線Ｌ１の電圧Ｖｓｓとの電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴ１のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子が出力端子ＯＵＴに電気的に接続されている。

トランジスタＴ２は、トランジスタＴ４のソースまたはドレインのうちトランジスタＴ５に未接続の端子（以下、「端子Ａ」という。）の電圧と、出力端子ＯＵＴの電圧（以下、「出力電圧Ｖｏｕｔ」という。）との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴ２のゲートがトランジスタＴ４の端子Ａに電気的に接続されている。トランジスタＴ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線Ｌ２に電気的に接続されている。

トランジスタＴ３は、入力電圧Ｖｉｎと低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴ２のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴ３のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ３のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴ３のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子がトランジスタＴ２のゲートに電気的に接続されている。つまり、トランジスタＴ１，Ｔ３は互いの同一の電圧線（具体的には低電圧線Ｌ１）に接続されている。従って、トランジスタＴ１の低電圧線Ｌ１側の端子と、トランジスタＴ３の低電圧線Ｌ１側の端子とは、互いに同電位となっている。

トランジスタＴ４は、入力端子ＩＮ２を介して当該トランジスタＴ４のゲートに入力される制御信号Ｖｃ１に応じてトランジスタＴ５のソースまたはドレイン（以下、「端子Ｂ」という。）とトランジスタＴ２のゲートとの電気的な接続を継断するようになっている。トランジスタＴ４のゲートが入力端子ＩＮ２に電気的に接続されている。トランジスタＴ４の端子ＡがトランジスタＴ２のゲートに電気的に接続されており、トランジスタＴ４のソースおよびドレインのうち端子Ａとは異なる端子がトランジスタＴ５のソースまたはドレインに電気的に接続されている。

トランジスタＴ５は、入力端子ＩＮ３を介して当該トランジスタＴ５のゲートに入力される制御信号Ｖｃ２に応じて高電圧線Ｌ３とトランジスタＴ４のソースおよびドレインのうち端子Ａとは異なる端子との電気的な接続を継断するようになっている。トランジスタＴ５のゲートが入力端子ＩＮ３に電気的に接続されている。トランジスタＴ５のソースまたはドレインが高電圧線Ｌ３に電気的に接続されている。トランジスタＴ５の端子ＢがトランジスタＴ４のソースおよびドレインのうち端子Ａとは異なる端子に電気的に接続されている。

低電圧線Ｌ１が本発明の「第１電圧線」、「第３電圧線」の一具体例に相当する。高電圧線Ｌ２が本発明の「第２電圧線」の一具体例に相当し、高電圧線Ｌ３が本発明の「第４電圧線」の一具体例に相当する。トランジスタＴ５の端子Ｂが本発明の「第１端子」の一具体例に相当する。

高電圧線Ｌ２，Ｌ３は、低電圧線Ｌ１の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にハイレベルの電圧Ｖｄｄとなっており、高電圧線Ｌ３の電圧は、インバータ回路１の駆動時に、例えば、ハイレベルの電圧Ｖｄｄとなっている。高電圧線Ｌ３の電圧は、高電圧線Ｌ２の電圧と同じであってもよいし、高電圧線Ｌ２の電圧よりも高い電圧（例えば、ハイレベルの電圧Ｖｄｄよりも高い電圧）となっていてもよい。また、高電圧線Ｌ２，Ｌ３の電圧が互いに等しい場合には、高電圧線Ｌ２，Ｌ３は共通の電圧線で構成されていてもよい。一方、低電圧線Ｌ１は、高電圧線Ｌ２，Ｌ３の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線Ｌ１の電圧は、インバータ回路１の駆動時に、ローレベルの電圧Ｖｓｓ（＜Ｖｄｄ）となっている。

入力端子ＩＮ２は、所定のパルス信号を出力する電源Ｓ１（図示せず）に接続されている。入力端子ＩＮ３は、所定のパルス信号を出力する電源Ｓ２（図示せず）に接続されている。電源Ｓ１は、例えば、図２（Ｂ）に示したように、入力電圧Ｖｉｎが立ち上がる前から、立ち下がる前までの所定の期間の間、ローレベルの電圧Ｖｓｓを制御信号Ｖｃ１として出力するようになっている。なお、図２（Ｂ）には、電源Ｓ１が、入力電圧Ｖｉｎが連続してハイレベルの電圧Ｖｄｄとなっている時間よりも長い時間、ローレベルの電圧Ｖｓｓを制御信号Ｖｃ１として出力するようになっている場合が例示されている。また、電源Ｓ１は、例えば、図２（Ｂ）に示したように、上記以外の期間の間、ハイレベルの電圧Ｖｄｄを制御信号Ｖｃ１として出力するようになっている。

一方、電源Ｓ２は、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎが連続してハイレベルの電圧Ｖｄｄとなっている時間よりも短い周期で、ハイレベルの電圧Ｖｄｄと、ローレベルの電圧Ｖｓｓとが交互に繰り返されたパルス信号を制御信号Ｖｃ２として出力するようになっている。

電源Ｓ２は、また、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎがハイレベルの電圧Ｖｄｄとなっている期間の間、トランジスタＴ４，Ｔ５が同時にオン状態とならないように、制御信号Ｖｃ２を出力するようになっている。具体的には、電源Ｓ２は、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎがハイレベルの電圧Ｖｄｄとなっており、かつ入力端子ＩＮ２に印加されている制御信号Ｖｃ１がハイレベルの電圧Ｖｄｄとなっている期間の間、ローレベルの電圧Ｖｓｓを制御信号Ｖｃ２として出力するようになっている。なお、「入力電圧Ｖｉｎがハイレベルの電圧Ｖｄｄとなっている期間」とは、入力電圧Ｖｉｎが立ち上がる時から、立ち下がる時までの期間を指している。

電源Ｓ２は、さらに、例えば、図２（Ｃ）に示したように、ハイレベルの電圧Ｖｄｄを出力する期間が、入力電圧Ｖｉｎが立ち下がる時から外れるように、制御信号Ｖｃ２を出力するようになっている。具体的には、電源Ｓ２は、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎが立ち下がった直後に、ハイレベルの電圧Ｖｄｄを制御信号Ｖｃ２として出力するようになっている。

容量素子Ｃ１は、トランジスタＴ２のゲートと、トランジスタＴ２のソースおよびドレインのうち高電圧線Ｌ２に未接続の端子（つまり出力端子ＯＵＴ側の端子）との間に挿入されている。容量素子Ｃ１の容量は、入力端子ＩＮ１に立ち下がり電圧が入力され、トランジスタＴ１，Ｔ３がオフしたときに、トランジスタＴ２のゲートをＶｓｓ＋Ｖｔｈ２よりも大きな電圧であって、かつＶｄｄ−Ｖｔｈ４よりも大きな電圧にチャージすることの可能な値となっている。なお、Ｖｔｈ２はトランジスタＴ２の閾値電圧であり、Ｖｔｈ４はトランジスタＴ４の閾値電圧である。

ところで、インバータ回路１は、従来のインバータ回路（具体的には図２２のインバータ回路２０）との関係では、出力段のトランジスタＴ１，Ｔ２と入力端子ＩＮ１との間に、制御素子および容量素子Ｃ１を挿入したものに相当する。ここで、制御素子は、トランジスタＴ３，Ｔ４，Ｔ５を含んで構成されたものである。この制御素子は、入力電圧Ｖｉｎおよび制御信号Ｖｃ１，Ｖｃ２に基づくトランジスタＴ３，Ｔ４，Ｔ５のオンオフ動作により、出力段のトランジスタＴ１，Ｔ２のオンオフを制御するようになっている。具体的には、制御素子は、全期間において、出力段のトランジスタＴ１，Ｔ２が同時にオンしないように、トランジスタＴ１，Ｔ２を交互にオンするようになっている。また、制御素子は、入力の電圧Ｖｉｎが立ち上がると同時にトランジスタＴ２をオフし、入力電圧Ｖｉｎが立ち下がった直後にトランジスタＴ２をオンするようになっている。

[動作]
次に、図３〜８を参照しつつ、インバータ回路１の動作の一例について説明する。図３〜図８は、インバータ回路１の一連の動作の一例を表す回路図である。

まず、図３に示したように、期間ｔ１において、入力電圧Ｖｉｎがローレベルの電圧Ｖｓｓとなっており、トランジスタＴ１，Ｔ３がオフしている。また、期間ｔ１において、入力端子ＩＮ２には制御信号Ｖｃ１としてハイレベルの電圧Ｖｄｄが印加されている。さらに、期間ｔ１において、入力端子ＩＮ３には、短い周期でハイレベルの電圧Ｖｄｄとローレベルの電圧Ｖｓｓとが交互に繰り返されたパルス信号が制御信号Ｖｃ２として印加されている。

この時、図３に示したように、トランジスタＴ２のゲート電位はＶｘとなり、ＶｘがＶｄｄ＋Ｖｔｈ２よりも大きいので、トランジスタＴ２がオンし、Ｖｄｄが出力電圧Ｖｏｕｔとして出力される（詳細は後述する）。さらに、ＶｘがＶｄｄ−Ｖｔｈ４よりも大きく、トランジスタＴ２のゲートからトランジスタＴ４には電流は殆ど流れないので、各ノードの電位は殆ど変化しない。

次に、図４に示したように、入力端子ＩＮ２の電圧がハイレベルの電圧Ｖｄｄからローレベルの電圧Ｖｓｓに変化し（つまり立ち下がり）、期間ｔ１から期間ｔ２に移行する。これにより、トランジスタＴ４はオフ状態となるので、入力端子ＩＮ３の電圧がハイレベルの電圧Ｖｄｄに変化したりローレベルの電圧Ｖｓｓに変化したりしていても、各ノードの電位は変化せず、出力電圧ＶｏｕｔはＶｄｄのままである。

次に、図５に示したように、入力電圧Ｖｉｎがローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ２から期間ｔ３に移行する。これにより、トランジスタＴ１，Ｔ３がオン状態となり、トランジスタＴ２のゲートおよび出力端子ＯＵＴがＶｓｓに充電される。その結果、トランジスタＴ２のゲートソース間の電圧Ｖｇｓ２が０Ｖとなり、トランジスタＴ２はオフ状態となる（Ｖｔｈ２が０Ｖよりも大きい場合）。さらに、期間ｔ３においても、入力端子ＩＮ３の電圧がハイレベルの電圧Ｖｄｄに変化したりローレベルの電圧Ｖｓｓに変化したりしているが、トランジスタＴ４がオフしているので、トランジスタＴ２のゲート電位は変化しない。つまり、期間ｔ３において、高電圧線Ｌ２から低電圧線Ｌ１には貫通電流は流れない。

一定時間経過後、図６に示したように、入力電圧Ｖｉｎがハイレベルの電圧Ｖｄｄとなっており、かつ入力端子ＩＮ３の電圧がローレベルの電圧Ｖｓｓとなっている時に、入力端子ＩＮ２の電圧がローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ３から期間ｔ４に移行する。これにより、トランジスタＴ４がオン状態となり、トランジスタＴ４とトランジスタＴ５の接続点の電位がＶｓｓに充電される。この時、入力端子ＩＮ３の電圧がローレベルの電圧Ｖｓｓとなっているので、この時にも貫通電流は流れない。

次に、図７に示したように、入力電圧Ｖｉｎがハイレベルの電圧Ｖｄｄからローレベルの電圧Ｖｓｓに変化し（つまり立ち下がり）、期間ｔ４から期間ｔ５に移行する。これにより、トランジスタＴ１，Ｔ３はそれぞれオフ状態となるが、各ノードの電位は変化しない。

さらに、図８に示したように、入力端子ＩＮ３の電圧がローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ５から期間ｔ６に移行する。これにより、トランジスタＴ４，Ｔ５を介してトランジスタＴ２のゲート電位がローレベルの電圧Ｖｓｓから徐々に上昇を開始し、トランジスタＴ２のゲート電位がＶｓｓ＋Ｖｔｈ２を超えると、電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２よりも大きくなる。その結果、トランジスタＴ２がオンし、高電圧線Ｌ２から電流が流れ、トランジスタＴ２のソース電圧（すなわち出力電圧Ｖｏｕｔ）は上昇を開始する。

この時、トランジスタＴ２のゲート−ソース間には容量素子Ｃ１が接続されているので、トランジスタＴ２のゲート電圧はソース電圧の上昇によっても上昇する。トランジスタＴ２のゲート電圧がＶｄｄ−Ｖｔｈ４よりも大きくなった時、トランジスタＴ４がオフし、トランジスタＴ２のゲート電圧は容量素子Ｃ１を介したソース電圧の上昇によってのみ上昇を続ける。最終的に、トランジスタＴ２のゲート電圧はＶａとなり、ハイレベルの電圧Ｖｄｄが出力電圧Ｖｏｕｔとして出力される。

以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））が出力端子ＯＵＴから出力される。

[効果]
ところで、例えば、図２２に示したような従来のインバータ回路１０は、２つのｎチャネルＭＯＳ型のトランジスタＴ１０，Ｔ２０が直列接続された単チャネル型の回路構成となっている。インバータ回路１０では、例えば、図２３に示したように、入力電圧ＶｉｎがＶｓｓとなっている時、出力電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴ２０の閾値電圧Ｖｔｈが含まれており、出力電圧Ｖｏｕｔは、トランジスタＴ２の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。

そこで、例えば、図２４のインバータ回路２０に示したように、トランジスタＴ２０のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｓｓ２（＝Ｖｄｄ＋Ｖｔｈ）が印加される高電圧配線Ｌ３０にゲートを接続することが考えられる。また、例えば、図２５のインバータ回路３０に示したようなブートストラップ型の回路構成が考えられる。

しかし、図２２、図２４、図２５のいずれの回路においても、入力電圧Ｖｉｎがハイとなっている時、つまり、出力電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴ１０，Ｔ２０を介して、高電圧配線Ｌ２０側から低電圧配線Ｌ１０側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。

一方、本実施の形態のインバータ回路１では、トランジスタＴ２のゲートと高電圧線Ｌ３との間に接続されたトランジスタＴ４，Ｔ５と、トランジスタＴ２のゲートと低電圧線Ｌ１との間に接続されたトランジスタＴ３とのオンオフ動作により、全期間に渡ってトランジスタＴ１，Ｔ２が同時にオンしないようにすることができる。このように、本実施の形態では、全期間に渡って貫通電流が生じないので、図２２、図２４、図２５に記載のインバータ回路と比べて、消費電力を低く抑えることができる。

＜２．変形例＞
［変形例１］
上記実施の形態では、入力端子ＩＮ２に対して制御信号Ｖｃ１が印加され、入力端子ＩＮ３に対して制御信号Ｖｃ２が印加されるようになっているが、例えば、図９に示したように、入力端子ＩＮ２に対して制御信号Ｖｃ２が印加され、入力端子ＩＮ３に対して制御信号Ｖｃ１が印加されるようになっていてもよい。このようにした場合であっても、全期間に渡って貫通電流が生じないので、上記実施の形態の場合と同様に消費電力を低く抑えることができる。

［変形例２］
また、上記実施の形態では、ハイレベルの電圧Ｖｄｄを出力する期間が、入力電圧Ｖｉｎが立ち下がる時から外れるように、制御信号Ｖｃ２が入力端子ＩＮ３に入力されていたが、ハイレベルの電圧Ｖｄｄを出力する期間が、入力電圧Ｖｉｎが立ち下がる時を含むように、制御信号Ｖｃ２が入力端子ＩＮ３に入力されていてもよい。例えば、図１０に示したように、入力電圧Ｖｉｎが立ち下がる直前に、ハイレベルの電圧Ｖｄｄが制御信号Ｖｃ２として入力端子ＩＮ３に入力されていてもよい。また、例えば、図示しないが、入力電圧Ｖｉｎが立ち下がると同時に、ハイレベルの電圧Ｖｄｄが制御信号Ｖｃ２として入力端子ＩＮ３に入力されていてもよい。つまり、入力端子ＩＮ１，ＩＮ２，ＩＮ３の電圧がともにハイレベルの電圧Ｖｄｄとなっている期間（以下、「オーバーラップ期間」という。）がわずかに存在していてもよい。以下に、オーバーラップ期間の動作について説明する。

図１１に示したように、入力端子ＩＮ１，ＩＮ２の電圧がともに、ハイレベルの電圧Ｖｄｄとなっている期間ｔ４において、入力端子ＩＮ３の電圧がローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ４から期間ｔ７に移行する。このとき、入力端子ＩＮ２，ＩＮ３の電圧がともにハイレベルの電圧Ｖｄｄとなっているので、トランジスタＴ４，Ｔ５がともにオン状態となっている。そのため、トランジスタＴ３，Ｔ４，Ｔ５を介して高電圧線Ｌ３から低電圧線Ｌ１へ電流が流れ、トランジスタＴ２のゲート電位がＶｂとなる。この時、ＶｂがＶｓｓ＋Ｖｔｈ２よりも大きいので、トランジスタＴ２もオンし、トランジスタＴ１，Ｔ２を介して、高電圧線Ｌ２から低電圧線Ｌ１に電流が流れる。その結果、出力電圧Ｖｏｕｔがローレベルの電圧ＶｓｓからＶｓｓ＋ΔＶに変化するが、トランジスタＴ１のオン抵抗がトランジスタＴ２のオン抵抗よりも十分小さい場合には、ΔＶ≒０となる。

その直後、入力電圧Ｖｉｎがハイレベルの電圧Ｖｄｄからローレベルの電圧Ｖｓｓに変化し（つまり立ち下がり）、期間ｔ７から期間ｔ８に移行する。これにより、トランジスタＴ１，Ｔ３がオフする。ここで、トランジスタＴ２のゲート−ソース間の電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２以上となっているので、図１２に示したように、高電圧線Ｌ２から電流が流れる。その結果、トランジスタＴ２のゲート電圧がトランジスタＴ４，Ｔ５による書き込みに加え、容量素子Ｃ１を介したソース電圧の上昇によっても上昇し（図中ではΔＶ２だけ上昇し）、最終的にハイレベルの電圧Ｖｄｄが出力電圧Ｖｏｕｔとして出力される。このように、出力電圧Ｖｏｕｔがローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化するに際して、トランジスタＴ２のゲート電圧をあらかじめ高く設定しておくことにより、出力電圧Ｖｏｕｔのトランジェントを早くすることができる。その結果、インバータ回路１を高速に動作させることが可能となる。

［変形例３］
上記変形例２では、図１１に示したように、入力電圧Ｖｉｎが立ち下がる直前から立ち下がった直後までのわずかな期間の間、トランジスタＴ１，Ｔ２を介して貫通電流が流れる。一般に、インバータ回路は負荷を駆動するバッファとして用いられることが多いので、その出力段を形成するトランジスタのサイズは大きく設計する（つまり、抵抗を小さく設計する）。そのため、図１１に示したようにトランジスタＴ１，Ｔ２を介して貫通電流が流れる場合には、短時間ではあるものの、貫通電流が非常に大きくなってしまう可能性がある。

そこで、例えば、図１３，図１４に示したように、図１，図９に記載のインバータ回路１の出力段に、さらに、トランジスタＴ６，Ｔ７が設けられていることが好ましい。

このようにした場合に、トランジスタＴ２は、トランジスタＴ４のソースまたはドレインの電圧と、トランジスタＴ７のゲート電圧との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ４とトランジスタＴ７のゲートとの電気的な接続を継断するようになっている。トランジスタＴ２において、ゲートがトランジスタＴ４のソースまたはドレインに接続されている。また、トランジスタＴ２において、ソースおよびドレインのうち一方が高電圧線Ｌ４に接続され、ソースおよびドレインのうち他方がトランジスタＴ７のゲートに接続されている。

トランジスタＴ６は、入力端子ＩＮ１の電圧と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じて出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴ６において、ゲートが入力端子ＩＮ１に接続されている。また、トランジスタＴ６において、ソースおよびドレインのうち一方が低電圧線Ｌ１に接続され、ソースおよびドレインのうち他方が出力端子ＯＵＴに接続されている。

トランジスタＴ７は、当該トランジスタＴ７のゲート電圧と、出力端子ＯＵＴの電圧との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴ７において、ゲートがトランジスタＴ２のソースおよびドレインのうち高電圧線Ｌ２に未接続の端子に接続されている。また、トランジスタＴ７において、ソースおよびドレインのうち一方が高電圧線Ｌ２に接続され、ソースおよびドレインのうち他方が出力端子ＯＵＴに接続されている。

高電圧線Ｌ４は、高電圧線Ｌ２の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にＶｃｃとなっている。なお、高電圧線Ｌ３の電圧Ｖｃｃは、Ｖｄｄ＋Ｖｔｈ７よりも高い電圧となっていることが好ましい。Ｖｔｈ７はトランジスタＴ７の閾値電圧である。

トランジスタＴ６が本発明の「第６トランジスタ」の一具体例に相当し、トランジスタＴ７が本発明の「第７トランジスタ」の一具体例に相当する。高電圧線Ｌ２が本発明の「第６電圧線」に相当し、高電圧線Ｌ４が本発明の「第２電圧線」の一具体例に相当する。

図１５，図１６は、本変形例において上述のオーバーラップ期間が設けられているときのインバータ回路１の動作の一例を表したものである。

図１５に示したように、入力端子ＩＮ１，ＩＮ２の電圧がともに、ハイレベルの電圧Ｖｄｄとなっている期間ｔ４において、入力端子ＩＮ３の電圧がローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ４から期間ｔ７に移行する。これにより、トランジスタＴ３，Ｔ４，Ｔ５を介して高電圧線Ｌ３から低電圧線Ｌ１へ電流が流れ、トランジスタＴ２のゲート電位がＶｂとなる。この時、ＶｂがＶｓｓ＋Ｖｔｈ２よりも大きくなっているので、トランジスタＴ２がオンし、トランジスタＴ１，Ｔ２を介して、高電圧線Ｌ２から低電圧線Ｌ１に電流が流れる。その結果、出力電圧Ｖｏｕｔがローレベルの電圧ＶｓｓからＶｓｓ＋ΔＶに変化するが、トランジスタＴ１のオン抵抗がトランジスタＴ２のオン抵抗よりも十分小さい場合には、ΔＶ≒０となる。また、ΔＶがトランジスタＴ７の閾値電圧よりも小さく、トランジスタＴ７はオンしないので、最終段に貫通電流は流れない。

その直後、入力電圧Ｖｉｎがハイレベルの電圧Ｖｄｄからローレベルの電圧Ｖｓｓに変化し（つまり立ち下がり）、期間ｔ７から期間ｔ８に移行する。これにより、トランジスタＴ１，Ｔ３，Ｔ６がオフする。ここで、トランジスタＴ２のゲート−ソース間の電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２以上となっているので、図１６に示したように、高電圧線Ｌ４から電流が流れる。その結果、トランジスタＴ２のゲート電圧がトランジスタＴ４，Ｔ５による書き込みに加え、容量素子Ｃ１を介したソース電圧の上昇によっても上昇する（図中ではΔＶ２だけ上昇する）。トランジスタＴ２のゲート電圧が上昇した結果、トランジスタＴ７のゲート電圧が最終的にハイレベルの電圧Ｖｄｄとなる。このとき、トランジスタＴ７のゲート−ソース間の電圧が閾値電圧Ｖｔｈ７以上となった段階で、トランジスタＴ７がオンし、それに伴い、ハイレベルの電圧Ｖｄｄが出力電圧Ｖｏｕｔとして出力される。

ところで、トランジスタＴ７のゲート電圧のトランジェントは、トランジスタＴ２のゲート−ソース間の電圧Ｖｇｓ２を閾値電圧Ｖｔｈ２以上とすることで、早くすることが可能である。さらに、トランジスタＴ７のトランジェントが早くなることで、出力電圧Ｖｏｕｔのトランジェントも早くすることが可能となる。従って、インバータ回路１を高速に動作させることができる。

また、インバータ回路１の後段には、貫通電流の流れないトランジスタＴ６，Ｔ７が設けられているので、インバータ回路１の出力端子ＯＵＴに負荷をつないだ際に、貫通電流が大きくなるのを防止することができる。また、オーバーラップ期間を設けないようにした場合には、全期間に渡って貫通電流をなくすことが可能である。

＜３．適用例＞
図１７は、上記実施の形態およびその変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０と、表示パネル１１０を駆動する駆動回路１２０とを備えている。表示パネル１１０が本発明の「表示部」の一具体例に相当し、駆動回路１２０が本発明の「駆動部」の一具体例に相当する。

（表示パネル１１０）
表示パネル１１０は、複数の表示画素１１４が２次元配置された表示領域１１０Ａを有しており、各表示画素１１４が駆動回路１２０によって駆動されることにより、表示領域１１０Ａに映像を表示するものである。各表示画素１１４は、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂからなる。なお、以下では、各画素１１３Ｒ，１１３Ｇ，１１３Ｂの総称として画素１１３を適宜、用いるものとする。

画素１１３Ｒは、有機ＥＬ素子１１１Ｒおよび画素回路１１２を含んで構成されている。画素１１３Ｇは、有機ＥＬ素子１１１Ｇおよび画素回路１１２を含んで構成されている。画素１１３Ｂは、有機ＥＬ素子１１１Ｂおよび画素回路１１２を含んで構成されている。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。

図１８は、表示領域１１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴ１００と、信号線ＤＴＬの電圧を駆動トランジスタＴ１００に書き込む書き込みトランジスタＴ２００と、保持容量Ｃｓとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴ１００および書き込みトランジスタＴ２００は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴ１００または書き込みトランジスタＴ２００は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。

表示領域１１０Ａにおいて、複数の書込線ＷＳＬが行状に配置され、複数の信号線ＤＴＬが列状に配置されている。なお、書込線ＷＳＬが本発明の「走査線」の一具体例に相当する。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端と、書き込みトランジスタＴ２００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端と、書き込みトランジスタＴ２００のゲート電極に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端と、駆動トランジスタＴ１００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタＴ２００のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方の電極は、駆動トランジスタＴ１００のゲート電極と、保持容量Ｃｓの一端に接続されている。駆動トランジスタＴ１００のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方の電極と保持容量Ｃｓの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極は、例えば、グラウンド線ＧＮＤに接続されている。

（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図１７、図１８、図１９を参照して説明する。なお、図１９は、同期信号の波形の一例と、駆動回路１２０から各書込線ＷＳＬに出力される電圧波形の一例とを表したものである。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４および電源線駆動回路１２５を有している。また、駆動回路１２０は、上記実施の形態およびその変形例における各種電源（具体的には低電圧線Ｌ１および高電圧線Ｌ２，Ｌ３，Ｌ４等に接続された電源）も有している。

タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。

映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。

信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａを各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴ１００のゲートに所定の電圧を印加することを指している。

信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を順番に供給するようになっている。

ここで、オフセット電圧Ｖｏｆｓは、信号電圧Ｖｓｉｇの値に依らず一定電圧値となっている。また、信号電圧Ｖｓｉｇは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖｓｉｇの最小電圧はオフセット電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧はオフセット電圧Ｖｏｆｓよりも高い電圧値となっている。

書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路２を備えている。バッファ回路２は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖｄｄ、Ｖｓｓ）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖｄｄ、Ｖｓｓ）を供給し、書き込みトランジスタＴ２００を制御するようになっている。例えば、図１９に示したように、制御信号１２１Ａとして、クロックｃｋと、スキャンパルスｓｐが入力されると、書込線駆動回路１２４は、複数の書込線ＷＳＬに対して、波高値がＶｄｄで、幅が２Ｈのパルスを含む電圧Ｖｓ（ｉ）（１≦ｉ≦Ｎ、ｉおよびＮは正の整数）を、パルスの位相を１Ｈずつずらしながら順番に出力するようになっている。

ここで、電圧Ｖｄｄは、書き込みトランジスタＴ２００のオン電圧以上の値となっている。電圧Ｖｄｄは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路１２４から出力される電圧値である。電圧Ｖｓｓは、書き込みトランジスタＴ２００のオン電圧よりも低い値となっており、かつ、電圧Ｖｄｄよりも低い値となっている。

電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。

ここで、電圧ＶｃｃＬは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧ＶｃｃＨは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧以上の電圧値である。

表示装置１００では、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。

ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路２は、上述したインバータ回路１を複数含んで構成されている。これにより、バッファ回路２内を流れる貫通電流はほとんど存在しないので、バッファ回路２の消費電力を抑えることができる。

また、本適用例において、書込線駆動回路１２４が、トランジスタＴ４またはトランジスタＴ５を、入力端子ＩＮ１の電圧が連続してハイとなっている時間と等しい時間オフさせるように、トランジスタＴ４またはトランジスタＴ５のゲートに制御信号を入力するようになっていてもよい。この場合に、書込線駆動回路１２４は、例えば、図２０、図２１に示したように、書込線ＷＳＬごとに設けられたインバータ回路１の出力端子ＯＵＴから出力される信号（出力電圧Ｖｏｕｔ（ｉ）＝Ｖｓ（ｉ））（またはそれに対応する信号）を書込線ＷＳＬに出力するようになっている。書込線駆動回路１２４は、さらに、ｉ−１段目の書込線ＷＳＬに対応して設けられたインバータ回路１の出力端子ＯＵＴから出力される信号（出力電圧Ｖｏｕｔ（ｉ−１））（またはそれに対応する信号）を反転させた反転信号を、ｉ段目の書込線ＷＳＬに対応して設けられたインバータ回路１に含まれるトランジスタＴ４のゲートに入力するようになっていてもよい。なお、書込線駆動回路１２４は、図示しないが、上記の反転信号を、ｉ段目の書込線ＷＳＬに対応して設けられたインバータ回路１に含まれるトランジスタＴ５のゲートに入力するようになっていてもよい。

このようにした場合には、トランジスタＴ４またはトランジスタＴ５のゲートに入力する制御信号を生成する回路を別途、設ける必要がなくなるので、表示装置１００の回路構成を簡略化することができる。なお、上記の反転信号を、ｉ段目の書込線ＷＳＬに対応して設けられたインバータ回路１に含まれるトランジスタＴ４またはトランジスタＴ５のゲートに入力するに際して、図２０に記載の回路の代わりに、図１３または図１４に記載の回路が用いられてもよい。

以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記適用例では、上記各実施の形態およびその変形例に係るインバータ回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。

なお、上記各実施の形態およびその変形例に係るインバータ回路１を電源線駆動回路１２５の出力段に用いる場合には、例えば、低電圧線Ｌ１に対して、電圧ＶｃｃＬを出力する電源（図示せず）を接続し、高電圧線Ｌ２，Ｌ３に対して、電圧ＶｃｃＨを出力する電源（図示せず）を接続し、高電圧線Ｌ４に対して、電圧ＶｃｃＨよりも高い電圧を出力する電源（図示せず）を接続すればよい。

１，２０，３０，４０…インバータ回路、２…バッファ回路、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｂ…端子、Ｃ，Ｄ…接続点、Ｃ１…容量素子、Ｃｓ…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ１，ＩＮ２，ＩＮ３…入力端子、Ｌ１…低電圧線、Ｌ２，Ｌ３，Ｌ４…高電圧線、ＯＵＴ…出力端子、ＰＳＬ…電源線、Ｓ１，Ｓ２…電源、ｔ１〜ｔ８…期間、Ｔ１〜Ｔ７，Ｔ１０，Ｔ２０，Ｔ３０…トランジスタ、Ｔ１００…駆動トランジスタ、Ｔ２００…書き込みトランジスタ、Ｖｃ１，Ｖｃ２…制御信号、Ｖｃｃ，ＶｃｃＨ，ＶｃｃＬ，Ｖｄｄ，Ｖｓｓ…電圧、Ｖｇｓ２…ゲート−ソース間の電圧、Ｖｉｎ…入力電圧、Ｖｏｆｓ…オフセット電圧、Ｖｏｕｔ…出力電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ，Ｖｔｈ２，Ｖｔｈ４，Ｖｔｈ５，Ｖｔｈ７…閾値電圧、ＷＳＬ…書込線。

Claims

互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
入力端子および出力端子と、
容量素子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインの電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて第４電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されている
インバータ回路。
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１入力端子、第２入力端子、第３入力端子および出力端子と、
容量素子と
を備え、
前記第１トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第２トランジスタでは、ゲートが前記第４トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第３トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第３電圧線に接続され、ソースおよびドレインのうち他方が前記第２トランジスタのゲートに接続され、
前記第４トランジスタでは、ゲートが第２入力端子に接続され、ソースおよびドレインのうち一方が前記第２トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第５トランジスタのソースまたはドレインに接続され、
前記第５トランジスタでは、ゲートが第３入力端子に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が前記第４トランジスタのソースおよびドレインのうち前記第２トランジスタのゲートに未接続の端子に接続され、
前記容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子との間に挿入されている
インバータ回路。
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
入力端子および出力端子と、
容量素子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第７トランジスタのゲートと前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインの電圧と、前記第７トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記第７トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される制御信号に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される制御信号に応じて第４電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記入力端子の電圧と第５電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第５電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、当該第７トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第６電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されている
インバータ回路。
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１入力端子、第２入力端子、第３入力端子および出力端子と、
容量素子と
を備え、
前記第１トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が前記第７トランジスタのゲートに接続され、
前記第２トランジスタでは、ゲートが前記第４トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が前記第７トランジスタのゲートに接続され、
前記第３トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第３電圧線に接続され、ソースおよびドレインのうち他方が前記第２トランジスタのゲートに接続され、
前記第４トランジスタでは、ゲートが第２入力端子に接続され、ソースおよびドレインのうち一方が前記第２トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第５トランジスタのソースまたはドレインに接続され、
前記第５トランジスタでは、ゲートが第３入力端子に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が前記第４トランジスタのソースおよびドレインのうち前記第２トランジスタのゲートに未接続の端子に接続され、
前記第６トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第５電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第７トランジスタでは、ゲートが前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子に接続され、ソースおよびドレインのうち一方が第６電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子との間に挿入されている
インバータ回路。
前記第１電圧線および前記第３電圧線は、互いに同電位となっている
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
前記第２電圧線および前記第４電圧線は、互いに同電位となっている
請求項５に記載のインバータ回路。
前記第２電圧線および前記第４電圧線は、前記第１電圧線および前記第３電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項６に記載のインバータ回路。
前記第１トランジスタのオン抵抗は、前記第２トランジスタのオン抵抗よりも小さくなっている
請求項５に記載のインバータ回路。
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１入力端子および出力端子と、
容量素子と
を有し、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインの電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される第１制御信号に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される第２制御信号に応じて第４電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されている
表示装置。
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタと、
第１入力端子、第２入力端子、第３入力端子および出力端子と、
容量素子と
を有し、
前記第１トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第２トランジスタでは、ゲートが前記第４トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第３トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第３電圧線に接続され、ソースおよびドレインのうち他方が前記第２トランジスタのゲートに接続され、
前記第４トランジスタでは、ゲートが第２入力端子に接続され、ソースおよびドレインのうち一方が前記第２トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第５トランジスタのソースまたはドレインに接続され、
前記第５トランジスタでは、ゲートが第３入力端子に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が前記第４トランジスタのソースおよびドレインのうち前記第２トランジスタのゲートに未接続の端子に接続され、
前記容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子との間に挿入されている
表示装置。
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１入力端子および出力端子と、
容量素子と
を有し、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第７トランジスタのゲートと前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインの電圧と、前記第７トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記第７トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、当該第４トランジスタのゲートに入力される制御信号に応じて前記第５トランジスタのソースまたはドレインである第１端子と前記第２トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第５トランジスタは、当該第５トランジスタのゲートに入力される制御信号に応じて第４電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第１入力端子の電圧と第５電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第５電圧線との電気的な接続を継断するようになっており、
前記第７トランジスタは、当該第７トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第６電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されている
表示装置。
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１入力端子、第２入力端子、第３入力端子および出力端子と、
容量素子と
を有し、
前記第１トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が前記第７トランジスタのゲートに接続され、
前記第２トランジスタでは、ゲートが前記第４トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が前記第７トランジスタのゲートに接続され、
前記第３トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第３電圧線に接続され、ソースおよびドレインのうち他方が前記第２トランジスタのゲートに接続され、
前記第４トランジスタでは、ゲートが第２入力端子に接続され、ソースおよびドレインのうち一方が前記第２トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第５トランジスタのソースまたはドレインに接続され、
前記第５トランジスタでは、ゲートが第３入力端子に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が前記第４トランジスタのソースおよびドレインのうち前記第２トランジスタのゲートに未接続の端子に接続され、
前記第６トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第５電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第７トランジスタでは、ゲートが前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子に接続され、ソースおよびドレインのうち一方が第６電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子との間に挿入されている
表示装置。
前記駆動回路は、前記第１入力端子の電圧が立ち上がる時から、立ち下がる時までの間、前記第４トランジスタおよび前記第５トランジスタが同時にオンしていることのないようにするとともに、前記第１入力端子の電圧が立ち下がった後に、前記第４トランジスタおよび前記第５トランジスタがオン状態となっているようにする
請求項９ないし請求項１２のいずれか一項に記載の表示装置。
前記駆動回路は、前記第１入力端子の電圧が立ち上がる時から、立ち下がる時またはその直前までの間、前記第４トランジスタおよび前記第５トランジスタが同時にオンしていることのないようにするとともに、前記第１入力端子の電圧が立ち下がる時またはその直前に、前記第４トランジスタおよび前記第５トランジスタがオン状態となっているようにする
請求項９ないし請求項１２のいずれか一項に記載の表示装置。
前記駆動回路は、前記第４トランジスタおよび前記第５トランジスタのうち一方のトランジスタを、前記第１入力端子の電圧が連続してハイとなっている時間よりも短い周期でオン、オフさせるとともに、前記第４トランジスタおよび前記第５トランジスタのうち他方のトランジスタを、前記第１入力端子の電圧が連続してハイとなっている時間よりも長い時間オフさせる
請求項９ないし請求項１２のいずれか一項に記載の表示装置。
前記駆動回路は、前記第４トランジスタおよび前記第５トランジスタのうち一方のトランジスタを、前記第１入力端子の電圧が連続してハイとなっている時間よりも短い周期でオン、オフさせるとともに、前記第４トランジスタおよび前記第５トランジスタのうち他方のトランジスタを、前記第１入力端子の電圧が連続してハイとなっている時間と等しい時間オフさせる
請求項９ないし請求項１２のいずれか一項に記載の表示装置。
前記駆動回路は、前記走査線ごとに前記インバータ回路を有するとともに、各インバータ回路の出力端子から出力される信号またはそれに対応する信号を前記走査線に出力するようになっており、さらに、ｉ−１（１≦ｉ≦Ｎ、Ｎは正の整数）段目の走査線に対応して設けられたインバータ回路の出力端子から出力される信号またはそれに対応する信号を反転させた反転信号を、ｉ段目の走査線に対応して設けられたインバータ回路の第４トランジスタまたは第５トランジスタのゲートに入力するようになっている
請求項１６に記載の表示装置。