JP2012182455A5 - - Google Patents

Claims (13)

1. 半導体デバイスであって、
   複数の導電性配線を含む第１層と、
   複数の導電性配線を含む第２層と、
   前記第１層と前記第２層との間の非導電性材料と、
   第１層の第１配線と第２層の第１配線の交点において、前記非導電性材料を貫通し第１層と第２層とを接続する第１導電性ビアと、
   前記第２層の第２配線と、前記半導体デバイスの他のあらゆる層の配線から電気的に絶縁された導電性部材との間に接続された第２導電性ビアと
   を備える半導体デバイス。
2. 前記第２導電性ビアは、前記第１導電性ビアから所定の距離内にある唯一のビアである、請求項１に記載の半導体デバイス。
3. 前記第２導電性ビアは前記第１層と前記第２層との間にある、請求項１に記載の半導体デバイス。
4. 前記第１層および前記第２層の配線は、前記半導体デバイスに電力および接地信号を伝導する配線より小さい、請求項１に記載の半導体デバイス。
5. 前記第１層の配線は前記第２層の配線に対して垂直である、請求項１に記載の半導体デバイス。
6. 前記導電性部材は少なくとも２ピッチの長さである、請求項１に記載の半導体デバイス。
7. 前記第２導電性ビアは、前記第１層と前記第２層との間において、前記第１導電性ビアから所定の距離内にある唯一のビアである、請求項１に記載の半導体デバイス。
8. 前記導電性部材は、前記第２層の配線とおおよそ同一の幅を有する、請求項１に記載の半導体デバイス。
9. 前記第１導電性ビアおよび前記第２導電性ビアは互いに電気的に絶縁されている、請求項１に記載の半導体デバイス。
10. 前記第１層における配線間のピッチは、冗長ビアのピッチよりも小さい、請求項１に記載の半導体デバイス。
11. 半導体デバイスを形成する方法であって、
    複数の信号配線を含む第１導電性層を形成すること、
    前記第１導電性層上に誘電体層を付け加えること、
    孤立ビアの近くにおいて、前記誘電体層上に、または前記誘電体層内に導電性パッドを形成することであって、前記孤立ビアは、前記第１導電性層の第１配線と第２導電性層の第１配線との間に接続されている、前記導電性パッドを形成すること、
    前記第２層の第２配線と前記導電性パッドとの間にダングリングビアを形成することであって、前記導電性パッドは、前記ダングリングビア以外の前記半導体デバイスにおける部品から分離されている、前記ダングリングビアを形成すること
    を含む方法。
12. 前記ダングリングビアは、前記第１導電性層と前記第２導電性層との間において、前記孤立ビアから所定の距離内にある唯一のビアである、請求項１１に記載の方法。
13. 前記第１導電性層と前記第２導電性層との間において特定のビア密度を達成するために複数の導電性パッドおよびダングリングビアを形成することをさらに含む、請求項１１に記載の方法。