JP2012168719A - メモリシステム - Google Patents

Abstract

【課題】
実施形態は、消費電流を低減可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間に設けられた複数のデータバスと、入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、少なくとも前記入出力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部とを含む。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関し、例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置に関する。

複数種類のメモリを１チップに集積した半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ（記憶部）と、ＳＲＡＭ（Static Random Access Memory）とを１チップで集積された半導体記憶装置がある。

特開２００３−０６７２６０号公報

実施形態は、消費電流を低減可能なメモリシステムを提供する。

本実施形態のメモリシステムによれば、ＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリに入力されるデータ、または前記ＮＡＮＤ型フラッシュメモリから出力されるデータについてＥＣＣ処理を行うＥＣＣ部を有し、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る入出力部と、前記入出力部から出力されるデータ、または前記入出力部に入力されるデータを保持する入出力バッファ部と、前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間に設けられた複数のデータバスと、入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、前記入出力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、または前記ＮＡＮＤ型フラッシュメモリから前記入出力バッファ部にデータを読み出すとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部とを具備することを特徴とする。

第１実施形態のメモリシステムを示すブロック図。 第１実施形態のメモリセルアレイを示す回路図。 第１実施形態のスイッチを示すブロック図。 第１実施形態のバッファ回路ＢＦＡ０−１を示す回路図。 第１実施形態のバッファ回路Ａに入力する信号を生成する回路を示す回路図。 第１実施形態のバッファ回路Ｂを示す回路図。

（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［メモリシステムの構成］
第１の実施形態に係るメモリシステムについて、図１のブロック図を用いて説明する。

図１に示すように、メモリシステム１００は、ＮＡＮＤ型フラッシュメモリ１０、入出力部２０、制御部３０を備える。例えば、メモリシステム１００では、ＮＡＮＤ型フラッシュメモリ１０、入出力部２０、及び制御部３０は、同一の半導体基板上に形成され、１つのチップに集積される。

＜ＮＡＮＤ型フラッシュメモリ＞
まず、ＮＡＮＤ型フラッシュメモリ１０について、図１及び図２の回路図を用いて説明する。

ＮＡＮＤ型フラッシュメモリ１０は、メモリシステム１００の主記憶部として機能する。図１に示すように、ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ及びページバッファ１３、カラムデコーダ１４、電圧発生回路１５、シーケンサ１６、入力バッファ回路１７、及びオシレータ１８、１９を備えている。

＜＜メモリセルアレイ＞＞
図２に示すように、メモリセルアレイ１１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数のＮＡＮＤストリングＮＳを備える。このＮＡＮＤストリングＮＳは、複数の不揮発性のメモリセルＭＴ０〜ＭＴｎ（ｎは自然数）と、選択トランジスタＳＴ１、ＳＴ２を含む。図２に示すように、（ｎ＋１）個のメモリセルは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭＴの一端側（メモリセルＭＴｎ）のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側（メモリセルＭＴ０）のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。

メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、例えば、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。なお、メモリセルＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造あってもよい。

メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線に電気的に接続されている。

同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬｎのいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。すわなち、セレクトゲート線ＳＧＳ，ＳＧＤは、複数のワード線ＷＬ０〜ＷＬｎを挟むように、ワード線ＷＬ０とワード線ＷＬｎの両端に隣接して、それぞれ平行に配置されている。

また、メモリセルアレイ１１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｊ（ｊは自然数）に共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、または読み出され、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。

また、メモリセルアレイ１１は、通常データが保存される第１領域と、第１領域のスペア領域として用いられデータが保存される第２領域を含む。第２領域には、例えばエラーを訂正するパリティを保存する。

＜＜センスアンプ及びページバッファ＞＞
図１に戻って説明を続ける。センスアンプ及びページバッファ１３は、ページサイズのデータを保持可能なバッファメモリであり、ＮＡＮＤ型フラッシュメモリ１０における１次データキャッシュ及び２次データキャッシュとしてそれぞれ機能する。

センスアンプは、データの読み出し時には、メモリセルアレイ１１から読み出されたデータをセンス・増幅して一時的に保持し、ページバッファに転送する。また書き込み時には、ページバッファから転送されたデータをビット線ＢＬに転送して、データのプログラムを実行する。

ページバッファは、ＮＡＮＤデータバスを介して入出力部２０に接続される。そしてデータの読み出し時には、センスアンプから転送されたデータを入出力部２０へ出力する。また書き込み時には、入出力部２０から入力されたデータを一時的に保持し、これをセンスアンプに転送する。

センスアンプ及びページバッファ１３は、例えばビット線ＢＬ毎に設けられたラッチ回路を備え、これにより１ページ分のデータを保持出来る。従って、一部の領域がメインデータ保持用として使用され、残りがパリティ等のＥＣＣデータ保持用として使用される。なお、例えばラッチ回路は１ページ分だけあれば良い。

＜＜ロウデコーダ及びカラムデコーダ＞＞
ロウデコーダ１２は、メモリセルアレイ１１におけるいずれかのページ（すなわちワード線ＷＬ）を選択する。カラムデコーダ１４は、メモリセルアレイ１１におけるいずれかのカラム（すなわちビット線ＢＬ）を選択する。

＜＜電圧発生回路＞＞
電圧発生回路１５は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、例えばロウデコーダ１２に供給する。電圧発生回路１５で発生された電圧が、ワード線ＷＬに印加される。

＜＜シーケンサ＞＞
シーケンサ１６は、ＮＡＮＤ型フラッシュメモリ１０全体の動作を司る。すなわち、制御部３０から命令（NAND I/F Command）を受けると、これに応答して、データのプログラム、読み出し、及び消去を実行するためのシーケンスを実行する。そして、このシーケンスに従って、電圧発生回路１５、センスアンプ及びページバッファ１３等の動作を制御する。

＜＜入出力バッファ回路＞＞
入出力バッファ回路１７は、後述するアクセスコントローラ２４を介して外部から入力されたデータ、またはＮＡＮＤ型フラッシュメモリ１０から読み出されたデータを一時的に保持するバッファとしての機能を有する。

＜＜オシレータ＞＞
オシレータ１８は内部クロックＩＣＬＫを生成する。すなわち、クロック生成器として機能する。そしてオシレータ１８は、生成した内部クロックＩＣＬＫをシーケンサ１６に供給する。シーケンサ１６は、この内部クロックＩＣＬＫに同期して動作する。

オシレータ１９は内部クロックＡＣＬＫを生成する。すなわち、クロック生成器として機能する。そしてオシレータ１９は、生成した内部クロックＡＣＬＫを、制御部３０や入出力部２０へ供給する。内部クロックＡＣＬＫは、制御部３０や入出力部４０の動作の基準となるクロックである。

＜入出力部＞
次に、入出力部２０について、図１を用いて説明する。入出力部２０は、バッファ部２１、バーストバッファ（burst buffer）２２、ユーザインターフェース２３、アクセスコントローラ２４、及びＥＣＣ部２５を備えている。

なお、本実施形態に係るメモリシステム１００では、ＮＡＮＤ型フラッシュメモリ１０が主記憶部として機能し、ＮＡＮＤ型フラッシュメモリ１０に対するデータの入出力を、入出力部２０が司る。従って、ＮＡＮＤ型フラッシュメモリ１０からデータを外部に読み出す場合、まずＮＡＮＤ型フラッシュメモリ１０のメモリセルアレイ１１から読み出されたデータが、ページバッファに格納される。その後、ユーザの要求に応じて、ページバッファ内のデータがユーザインターフェース２３を介して外部に出力される。他方、データをＮＡＮＤ型フラッシュメモリ１０に記憶させる際には、まず外部から与えられたデータが、ユーザインターフェース２３を介してページバッファに格納される。その後、ページバッファ内のデータがメモリセルアレイ１１に書き込まれる。

以下では、データがメモリセルアレイ１１からページバッファに読み出されるまでの動作を、データの“ロード（load）”と呼ぶ。また、ページバッファ内のデータが、ユーザインターフェース２３に転送されるまでの動作を、データの“リード（read）”と呼ぶ。

更に、ＮＡＮＤ型フラッシュメモリ１０に記憶させるべきデータが、ユーザインターフェース２３からページバッファに転送されるまでの動作を、データの“ライト（write）”と呼ぶ。また、ページバッファ内のデータがメモリセルアレイ１１に書き込まれるまでの動作を、データの“プログラム（program）”と呼ぶ。

入出力部２０の説明に戻る。
＜＜バッファ部＞＞
バッファ部２１は、ＮＡＮＤ型フラッシュメモリ１０における１次データキャッシュとしての機能を担う。バッファ部２１は、複数のデータバッファ２１ａ（例えば、２Ｋバイト）と、ブートバッファ２１ｂ（例えば、１Ｋバイト）と、ＳＲＡＭバッファ２１ｃを有する。バッファ部２１は、ＥＣＣデータバス及びＲＡＭレジスタデータバスと接続される。そしてデータライト時には、バーストバッファ２２から転送されるデータを一時的に保持する。そして、ＮＡＮＤデータバスを介して、データをページバッファに書き込む。また、データリード時には、ＮＡＮＤデータバス６を介して、ページバッファからデータを読み出し、これをバーストバッファ２２に転送する。

図１に示すように、複数のデータバッファ２１ａ及びブートバッファ２１ｂは、それぞれ、メモリセルアレイ、センスアンプ、及びロウデコーダを備える。

複数のデータバッファ２１ａのメモリセルアレイは、データ保持可能な複数のＳＲＡＭセルを備える。ＳＲＡＭセルはそれぞれ、ワード線及びビット線に接続される。このデータバッファ２１ａのメモリセルアレイも、メモリセルアレイ１１と同様に、メインデータを保持する領域と、パリティ等を保持する領域とを備えている。このデータバッファ２１ａのセンスアンプは、ＳＲＡＭセルからビット線に読み出したデータをセンス・増幅する。またこのデータバッファ２１ａのセンスアンプは、ＳＲＡＭバッファ２１ｃ内のデータをＳＲＡＭセルに書き込む際の負荷としても機能する。このデータバッファ２１ａのロウデコーダは、このデータバッファ２１ａのメモリセルアレイにおけるワード線を選択する。

ブートバッファ２１ｂは、例えばメモリシステム１００を起動するためのブートコード（boot code）を一時的に保持する。

ＳＲＡＭバッファ２１ｃは、データバッファ２１ａまたはブートバッファ２１ｂにデータを書き込む、または読み出す際に、一時的にデータを保持する。

＜＜バーストバッファ＞＞
バーストバッファ２２は、ＲＡＭレジスタデータバスにより、バッファ部２１及び制御部３０とデータ転送可能である。そして、ホスト機器からユーザインターフェース２３を介して与えられるデータ、またはバッファ部２１から与えられるデータを、一時的に保持する。

＜＜ユーザインターフェース＞＞
次に、ユーザインターフェース２３について説明する。ユーザインターフェース２３は、メモリシステム１００外部のホスト機器（ユーザ）と接続可能とされ、ホスト機器との間でデータ、制御信号、及びアドレスＡｄｄ等、種々の信号の入出力を司る。制御信号の一例は、メモリシステム１００全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード（burst read）用のクロックＣＬＫ、書き込み動作をイネーブルにするライトイネーブル信号／ＷＥ、データの外部への出力をイネーブルにするアウトプットイネーブル信号／ＯＥ、などである。

ユーザインターフェース２３は、データ入出力バスによりバーストバッファ２２と接続されている。データ入出力バスは、例えば２バイトである。そしてユーザインターフェース２３は、ホスト機器からのデータのリード要求、ロード要求、及びプログラム要求等に係る制御信号をアクセスコントローラ２４に転送する。そしてデータリード時には、バーストバッファ２２内のデータをホスト機器へ出力する。またデータライト時には、ホスト機器から与えられるデータをバーストバッファ２２へ転送する。

＜＜アクセスコントローラ＞＞
次に、アクセスコントローラ２４について説明する。アクセスコントローラ２４は、ユーザインターフェース２３から制御信号及びアドレスを受け取る。そして、ホスト機器の要求を満たす動作を実行するよう、バッファ部２１、バーストバッファ２２、及び制御部３０、スイッチ（後述）４０などを制御する。

例えば、ホスト機器の要求に応じてアクセスコントローラ２４は、制御部３０における後述するレジスタ３３をアクティブ状態として、レジスタにコマンド（Write/Read）をセットする。また、アクセスコントローラ２４は、バッファ部２１をキャッシュとして用いる場合には、バッファ部２１に対して、ページバッファまたはバーストバッファ２２からデータを読み出すよう命令する。バッファ部２１をキャッシュとして用いない場合には、ユーザインターフェース２３内のＰｕｒｅＮＡＮＤ ＵＳＥＲ Ｉ／Ｆからデータを例えばアクセスコントローラ２４内のＲＡＭなどに読み出して、このデータを入力バッファ回路１７に対して出力するよう命令する。

＜ＥＣＣ部＞
次にＥＣＣ部２５について、図１を用いて説明する。

ＥＣＣ部２５は、ＮＡＮＤ型フラッシュメモリ１０に対する入出力データについてのエラー検出及びエラー訂正、並びにパリティの生成（以下、これらをまとめてＥＣＣ処理と呼ぶことがある）を実行する。ＥＣＣ部２５は、ＥＣＣバッファ２５ａ、ＥＣＣエンジン２５ｂを備える。このＥＣＣエンジン２５ｂは、デコーダ（図１のError Position Dec）と、パリティシンドロームと、ＥＣＣ制御部とを有する。

ＥＣＣバッファ２５ａは、ＥＣＣデータバスに接続される。そして、ＮＡＮＤデータバスを介して、ＮＡＮＤ型フラッシュメモリ１０のページバッファと接続される。そして、ページバッファからＮＡＮＤデータバスを介してデータを読み出し、これをＥＣＣエンジン２５ｂに転送する。またＥＣＣバッファ２５ａは、ＥＣＣエンジン２５ｂ内のデコーダによってエラー訂正されたデータ、及びパリティシンドロームで発生されたパリティを一時的に保持し、ＮＡＮＤデータバスを介して、これをページバッファに書き込む。ＥＣＣバッファ２５ａのサイズは、例えばＥＣＣデータバスのバス幅と同じサイズであり、例えば４バイトである。しかし、ＥＣＣデータバスのバス幅より大きくても良い。

パリティシンドロームは、データのロード時には、ＥＣＣバッファ２５ａから転送されたデータを用いてＥＣＣ処理を行い、このデータにおけるエラーの有無を判断する。またデータのプログラム時には、ＥＣＣバッファ２５ａから転送されたデータに基づいて、パリティを生成する。

デコーダは、データのロード時には、パリティシンドロームにおいてエラーが有ると判断された場合、その位置を特定すると共に、対応するデータをページバッファからＥＣＣバッファ２５ａに読み出し、データを訂正する。またデータのプログラム時には、パリティシンドロームで生成されたパリティをＥＣＣバッファ２５ａに保持させ、これをペー
ジバッファに転送させる。また、ＥＣＣ制御部は、パリティシンドロームを制御する。

＜制御部＞
次に、引き続き図１を参照しつつ、制御部３０について説明する。制御部３０は、ＮＡＮＤ型フラッシュメモリ１０及び入出力部２０の動作を制御する。すなわち、メモリシステム１００全体としての動作を統括する機能を有する。

図示するように制御部３０は、ＮＡＮＤアドレス／コマンド発生回路３１、ステートマシン（state machine）３２、レジスタ３３、コマンドユーザインターフェース（command user interface）３４、及びＳＲＡＭアドレス／タイミング発生回路３５を備えている。

＜＜ＮＡＮＤアドレス／コマンド発生回路＞＞
ＮＡＮＤアドレス／コマンド発生回路３１は、ステートマシン３２の制御に基づいてＮＡＮＤ型フラッシュメモリ１０の動作を制御する。より具体的には、アドレスや、ＮＡＮＤインターフェースにサポートされたコマンド（Program/Load）等を生成し、ＮＡＮＤ型フラッシュメモリ１０へ出力する。

＜＜ステートマシン＞＞
ステートマシン３２は、コマンドユーザインターフェース３４から与えられる内部コマ
ンド信号に基づいて、メモリシステム１００内部におけるシーケンス動作を制御する。ステートマシン３２がサポートするファンクションは、ロード、プログラム、及び消去等、多数あり、これらのファンクションを実行するよう、ＮＡＮＤ型フラッシュメモリ１０及び入出力部２０の動作を制御する。ステートマシン３２は、オシレータ１９の生成する内部クロックＡＣＬＫに同期しつつ、これらの制御を行う。またステートマシン３２は、ＮＡＮＤシーケンサ１６から与えられるレディ信号及びエラー信号により、ＮＡＮＤ型フラッシュメモリ１０の動作状態を把握出来る。

＜＜レジスタ＞＞
レジスタ３３は、ファンクションの動作状態を設定するためのレジスタである。すなわちレジスタ３３は、アクセスコントローラ２４から与えられるコマンドに応じて、ファン
クションの動作状態を設定する。より具体的には、レジスタ３３には、例えばデータロー
ド時にはロードコマンドが設定され、データプログラム時にはプログラムコマンドが設定
される。

＜＜コマンドユーザインターフェース＞＞
コマンドユーザインターフェース３４は、所定のコマンドがレジスタ３３に設定される
ことで、メモリシステム１００に対してファンクション実行コマンドが与えられたことを認識する。そして、内部コマンド信号（Command）を発行し、ステートマシン３２に出力する。

＜＜ＳＲＡＭアドレス／タイミング発生回路＞＞
ＳＲＡＭアドレス／タイミング発生回路３５は、ステートマシン３２の制御に基づいて
入出力部２０の動作を制御する。より具体的には、入出力部２０において必要なアドレスやコマンドを発行して、アクセスコントローラ２４及びパリティシンドロームに出力する。

＜スイッチ＞
次に、スイッチ４０について、図１、図３のブロック図を用いて説明する。

図１に示すように、スイッチ４０は、ＮＡＮＤ型フラッシュメモリ１０のセンスアンプ及びページバッファ１３と、入出力部２０のＥＣＣ部２５または入出力バッファ回路１７との間に設けられており、スイッチ４０は、ＮＡＮＤ型フラッシュメモリ１０のシーケンサ１６で制御される。

具体的な構成について、図３を用いて説明する。なお、図３に示すラッチ回路群Ａ０〜Ａ１、Ｂ０〜Ｂ３、Ｄ０〜Ｄ７は、説明の便宜上、図１では省略した。

スイッチ４０は、複数のバッファ回路群ＢＦＡ（ＢＦＡ０〜ＢＦＡ７）と、複数のラッチ回路群Ｃ０〜Ｃ７と、複数のバッファ回路群ＢＦＢ（ＢＦＢ０〜ＢＦＢ７）とを有する。

ここで、複数のバッファ回路群ＢＦＡのうち例えばＢＦＡ０は、８個のバッファ回路を含む構成となっているが、図面の関係上、８個のバッファ回路を１個のボックスで示した。ラッチ回路群Ｃ、バッファ回路群ＢＦＢについても、バッファ回路群ＢＦＡと同様に、８個のラッチ回路、８個のバッファ回路を有する。

すなわち、スイッチ４０は、例えばそれぞれ８個のバッファ回路を含むバッファ回路群ＢＦＡを８個と、８個のラッチ回路を含むラッチ回路群Ｃを８個と、８個のバッファ回路を含むバッファ回路群ＢＦＢを８個とを有する。ここで、列方向に対応するバッファ回路群ＢＦＡのバッファ回路、ラッチ回路Ｃ、バッファ回路群ＢＦＢのバッファ回路が１本データバス（図２では、便宜上、バッファ回路群ＢＦＡ、ラッチ回路群Ｃ、バッファ回路群ＢＦＢを１本のデータバスで示しているが、前述したとおり、図３のバッファ回路群ＢＦＡは８個のバッファ回路をあり、８本のデータバスが存在する。図３で示した１本のデータバスは、８本のデータバスをまとめて表示したものである。）で接続される。

以下、例として、列方向に対応するバッファ回路群ＢＦＡ０のうち１のバッファ回路（ＢＦＡ０−１）、ラッチ回路群Ｃ０のうち１のラッチ回路（Ｃ０−１）、バッファ回路群ＢＦＢＦＢ０のうち１のバッファ回路（ＢＦＢ０−１）を用いて説明する。

図４に示すように、バッファ回路ＢＦＡ０−１は、ラッチ回路群Ａ０に接続される第１クロックドインバータ６０と、ラッチ回路群Ｂ０に接続される第２クロックドインバータ６１と、第１インバータ６２と、第１ＮＡＮＤゲート６３と、第２ＮＡＮＤゲート６４と、第１ＮＯＲゲート６５と、Ｐチャネル型ＭＯＳトランジスタＰ１と、Ｎチャネル型ＭＯＳトランジスタＮ１とを有する。

図４に示すように、第１及び第２クロックドインバータ６０，６１の出力端は、共通に接続されて、第１インバータ６２の入力端に接続される。第１インバータ６２の出力端は、第１ＮＡＮＤゲート６３の第１入力端と接続される。第１ＮＡＮＤゲート６３の第２入力端には、ＰＲＯＧＲＡＭ信号が供給される。このＰＲＯＧＲＡＭ信号は、ライト時にＨレベルとなるパルス信号である。

第１ＮＡＮＤゲート６３の出力端は、第１及び第２クロックドインバータ６０，６１の出力端と共通に接続されて、第１インバータ６２の入力端に接続される。

第１インバータ６２の出力端は、第２ＮＡＮＤゲート６４及び第１ＮＯＲゲート６５それぞれの入力端と接続される。第２ＮＡＮＤゲート６４の他の入力端には、ＰＲＯＧＲＡＭ信号が供給され、第１ＮＯＲゲート６５の他の入力端には、ＲＥＡＤ信号が供給される。このＲＥＡＤ信号は、リード時Ｈレベルとなるパルス信号であり、ＰＲＯＧＲＡＭ信号の反転信号である。

第２ＮＡＮＤゲート６４の出力端には、Ｐチャネル型ＭＯＳトランジスタＰ１（以下、トランジスタＰ１ともいう）のゲートが接続される。トランジスタＰ１の電源経路の一端は、電源ＶＤＤに接続されており、他端はＮチャネル型ＭＯＳトランジスタの一端に接続される。

第１ＮＯＲゲート６５の出力端には、Ｎチャネル型ＭＯＳトランジスタＮ１（以下、トランジスタＮ１ともいう）のゲートが接続される。トランジスタＮ１の他端は、接地Ｖｓｓされている。トランジスタＰ１の他端とトランジスタＮ１の一端との共通接続点は、ラッチ回路Ｃ０−１に接続される。

第１及び第２クロックドインバータ６０，６１には、ＣＳＬＥＮＮ＿ＰＵＲＥ信号と、／ＣＳＬＥＮＮ＿ＰＵＲＥ信号（ＣＳＬＥＮＮ＿ＰＵＲＥ信号の反転信号）が入力される。制御されたＣＳＬＥＮＮ＿ＰＵＲＥ信号らの信号がバッファ回路群ＢＦＡに入力されることで、ラッチ回路群Ａとラッチ回路群Ｃを接続したり、ラッチ回路群Ａとラッチ回路群Ｃの接続を切断したりする機能を有する。

ＣＳＬＥＮＮ＿ＰＵＲＥ信号らの信号の生成回路について、図５を用いて説明する。

図５（ａ）に示すように、ライト時に、バッファ部２１をキャッシュとして用いない場合には、ＰＵＲＥ信号がＨレベルとなり、第２インバータ７０は、ＬレベルのＯＮＥ信号を出力する。ライト時に、バッファ部２１をキャッシュとして用いる場合には、ＰＵＲＥ信号がＬレベルとなり、第２インバータ７０は、ＨレベルのＯＮＥ信号を出力する。

図５（ｂ）に示すように、生成回路は、第３ＮＡＮＤゲート７１、第３ＮＡＮＤゲート７１の出力端と接続された第３インバータ７２、第４ＮＡＮＤゲート７３、第４ＮＡＮＤゲート７３の出力端と接続された第４インバータ７４を有する。

第３ＮＡＮＤゲート７１には、第２インバータ７０に入力されるＰＵＲＥ信号とＣＳＬＥＮＮ信号が入力されて、第３インバータ７２からＣＳＬＥＮＮ＿ＰＵＲＥ信号が出力される。第４ＮＡＮＤゲート７３には、第２インバータ７０から出力されるＯＮＥ信号とＣＳＬＥＮＮ信号が入力されて、第４インバータ７４からＣＳＬＥＮＮ＿ＯＮＥ信号が出力される。ここで、ＣＳＬＥＮＮ信号は、ステートマシン３２を用いて例えば複数のバッファ回路群ＢＦＡのうち所望のバッファ回路群ＢＦＡを選択するための機能を有し、選択されたバッファ回路群ＢＦＡには、ＣＳＬＥＮＮ信号としてＨレベルと入力し、非選択のバッファ回路群ＢＦＡには、ＣＳＬＥＮＮ信号としてＬレベルと入力する。

次に、バッファ回路ＢＦＢ０−１について、図６を用いて説明する。図６に示すように、バッファ回路ＢＦＢ０−１は、ラッチ回路Ｃ０に接続される第１クロックドインバータ８０と、第５インバータ８１と、第４ＮＡＮＤゲート８２と、第５ＮＡＮＤゲート８３と、第２ＮＯＲゲート８４と、Ｐチャネル型ＭＯＳトランジスタＰ２と、Ｎチャネル型ＭＯＳトランジスタＮ２とを有する。詳細は、バッファ回路ＢＦＡ０−１と同様であるため、省略する。

［スイッチの動作方法］
次に、本実施形態のスイッチ４０の動作方法について、図４を用いて説明する。図４におけるバッファ回路ＢＦＡ０−１が選択されている場合には、第３クロックドインバータ８０に第１クロックドインバータ６０と同一の信号が入力されるため、バッファ回路ＢＦＢ０−１も選択される。したがって、本明細書では、（１）ライト時に、バッファ部２１をキャッシュとして用いない場合で、図４に示すバッファ回路ＢＦＡ０−１が選択されているときのスイッチ４０の動作方法と、（２）ライト時に、バッファ部２１をキャッシュとして用いる場合で、図４に示すバッファ回路ＢＦＡ０−１が選択されているときのスイッチ４０の動作方法と、（３）ライト時に、図４に示すバッファ回路ＢＦＡ０−１が選択されていないときのスイッチ４０の動作方法、の３種類の動作方法を説明する。なお、ライト時に、バッファ部２１をキャッシュとして用いる場合には、全てのバッファ回路群ＢＦＡ，及びＢＦＢは選択される。

＜（１）の動作方法＞
ライト時に、バッファ部２１をキャッシュとして用いない場合で、図４に示すバッファ回路ＢＦＡ０−１が選択されているとき、ＰＲＯＧＲＡＭ信号がＨレベル、ＰＵＲＥ信号がＨレベル、ＯＮＥ信号がＬレベル、ＣＳＬＥＮＮ信号がＨレベルである。このため、第１クロックドインバータ６０はオン状態となり、ラッチ回路Ａ０のデータが転送される。例えばラッチ回路Ａ０のデータがＨレベルのときには、第１クロックドインバータ６０からＬレベルが出力される。一方で、第２クロックドインバータ６１はオフ状態となる。

ＰＲＯＧＲＡＭ信号がＨレベルであるため、第１インバータ６２の出力がＨレベルとなる。したがって、第２ＮＡＮＤゲート６４の出力がＬレベルとなり、トランジスタＰ１がオン状態となる。第１ＮＯＲゲートの出力がＬレベルとなり、トランジスタＮ１がオフ状態となる。トランジスタＰ１とトランジスタＮ１の共通接続点が、電源ＶＤＤによりチャージされ、Ｈレベルの信号がラッチ回路Ｃ０−１に出力される。

同様に、バッファ回路ＢＦＢ０−１も導通するため、ラッチ回路Ｃ０−１のデータがラッチ回路Ｄ０−１に転送される。

＜（２）の動作方法＞
ライト時に、バッファ部２１をキャッシュとして用いる場合で、図４に示すバッファ回路ＢＦＡ０−１が選択されているとき、ＰＲＯＧＲＡＭ信号がＨレベル、ＰＵＲＥ信号がＬレベル、ＯＮＥ信号がＨレベル、ＣＳＬＥＮＮ信号がＨレベルである。このため、第１クロックドインバータ６０はオフ状態となり、第２クロックドインバータ６１はオン状態となる。ラッチ回路Ｂ０のデータが転送される。例えばラッチ回路Ｂ０のデータがＨレベルのときには、第２クロックドインバータ６１からＬレベルが出力される。

ＰＲＯＧＲＡＭ信号がＨレベルであるため、第１インバータ６２の出力がＨレベルとなる。したがって、第２ＮＡＮＤゲートの出力がＬレベルとなり、トランジスタＰ１がオン状態となる。第１ＮＯＲゲートの出力がＬレベルとなり、トランジスタＮ１がオフ状態となる。トランジスタＰ１とトランジスタＮ１の共通接続点が、電源ＶＤＤによりチャージされ、Ｈレベルの信号がラッチ回路Ｃ０−１に出力される。

同様に、バッファ回路ＢＦＢ０−１も導通するため、ラッチ回路Ｃ０−１のデータがラッチ回路Ｄ０−１に転送される。

＜（３）の動作方法＞
ライト時に、図４に示すバッファ回路ＢＦＡ０−１が選択されていないとき、ＰＲＯＧＲＡＭ信号がＨレベル、ＣＳＬＥＮＮ信号がＬレベルである。この場合、図５（ｂ）の生成回路に示すように、第３ＮＡＮＤゲート７１及び第４ＮＡＮＤゲート７３の出力がいずれもＨレベルとなる。したがって、ＣＳＬＥＮＮ＿ＰＵＲＥ信号及びＣＳＬＥＮＮ＿ＯＮＥ信号いずれもＬレベルとなり、第１及び第２クロックドインバータ６０、６１のいずれもオフ状態となる。その結果、ラッチ回路Ａ０、ラッチ回路Ｂ０のいずれのデータも転送されない。

［本実施形態の効果］
以上より、本実施形態は、消費電流を低減可能なメモリシステムを提供できる。

本実施形態のメモリシステムでは、制御されたＣＳＬＥＮＮ＿ＰＵＲＥ信号らの信号がバッファ回路群ＢＦＡに入力されることで、選択されたラッチ回路群Ａとラッチ回路群Ｃを接続し、非選択のラッチ回路群Ａとラッチ回路群Ｃの接続を切断できる。

本実施形態のスイッチ４０から第１及び第２クロックドインバータ６０，６１、第１インバータ６２、第１ＮＡＮＤゲート６３を設けずに、ＣＳＬＥＮＮ０〜７が入力しない比較例１と比べた場合、本実施形態は、消費電流を低減可能なメモリシステムを提供できる。

以下、具体的に効果を説明する。

本実施形態では、図３に示すように、入出力バッファ回路１７は、２個のラッチ回路Ａ０，Ａ１と接続される。ラッチ回路Ａ０は、複数のバッファ回路群ＢＦＡのうち、バッファ回路群ＢＦＡ０〜ＢＦＡ３に共通に接続されている。ラッチ回路Ａ１は、複数のバッファ回路群ＢＦＡのうち、バッファ回路群ＢＦＡ４〜ＢＦＡ７に共通に接続されている。

したがって、バッファ回路群ＢＦＡ０〜ＢＦＡ３には、共通のデータが転送される。バッファ回路群ＢＦＡ４〜ＢＦＡ７も同様である。

比較例１の場合には、ページバッファ１３で、例えば１６ビットごとにメモリセルに書き込む場合には、ページバッファ内の（０）〜（３）のうちから１を選択し、（４）〜（７）のうち１を選択する必要があり、入力バッファ回路１７からデータを転送する際に、全てのバッファ回路群ＢＦＡ、全てのラッチ回路群Ｃ、全てのバッファ回路群ＢＦＢ、全てのラッチ回路群Ｄを動作状態にしなければならず、消費電流がかかる。

しかし、本実施形態のメモリシステムでは、例えば１６ビットごとにメモリセルに書き込む場合、予め選択されるカラムに対応したページバッファ１３（例えば（０）と（４））、バッファ回路群ＢＦＡ０，ＢＦＡ４、ラッチ回路群Ｃ０，Ｃ４、バッファ回路群ＢＦＢ０，ＢＦＢ４を動作状態にし、残りの非選択のカラムに対応したページバッファ１３（（１）〜（３）、（５）〜（７））などを動作状態にせずに、オフ状態とできる。その結果、本実施形態のメモリシステムは、比較例１と比べて、消費電流を低減できる。

また、本実施形態のメモリシステムでは、複数のバッファ回路群ＢＦＡが、入出力バッファ回路１７に対応したバッファ回路群として設けられるだけでなく、ＥＣＣ部２５に対応したバッファ回路群としても設けられている。

したがって、入力バッファ回路１７に対応したバッファ回路群と、ＥＣＣ部２５に対応したバッファ回路群とを別々に設ける比較例２と比較して、本実施形態のメモリシステムは、回路面積を縮小できる。また、本実施形態のメモリシステムは、比較例２を改良して２個の別々のバッファ回路群に対して制御されたＣＳＬＥＮＮ信号を入力する場合と比較しても、消費電流の低減ができる。データバスを短くすることで、データバスの容量の低減ができ、その結果、データのやりとりを高速化できる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…ＮＡＮＤ型フラッシュメモリ
１１…メモリセルアレイ
１２…ロウデコーダ
１３…センスアンプ、ページバッファ
１４…カラムデコーダ
１５…電圧発生回路
１６…シーケンサ
１７…入力バッファ回路
１８ １９…オシレータ
２０…入出力部
２１…バッファ部
２２…バーストバッファ
２３…ユーザインターフェース
２４…アクセスコントローラ
２５…ＥＣＣ部
３０…制御部
３１…アドレス／コマンド発生回路
３２…ステートマシン
３３…レジスタ
３４…ＣＵＩ
３５…アドレス／タイミング発生回路
１００…メモリシステム

Claims (5)

1. ＮＡＮＤ型フラッシュメモリと、
   前記ＮＡＮＤ型フラッシュメモリに入力されるデータ、または前記ＮＡＮＤ型フラッシュメモリから出力されるデータについてＥＣＣ処理を行うＥＣＣ部を有し、前記ＮＡＮＤ型フラッシュメモリと外部との間のデータの入出力を司る入出力部と、
   前記入出力部から出力されるデータ、または前記入出力部に入力されるデータを保持する入出力バッファ部と、
   前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間に設けられた複数のデータバスと、
   入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、
   前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、
   前記入出力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、または前記ＮＡＮＤ型フラッシュメモリから前記入出力バッファ部にデータを読み出すとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部と
   を具備することを特徴とするメモリシステム。
2. 前記スイッチは、前記ＮＡＮＤ型フラッシュメモリと前記ＥＣＣ部と間に接続されるとともに、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間に接続されることを特徴とする請求項１記載のメモリシステム。
3. 前記ＮＡＮＤ型フラッシュメモリは、メモリセルアレイをさらに含み、
   前記スイッチは、前記メモリセルアレイのカラムごとに対応するバッファ回路群を有し、
   前記カラムごとに対応するバッファ回路群に、選択信号を入力することを特徴とする請求項１又は請求項２記載のメモリシステム。
4. 前記カラムごとに対応するバッファ回路群は、選択信号が入力される第１クロックドインバータを有するバッファ回路を含むことを特徴とする請求項３記載のメモリシステム。
5. 前記カラムごとに対応するバッファ回路群は、
   前記第１クロックドインバータと接続された第１インバータと、
   第１入力端に前記第１インバータの出力端が接続され、第２入力端にプログラム信号が入力される第１ＮＡＮＤゲートと、
   第１入力端に前記第１インバータの出力端が接続され、第２入力端にリード信号が入力される第１ＮＯＲゲートと、
   ゲートに前記第１ＮＡＮＤゲートの出力端が接続され、電源経路の一端が電源に接続される第１Ｐチャネル型ＭＯＳトランジスタと、
   ゲートに前記ＮＯＲゲートの出力端が接続され、電源経路の一端が接地されて、電源経路の他端が前記Ｐチャネル型ＭＯＳトランジスタの電源経路の他端に接続されるＮチャネル型ＭＯＳトランジスタと
   をさらに備えることを特徴とする請求項４記載のメモリシステム。

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