JP2012015984A - クロック逓倍回路、固体撮像装置及び位相シフト回路 - Google Patents

Abstract

【課題】クロック周波数が大きく変動しても、所望のデューティ比のクロック信号を精度よく生成する。
【解決手段】クロック逓倍回路１０を、第１インバータ２と、第２インバータ３と、容量素子４と、電流供給部１と、差動検出部６と、逓倍信号生成部９とを備える構成とする。本発明では、電流供給部１は、第１クロック信号ＣＫの周波数が高くなると電流を増大して第１インバータ２及び第２インバー３の電流シンク端子２ａに該電流を供給する。また、差動検出器６は、容量素子４の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、第１クロック信号ＣＫの正相信号に対して９０度の位相差を有する第２クロック信号Ｘを生成する。そして、逓倍信号生成部９は、第１クロック信号ＣＫ及び第２クロック信号Ｘに基づいて第１クロック信号ＣＫの２逓倍信号を生成する。
【選択図】図１

Description

本発明は、クロック信号を２逓倍する回路及びそれを備える固体撮像装置、並びに、クロック信号の位相シフト回路に関する。

従来、種々の電子機器において、その動作を制御するためにクロック信号が用いられる。例えば、２−１パラレルシリアル変換回路等の動作制御がその一例として挙げられる（例えば特許文献１参照）。

図４に、特許文献１に記載されている２−１パラレルシリアル変換回路の概略構成を示す。なお、図４に示すような２−１パラレルシリアル変換回路は、パラレルデータをシリアルデータに変換して出力する例えばＵＳＢ（Universal Serial Bus）インターフェース等の回路に用いられる。

２−１パラレルシリアル変換回路１００は、入力パラレルデータ（ＰＤＩＮ１、ＰＤＩＮ２）を１／２周波数クロック信号ＰＣＫに乗せ換える２つのリタイミング用フリップフロップ回路１０１，１０２を備える。また、２−１パラレルシリアル変換回路１００は、基準クロック信号ＣＫから１／２周波数クロック信号ＰＣＫを生成するトグルフリップフロップ回路１０３を備える。さらに、２−１パラレルシリアル変換回路１００は、セレクタ１０４と、シリアル変換用フリップフロップ回路１０５とを備える。

セレクタ１０４には、リタイミング用フリップフロップ回路１０１の出力Ｐ１と、リタイミング用フリップフロップ回路１０２の出力Ｐ２と、１／２周波数クロック信号ＰＣＫとが入力される。そして、セレクタ１０４の出力Ｐ３は、シリアル変換用フリップフロップ回路１０５を経由して外部回路に出力（図４中のＳＯＵＴ）される。

次に、２−１パラレルシリアル変換回路１００の動作を、図５（ａ）〜（ｈ）を参照しながら説明する。なお、図５（ａ）〜（ｈ）は、２−１パラレルシリアル変換回路１００の動作時における基準クロック信号ＣＫ、１／２周波数クロック信号ＰＣＫ、入力パラレルデータＰＤＩＮ１及びＰＤＩＮ２、並びに、各回路部の出力信号のタイミングチャートである。なお、各部の動作は全て基準クロック信号ＣＫの立ち上がりを基準とする。

まず、基準クロック信号ＣＫは、図５（ａ）及び（ｂ）に示すように、トグルフリップフロップ回路１０３で１／２周波数クロック信号ＰＣＫに分周される。また、入力パラレルデータ（ＰＤＩＮ１、ＰＤＩＮ２）は、図５（ｅ）及び（ｆ）に示すように、それぞれリタイミング用フリップフロップ回路１０１及び１０２において、１／２周波数クロック信号ＰＣＫによりラッチされ出力される。

次いで、セレクタ１０４は、図５（ｇ）に示すように、１／２周波数クロック信号ＰＣＫがハイレベルとなるタイミングで、一方のリタイミング用フリップフロップ回路１０１の出力Ｐ１を選択する。また、セレクタ１０４は、１／２周波数クロック信号ＰＣＫがローレベルとなるタイミングで、他方のリタイミング用フリップフロップ回路１０２の出力Ｐ２を選択する。そして、セレクタ１０４の出力Ｐ３は、基準クロック信号ＣＫの立ち上がりでラッチされ、ＳＯＵＴとして外部へ出力される（図５（ｈ）参照）。

上述のような２−１パラレルシリアル変換回路１００では、セレクタ１０４の出力Ｐ３をラッチするタイミングとデータ変化点とのセットアップ／ホールドマージンを最大にするため、クロック信号のデューティ比は５０％であることが望ましい。しかしながら、基準クロック信号ＣＫのデューティ比のばらつきが大きいと、セットアップ／ホールドマージンが小さくなり、出力データに誤りが発生する可能性がある。

このような問題への対応策としては、例えば、デューティ比にばらつきのある基準クロック信号ＣＫを、一旦２分周し、さらにその２分周された信号を逓倍回路で２逓倍することにより、クロック信号のデューティ比を揃える手法が考えられる。この際に用いられる逓倍回路としては、従来、様々な回路が提案されている（例えば、特許文献２参照）。

図６に、特許文献２で提案されている逓倍回路の構成を示す。特許文献２で提案されている逓倍回路２００は、入力信号反転器２０１と、２つのＴＴＬ（Transistor-transistor logic）ゲート２０２，２０３と、３つのエッジ検出器２０４〜２０６とを備える。さらに、逓倍回路２００は、２つの検出器２０７，２０８と、分周器２０９と、抵抗Ｒｉ及びコンデンサＣｉ（ｉ＝１〜４）からなる積分回路（遅延回路）とを備える。なお、入力信号反転器２０１、３つのエッジ検出器２０４〜２０６及び２つの検出器２０７，２０８は、ＴＴＬゲートで構成される。また、各回路素子は、所定の機能を果たすように適宜配線接続される。

ここで、逓倍回路２００の動作を、図７（ａ）〜（ｊ）を参照しながら説明する。なお、図７（ａ）〜（ｊ）は、逓倍回路２００の動作時における各回路素子の出力信号のタイミングチャートであり、各回路素子の出力信号（図６中のａ点〜ｊ点の出力信号に対応）波形を示す。

まず、入力信号反転器２０１の入力端（ａ点）に信号が入力されると、入力信号反転器２０１は、その入力信号を反転して出力する（図７（ａ）及び（ｂ）参照）。次いで、分周器２０９は、図７（ｃ）に示すように、入力信号反転器２０１で位相反転された信号を１／２周波数に分周し、その分周信号を出力する。その後、分周器２０９から出力された分周信号は、入力信号の周期Ｔより時定数の大きい抵抗Ｒ１及びコンデンサＣ１からなる積分回路を通過し、三角波状の信号波形になる（図７（ｄ）参照）。

この三角波状の信号（以下、三角波信号という）は、検出器２０８のプラス端子（正相端子）に入力される。また、三角波信号は周期Ｔより十分大きい時定数の抵抗Ｒ２及びコンデンサＣ２からなる積分回路を通過し、その積分回路からは、図７（ｅ）に示すように、レベル一定の信号（以下、閾値信号という）が出力される。そして、この閾値信号は、検出器２０８のマイナス端子（逆相端子）に入力される。

検出器２０８は、三角波信号のレベルが閾値信号のレベル以上である場合に、ハイレベルの信号を出力し、三角波信号のレベルが閾値信号のレベル未満である場合に、ローレベルの信号を出力する。この結果、検出器２０８からは、図７（ｆ）に示すように、分周器２０９から出力された分周信号（図７（ｃ））に対して、９０度位相のずれた信号が出力される。

エッジ検出器２０４は、図７（ｇ）に示すように、検出器２０８から出力される信号（図７（ｆ））の立ち下がりを基準にパルス状の信号を出力する。また、エッジ検出器２０５は、図７（ｈ）に示すように、検出器２０８から出力される信号の立ち上がりを基準にパルス状の信号を出力する。さらに、エッジ検出器２０６は、図７（ｉ）に示すように、入力信号反転器２０１から出力される反転信号（図７（ｂ））の立ち下がりを基準にして、パルス状の信号を出力する。

そして、特許文献２の逓倍回路２００では、検出器２０７において、３つのエッジ検出器２０４〜２０６から出力される各パルス状の信号の立ち上がりを基準にしてパルス状の信号を出力する。この結果、検出器２０７からは、図７（ｊ）に示すように、入力信号（図７（ａ））の２逓倍信号が出力される。

特開２００２−９６２９号公報 特開昭６１−２２６６６９号公報

上述のように、クロック信号のデューティ比を揃える際に用いる逓倍回路としては、例えば特許文献２等で提案されているような抵抗及びコンデンサからなる積分回路（遅延回路）を用いた逓倍回路を適用することができる。しかしながら、特許文献２等で提案されているような構成の逓倍回路を用いた場合、次のような問題がある。

特許文献２の逓倍回路２００（図６）では、上述のように、抵抗Ｒ１及びコンデンサＣ１で構成される積分回路（遅延回路）から出力される三角波信号を用いて、位相のずれた分周クロック信号を生成する。このような回路において、低周波数動作に対応するために三角波信号のレベルの傾きが緩やかになるように積分回路を設定すると、高周波数で動作させた際には三角波信号の振幅は小さくなる。この場合、検出器２０８における三角波信号（図７（ｄ））と閾値信号（図７（ｅ））との比較が難しくなる。

また、この場合、三角波信号の振幅が小さいので、基準クロック信号ＣＫの入力ばらつきの影響を受けやすくなる。さらに、三角波信号と比較する閾値信号のレベルも基準クロック信号ＣＫの入力ばらつきの影響を受ける。また、積分回路に用いる抵抗やコンデンサの性能ばらつきにより、三角波信号の傾き（振幅）や閾値信号のレベルも変動する。

すなわち、特許文献２で提案されているような積分回路（遅延回路）を用いた逓倍回路２００では、上述した様々な原因により、周波数が変化した際に所定のデューティ比（例えば５０％等）の２逓倍クロック信号を安定して生成することが困難になる。その結果、例えば特許文献２等で提案されている逓倍回路２００では、入力されるクロック信号の周波数変化に十分対応できないという問題が生じる。

本発明は、上記問題を解決するためになされたものである。本発明の目的は、動作周波数が大きく変動しても、所望のデューティ比のクロック信号を精度よく得ることのできるクロック逓倍回路及びそれを備える固体撮像装置、並びに、位相シフト回路を提供することである。

上記課題を解決するために、本発明のクロック逓倍回路は、第１インバータと、第２インバータと、容量素子と、電流供給部と、差動検出部と、逓倍信号生成部とを備える構成とし、各部の構成及び機能を次のようにする。第１インバータは、第１クロック信号の正相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有する。第２インバータは、第１クロック信号の逆相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有する。また、第２インバータは、その電流ソース端子及び電流シンク端子が第１インバータの電流ソース端子及び電流シンク端子にそれぞれ接続される。容量素子は、第１インバータの出力端と第２インバータの出力端との間に設けられる。電流供給部は、第１クロック信号の周波数が高くなると制御電流を増大して第１インバータ及び第２インバータの電流ソース端子に制御電流を供給する。さらに、電流供給部は、電流ソース端子に供給する制御電流の電流量と同じ電流量の制御電流を第１インバータ及び第２インバータの電流シンク端子から出力させる。差動検出器は、容量素子の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、第１クロック信号の正相信号に対して９０度の位相差を有する第２クロック信号を生成する。そして、逓倍信号生成部は、第１クロック信号及び第２クロック信号に基づいて第１クロック信号の２逓倍信号を生成する。

また、本発明の固体撮像装置は、行方向及び列方向にマトリクス状に配置された複数の画素と、上記本発明のクロック逓倍回路と、デジタルアナログ変換回路と、アナログデジタル変換回路とを備える構成とする。なお、本発明の固体撮像装置では、デジタルアナログ変換回路は、クロック逓倍回路で生成された２逓倍信号により駆動され、アナログデジタル変換用の参照電圧信号を生成する。また、アナログデジタル変換回路は、クロック逓倍回路で生成された２逓倍信号により駆動されるカウンタ部を含み、画素の画素値をデジタル値に変換する。

さらに、本発明の位相シフト回路は、上記本発明のクロック逓倍回路における第１インバータと、第２インバータと、容量素子と、電流供給部と、差動検出部とを備える構成とする。

本発明では、第１及び第２インバータを第１クロック信号でオンオフ制御することにより、電流供給部から第１及び第２インバータを介して容量素子に供給する制御電流（バイアス電流）の方向を繰り返し変化させる。その際、容量素子の両電極間の電位差信号が差動検出器に入力される。次いで、差動検出器は、入力された電位差信号の変化範囲の中間値における比較結果に基づいて、第１クロック信号の正相信号に対して９０度の位相差を有する第２クロック信号を生成する。そして、本発明では、逓倍信号生成部により、第１クロック信号及び第２クロック信号に基づいて第１クロック信号の２逓倍信号を生成する。

また、本発明では、上記動作で２逓倍信号を生成する際、第１クロック信号の周波数が高くなると、第１及び第２インバータに供給する制御電流を増大させる。これにより、第１クロック信号の周波数が高くなっても、容量素子の両電極間の電位差信号の振幅を十分に大きくすることができ、差動検出器での電位差信号の変化範囲の中間値における比較結果の出力精度を向上させることができる。さらに、差動検出器では、入力された電位差信号の変化範囲の中間値における比較結果に基づいて第２クロック信号が生成するので、第１クロック信号の周波数の変化に関係なく、第２クロック信号を安定して高精度に生成することができる。

上述のように、本発明の逓倍回路では、入力されるクロック信号の周波数が変化しても、差動検出部で検出される容量素子の両電極間の電位差信号を十分大きくすることができる。また、本発明では、入力されるクロック信号の周波数の変化に関係なく、第１クロック信号の正相信号に対して９０度の位相差を有する第２クロック信号を安定して高精度に生成することができる。それゆえ、本発明では、入力されるクロック信号の周波数が変化しても、デューティ比５０％の２逓倍クロック信号を精度よく生成することができる。

さらに、後述するように、本発明では、第１クロック信号の正相信号に対して９０度の位相差を有する第２クロック信号のデューティ比も精度良く５０％に調整することが可能である。それゆえ、本発明の位相シフト回路では、デューティ比が精度良く調整された第２クロック信号を外部回路に供給することができる。

すなわち、本発明のクロック逓倍回路及びそれを備える固体撮像装置、並びに、位相シフト回路によれば、動作周波数が大きく変動しても、所望のデューティ比に高精度に調整されたクロック信号を外部回路に供給することができる。

本発明の実施形態に係る逓倍回路の回路構成図である。 本発明の実施形態に係る逓倍回路の動作時におけるタイミングチャートである。 本発明の実施形態に係る逓倍回路を備える固体撮像装置の構成例である。 従来の２−１パラレルシリアル変換回路のブロック構成図である。 従来の２−１パラレルシリアル変換回路の動作時におけるタイミングチャートである。 従来の逓倍回路の回路構成図である。 従来の逓倍回路の動作時におけるタイミングチャートである。

以下に、本発明の実施形態に係る逓倍回路、位相シフト回路及びそれを備える固体撮像装置の一例を、図面を参照しながら下記の順で説明する。なお、本発明は、以下に示す例に限定されない。
１．逓倍回路の構成例
２．逓倍回路の動作例
３．固体撮像装置の構成例

＜１．逓倍回路の構成例＞
図１に、本発明の実施形態に係る逓倍回路の概略構成を示す。逓倍回路１０（クロック逓倍回路）は、電流供給部１と、第１インバータ２と、第２インバータ３と、容量素子４と、初期化スイッチ５（初期化スイッチ素子）と、差動検出器６と、ＥＸＯＲ（排他的論理和）素子９（逓倍信号生成部）とを備える。

電流供給部１は、第１カレントミラー回路１１と、第２カレントミラー回路１２と、第３カレントミラー回路１３と、可変バイアス電流源１４（可変電流源）とを備える。

第１カレントミラー回路１１は、第１ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタ４１と、第２ＰＭＯＳトランジスタ４２とで構成される。第１ＰＭＯＳトランジスタ４１のソース端子は、第２ＰＭＯＳトランジスタ４２のソース端子に接続される。また、第１ＰＭＯＳトランジスタ４１のゲート端子は、第２ＰＭＯＳトランジスタ４２のゲート端子及び第１ＰＭＯＳトランジスタ４１のドレイン端子に接続される。さらに、第１ＰＭＯＳトランジスタ４１のドレイン端子は可変バイアス電流源１４の電流ソース側の端子に接続される。そして、第２ＰＭＯＳトランジスタ４２のドレイン端子は、第３カレントミラー回路１３内の後述する第１ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタ５１のドレイン端子に接続される。

第２カレントミラー回路１２は、第３ＰＭＯＳトランジスタ４３と、第４ＰＭＯＳトランジスタ４４とで構成される。第３ＰＭＯＳトランジスタ４３のソース端子は、第４ＰＭＯＳトランジスタ４４のソース端子及び第１カレントミラー回路１１内の第１ＰＭＯＳトランジスタ４１（第２ＰＭＯＳトランジスタ４２）のソース端子に接続される。また、第３ＰＭＯＳトランジスタ４３のゲート端子は、第４ＰＭＯＳトランジスタ４４のゲート端子及び第３ＰＭＯＳトランジスタ４３のドレイン端子に接続される。さらに、第３ＰＭＯＳトランジスタ４３のドレイン端子は、第３カレントミラー回路１３内の後述する第２ＮＭＯＳトランジスタ５２のドレイン端子に接続される。そして、第４ＰＭＯＳトランジスタ４４のドレイン端子は、第１インバータ２及び第２インバータ３の電流ソース端子２ａに接続される。

第３カレントミラー回路１３は、第１ＮＭＯＳトランジスタ５１と、第２ＮＭＯＳトランジスタ５２と、第３ＮＭＯＳトランジスタ５３とで構成される。第１ＮＭＯＳトランジスタ５１のドレイン端子は、第１カレントミラー回路１１内の第２ＰＭＯＳトランジスタ４２のドレイン端子に接続される。また、第１ＮＭＯＳトランジスタ５１のゲート端子は、第２ＮＭＯＳトランジスタ５２のゲート端子、第３ＮＭＯＳトランジスタ５３のゲート端子及び第１ＮＭＯＳトランジスタ５１のドレイン端子に接続される。さらに、第１ＮＭＯＳトランジスタ５１のソース端子は、第２ＮＭＯＳトランジスタ５２のソース端子、第３ＮＭＯＳトランジスタ５３のソース端子及び可変バイアス電流源１４の電流シンク側の端子に接続される。また、第２ＮＭＯＳトランジスタ５２のドレイン端子は、第２カレントミラー回路１２内の第３ＰＭＯＳトランジスタ４３のドレイン端子に接続される。そして、第３ＮＭＯＳトランジスタ５３のドレイン端子は、第１インバータ２及び第２インバータ３の電流シンク端子２ｂに接続される。

可変バイアス電流源１４は、第１カレントミラー回路１１〜第３カレントミラー回路１３を介して第１インバータ２及び第２インバータ３に所定のバイアス電流（制御電流）を供給する。なお、本実施形態では、可変バイアス電流源１４として、逓倍回路１０の動作周波数（外部から入力されるクロック信号ＣＫの周波数）に応じてバイアス電流を調整できる可変電流源を用いる。具体的には、可変バイアス電流源１４は、入力されたクロック信号ＣＫの周波数が高くなるとバイアス電流を増大して供給し、逆にクロック信号ＣＫの周波数が低くなるとバイアス電流を低減して供給するように動作する。なお、可変バイアス電流源１４としては、上述のようなバイアス電流調整機能を備える構成であれば、任意のものを用いることができる。

上述した各カレントミラー回路では、その入力側の流れる電流の量及び方向が出力側に流れる電流のそれらと同じになる。それゆえ、電流供給部１を上述のように構成することにより、第１インバータ２及び第２インバータ３の電流ソース端子２ａに流入する電流量と、電流シンク端子２ｂから流出する電流量とを同じにすることができる。また、この結果、後述するように、動作周波数が大きく変動してもより確実に高精度でデューティ比５０％のクロック信号（２逓倍クロック信号及び入力されたクロック信号ＣＫに対して９０度位相のずれたクロック信号）を生成することができる。

第１インバータ２は、ＰＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ２２とで構成される。ＰＭＯＳトランジスタ２１のソース端子は、電流ソース端子２ａに接続される。また、ＰＭＯＳトランジスタ２１のドレイン端子は、ＮＭＯＳトランジスタ２２のドレイン端子に接続され、両トランジスタ間の接続点が第１インバータ２の出力端子Ｄ０ｂ（出力端）となる。さらに、ＮＭＯＳトランジスタ２２のソース端子は、電流シンク端子２ｂに接続される。そして、ＰＭＯＳトランジスタ２１のゲート端子は、ＮＭＯＳトランジスタ２２のゲート端子に接続され、両ゲート端子には外部から正相のクロック信号ＣＫ（第１クロック信号）が入力される。すなわち、第１インバータ２を構成するＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２のＯＮ／ＯＦＦ動作は、正相のクロック信号ＣＫにより制御される。

第２インバータ３は、ＰＭＯＳトランジスタ３１と、ＮＭＯＳトランジスタ３２とで構成される。ＰＭＯＳトランジスタ３１のソース端子は、電流ソース端子２ａに接続される。また、ＰＭＯＳトランジスタ３１のドレイン端子は、ＮＭＯＳトランジスタ３２のドレイン端子に接続され、両トランジスタ間の接続点が第２インバータ３の出力端子Ｄ０（出力端）となる。さらに、ＮＭＯＳトランジスタ３２のソース端子は、電流シンク端子２ｂに接続される。そして、ＰＭＯＳトランジスタ３１のゲート端子は、ＮＭＯＳトランジスタ３２のゲート端子に接続され、両ゲート端子には外部から逆相のクロック信号ＣＫｂが入力される。すなわち、第２インバータ３を構成するＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のＯＮ／ＯＦＦ動作は、逆相のクロック信号ＣＫｂにより制御される。

容量素子４は、第１インバータ２の出力端子Ｄ０ｂと第２インバータ３の出力端子Ｄ０との間に設けられる。このように容量素子４を接続すると、第１インバータ２及び第２インバータ３内の各ＭＯＳトランジスタをクロック信号でＯＮ／ＯＦＦ制御することにより、電流供給部１から容量素子４に供給されるバイアス電流の方向が繰り返し反転する。この際に変化する第１インバータ２の出力端子Ｄ０ｂの電圧信号は、後述する差動比較器７のマイナス側端子に出力され、第２インバータ３の出力端子Ｄ０の電圧信号は、後述の差動比較器７のプラス側端子に出力される。

初期化スイッチ５は、容量素子４の両電極間に設けられる。逓倍回路１０でクロック信号の逓倍処理を行う際には、最初、初期化スイッチ５をＯＮ状態にして、容量素子４の両電極間の電位差、すなわち、第１インバータ２の出力端子Ｄ０ｂと第２インバータ３の出力端子Ｄ０との間の電位差を零にする。

差動検出器６は、差動比較器７と、その出力端に設けられた第３インバータ８とで構成される。

差動比較器７は、そのプラス側端子に入力される第２インバータ３の出力信号（電圧信号）と、マイナス側端子に入力される第１インバータ２の出力信号（電圧信号）との差分信号（電位差信号）を算出する。さらに、差動比較器７は、算出された差分信号から差分信号の変動範囲の中間値における比較結果を出力する。

具体的には、差動比較器７は、差分信号のレベルがその中間値以上である場合にはローレベルの信号を出力し、差分信号のレベルがその中間値未満である場合にはハイレベルの信号を出力する。この結果、後述するように、差動比較器７からは、第２インバータ３に入力される逆相のクロック信号ＣＫｂに対して９０度位相のずれたクロック信号（第３クロック信号）が生成される。そして、差動比較器７は、生成されたクロック信号を第３インバータ８に出力する。

なお、差分信号の中間値は、初期状態における出力端子Ｄ０またはＤ０ｂの電位に基づいて設定することができる。

第３インバータ８は、差動比較器７から入力されたクロック信号を反転する。これにより、第１インバータ２に入力される正相のクロック信号ＣＫに対して９０度位相のずれたクロック信号Ｘ（第２クロック信号）が生成される。そして、第３インバータ８は生成したクロック信号Ｘを、ＥＸＯＲ素子９の一方の入力端子に出力する。

ＥＸＯＲ素子９は、第３インバータ８から一方の入力端子に入力されたクロック信号Ｘと、他方の入力端子に入力された正相のクロック信号ＣＫとの排他的論理和を算出し、その算出信号を出力する。この結果、ＥＸＯＲ素子９からは、正相のクロック信号ＣＫの２逓倍クロック信号（２逓倍信号）が出力される。

＜２．逓倍回路の動作例＞
次に、本実施形態の逓倍回路１０の具体的な動作を、図２（ａ）〜（ｉ）を参照しながら説明する。図２（ａ）〜（ｉ）は、逓倍回路１０に入力されるクロック信号、及び、逓倍回路１０を構成する各回路素子から出力される信号のタイミングチャートである。より具体的には、図２（ａ）は、初期化スイッチ５の動作波形図である。図２（ｂ）及び（ｃ）は、それぞれ逓倍回路１０に入力される正相のクロック信号ＣＫ及び逆相のクロック信号ＣＫｂの信号波形図である。図２（ｄ）及び（ｅ）は、それぞれ第２インバータ３の出力端子Ｄ０及び第１インバータ２の出力端子Ｄ０ｂにおける出力信号波形図（電圧信号波形図）である。図２（ｆ）は、第２インバータ３の出力信号と第１インバータ２の出力信号との差分信号、すなわち、差動比較器７で生成される差分信号の波形図である。図２（ｇ）は、差動比較器７の出力信号の波形図である。そして、図２（ｈ）及び（ｉ）は、それぞれ、第３インバータ８及びＥＸＯＲ素子９の出力信号の波形図である。

まず、逓倍処理開始時Ｔ０に、初期化スイッチ５がＯＮされ、その後、時刻Ｔ１までその状態を維持する（図２（ａ）の信号波形６１参照）。この時刻Ｔ０〜Ｔ１の間では、第１インバータ２の出力端子Ｄ０ｂ及び第２インバータ３の出力端子Ｄ０の電位は同電位となるので、差動比較器７において生成される差分信号６６（図２（ｆ））の値（電位差）は零に初期化される。その結果、初期状態では、逓倍回路１０（ＥＸＯＲ素子９）からはハイレベルの信号が出力される（図２（ｉ）参照）。

なお、ここで説明する動作例では、図２（ｄ）及び（ｅ）に示すように、出力端子Ｄ０の電位は、出力端子Ｄ０ｂの電位に対して常に逆相で変化するので、差分信号６６の変動範囲の中間値は、初期状態における出力端子Ｄ０及びＤ０ｂの電位レベル差となる。すなわち、差動比較器７の出力は、例えばトランジスタの閾値電圧のばらつきや第１インバータ２の出力端子Ｄ０ｂ及び第２インバータ３の出力端子Ｄ０における駆動能力のばらつきなどの影響に関係なく、常に差分信号６６の変動範囲の中間値で反転する。

次いで、時刻Ｔ１から正相のクロック信号ＣＫのレベルがハイレベルになる時刻Ｔ２までは、第２インバータ３のＰＭＯＳトランジスタ３１がＯＦＦ状態であり、ＮＭＯＳトランジスタ３２がＯＮ状態であるので、出力端子Ｄ０からバイアス電流が流出する。この結果、図２（ｄ）に示すように、第２インバータ３の出力端子Ｄ０の電位は直線的に低下する。一方、時刻Ｔ１〜Ｔ２の間では、第１インバータ２のＰＭＯＳトランジスタ２１がＯＮ状態であり、ＮＭＯＳトランジスタ２２がＯＦＦ状態であるので、出力端子Ｄ０ｂにバイアス電流が流入する。この結果、図２（ｅ）に示すように、第１インバータ２の出力端子Ｄ０ｂの電位は直線的に上昇する。

次いで、時刻Ｔ２で、正相のクロック信号ＣＫがハイレベル（逆相のクロック信号ＣＫｂがローレベル）になると、第２インバータ３のＰＭＯＳトランジスタ３１がＯＮ状態となり、ＮＭＯＳトランジスタ３２がＯＦＦ状態となる。これにより、第２インバータ３の出力端子Ｄ０にバイアス電流が流入するので、出力端子Ｄ０の電位は、図２（ｄ）に示すように、時刻Ｔ２以降、直線的に上昇する。また、この際、第１インバータ２のＰＭＯＳトランジスタ２１はＯＦＦ状態となり、ＮＭＯＳトランジスタ２２はＯＮ状態となる。この結果、第１インバータ２の出力端子Ｄ０ｂからバイアス電流が流出するので、出力端子Ｄ０ｂの電位は、図２（ｅ）に示すように、時刻Ｔ２以降、直線的に低下する。

次いで、時刻Ｔ３で、正相のクロック信号ＣＫがローレベル（逆相のクロック信号ＣＫｂがハイレベル）になると、第２インバータ３のＰＭＯＳトランジスタ３１がＯＦＦ状態となり、ＮＭＯＳトランジスタ３２がＯＮ状態となる。これにより、第２インバータ３の出力端子Ｄ０からバイアス電流が流出するので、出力端子Ｄ０の電位は、図２（ｄ）に示すように、時刻Ｔ３以降、直線的に低下する。また、この際、第１インバータ２のＰＭＯＳトランジスタ２１はＯＮ状態となり、ＮＭＯＳトランジスタ２２はＯＦＦ状態となる。この結果、第１インバータ２の出力端子Ｄ０ｂにバイアス電流が流入するので、出力端子Ｄ０ｂの電位は、図２（ｅ）に示すように、時刻Ｔ３以降、直線的に上昇する。

時刻Ｔ３以降、各インバータの出力端子の電位は、クロック信号の半周期間隔で上昇と低下を繰り返す。その結果、図２（ｄ）及び図２（ｅ）に示すように、第２インバータ３の出力端子Ｄ０及び第１インバータ２の出力端子Ｄ０ｂの電位は、三角波状に変化する。また、本実施形態では、電流供給部１を複数のカレントミラー回路で構成しているので、第１インバータ２及び第２インバータ３からなる回路に供給するバイアス電流の電流量と、その回路から引き出す（出力される）バイアス電流の電流量とが同じになる。それゆえ、容量素子４における充放電動作の速度は一定となり、第２インバータ３の出力端子Ｄ０の出力信号６４と第１インバータ２の出力端子Ｄ０ｂの出力信号６５とは、図２（ｄ）及び図２（ｅ）に示すように、時間軸に対して対称に変化する。また、これにより、両出力信号の差分信号の中間値も一定となる。

上述のような第２インバータ３及び第１インバータ２の出力信号が差動比較器７に入力されると、差動比較器７は、第２インバータ３の出力信号と第１インバータ２の出力信号との差分信号（電位差信号）を生成する。この際、第２インバータ３の出力信号及び第１インバータ２の出力信号は、時間軸に対して互いに対称に変化する三角波状の出力信号であるので、差分信号６６もまた、図２（ｆ）に示すように、三角波状の信号波形となる。

また、差動比較器７は、生成した差分信号６６の変動範囲の中間値における比較結果を出力する。具体的には、差動比較器７は、差分信号６６のレベルがその中間値以上である場合にはローレベルの信号を出力し、差分信号６６のレベルが中間値未満である場合には、ハイレベルの信号を出力する。その結果、図２（ｇ）に示すように、差動比較器７からは、逆相のクロック信号ＣＫｂ（図２（ｃ）中の信号６３）に対して、９０度の位相差を有するデューティ比５０％のクロック信号６７が生成される。そして、差動比較器７は、逆相のクロック信号ＣＫｂに対して９０度位相のずれた（遅れた）クロック信号６７を第３インバータ８に出力する。

次いで、第３インバータ８は、差動比較器７から入力されたクロック信号６７を反転し、その反転信号をＥＸＯＲ素子９に出力する。なお、第３インバータ８では差動比較器７の出力信号を反転するので、第３インバータ８からは、図２（ｈ）に示すように、正相のクロック信号ＣＫ（図２（ｂ）中の信号６２）に対して９０度位相のずれた（遅れた）クロック信号６８が出力される。すなわち、本実施形態の逓倍回路１０における電流供給部１から差動検出器６までの回路部は、入力された正相のクロック信号ＣＫの位相をシフトさせる位相シフト回路としても機能する。

そして、ＥＸＯＲ素子９は、正相のクロック信号ＣＫ（図２（ｂ）中の信号６２）と、第３インバータ８から出力される正相のクロック信号ＣＫに対して９０度位相のずれたクロック信号６８との排他的論理和を算出する。すなわち、ＥＸＯＲ素子９では、入力される２つのクロック信号において、両者のレベルが共にハイレベルまたはローレベルである期間はローレベルの信号を出力し、その他の場合にはハイレベルの信号を出力する。この結果、ＥＸＯＲ素子９からは、図２（ｉ）に示すように、クロック周期が入力されたクロック信号の１／２であり、且つ、デューティ比５０％の２逓倍クロック信号６９が出力される。

本実施形態の逓倍回路１０では、上述のようにして、デューティ比５０％の２逓倍クロック信号６９を生成する。

なお、本実施形態の逓倍回路１０では、第１インバータ２及び第２インバータ３に供給するバイアス電流が一定の場合、差動比較器７で算出される三角波信号（図２（ｆ）の差分信号６６）の傾きは一定である。それゆえ、本実施形態の逓倍回路１０において、第１インバータ２及び第２インバータ３に供給するバイアス電流が一定の場合には、入力されるクロック信号ＣＫの周波数が高くなると、差動比較器７で算出される差分信号６６（三角波信号）の振幅も小さくなる。この場合、差動比較器７での差分信号６６の変化範囲の中間値における比較結果の検出精度が低下する。

しかしながら、本実施形態では、動作周波数が高くなった場合、電流供給部１から第１インバータ２及び第２インバータ３に供給するバイアス電流を増大する。この場合、差動比較器７で算出される三角波信号の傾きが大きくなり、三角波信号の振幅も大きくなる。この結果、差動比較器７での差分信号６６の変化範囲の中間値における比較結果の検出精度が向上し、入力されたクロック信号ＣＫに対して９０度の位相差を有するデューティ比５０％のクロック信号を安定して精度良く生成することができる。それゆえ、本実施形態では、最終的に生成するデューティ比５０％の２逓倍クロック信号を安定して高精度に生成することができる。

一方、動作周波数が低い場合、本実施形態では、第１インバータ２及び第２インバータ３に供給するバイアス電流を低減する。この場合、差動比較器７で算出される三角波信号の傾きは小さくなるが、クロック信号のローレベル期間またはハイレベル期間が長くなるので、三角波信号の振幅は十分大きくなる。それゆえ、本実施形態では、動作周波数が低い場合にバイアス電流を低減しても、差動比較器７での三角波信号（差分信号）の変化範囲の中間値における比較結果の検出精度は低下しない。さらに、動作周波数が低い場合にバイアス電流を低減することにより、逓倍回路１０における消費電力を低減することができる。

また、本実施形態では、上述のように、電流供給部１により、第１インバータ２及び第２インバータ３からなる回路に供給するバイアス電流と、その回路から引き出すバイアス電流とが同じになるように制御する。それゆえ、本実施形態では、入力されたクロック信号ＣＫの周波数に関係なく、第２インバータ３の出力端子Ｄ０における出力信号と第１インバータ２の出力端子Ｄ０ｂにおける出力信号とは、図２（ｄ）及び（ｅ）に示すように、時間軸に対して対称に変化する。その結果、差動比較器７で９０度位相のずれたクロック信号を生成する際に、差動比較器７の出力は生成した差分信号６６の変動範囲の中間値で反転する。すなわち、差動比較器７の出力は、クロック信号ＣＫの周波数に関係なく、常に差分信号６６の変動範囲の中間値で反転するので、より安定してデューティ比５０％の２逓倍クロック信号を生成することが可能になる。

以上のことから、本実施形態の逓倍回路１０では、その動作周波数の変動に関係なく、デューティ比５０％のクロック信号を精度よく安定して得ることができる。

また、本実施形態の逓倍回路１０では、その動作周波数の変動に関係なく、第３インバータ８から、入力されたクロック信号ＣＫに対して９０度の位相差を有するデューティ比５０％のクロック信号を安定して精度良く出力することができる。それゆえ、本実施形態の逓倍回路１０では、入力されたクロック信号ＣＫに対して９０度位相のずれたクロック信号を必要とする外部回路に、デューティ比が５０％に高精度に調整されたクロック信号を供給することができる。

なお、本実施形態では、差動検出器６を差動比較器７と第３インバータ８とで構成することにより、差動検出器６から正相のクロック信号ＣＫに対して９０度位相のずれたクロック信号を生成する例を示したが、本発明はこれに限定されない。

例えば、第１インバータ２の出力端子Ｄ０ｂ及び第２インバータ３の出力端子Ｄ０をそれぞれ差動比較器７のプラス端子及びマイナス端子に接続した場合には、差動比較器７から直接、９０度位相のずれた正相のクロック信号を出力することができる。この場合には、差動検出器６を差動比較器７のみで構成することができる。

また、例えば、第１インバータ２に逆相のクロック信号ＣＫｂを入力し、第２インバータ３に正相のクロック信号ＣＫを入力した場合にも、差動比較器７から直接、９０度位相のずれた正相のクロック信号を出力することができる。この場合にもまた、差動検出器６を差動比較器７のみで構成することができる。

上述のように差動検出器６を差動比較器７のみで構成する場合、逓倍回路１０の回路構成をより簡易にすることができる。ただし、差動比較器７の出力信号の波形がなまってしまうような場合には、上述した本実施形態の逓倍回路１０のように、差動比較器７の出力信号の波形をシャープにするため、差動比較器７の出力側に第３インバータ８を設けることが好ましい。

＜３．固体撮像装置の構成例＞
次に、図１に示した本発明の一実施形態に係る逓倍回路１０を、例えばＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサ等の固体撮像装置に適用した例を説明する。このような固体撮像装置では、高精細で且つ高フレームレートの映像信号を生成するために、カウンタやＤＡＣ（Digital to Analog Converter）等の回路は、ＤＤＲ（Double Data Rate）方式により駆動されることが多い。

カウンタやＤＡＣをＤＤＲ方式により駆動する場合、クロック信号の立ち上がり時及び立ち下がり時に入力データをラッチするので、その動作マージンを考慮すると、クロック信号のデューティ比は５０％であることが望ましい。それゆえ、このような用途において、図１に示す本発明の一実施形態に係る逓倍回路１０は、クロック供給源として好適である。

図３に、ＣＭＯＳ型固体撮像装置内の逓倍回路１０付近の回路構成を示す。

固体撮像装置７０は、複数の画素７２が行方向及び列方向にマトリクス状に配置されて構成される画素アレイ部７１と、行走査回路７３と、列走査回路７４と、２つの逓倍回路１０，７５と、タイミング制御回路７６とを備える。さらに、固体撮像装置７０は、ＤＡＣ７７（デジタルアナログ変換回路）と、ＡＤＣ（Analog to Digital Converter）ブロック７８とを備える。各部の構成及び機能は次の通りである。

画素アレイ部７１内の各画素７２は、対応する行選択線Ｈｉと列信号線Ｖｊ（ｉ，ｊ＝０，１，２…）とに接続される。行走査回路７３は、複数の行選択線Ｈｉ（ｉ＝０，１，２…）から、画素値を読み出す所定の行選択線Ｈｉを選択する。また、列走査回路７４は、行走査回路７３によって選択された行選択線Ｈｉにおいて、画素値を読み出す所定の列信号線Ｖｊ（ｊ＝０，１，２…）を選択する。

逓倍回路７５は、外部から入力されるクロック信号を逓倍して基準クロック信号を生成する。そして、逓倍回路７５は、生成した基準クロック信号をタイミング制御回路７６に出力する。

タイミング制御回路７６は、逓倍回路７５から入力された基準クロック信号を用いて内部クロック信号を生成する。そして、タイミング制御回路７６は、生成した内部クロック信号を、行走査回路７３、列走査回路７４、ＤＡＣ７７、ＡＤＣブロック７８及び逓倍回路１０に出力する。

逓倍回路１０は、図１及び２で説明した本発明の一実施形態に係る逓倍回路で構成され、タイミング制御回路７６から入力される内部クロック信号を逓倍して、デューティ比５０％の２逓倍クロック信号を生成する。そして、逓倍回路１０は、生成したデューティ比５０％の２逓倍クロック信号をＤＡＣ７７及び後述するカラムＡＤＣ部８０内のカウンタ部８２に出力する。

ＤＡＣ７７は、アナログデジタル変換用の参照電圧ＲＡＭＰを生成し、その参照電圧ＲＡＭＰをＡＤＣブロック７８に供給する。なお、この例では、ＤＡＣ７７は、逓倍回路１０から入力されるデューティ比５０％の２逓倍クロック信号によりＤＤＲ駆動される。

ＡＤＣブロック７８は、複数のカラムＡＤＣ部８０（アナログデジタル変換回路）を有し、各カラムＡＤＣ部８０は、画素アレイ部７１の対応する各列に設けられる。また、各カラムＡＤＣ部８０は、コンパレータ８１、カウンタ部８２及びラッチ回路８３で構成される。

コンパレータ８１は、ＤＡＣ７７から入力される参照電圧ＲＡＭＰと、接続された列信号線Ｖｊを介して伝送される画素７２からの出力値とを比較する。

カウンタ部８２は、逓倍回路１０から入力されるデューティ比５０％の２逓倍クロック信号に基づいてＤＤＲ駆動され、コンパレータ８１における比較処理が完了するまでの時間をカウントする。なお、図３に示す例では、カラムＡＤＣ部８０はＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理機能部としても作用させる。それゆえ、カウンタ部８２内のアップ／ダウンのカウント処理は、タイミング制御回路７６から入力される内部クロック信号（図３中の信号ＵＤ）で制御させる。

ラッチ回路８３は、タイミング制御回路７６から入力される内部クロック信号（図３中の信号ＬＡＴ）により駆動され、カウンタ部８２におけるカウント結果（カウント値）を保持する。そして、ラッチ回路８３で保持されたカウント値は、列走査回路７４の走査動作により、水平出力線８４に順次引き出される。

上述のように、本実施形態の固体撮像装置７０では、図１及び２で説明した逓倍回路１０で生成したデューティ比５０％の２逓倍クロック信号を用いて、ＤＡＣ７７及びカウンタ部８２をＤＤＲ方式で駆動する。この際、本実施形態の逓倍回路１０では、入力される内部クロックの周波数に関係なく、デューティ比が５０％に精度よく調整された２逓倍クロック信号をＤＡＣ７７及びカウンタ部８２に供給することができる。それゆえ、本実施形態の固体撮像装置７０では、ＤＡＣ７７及びカウンタ部８２の動作マージンを向上させることができる。

なお、上記実施形態では、図１及び２で説明した逓倍回路１０を固体撮像装置７０に適用する例を説明したが、本発明はこれに限定されず、デューティ比５０％のクロック信号を用いて動作制御を行う任意の電子機器及び電子回路に適用することができる。例えば、図４に示した２−１パラレルシリアル変換回路１００等を含むインターフェース回路に本発明の逓倍回路を適用してもよい。この場合にも、デューティ比が５０％に高精度に調整されたクロック信号を安定して２−１パラレルシリアル変換回路１００に供給することができるので、２−１パラレルシリアル変換回路１００のセットアップ／ホールドマージンを最大にすることができる。

１…電流供給部、２…第１インバータ、３…第２インバータ、４…容量素子、５…初期化スイッチ、６…差動検出器、７…差動比較器、８…第３インバータ、９…ＥＸＯＲ素子、１０…逓倍回路、１１…第１カレントミラー回路、１２…第２カレントミラー回路、１３…第３カレントミラー回路、１４…可変バイアス電流源、２１，３１，４１〜４４…ＰＭＯＳトランジスタ、２２，３２，５１〜５３…ＮＭＯＳトランジスタ、７０…固体撮像装置、７１…画素アレイ部、７２…画素、７３…行走査回路、７４…列走査回路、７５…逓倍回路、７６…タイミング制御回路、７７…ＤＡＣ、７８…ＡＤＣブロック、８０…カラムＡＤＣ部、８１…コンパレータ、８２…カウンタ部、８３…ラッチ回路

Claims (8)

1. 第１クロック信号の正相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有する第１インバータと、
   前記第１クロック信号の逆相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有し、該電流ソース端子及び電流シンク端子が前記第１インバータの電流ソース端子及び電流シンク端子にそれぞれ接続された第２インバータと、
   前記第１インバータの出力端と前記第２インバータの出力端との間に設けられた容量素子と、
   前記第１クロック信号の周波数が高くなると前記制御電流を増大して前記第１インバータ及び第２インバータの前記電流ソース端子に前記制御電流を供給し、且つ、前記電流ソース端子に供給する制御電流の電流量と同じ電流量の制御電流を前記第１インバータ及び第２インバータの前記電流シンク端子から出力させる電流供給部と、
   前記容量素子の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、前記第１クロック信号の正相信号に対して９０度の位相差を有する第２クロック信号を生成する差動検出部と、
   前記第１クロック信号及び前記第２クロック信号に基づいて前記第１クロック信号の２逓倍信号を生成する逓倍信号生成部と
   を備えるクロック逓倍回路。
2. 前記電流供給部が、
   カレントミラー回路と、
   前記制御電流を、前記カレントミラー回路を介して前記第１及び第２インバータに供給し、この際、前記第１クロック信号の周波数に応じて前記制御電流を可変する可変電流源とを有する
   請求項１に記載のクロック逓倍回路。
3. 前記差動検出部が、
   前記電位差信号の変化範囲の中間値における比較結果に基づいて、前記第１クロック信号の逆相信号に対して９０度の位相差を有する第３クロック信号を生成する差動比較器と、
   前記差動比較器で生成された前記第３クロック信号を反転して前記第２クロック信号を生成する第３インバータとを有する
   請求項１に記載のクロック逓倍回路。
4. 前記逓倍信号生成部が、前記第１クロック信号の正相信号と前記第２クロック信号との排他的論理和を算出する論理回路素子である
   請求項１に記載のクロック逓倍回路。
5. さらに、前記容量素子の両電極間の電位差を零にする初期化スイッチ素子を備える
   請求項１に記載のクロック逓倍回路。
6. 前記第１インバータは、
   ソース端子が前記電流ソース端子に接続され、ドレイン端子が前記容量素子の一方の電極に接続され且つゲート端子に前記第１クロック信号の正相信号が入力されるＰ型ＭＯＳトランジスタと、
   ソース端子が前記電流シンク端子に接続され、ドレイン端子が前記容量素子の一方の電極に接続され且つゲート端子に前記第１クロック信号の正相信号が入力されるＮ型ＭＯＳトランジスタとで構成され、
   前記第２インバータは、
   ソース端子が前記電流ソース端子に接続され、ドレイン端子が前記容量素子の他方の電極に接続され且つゲート端子に前記第１クロック信号の逆相信号が入力されるＰ型ＭＯＳトランジスタと、
   ソース端子が前記電流シンク端子に接続され、ドレイン端子が前記容量素子の他方の電極に接続され且つゲート端子に前記第１クロック信号の逆相信号が入力されるＮ型ＭＯＳトランジスタとで構成される
   請求項１に記載のクロック逓倍回路。
7. 行方向及び列方向にマトリクス状に配置された複数の画素と、
   第１クロック信号の正相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有する第１インバータと、前記第１クロック信号の逆相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有し、該電流ソース端子及び電流シンク端子が前記第１インバータの電流ソース端子及び電流シンク端子にそれぞれ接続された第２インバータと、前記第１インバータの出力端と前記第２インバータの出力端との間に設けられた容量素子と、前記第１クロック信号の周波数が高くなると前記制御電流を増大して前記第１インバータ及び第２インバータの前記電流ソース端子に前記制御電流を供給し、且つ、前記電流ソース端子に供給する制御電流の電流量と同じ電流量の制御電流を前記第１インバータ及び第２インバータの前記電流シンク端子から出力させる電流供給部と、前記容量素子の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、前記第１クロック信号の正相信号に対して９０度の位相差を有する第２クロック信号を生成する差動検出部と、前記第１クロック信号及び前記第２クロック信号に基づいて前記第１クロック信号の２逓倍信号を生成する逓倍信号生成部とを有するクロック逓倍回路と、
   前記クロック逓倍回路で生成された前記２逓倍信号により駆動され、アナログデジタル変換用の参照電圧信号を生成するデジタルアナログ変換回路と、
   前記クロック逓倍回路で生成された前記２逓倍信号により駆動されるカウンタ部を含み、前記画素の画素値をデジタル値に変換するアナログデジタル変換回路と
   を備える固体撮像装置。
8. 第１クロック信号の正相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有する第１インバータと、
   前記第１クロック信号の逆相信号によりオンオフ制御され、オン時に内部を流れる制御電流の電流ソース端子及び電流シンク端子を有し、該電流ソース端子及び電流シンク端子が前記第１インバータの電流ソース端子及び電流シンク端子にそれぞれ接続された第２インバータと、
   前記第１インバータの出力端と前記第２インバータの出力端との間に設けられた容量素子と、
   前記第１クロック信号の周波数が高くなると前記制御電流を増大して前記第１インバータ及び第２インバータの前記電流ソース端子に前記制御電流を供給し、且つ、前記電流ソース端子に供給する制御電流の電流量と同じ電流量の制御電流を前記第１インバータ及び第２インバータの前記電流シンク端子から出力させる電流供給部と、
   前記容量素子の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、前記第１クロック信号の正相信号に対して９０度の位相差を有する第２クロック信号を生成する差動検出部と
   を備える位相シフト回路。

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