JP2011222809A - 基板相対位置検出方法及び積層デバイス製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 410
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 claims description 15
- 238000006073 displacement reaction Methods 0.000 claims description 13
- 239000011295 pitch Substances 0.000 description 21
- 230000008569 process Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 8
- 239000000523 sample Substances 0.000 description 6
- 238000005259 measurement Methods 0.000 description 5
- 238000001179 sorption measurement Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000003028 elevating effect Effects 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
【解決手段】一の面側に第1導電領域が第1周期で複数形成された第1基板の一の面と、一の面側に第2導電領域を第1周期とは異なる第2周期で複数形成された第2基板の一の面と近接させるステップと、第1基板の一の面と第2基板の一の面とを近接させた状態で、第1導電領域と第2導電領域との複数の組み合わせにおける電気的特性を測定するステップと、第1導電領域と第2導電領域との複数の組み合わせ間の電気的特性の差に基づいて、第1基板と第2基板との相対位置を検出するステップとを備える基板相対位置算出方法が提供される。
【選択図】図4
Description
Δ>|P1−P2|
これにより、求められている位置分解能を得ることができる。
S1<L2
S2<L1
これにより、いずれかの場所で導通が形成される。
n=(L1−S2)/(P2−P1)
よって例えば上記のP1=7μm、S1=2μm、L1=5μm、P2=6μm、S2=3μm、L2=3μmとすると、n=2となる。他の例として、例えば、P1=6.5μm、S1=1.5μm、L1=5μm、P2=6μm、S2=3μm、L2=3μmでn=4となるようにしてもよいし、P1=7μm、S1=2μm、L1=5μm、P2=6.5μm、S2=3μm、L2=3.5μmでn=3となるようにしてもよい。
Claims (11)
- 一の面側に第1導電領域が第1周期で複数形成された第1基板の前記一の面と、一の面側に第2導電領域を前記第1周期とは異なる第2周期で複数形成された第2基板の前記一の面と近接させるステップと、
前記第1基板の前記一の面と前記第2基板の前記一の面とを近接させた状態で、前記第1導電領域と前記第2導電領域との複数の組み合わせにおける電気的特性を測定するステップと、
前記第1導電領域と前記第2導電領域との前記複数の組み合わせ間の前記電気的特性の差に基づいて、前記第1基板と前記第2基板との相対位置を検出するステップと
を備える基板相対位置検出方法。 - 前記近接させるステップにおいて、前記第1導電領域と前記第2導電領域とを接触させ、
前記電気的特性を測定するステップは、前記第1導電領域と前記第2導電領域との前記複数の組み合わせのそれぞれに対して直流電圧を入力して出力される電流を測定することにより、前記第1導電領域と前記第2導電領域との前記複数の組み合わせにおけるそれぞれの電気的導通の有無を検出することを含む請求項1に記載の基板相対位置検出方法。 - 前記近接させるステップにおいて、前記第1基板の前記一の面と前記第2基板の前記一の面とを離間した状態で保持し、
前記電気的特性を測定するステップは、前記第1導電領域と前記第2導電領域との前記複数の組み合わせのそれぞれに対して交流電圧を入力して出力される電流を測定することにより、前記第1導電領域と前記第2導電領域との前記複数の組み合わせにおけるそれぞれの静電容量を検出する請求項1に記載の基板相対位置検出方法。 - 前記第1導電領域および前記第2導電領域のすくなくとも一方には誘電体層が設けられており、
前記近接させるステップにおいて、前記第1導電領域と前記第2導電領域と前記誘電体層を介して接触させ、
前記電気的特性を測定するステップは、前記第1導電領域と前記第2導電領域との前記複数の組み合わせのそれぞれに対して交流電圧を入力して出力される電流を測定することにより、前記第1導電領域と前記第2導電領域との前記複数の組み合わせにおけるそれぞれの静電容量を検出する請求項1に記載の基板相対位置検出方法。 - 前記第1基板と前記第2基板とを近接させる前に、前記第1基板の外形および前記第2基板の外形に基づいて、前記第1基板と前記第2基板とを位置合わせするステップをさらに備える請求項1から4のいずれかに記載の基板相対位置検出方法。
- 前記位置合わせステップにおいて、前記第1基板と前記第2基板との位置ずれを、前記第1周期および前記第2周期のいずれか大きい方の周期以下の範囲に収める請求項5に記載の基板相対位置検出方法。
- 前記第1基板の前記一の面側に、前記第1導電領域よりも大きい大導電領域が形成されており、
前記第2基板の前記一の面側における、前記第1基板と近接した場合の前記大導電領域に対応した位置に、前記第2導電領域よりも大きい大導電領域が形成されており、
前記電気的特性を測定するステップに先立って、前記第1基板の前記大導電領域と前記第2基板の前記大導電領域と間の電気的特性を測定するステップと、
前記第1基板の前記大導電領域と前記第2基板の前記大導電領域と間の電気的特性により前記第1基板と前記第2基板との位置ずれを検出するステップと、
前記位置ずれを検出するステップで検出された位置ずれが前記第1周期および前記第2周期のいずれか大きい方の周期以上である場合に、その旨を警告するステップと
をさらに備える請求項1から6のいずれかに記載の基板相対位置検出方法。 - 前記第1導電領域を形成するステップは、
前記第1基板の他の面側に、前記第1導電領域を形成するステップと、
前記第1基板の前記一の面を薄化することにより、前記第1導電領域を前記一の面側に露出させるステップと
を有する請求項1から7のいずれかに記載の基板相対位置検出方法。 - 前記第1基板の前記一の面側に、前記第1導電領域が並ぶ方向に直交する方向に、第3周期で配した第3導電領域が複数形成されており、
前記第2基板の前記一の面側に、前記第2導電領域が並ぶ方向に直交する方向に、前記第3周期とは異なる第4周期で配した第4導電領域が複数形成されており、
前記電気的特性を測定するステップは、前記第1基板の前記一の面と前記第2基板の前記一の面とを近接させた状態で、前記第3導電領域と前記第4導電領域との複数の組み合わせにおける電気的特性をさらに測定し、
前記相対位置を検出するステップは、前記第1導電領域と前記第2導電領域との前記複数の組み合わせ間の前記電気的特性の差、および、前記第3導電領域と前記第4導電領域との前記複数の組み合わせ間の前記電気的特性の差に基づいて、前記第1基板と前記第2基板との相対位置を検出する請求項1に記載の基板相対位置検出方法。 - 前記第1基板の前記一の面側に、前記第1導電領域とは異なる複数の回路パターンが形成されているとともに、前記第2基板の前記一の面側に、前記第2導電領域とは異なる、前記第1基板の前記複数の回路パターンに対応した、複数の回路パターンが形成されている請求項1から9のいずれかに記載の基板相対位置検出方法。
- 請求項1から10のいずれかに記載の基板相対位置検出方法により複数の基板の相対位置を検出し、
前記相対位置に基づいて基板を貼り合わせることと
を含む積層デバイス製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010091372A JP5549339B2 (ja) | 2010-04-12 | 2010-04-12 | 基板相対位置検出方法、積層デバイス製造方法および検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010091372A JP5549339B2 (ja) | 2010-04-12 | 2010-04-12 | 基板相対位置検出方法、積層デバイス製造方法および検出装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011222809A true JP2011222809A (ja) | 2011-11-04 |
JP2011222809A5 JP2011222809A5 (ja) | 2013-07-18 |
JP5549339B2 JP5549339B2 (ja) | 2014-07-16 |
Family
ID=45039383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010091372A Active JP5549339B2 (ja) | 2010-04-12 | 2010-04-12 | 基板相対位置検出方法、積層デバイス製造方法および検出装置 |
Country Status (1)
Country | Link |
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JP (1) | JP5549339B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013129471A1 (ja) * | 2012-03-01 | 2013-09-06 | 東京エレクトロン株式会社 | 基板の接合方法及び半導体装置 |
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US11251045B2 (en) | 2016-02-16 | 2022-02-15 | Ev Group E. Thallner Gmbh | Device and method for bonding of substrates |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102723556B1 (ko) | 2019-12-13 | 2024-10-29 | 삼성전자주식회사 | 반도체 패키지 |
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-
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Patent Citations (1)
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US11251045B2 (en) | 2016-02-16 | 2022-02-15 | Ev Group E. Thallner Gmbh | Device and method for bonding of substrates |
US11527410B2 (en) | 2016-02-16 | 2022-12-13 | Ev Group E. Thallner Gmbh | Device and method for bonding of substrates |
JP2021022751A (ja) * | 2020-11-04 | 2021-02-18 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 基板をボンディングする方法 |
JP7024040B2 (ja) | 2020-11-04 | 2022-02-22 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 基板をボンディングする方法 |
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