JP2011222750A - Manufacturing method of silicon carbide single-crystal wafer and silicon carbide single-crystal wafer manufactured thereby - Google Patents
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Abstract
Description
この発明は、炭化珪素単結晶ウェハの製造方法及びこの方法によって得られた炭化珪素単結晶ウェハに係り、特に炭化珪素単結晶インゴットから切り出された単結晶ウェハを研磨して炭化珪素単結晶ウェハを製造する炭化珪素単結晶ウェハの製造方法及びこの方法で得られた炭化珪素単結晶ウェハに関するものである。 The present invention relates to a method for manufacturing a silicon carbide single crystal wafer and a silicon carbide single crystal wafer obtained by the method, and more particularly to polishing a single crystal wafer cut from a silicon carbide single crystal ingot to obtain a silicon carbide single crystal wafer. The present invention relates to a method for manufacturing a silicon carbide single crystal wafer to be manufactured and a silicon carbide single crystal wafer obtained by this method.
炭化珪素(SiC)は、耐熱性及び機械的強度に優れ、放射線に強い等の物理的、化学的性質から耐環境性半導体材料として注目されている。また、近年、青色から紫外にかけての短波長光デバイス、高周波高耐圧電子デバイス等の基板ウェハとして、SiC単結晶ウェハの需要が高まっている。しかしながら、大面積を有する高品質のSiC単結晶を、工業的規模で安定的に供給し得る結晶成長技術は、未だ確立されていない。それ故、SiCは、上述のような多くの利点及び可能性を有する半導体材料にも拘らず、その実用化が阻まれていた。 Silicon carbide (SiC) has attracted attention as an environmentally resistant semiconductor material because of its physical and chemical properties such as excellent heat resistance and mechanical strength, and resistance to radiation. In recent years, the demand for SiC single crystal wafers is increasing as a substrate wafer for short wavelength optical devices from blue to ultraviolet, high frequency high voltage electronic devices, and the like. However, a crystal growth technique that can stably supply a high-quality SiC single crystal having a large area on an industrial scale has not yet been established. Therefore, practical use of SiC has been hindered despite the semiconductor materials having many advantages and possibilities as described above.
従来、研究室程度の規模では、例えば、昇華再結晶法(レーリー法)でSiC単結晶を成長させ、半導体素子の作製が可能なサイズのSiC単結晶を得ていた。しかしながら、この方法では、得られた単結晶の面積が小さく、その寸法及び形状を高精度に制御することは困難である。また、SiCが有する結晶多形及び不純物キャリア濃度の制御も容易ではない。また、化学気相成長法(CVD法)を用いて、珪素(Si)等の異種基板上にヘテロエピタキシャル成長させることにより、立方晶のSiC単結晶を成長させることも行われている。この方法では、大面積の単結晶は得られるが、基板との格子不整合が約20%もあること等により、多くの欠陥(〜107cm-2)を含むSiC単結晶しか成長させることができず、高品質のSiC単結晶を得ることは容易でない。 Conventionally, on a laboratory scale scale, for example, a SiC single crystal was grown by a sublimation recrystallization method (Rayleigh method) to obtain a SiC single crystal of a size capable of manufacturing a semiconductor element. However, with this method, the area of the obtained single crystal is small, and it is difficult to control its size and shape with high accuracy. Also, it is not easy to control the crystal polymorphism and impurity carrier concentration of SiC. In addition, a cubic SiC single crystal is grown by heteroepitaxial growth on a heterogeneous substrate such as silicon (Si) using a chemical vapor deposition method (CVD method). In this method, a large-area single crystal can be obtained, but only a SiC single crystal containing many defects (˜10 7 cm −2 ) can be grown due to a lattice mismatch of about 20% with the substrate. It is not easy to obtain a high-quality SiC single crystal.
これらの問題点を解決するために、SiC単結晶[0001]ウェハを種結晶として用いて、昇華再結晶を行う改良型のレーリー法が提案されている(非特許文献1)。この方法では、種結晶を用いているため、結晶の核形成過程を制御することができ、また、不活性ガスにより雰囲気圧力を100Pa〜15kPa程度に制御することにより、結晶の成長速度等を再現性良くコントロールすることができる。現在、この改良型のレーリー法により、口径100mm以上のSiC単結晶インゴットも製造することができるようになり、ウェハに加工されて、種々のエピタキシャル成長、デバイス作製に供されている。例えば、SiC単結晶基板をパワーデバイス等の電子デバイスに適用しようとする場合には、通常、SiC単結晶にn型の不純物をドープし、体積抵抗率(以下、単に「抵抗率」ということがある。)の小さな基板を製造する。この際、n型不純物としては一般に窒素が使用されており、この窒素のドーピングとしては、上記の改良レーリー法において、雰囲気ガスであるアルゴン等の不活性ガス中に窒素ガスを混合させることにより行われている。SiC単結晶中の窒素原子は、炭素原子位置を置換し、ドナー(電子供与体)として働く。 In order to solve these problems, an improved Rayleigh method for performing sublimation recrystallization using a SiC single crystal [0001] wafer as a seed crystal has been proposed (Non-patent Document 1). Since this method uses a seed crystal, the nucleation process of the crystal can be controlled, and the growth pressure of the crystal is reproduced by controlling the atmospheric pressure to about 100 Pa to 15 kPa with an inert gas. It can be controlled well. At present, this improved Rayleigh method makes it possible to produce SiC single crystal ingots with a diameter of 100 mm or more, which are processed into wafers for various epitaxial growth and device fabrication. For example, when an SiC single crystal substrate is to be applied to an electronic device such as a power device, the SiC single crystal is usually doped with an n-type impurity and the volume resistivity (hereinafter simply referred to as “resistivity”). There is a small substrate. At this time, nitrogen is generally used as the n-type impurity, and this nitrogen doping is performed by mixing nitrogen gas into an inert gas such as argon as the atmospheric gas in the above-described improved Rayleigh method. It has been broken. The nitrogen atom in the SiC single crystal replaces the carbon atom position and acts as a donor (electron donor).
そして、このようにして製造されたSiC単結晶インゴットからウェハを製造する際には、インゴットを所望の直径、即ち、2インチ(50.8mm)〜4インチ(101.6mm)で目的に合致する口径の円筒形に加工した後、所定の厚さにスライスしてウェハを切り出すスライス工程と、この切り出されたウェハの表面を研磨する研磨工程とが行われている。 When a wafer is manufactured from the SiC single crystal ingot thus manufactured, the ingot has a desired diameter, that is, 2 inches (50.8 mm) to 4 inches (101.6 mm) with a diameter suitable for the purpose. After processing into a cylindrical shape, a slicing step of slicing to a predetermined thickness and cutting the wafer, and a polishing step of polishing the surface of the cut wafer are performed.
前記スライス工程では、内周刃切断機やワイヤーソーを用いて所定の厚さに正確にスライスしてウェハを切り出し、その際に、内周刃切断機の刃の厚さ分、あるいは、ワイヤーソーのワイヤー径に砥粒径を加えた分のSiC単結晶は、謂わば、切り粉として廃棄される。このスライス工程で切り出された直後のウェハについては、理想的には、全く平坦であって、厚さが均一であり、しかも、そり、うねりがない状態が望ましい。しかし、現実的には、ウェハ内に厚さのバラツキがあり、そり、うねりも残っている。 In the slicing step, the wafer is cut by accurately slicing to a predetermined thickness using an inner peripheral blade cutter or a wire saw, and at that time, the thickness of the inner peripheral blade cutter or the wire saw The SiC single crystal obtained by adding the abrasive grain size to the wire diameter is discarded as so-called cutting powder. The wafer immediately after being cut out in this slicing process is ideally ideally flat, uniform in thickness, and free from warping and undulation. However, in reality, there are variations in thickness within the wafer, and warpage and undulation remain.
そこで、次のウェハの表面を研磨する研磨工程では、ウェハ内の厚さのバラツキを低減するために、通常、ウェハの両表面を同時に研磨する両面研磨(ラップ研磨)が行われている。そして、このウェハの両面研磨においては、例えば特許文献1や特許文献2に示されているように、ウェハをキャリアで保持して両面研磨が行われており、該ウェハは該キャリアと共に上部定盤と下部定盤との間に挟まれた状態で研磨される。また、特許文献3には、この両面研磨によりSiC単結晶ウェハを製造することが記載されている。
Therefore, in the polishing process for polishing the surface of the next wafer, double-side polishing (lap polishing) for polishing both surfaces of the wafer at the same time is usually performed in order to reduce variation in the thickness within the wafer. In this double-side polishing of the wafer, as shown in Patent Document 1 and
ところで、このようにスライス工程や研磨工程を経て製造されたウェハの表面には、その機械加工の際に作用する応力に起因して加工変質層が発生し、ウェハ表面から数100nmから数μmの深さに亘って内部応力やマイクロクラックが残留し、一般に、その結晶品質は低く、X線回折ロッキングカーブの半値幅が150秒を超える値を示す場合もある。 By the way, on the surface of the wafer manufactured through the slicing process and the polishing process in this way, a work-affected layer is generated due to the stress acting during the machining, and it is several hundred nm to several μm from the wafer surface. Internal stress and microcracks remain over the depth, and generally the crystal quality is low, and the half-value width of the X-ray diffraction rocking curve sometimes shows a value exceeding 150 seconds.
そこで、従来においても、このような問題を解決するための幾つかの手段が提案されており、一般的には、高価なダイヤモンド砥粒を用いた遊離砥粒研磨が行われている。しかるに、通常の遊離砥粒研磨では前記加工変質層の除去が完全ではないため、遊離砥粒として平均粒径1μm未満のダイヤモンド微粒子を用いるダイヤ遊離砥粒研磨や、CMP(Chemical Mechanical Polishing)研磨等の電子デバイス向け基板同様の高度で高価な研磨技術が行われる場合もある。 Therefore, several means for solving such problems have been proposed in the past, and generally, free abrasive polishing using expensive diamond abrasive grains is performed. However, the removal of the work-affected layer is not complete in normal free abrasive polishing, so diamond free abrasive polishing using diamond fine particles with an average particle size of less than 1 μm as free abrasive, CMP (Chemical Mechanical Polishing) polishing, etc. In some cases, an advanced and expensive polishing technique similar to that for electronic device substrates is used.
また、上記の研磨以外の方法についても幾つかの方法が提案されている。例えば、特許文献4には、研磨された基板表面の加工変質層を反応性ガスエッチングにより除去する技術(反応性ガスエッチング法)が開示されている。同技術によれば、10nm〜1μmの低い面粗度を有する基板が得られるとされている。しかしながら、反応性ガスとしてCF4、SF4等の環境負荷や毒性の高いガスを使用する必要がある他、反応性ガスにより基板ホルダもエッチングされ、この基板ホルダを構成する物質が基板を汚染するという別の問題がある。 Also, some methods other than the above-described polishing have been proposed. For example, Patent Document 4 discloses a technique (reactive gas etching method) for removing a work-affected layer on a polished substrate surface by reactive gas etching. According to this technique, a substrate having a low surface roughness of 10 nm to 1 μm is obtained. However, it is necessary to use a highly toxic gas such as CF 4 and SF 4 as the reactive gas, and the substrate holder is also etched by the reactive gas, and the material constituting the substrate holder contaminates the substrate. There is another problem.
また、特許文献5には、昇華再結晶成長の前段階で種結晶の成長面を昇華エッチングして、その後、連続的に結晶成長へと移行する技術(昇華エッチング法)が開示されており、部分的にマイクロパイプや転位欠陥の低減された成長結晶が得られるとされている。しかし、この方法では、昇華分解によって種結晶の一部が消失する一方で、エッチングされない部分が生じる等、サイズや形状の制御された良質なインゴットを産業レベルで得ることは容易ではない。 Patent Document 5 discloses a technique (sublimation etching method) in which a growth surface of a seed crystal is subjected to sublimation etching at a stage prior to sublimation recrystallization growth, and then is continuously transferred to crystal growth. It is said that a grown crystal with partially reduced micropipes and dislocation defects can be obtained. However, in this method, it is not easy to obtain a high-quality ingot having a controlled size and shape on the industrial level, such as a portion that is not etched while a part of the seed crystal disappears due to sublimation decomposition.
更に、特許文献6には、インゴットから切り出したSiC基板を10Pa〜0.5MPaの加圧下に800℃〜2400℃で加熱し、SiC基板の平面度を改善する技術(アニール処理法)が開示されている。これは、SiC基板の結晶格子ずれを矯正し、基板のそりを小さくするという技術であるが、格子ずれの矯正によって基板には基底面転位が大量に発生しており、基板の結晶品質は加熱前より低下する。従って、この技術により得られたSiC基板を種結晶として用いると、良質なSiC単結晶を育成することは困難となる。また、この問題を解決したものとして、特許文献7や特許文献8も提案されている。
Furthermore,
更にまた、特許文献9には、キャリアプレートの開口にウェハを納める際に、ウェハをこのウェハより厚い枠体(加圧リング)に収めて、この枠体とともにウェハをキャリアの開口に納めることが開示され、また、特許文献10には、キャリアプレートの開口周縁部に形成された長孔内にウェハの仕上り寸法より厚い肉厚部材(研磨布加圧手段部材)を設けることが開示されている。前記の加圧リングや研磨布加圧手段部材よって、ウェハの両面研磨時に発生するウェハの縁だれの問題を解決するとされている。
Furthermore, in Patent Document 9, when a wafer is stored in the opening of the carrier plate, the wafer is stored in a frame (pressure ring) thicker than the wafer, and the wafer is stored in the opening of the carrier together with the frame. Further,
ところで、ウェハの両面研磨において、ウェハキャリアは、上下部定盤の間にあってウェハを保持する目的で使用されるものであり、ある程度の厚さは必要であるが、ウェハが優先的に研磨されるように、通常はウェハよりも薄く設計されている。そして、ウェハは、上下部定盤によって研磨される。 By the way, in the double-side polishing of the wafer, the wafer carrier is used for holding the wafer between the upper and lower surface plates and needs a certain thickness, but the wafer is polished preferentially. Thus, it is usually designed thinner than the wafer. Then, the wafer is polished by the upper and lower surface plates.
しかしながら、ウェハにそり・うねりが存在すると、ウェハは上下部定盤によって加圧され、弾性変形をした状態で研磨されることになる。たとえ上下部定盤の平行度が保たれていて両面研磨の際にそり・うねりが顕在化していない場合でも、加圧されて弾性変形した状態で研磨すると、研磨終了後にウェハキャリアから取り出すと、ウェハはその弾性変形から開放され、再びそり・うねりが顕在化する。このため、従来のウェハキャリアを用いて行う両面研磨によっては、研磨終了後のフリースタンディング状態(何の支えやガイド無しである独立状態又は自立状態である。)におけるそり・うねりを完全に解消することは困難である。このフリースタンディング状態でのそり・うねりが顕著な場合には、たとえ両面研磨等の機械加工で発生した加工変質層の除去を行ったとしても、これらフリースタンディング状態でのそり・うねりまでは除去することができない。 However, if there is warpage or undulation in the wafer, the wafer is pressed by the upper and lower surface plates and polished in an elastically deformed state. Even if the parallelism of the upper and lower surface plates is maintained and the warpage and undulation are not evident during double-side polishing, when polishing with pressure and elastic deformation, when removing from the wafer carrier after polishing, The wafer is released from its elastic deformation, and warpage and undulation become apparent again. For this reason, the double-side polishing performed using the conventional wafer carrier completely eliminates the warpage and undulation in the free-standing state (independent state or no-supporting state without any support or guide) after polishing. It is difficult. If warpage or undulation in this free standing state is significant, even if removal of the work-affected layer generated by machining such as double-sided polishing is performed, the sledge and undulation in the free standing state are also removed. I can't.
上記のように発生するウェハのそり・うねりは、炭化珪素のように硬度の高い材料のウェハでは顕著な問題となる。ちなみに、炭化珪素より硬度の低いシリコンウェハでは前記のような問題は生じず、むしろ、ウェハが柔らかいので特許文献9や10のようなウェハの縁の研磨が進み過ぎる(縁だれ)ということが問題となる。
The warpage and undulation of the wafer generated as described above becomes a significant problem in a wafer having a high hardness material such as silicon carbide. Incidentally, the above-mentioned problem does not occur with a silicon wafer having a hardness lower than that of silicon carbide. Rather, since the wafer is soft, polishing of the edge of the wafer as in
このため、後工程の、例えばCVD装置にて炭化珪素エピタキシャル膜を成膜する際に、ウェハ面内でサセプタとの密着性が均一にならず、結果としてウェハ面内に大きな温度分布が発生して、得られるエピタキシャル膜が不均一になるという問題がある。 For this reason, when forming a silicon carbide epitaxial film in a later process, for example, with a CVD apparatus, the adhesion with the susceptor is not uniform within the wafer surface, resulting in a large temperature distribution within the wafer surface. Thus, there is a problem that the obtained epitaxial film becomes non-uniform.
また、ウェハの両面研磨の際には、研磨時における全体のバランスを維持するために、3枚以上のウェハを同時に両面研磨することが行われるが、この際に、研磨前のウェハに大きなそりがあったり、あるいは、同時に研磨される各ウェハの厚さやそりの程度にバラツキがあったりすると、一部のウェハにのみ集中的に負荷がかかり、当該ウェハに割れが発生するという問題もある。 In addition, when performing double-side polishing of a wafer, in order to maintain the overall balance during polishing, three or more wafers are simultaneously subjected to double-side polishing. At this time, a large warp is applied to the wafer before polishing. If the thickness of the wafers to be polished at the same time or the degree of warpage varies, there is a problem that only a part of the wafers are subjected to a concentrated load, and the wafers are cracked.
本発明は、上記事情に鑑みてなされたものであり、炭化珪素単結晶インゴットから切り出された直後のウェハに存在するそり・うねりをウェハの両面研磨の際に効果的に除去し、フリースタンディング状態でもそり・うねりの無い研磨後のウェハを調製し、これによって欠陥密度の少ない良好な品質のウェハを製造することができる炭化珪素単結晶ウェハの製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and effectively removes warpage and undulation present in a wafer immediately after being cut out from a silicon carbide single crystal ingot when performing double-side polishing of the wafer, in a free-standing state. However, it is an object of the present invention to provide a method for producing a silicon carbide single crystal wafer which can prepare a polished wafer free from warping and undulation and thereby produce a wafer of good quality with a low defect density.
また、本発明は、前記の炭化珪素単結晶ウェハの製造方法により製造され、平均積層欠陥密度が30cm-1以下である良品質の炭化珪素単結晶ウェハを提供することを目的とする。 Another object of the present invention is to provide a high-quality silicon carbide single crystal wafer manufactured by the above-described method for manufacturing a silicon carbide single crystal wafer and having an average stacking fault density of 30 cm −1 or less.
本発明は、以下の構成よりなるものである。
(1) 炭化珪素単結晶インゴットから切り出されたウェハ表面を両面研磨して、炭化珪素単結晶ウェハを製造する炭化珪素単結晶ウェハの製造方法であって、前記の切り出されたウェハの厚さよりも大きい厚さを有するウェハキャリアを用いてウェハの両面を研磨することを特徴とする炭化珪素単結晶ウェハの製造方法。
The present invention has the following configuration.
(1) A silicon carbide single crystal wafer manufacturing method for manufacturing a silicon carbide single crystal wafer by double-side polishing a wafer surface cut from a silicon carbide single crystal ingot, wherein the thickness is larger than the thickness of the cut wafer. A method for producing a silicon carbide single crystal wafer, comprising: polishing both surfaces of a wafer using a wafer carrier having a large thickness.
(2) 前記ウェハキャリアの厚さTcと前記切り出されたウェハの厚さTwとの厚み差ΔTc-w=Tc−Twが、前記切り出されたウェハのそりBの大きさ以上であることを特徴とする前記(1)に記載の炭化珪素単結晶ウェハの製造方法。 (2) Thickness difference ΔT cw = T c -T w of the thickness T w of the wafer cut out the the thickness T c of the wafer carrier, it is more than the magnitude of the warpage B of the cut wafer The method for producing a silicon carbide single crystal wafer as described in (1) above.
(3) 前記(1)又は(2)に記載の炭化珪素単結晶ウェハの製造方法で製造された炭化珪素単結晶ウェハであって、平均積層欠陥密度が30cm-1以下であることを特徴とする炭化珪素単結晶ウェハ。 (3) A silicon carbide single crystal wafer manufactured by the method for manufacturing a silicon carbide single crystal wafer according to (1) or (2), wherein an average stacking fault density is 30 cm −1 or less. A silicon carbide single crystal wafer.
本発明によれば、たとえスライス工程直後に得られたウェハ(炭化珪素単結晶インゴットから切り出されたウェハ)、すなわち両面研磨前のウェハにそり・うねりが残存していても、前記両面研磨の際に、単にウェハの厚さのバラツキを解消できるだけでなく、前記フリースタンディング状態でのそり・うねりをも顕著に低減することができる。また、これによって、その後の加工変質層除去工程を経て得られるウェハの表面の平均積層欠陥密度を30cm-1以下に低減することができる。 According to the present invention, even if the wafer obtained immediately after the slicing step (wafer cut out from the silicon carbide single crystal ingot), that is, the wafer before the double-side polishing remains warped or undulated, the double-side polishing is performed. In addition, not only can the wafer thickness variation be eliminated, but also warpage and undulation in the free standing state can be significantly reduced. In addition, this makes it possible to reduce the average stacking fault density on the surface of the wafer obtained through the subsequent work-affected layer removal step to 30 cm −1 or less.
そして、このような欠陥密度の小さいウェハを用いることにより、炭化珪素エピタキシャル成長時におけるウェハとサセプタとの間の密着性を高めることができ、良質なエピタキシャル膜を生成することができる、その結果として、電気的特性の優れた高周波・高耐圧電子デバイス、光学的特性の優れた青色発光素子等を製作することができる。 And by using a wafer with such a small defect density, the adhesion between the wafer and the susceptor during silicon carbide epitaxial growth can be improved, and a good-quality epitaxial film can be produced. High-frequency / high-voltage electronic devices with excellent electrical characteristics, blue light-emitting elements with excellent optical characteristics, and the like can be manufactured.
炭化珪素単結晶ウェハは、改良レーリー法によって作製されたSiC単結晶インゴットからウェハを切り出し、この切り出されたウェハを両面研磨し、次いでこれらの機械加工により生じたウェハの表面の加工変質層を除去することにより製造される。 A silicon carbide single crystal wafer is cut out from a SiC single crystal ingot produced by the modified Rayleigh method, this cut wafer is polished on both sides, and then the work-affected layer on the surface of the wafer generated by these machining processes is removed. It is manufactured by doing.
ここで、改良レーリー法では、SiC単結晶からなる種結晶とSiC単結晶粉末からなる原料とを坩堝(通常、黒鉛製)の中に収納し、アルゴン等の不活性ガス雰囲気(133〜13.3kPa)下に2000〜2400℃程度に加熱する。この際、原料に比して種結晶がやや低温になるように温度勾配を設定する。原料は、昇華後、濃度勾配(温度勾配により形成される)により種結晶方向へと拡散し、輸送され、種結晶上で再結晶化する。そして、製造される炭化珪素単結晶の抵抗率は、不活性ガスからなる雰囲気ガス中に不純物ガスを添加する、あるいは、原料中に不純物元素あるいはその化合物を混合することにより、制御可能である。n型の低抵抗率SiC単結晶を製造する場合は、通常、アルゴンガス等の雰囲気ガス中に窒素ガスを混入して単結晶の成長を行う。 Here, in the modified Rayleigh method, a seed crystal made of SiC single crystal and a raw material made of SiC single crystal powder are stored in a crucible (usually made of graphite), and an inert gas atmosphere such as argon (133 to 13.3 kPa). ) Heat to about 2000 to 2400 ° C. below. At this time, the temperature gradient is set so that the seed crystal is slightly cooler than the raw material. After sublimation, the raw material diffuses in the direction of the seed crystal by a concentration gradient (formed by a temperature gradient), is transported, and recrystallizes on the seed crystal. The resistivity of the manufactured silicon carbide single crystal can be controlled by adding an impurity gas to an atmosphere gas made of an inert gas, or mixing an impurity element or a compound thereof in a raw material. When manufacturing an n-type low resistivity SiC single crystal, the single crystal is usually grown by mixing nitrogen gas into an atmospheric gas such as argon gas.
次に、以上のようにして改良レーリー法により製造された低抵抗率SiC単結晶インゴットは、その外周部分(円筒形のインゴットの側面)を砥石で研削した後に、薄い板状に切断される。そして、このインゴットからウェハを切り出すスライス工程では、通常、所望の面方位を持ったウェハを切り出せるように、切断前にSiC単結晶の結晶方位をX線回折により測定し、インゴットにウェハ切出のための基準面を付与しておく。また、スライス工程でのウェハ切出は、内周刃切断機あるいはマルチ(多重)ワイヤーソーを用いて行われる。内周刃切断機の場合は、ダイヤモンドが内周に装備されたブレードを高速回転させ、ワーク(SiC単結晶インゴット)を切断する。また、マルチワイヤーソーの場合は、溝を切ったガイドローラー間に一定張力で張った多重の細線ワイヤーを高速で往復走行させながら、ワークを切断する。多重ワイヤー間の間隔を調整することにより、所望の厚さの基板を多数枚同時に単結晶インゴットから切り出すことができる。通常、砥粒は遊離砥粒の形で供給されるため、ワークに与えるダメージを最小限にすることができる。また、切り代が0.2mm以下と極めて小さいため、材料歩留りが高く、SiC単結晶のような素材単価の高い材料の切断に適している。 Next, the low resistivity SiC single crystal ingot manufactured by the improved Rayleigh method as described above is cut into a thin plate after the outer peripheral portion (side surface of the cylindrical ingot) is ground with a grindstone. In the slicing step of cutting a wafer from this ingot, the crystal orientation of the SiC single crystal is usually measured by X-ray diffraction before cutting so that a wafer having a desired plane orientation can be cut, and the wafer is cut into the ingot. A reference plane for the above is given. In addition, wafer cutting in the slicing step is performed using an inner peripheral cutting machine or a multi-wire saw. In the case of an inner peripheral cutting machine, a blade equipped with diamond is rotated at a high speed to cut a workpiece (SiC single crystal ingot). In the case of a multi-wire saw, the workpiece is cut while reciprocating multiple thin wires stretched at a constant tension between guide rollers cut in grooves. By adjusting the interval between the multiple wires, a large number of substrates having a desired thickness can be simultaneously cut out from the single crystal ingot. Usually, the abrasive grains are supplied in the form of loose abrasive grains, so that damage to the workpiece can be minimized. Moreover, since the cutting allowance is as small as 0.2 mm or less, the material yield is high, and it is suitable for cutting a material with a high material unit price such as SiC single crystal.
スライス工程で薄い板状に加工されたSiC単結晶のウェハは、ベベリング工程で砥石により円盤状の周辺の面取りが行われ、次いで両面研磨装置による研磨工程に進む。この研磨工程では、通常、ラップ工程と称される最初の両面研磨においてウェハの厚さが調整され、引き続き精密な研磨が行われる。前記ベベリング工程では、ウェハを回転させながら、円盤状の周辺の特に角部分に砥石を当てて、角張った形状を滑らかにする。また、研磨工程では、多くの場合、砥粒としてダイヤモンドスラリーが用いられる。できるだけ加工変質層を残さないように、柔らかいポリッシャーで高荷重から低荷重へ変えながら研磨する。 The SiC single crystal wafer processed into a thin plate in the slicing process is chamfered around the disk shape with a grindstone in the beveling process, and then proceeds to a polishing process using a double-side polishing apparatus. In this polishing process, the thickness of the wafer is usually adjusted in the first double-side polishing called a lapping process, and then precise polishing is performed. In the beveling step, while the wafer is rotated, a grindstone is applied to the periphery of the disk-shaped periphery, and the angular shape is smoothed. Also, in the polishing process, diamond slurry is often used as abrasive grains. Polishing while changing from high load to low load with a soft polisher so as not to leave a work-affected layer as much as possible.
前記研磨工程では、効率的に両面研磨を行うために、研磨定盤を変えながら、砥粒として用いるダイヤモンドスラリーの粒度を徐々に小さくして多段階で行う、多段両面研磨を行うのがより好ましい。前記多段両面研磨において、複数の両面研磨装置を用いて行ってもよい。特に、各段でそれぞれ両面研磨装置を用いるのが効率的である。一例としては、第1段の両面研磨として粒度9μmのダイヤモンドスラリーと鉄定盤を用いた研磨が行われ、第2段の両面研磨として粒度3μmのダイヤモンドスラリーと銅定盤を用いた研磨が行われ、また、第3段の両面研磨として粒度1μmのダイヤモンドスラリーと錫定盤を用いた研磨が行われ、更に、第4段の両面研磨として粒度0.5μmのダイヤモンドスラリーとバフ研磨(布を貼った研磨盤による研磨)を用いた研磨が行われる。 In the polishing step, in order to efficiently perform double-side polishing, it is more preferable to perform multi-stage double-side polishing in which the particle size of the diamond slurry used as the abrasive grains is gradually reduced while performing a multi-stage while changing the polishing surface plate. . The multistage double-side polishing may be performed using a plurality of double-side polishing apparatuses. In particular, it is efficient to use a double-side polishing apparatus at each stage. As an example, the first-stage double-side polishing is performed using a 9 μm-diameter diamond slurry and an iron surface plate, and the second-stage double-side polishing is performed using a 3 μm-diameter diamond slurry and a copper surface plate. In addition, the third stage double-side polishing is performed using a diamond slurry having a particle size of 1 μm and a tin surface plate, and the fourth stage double-side polishing is performed using a diamond slurry having a particle size of 0.5 μm and buffing (clothing). Polishing is performed using (polishing with an attached polishing disk).
本発明においては、前記研磨工程でインゴットから切り出された直後のウェハ(研磨前のウェハ)厚さよりも厚いウェハキャリアを用いて両面研磨を行う。特に、ウェハの厚さを調整する研磨初期の厚さ調整の段階で、インゴットから切り出された直後のウェハ厚さよりも厚いウェハキャリアを用いて両面研磨を行うのがより好ましい。研磨工程での両面研磨として多段両面研磨が採用される場合には、その第1段の両面研磨工程(ラップ工程)で、ウェハ厚さよりも厚いウェハキャリアが用いるのがより好ましい。もちろん、全ての段階で、ウェハ厚さよりも厚いウェハキャリアを用いてもよい。 In the present invention, double-side polishing is performed using a wafer carrier that is thicker than the wafer (wafer before polishing) immediately after being cut out from the ingot in the polishing step. In particular, it is more preferable to perform double-side polishing using a wafer carrier thicker than the wafer thickness immediately after being cut out from the ingot at the initial thickness adjustment stage for adjusting the wafer thickness. When multi-stage double-side polishing is adopted as double-side polishing in the polishing process, it is more preferable to use a wafer carrier thicker than the wafer thickness in the first-stage double-side polishing process (lapping process). Of course, a wafer carrier thicker than the wafer thickness may be used at all stages.
ここで、前記ウェハキャリアの厚さについては、図1に示すように、少なくともインゴットから切り出された直後のウェハ3の厚さ以上であればよく、好ましくはウェハキャリア2の厚さTcとウェハ3の厚さTwとの厚み差ΔTc-w=Tc−Twが、ウェハ3のそりBの大きさ以上であるのがよい。また、ウェハキャリア2の厚さの上限については、両面研磨でウェハキャリア2として使用できる厚さであれば特に制限されるものではないが、ウェハ3の厚さTwにウェハ3のそりBの大きさを加えた値(Tw+B)を超えて厚くしても、その超えた分は単に両面研磨における上部定盤1aと下部定盤1bとにより研磨されて取り除かれるだけなので、ウェハキャリア2の取扱性等を考慮して適切な範囲に設定される。例えば、Tw+Bの値の2倍以下、1.5倍以下、あるいは1.2倍以下等である。
Here, as shown in FIG. 1, the thickness of the wafer carrier may be at least the thickness of the
このように、ウェハキャリア厚さTcをウェハ厚さTw以上、好ましくはウェハ厚さTwにウェハのそりBの大きさを加えた値(Tw+B)以上に設定することにより、ウェハをウェハキャリアにセットし、上部定盤と下部定盤で挟み込んで加圧下に両面研磨を行う際に、ウェハにはそのそりBの大きさを強制する圧力以上の圧力が作用することがなく、あるいは、全く圧力がウェハに作用することがない。その結果、ウェハをほとんどそのフリースタンディング状態で両面研磨することができ、両面研磨後に弾性変形から解放されて再びそり・うねりが顕在化することがなくなる。即ち、ウェハのそり・うねりを効果的に低減することができる。具体的には、前記そり・うねりを容易に10μm以下、更には5μm以下にまで低減することができる。 Thus, the wafer carrier thickness T c wafer thickness T w or more, preferably by setting the above wafer thickness size of the value obtained by adding the T w the wafer warpage B (T w + B), the wafer Is set on the wafer carrier, and when sandwiched between the upper surface plate and the lower surface plate and performing double-side polishing under pressure, the wafer is not subjected to a pressure higher than the pressure forcing the size of the warp B, Alternatively, no pressure is applied to the wafer. As a result, the wafer can be polished on both sides almost in its free-standing state, and after the double-side polishing, it is freed from elastic deformation and warpage and swell are not manifested again. That is, it is possible to effectively reduce wafer warpage and undulation. Specifically, the warpage and swell can be easily reduced to 10 μm or less, and further to 5 μm or less.
上記本発明に係る問題は、炭化珪素単結晶ウェハの口径が大きくなるほど重大となり、よって、上記本発明は、大きな口径の炭化珪素単結晶ウェハに対してより効果的に作用するものである。具体的には、口径50mm以上の炭化珪素単結晶ウェハに対して効果的に作用し、更には口径100mm以上の炭化珪素単結晶ウェハに対してより効果的に作用する。 The problem according to the present invention becomes more serious as the diameter of the silicon carbide single crystal wafer becomes larger. Therefore, the present invention works more effectively on a silicon carbide single crystal wafer having a larger diameter. Specifically, it effectively acts on a silicon carbide single crystal wafer having a diameter of 50 mm or more, and more effectively acts on a silicon carbide single crystal wafer having a diameter of 100 mm or more.
前記研磨工程において、インゴットから切り出されたウェハの厚さよりも厚いウェハキャリアを用いるために、インゴットから切り出された直後のウェハについては、その両面研磨の前にウェハの厚さとそり・うねりを測定し、ウェハキャリアの厚さを少なくともウェハ厚さ以上に、好ましくは更にそりの大きさを加えた値以上にする。ここで、インゴットから切り出された直後のウェハの厚さを測定する方法としては、ウェハそれ自体の厚さを測定することができれば、特に限定されるものではないが、通常、マイクロメータを使用して測定される。また、同ウェハのそり・うねりの測定方法についても、特に限定されるものではないが、通常、触針式形状測定装置を使用して測定される。そして、そり・うねりの値は、図2に示すように、ウェハ全体を平行に挟んでできる間隔Tw+B(表面と裏面それぞれの最大凸点間距離)からウェハ厚さTwを引いた値となる。 In the polishing step, in order to use a wafer carrier thicker than the thickness of the wafer cut out from the ingot, for the wafer immediately after being cut out from the ingot, the thickness of the wafer and the warp / swell are measured before double-side polishing. The thickness of the wafer carrier is at least equal to or greater than the wafer thickness, and more preferably equal to or greater than the value obtained by adding the warpage. Here, the method for measuring the thickness of the wafer immediately after being cut out from the ingot is not particularly limited as long as the thickness of the wafer itself can be measured, but a micrometer is usually used. Measured. Further, the method for measuring warpage and undulation of the wafer is not particularly limited, but is usually measured using a stylus shape measuring device. As shown in FIG. 2, the values of warpage and waviness are values obtained by subtracting the wafer thickness T w from the interval T w + B (the distance between the maximum convex points on the front surface and the back surface) formed by sandwiching the entire wafer in parallel. It becomes.
前記の研磨工程が終了した後に、好ましくは、ウェハの表面に生成した両面研磨等の機械加工による加工変質層を除去する工程が行われる。前記加工変質層除去工程は、特にデバイスを作製する側の面を高平坦な表面(Ra:0.3nm以下)に仕上げるために行われるものであり、これまで知られているダイヤ遊離砥粒研磨、CMP研磨、反応性ガスエッチング法、昇華エッチング法、アニール処理法等が採用される。 After the polishing step is completed, a step of removing a work-affected layer by machining such as double-side polishing generated on the surface of the wafer is preferably performed. The work-affected layer removal step is performed in order to finish the surface on the side on which the device is to be manufactured, in particular, to a highly flat surface (Ra: 0.3 nm or less), diamond free abrasive polishing known so far, CMP polishing, a reactive gas etching method, a sublimation etching method, an annealing method, and the like are employed.
本発明の方法によって得られたSiC単結晶ウェハは、そのフリースタンディング状態での平坦性に優れており、また、加工変質層除去後の表面における欠陥密度が30cm-1以下、好ましくは10cm-1以下にまで低減されているので、SiC半導体素子製造用のウェハとして好適に用いられる。 The SiC single crystal wafer obtained by the method of the present invention has excellent flatness in its free standing state, and the defect density on the surface after removal of the work-affected layer is 30 cm −1 or less, preferably 10 cm −1. Since it is reduced to the following, it is suitably used as a wafer for manufacturing SiC semiconductor elements.
本発明のSiC単結晶ウェハは、通常その口径が50mm以上300mm以下、好ましくは100mm以上300mm以下であるので、このウェハを用いて各種デバイスを製造する際には、工業的に確立されている従来の半導体(Si、GaAs等)ウェハ用の製造ラインを使用することができ、量産に適している。 Since the SiC single crystal wafer of the present invention usually has a diameter of 50 mm or more and 300 mm or less, preferably 100 mm or more and 300 mm or less, when manufacturing various devices using this wafer, it has been established industrially. The production line for semiconductor (Si, GaAs, etc.) wafers can be used and is suitable for mass production.
また、SiC単結晶ウェハをパワーデバイス等の素子に適用しようとする場合、素子形成部の単結晶を高純度かつ高品質なものとしてより高性能の優れた素子を作製するためには、前記SiC単結晶ウェハ上にエピタキシャル薄膜を堆積する必要があるが、本発明のSiC単結晶ウェハは、高平坦で欠陥密度の少ない高品質であるため、前記エピタキシャル薄膜を堆積する際のSiC単結晶ウェハとして好適である。 In addition, when an SiC single crystal wafer is to be applied to an element such as a power device, in order to produce a high performance and superior element by making the single crystal of the element forming portion high purity and high quality, the SiC Although it is necessary to deposit an epitaxial thin film on a single crystal wafer, the SiC single crystal wafer of the present invention has a high quality with a high flatness and a low defect density. Therefore, as an SiC single crystal wafer for depositing the epitaxial thin film, Is preferred.
ここで、SiC単結晶ウェハ上へのエピタキシャル薄膜の形成方法としては、幾つかの方法が考えられる。先ず、最も一般的なものは、CVD法によるエピタキシャル成長である。CVD法では、原料をガスで供給し、この原料ガスを熱、プラズマ等により分解することにより、薄膜を形成する。同じ気相からの成長では、昇華エピタキシー法も適用可能である。この昇華エピタキシー法では、基板結晶の結晶成長面近傍に置かれた固体原料(単結晶、多結晶、焼結体等)からの昇華ガスを原料として薄膜を成長させる。一方、液相からのエピタキシャル成長も広く行なわれている。原料を含有する液体に基板結晶を浸漬し、原料を徐々に固化させることによりエピタキシャル成長を行う。この他、分子線エピタキシー法、レーザーアブレーション法、イオンプレーティング法、メッキ法等も適用可能と考えられる。 Here, several methods can be considered as a method of forming an epitaxial thin film on a SiC single crystal wafer. First, the most common is epitaxial growth by the CVD method. In the CVD method, a thin film is formed by supplying a raw material with a gas and decomposing the raw material gas with heat, plasma, or the like. For growth from the same vapor phase, a sublimation epitaxy method is also applicable. In this sublimation epitaxy method, a thin film is grown using a sublimation gas from a solid source (single crystal, polycrystal, sintered body, etc.) placed near the crystal growth surface of the substrate crystal as a source. On the other hand, epitaxial growth from the liquid phase is also widely performed. Epitaxial growth is performed by immersing the substrate crystal in a liquid containing the raw material and gradually solidifying the raw material. In addition, molecular beam epitaxy, laser ablation, ion plating, plating, and the like are also applicable.
また、本発明のSiC単結晶ウェハについては、その厚さが好ましくは0.05mm以上0.4mm以下、より好ましくは0.05mm以上0.25mm以下であることが望ましい。ウェハの厚さが0.4mm超となった場合には、ウェハの厚さに起因して基板抵抗が大きくなり、好ましくない場合がある。また、ウェハの厚さをより好ましい範囲内にすることによって、基板抵抗を素子抵抗に比してさらに小さくすることができる。素子特性の観点からは、ウェハは薄ければ薄い程好ましいが、ウェハのハンドリング性(プロセス中の破損防止等)を考慮すると、ウェハ厚さが0.05mm未満では好ましくない場合がある。 In addition, the SiC single crystal wafer of the present invention preferably has a thickness of 0.05 mm to 0.4 mm, more preferably 0.05 mm to 0.25 mm. When the thickness of the wafer exceeds 0.4 mm, the substrate resistance increases due to the thickness of the wafer, which may not be preferable. Further, by setting the thickness of the wafer within a more preferable range, the substrate resistance can be further reduced as compared with the element resistance. From the viewpoint of device characteristics, the thinner the wafer, the better. However, in consideration of the handleability of the wafer (for example, prevention of breakage during the process), the wafer thickness of less than 0.05 mm may not be preferable.
SiC単結晶の結晶多形(ポリタイプ)に関しては、特に制限はないが、パワーデバイス等の電子デバイスに本発明のSiC単結晶ウェハを適用することを考えると、4H型が最も好ましいポリタイプと言える。これは、4H型ポリタイプのSiC単結晶の電子移動度が他のポリタイプに比べ大きいため、より高性能のパワーデバイスが作製可能なためである。 There are no particular restrictions on the crystal polymorph (polytype) of the SiC single crystal, but considering that the SiC single crystal wafer of the present invention is applied to an electronic device such as a power device, the 4H type is the most preferred polytype. I can say that. This is because a 4H polytype SiC single crystal has a higher electron mobility than other polytypes, so that a higher performance power device can be produced.
本発明の効果は、どのような方位のSiC単結晶基板においても、発現するものと考えられるが、パワーデバイス等の製造に用いられるSiC単結晶基板は、{0001}面から[11-20]あるいは[1-100]方向に、1°以上12°以下程度のオフセット角を有しており、そのような基板に本発明を適用するのが望ましい。これは、パワーデバイス等を作製する際に、SiC単結晶基板上にSiC単結晶薄膜をエピタキシャル成長する必要があるが、{0001}面からのオフセット角が1°未満あるいは12°超となっていると、良質のSiCエピタキシャル薄膜を堆積することが困難になるためである。 The effect of the present invention is considered to be manifested in any orientation of the SiC single crystal substrate, but the SiC single crystal substrate used for manufacturing a power device or the like is [11-20] from the {0001} plane. Alternatively, it has an offset angle of about 1 ° to 12 ° in the [1-100] direction, and it is desirable to apply the present invention to such a substrate. This is because when manufacturing a power device or the like, it is necessary to epitaxially grow a SiC single crystal thin film on a SiC single crystal substrate, but the offset angle from the {0001} plane is less than 1 ° or more than 12 °. This is because it becomes difficult to deposit a good-quality SiC epitaxial thin film.
以下に、本発明の実施例及び比較例を述べる。
[実施例1]
図3は、本発明の低抵抗率SiC単結晶基板を製造するための、改良レーリー法によるSiC単結晶成長装置の一例である。
先ず、この単結晶成長装置について簡単に説明する。結晶成長は、SiC単結晶からなる種結晶4の上にSiC粉末からなる原料5を昇華再結晶化させることにより行われる。種結晶4のSiC単結晶は、黒鉛製坩堝6の蓋7の内面に取り付けられる。SiC粉末の原料5は、黒鉛製坩堝6の内部に充填されている。このような黒鉛製坩堝6は、二重石英管8の内部に、黒鉛の支持棒9により設置される。黒鉛製坩堝6の周囲には、熱シールドのための黒鉛製フェルト10が設置されている。二重石英管8は、真空排気装置16により高真空排気(10-3Pa以下)することができ、かつ、アルゴンガス配管12からガス流量調節計13を介して、また、窒素ガス配管14からガス流量調節計15を介して、内部雰囲気をアルゴンガス及び窒素ガスにより圧力制御することができる。また、二重石英管8の外周には、ワークコイル11が設置されており、高周波電流を流すことにより黒鉛製坩堝6を加熱し、原料及び種結晶を所望の温度に加熱することができる。坩堝温度の計測は、坩堝上部及び下部を覆うフェルトの中央部に直径2〜4mmの光路を設け、坩堝上部及び下部からの光を取り出し、二色温度計を用いて行う。坩堝下部の温度を原料温度、坩堝上部の温度を種結晶温度とする。
Below, the Example and comparative example of this invention are described.
[Example 1]
FIG. 3 is an example of an SiC single crystal growth apparatus by the modified Rayleigh method for manufacturing the low resistivity SiC single crystal substrate of the present invention.
First, this single crystal growth apparatus will be briefly described. Crystal growth is performed by sublimation recrystallization of a raw material 5 made of SiC powder on a seed crystal 4 made of SiC single crystal. The SiC single crystal of the seed crystal 4 is attached to the inner surface of the
次に、この結晶成長装置を用いて製造した炭化珪素単結晶ウェハについて、実施例を説明する。
先ず、予め成長しておいたSiC単結晶インゴットから、口径50mm、厚さ1mmの{0001}面を主面とした4H型のSiC単結晶基板を切り出し、研磨後、種結晶4とした。この種結晶4を、黒鉛製坩堝6の蓋7の内面に取り付けた。黒鉛製坩堝6の内部には、原料(SiC粉末)5を充填した。次いで、原料5を充填した黒鉛製坩堝6を、種結晶4を取り付けた蓋7で閉じ、黒鉛製フェルト10で被覆した後、黒鉛製支持棒9の上に乗せ、二重石英管8の内部に設置した。そして、二重石英管8の内部を真空排気した後、ワークコイル11に電流を流し、原料温度を2000℃まで上げた。その後、雰囲気ガスとして窒素を45%含むアルゴンガスを流入させ、二重石英管8内圧力を約80kPaに保ちながら、原料温度を目標温度である2400℃まで上昇させた。成長圧力である1.3kPaには約30分かけて減圧し、その後、約50時間成長を続けた。この際の坩堝6内の温度勾配は15℃/cmで、成長速度は平均で約0.6mm/時であった。得られた結晶の口径は51.5mmで、高さは30mm程度であった。
Next, examples of the silicon carbide single crystal wafer manufactured using this crystal growth apparatus will be described.
First, a 4H-type SiC single crystal substrate having a {0001} plane with a diameter of 50 mm and a thickness of 1 mm was cut out from a previously grown SiC single crystal ingot, and a seed crystal 4 was obtained after polishing. This seed crystal 4 was attached to the inner surface of the
こうして得られたSiC単結晶をX線回折法及びラマン散乱法により分析したところ、4H型のSiC単結晶が成長したことを確認できた。また、結晶の口径を50.8mmまで外周研削した後、成長結晶の抵抗率及び高温アニール後の積層欠陥密度を評価する目的で、成長したSiC単結晶のインゴットから厚さ約0.3mmで{0001}面8°オフセット基板(オフセット方向:[11-20]方向)(ウェハ)を複数枚切り出した。
切り出された1つのウェハの厚さは、280μmであったが、同時にそり・うねり測定したところ、ウェハのそりが67μmあった。このウェハを下記の研磨工程で研磨した。
The SiC single crystal thus obtained was analyzed by an X-ray diffraction method and a Raman scattering method, and it was confirmed that a 4H type SiC single crystal was grown. In addition, after the outer diameter of the crystal is ground to 50.8 mm, the thickness of the grown SiC single crystal is about 0.3 mm from the ingot for the purpose of evaluating the resistivity of the grown crystal and the stacking fault density after high-temperature annealing. A plurality of 0001} plane 8 ° offset substrates (offset direction: [11-20] direction) (wafer) were cut out.
The thickness of one cut out wafer was 280 μm, and when the warpage / waviness was measured at the same time, the wafer warpage was 67 μm. This wafer was polished in the following polishing step.
第1段の研磨として、ウェハキャリアとして、厚さ350μmのウェハキャリアを用い、ウェハには19.6kPa(0.2kgf/cm2)の荷重をかけながら、上部定盤及び下部定盤を50rpmで回転させ、粒度9μmのダイヤモンドスラリーを用いて両面研磨を行った。この際に、研磨定盤としては鋳鉄製のものを用いた。
この条件で2時間研磨したところ、ウェハとウェハキャリアは同時に研磨されて、厚さが245μmになった。この段階でウェハを取り出してそり・うねり測定したところ、そりは3μmに減少していた。
In the first stage polishing, a wafer carrier having a thickness of 350 μm is used as a wafer carrier, and a load of 19.6 kPa (0.2 kgf / cm 2 ) is applied to the wafer while the upper surface plate and the lower surface plate are moved at 50 rpm. It was rotated and double-sided polishing was performed using a diamond slurry having a particle size of 9 μm. At this time, a cast iron plate was used as the polishing surface plate.
When polished for 2 hours under these conditions, the wafer and the wafer carrier were simultaneously polished to a thickness of 245 μm. At this stage, the wafer was taken out and measured for warpage and undulation, and the warpage was reduced to 3 μm.
この後、第1段の両面研磨による研磨傷が消えるまで第2段の両面研磨を行った。この第2段の両面研磨においては粒度3μmのダイヤモンドスラリーを用い、また、銅定盤を用いた。
引き続き、第2段の両面研磨による研磨傷が消えるまで第3段の両面研磨を行った。この第3段の両面研磨においては粒度1μmのダイヤモンドスラリーを用い、また、錫定盤を用いた。
Thereafter, the second stage double-side polishing was performed until the polishing scratches due to the first stage double-side polishing disappeared. In this second-stage double-side polishing, a diamond slurry having a particle size of 3 μm was used, and a copper surface plate was used.
Subsequently, third-stage double-side polishing was performed until the polishing scratches due to the second-stage double-side polishing disappeared. In the third stage double-side polishing, a diamond slurry having a particle size of 1 μm was used, and a tin surface plate was used.
更に、第3段の両面研磨による研磨傷が消えるまで第4段の両面研磨(仕上げラップ)を行った。この第4段の両面研磨においては、粒度0.5μmのダイヤモンドスラリーを用い、また、バフ研磨を用いた。 Further, the fourth stage double-side polishing (finish wrap) was performed until the polishing scratches due to the third stage double-side polishing disappeared. In this fourth stage double-side polishing, a diamond slurry having a particle size of 0.5 μm was used, and buffing was used.
その後、ウェハのスライス工程や研磨工程で生じた機械加工による加工変質層を除去するため、ウェハの表面をCMP研磨法により研磨し、SiC単結晶ウェハとして仕上げた。最終的に、得られたウェハは、厚さが230μmであって、そりは3μmになっていた。また、前記SiC単結晶ウェハについて、その表面を約530℃の溶融KOHでエッチングし、光学顕微鏡により積層欠陥に対応するエッチピットを観察したところ、ウェハ表面中の平均積層欠陥密度として17cm-1の値が得られた。 Thereafter, in order to remove the work-affected layer caused by machining in the wafer slicing process and polishing process, the surface of the wafer was polished by a CMP polishing method and finished as a SiC single crystal wafer. Finally, the resulting wafer had a thickness of 230 μm and a warp of 3 μm. Further, when the surface of the SiC single crystal wafer was etched with molten KOH at about 530 ° C. and the etch pit corresponding to the stacking fault was observed with an optical microscope, the average stacking fault density in the wafer surface was 17 cm −1 . A value was obtained.
[CVD法によるウェハ上へのエピタキシャルSiC薄膜の成長]
次に、上記研磨工程を経て作製したSiC単結晶ウェハを用いて、その表面にSiC薄膜をエピタキシャル成長させる実験を行った。CVD法によるSiC薄膜のエピタキシャル成長条件は、成長温度1500℃、シラン(SiH4)、プロパン(C3H8)、水素(H2)の流量が、それぞれ5.0×10-9m3/sec、3.3×10-9m3/sec、5.0×10-5m3/secであった。成長圧力は大気圧とした。成長時間は2時間で、膜厚としては約5μm成長した。
[Growth of epitaxial SiC thin films on wafers by CVD]
Next, using a SiC single crystal wafer produced through the above polishing process, an experiment was conducted to epitaxially grow a SiC thin film on the surface. The epitaxial growth conditions of the SiC thin film by the CVD method are as follows: the growth temperature is 1500 ° C., and the flow rates of silane (SiH 4 ), propane (C 3 H 8 ), and hydrogen (H 2 ) are 5.0 × 10 −9 m 3 / sec. was 3.3 × 10 -9 m 3 /sec,5.0×10 -5
SiC薄膜をエピタキシャル成長させた後、ノマルスキー光学顕微鏡により、得られたSiC薄膜の表面モフォロジーを観察したところ、ウェハ全面に亘って非常に平滑で、ピット等の表面欠陥が少ない良好な表面モフォロジーを有するSiC薄膜が成長していることが確認された。 After epitaxially growing the SiC thin film, the surface morphology of the obtained SiC thin film was observed with a Nomarski optical microscope. It was confirmed that the thin film was growing.
[実施例2]
[有機金属化学気相成長(MOCVD)法によるウェハ上へのエピタキシャルSiC薄膜の成長]
また、上記と同様に作製したSiC単結晶からオフ角度が0°の(0001)面SiC単結晶基板を厚さ約0.4mmで切り出し、該基板両面を上記と同様の手順で研磨を施した。前記研磨工程において、切り出しされウェハの厚さは356μmであり、そりは、50μmであった。第1段の研磨で用いたウェハキャリアの厚さは、400μmである。第1段の研磨後のウェハの厚さは、320μmであった。また、そりは、5μmであった。全ての研磨が終了した研磨工程後のウェハの厚さは、310μmで、その反りは、5μmであった。また、前記SiC単結晶ウェハについて、その表面を約530℃の溶融KOHでエッチングし、光学顕微鏡により積層欠陥に対応するエッチピットを観察したところ、ウェハ表面中の平均積層欠陥密度として23cm-1の値が得られた。
[Example 2]
[Growth of epitaxial SiC thin films on wafers by metalorganic chemical vapor deposition (MOCVD) method]
Further, a (0001) plane SiC single crystal substrate having an off angle of 0 ° was cut out with a thickness of about 0.4 mm from the SiC single crystal manufactured in the same manner as described above, and both surfaces of the substrate were polished in the same procedure as described above. . In the polishing step, the cut out wafer had a thickness of 356 μm, and the warp was 50 μm. The thickness of the wafer carrier used in the first stage polishing is 400 μm. The thickness of the wafer after the first stage polishing was 320 μm. The warpage was 5 μm. The thickness of the wafer after the polishing process in which all polishing was completed was 310 μm, and the warpage was 5 μm. Further, when the surface of the SiC single crystal wafer was etched with molten KOH at about 530 ° C. and the etch pits corresponding to the stacking faults were observed with an optical microscope, the average stacking fault density in the wafer surface was 23 cm −1 . A value was obtained.
この基板について、1100℃、2時間のアルゴン雰囲気アニール処理を行った後、有機金属化学気相成長(MOCVD)法により基板上にGaN薄膜をエピタキシャル成長させた。成長条件は、成長温度1050℃、トリメチルガリウム(TMG)、アンモニア(NH3)、シラン(SiH4)をそれぞれ、54×10-6モル/min、4リットル/min、22×10-11モル/min流した。また、成長圧力は大気圧とした。成長時間は60分間で、n型のGaN薄膜を3μmの膜厚まで成長させた。 The substrate was annealed at 1100 ° C. for 2 hours in an argon atmosphere, and then a GaN thin film was epitaxially grown on the substrate by metal organic chemical vapor deposition (MOCVD). The growth conditions are as follows: growth temperature 1050 ° C., trimethylgallium (TMG), ammonia (NH 3 ), and silane (SiH 4 ) 54 × 10 −6 mol / min, 4 liter / min, and 22 × 10 −11 mol / min, respectively. Min shed. The growth pressure was atmospheric pressure. The growth time was 60 minutes, and an n-type GaN thin film was grown to a thickness of 3 μm.
得られたGaN薄膜の表面状態を調べる目的で、成長表面をノマルスキー光学顕微鏡により観察したところ、基板全面に亘って非常に平滑なモフォロジーが得られ、全面に亘って高品質なGaN薄膜が形成されていることが確認された。 For the purpose of investigating the surface state of the obtained GaN thin film, the growth surface was observed with a Nomarski optical microscope. As a result, a very smooth morphology was obtained over the entire surface of the substrate, and a high-quality GaN thin film was formed over the entire surface. It was confirmed that
[実施例3]
上記の実施例1でSiC単結晶のインゴットから切り出された、他の1つのウェハ(厚さ280μm及びそり67μm)を用い、両面研磨のウェハキャリアとして、厚さ280μmのウェハキャリアを用いた。それ以外は、前記実施例1と同様にして両面研磨とその後のCMP研磨を行った。また、両面練磨による研磨工程ではその第1段の両面研磨後のウェハを取り出して厚さ測定とそり・うねり測定を行った。その結果は、厚さが245μmであって、そりが6μmに減少していた。
[Example 3]
Another wafer (thickness: 280 μm and sled: 67 μm) cut out from the SiC single crystal ingot in Example 1 was used, and a wafer carrier having a thickness of 280 μm was used as a wafer carrier for double-side polishing. Otherwise, double-side polishing and subsequent CMP polishing were performed in the same manner as in Example 1. Further, in the polishing process by double-sided polishing, the wafer after the first-stage double-side polishing was taken out, and thickness measurement and warpage / swell measurement were performed. As a result, the thickness was 245 μm and the warp was reduced to 6 μm.
その後、上記の実施例1と同様にしてCMP研磨法によりウェハ表面の加工変質層を除去し、SiC単結晶ウェハとして仕上げた。得られたSiC単結晶ウェハは、厚さが230μmであって、そりは5μmになっていた。また、このSiC単結晶ウェハの平均積層欠陥密度は19cm-1であった。 Thereafter, in the same manner as in Example 1 above, the work-affected layer on the wafer surface was removed by the CMP polishing method, and finished as a SiC single crystal wafer. The obtained SiC single crystal wafer had a thickness of 230 μm and a warp of 5 μm. Further, the average stacking fault density of this SiC single crystal wafer was 19 cm −1 .
なお、実施例1の場合と同様に、研磨工程における第1段〜第4段の両面研磨の全てにおいてウェハキャリアの厚さを前記の切り出されたウェハの厚さより大きくしても同様の結果が得られることを確認している。 As in the case of Example 1, the same result is obtained even when the thickness of the wafer carrier is made larger than the thickness of the cut wafer in all of the first to fourth stages of double-side polishing in the polishing process. It is confirmed that it can be obtained.
[比較例1]
上記の実施例1でSiC単結晶のインゴットから切り出された、他の1つのウェハ(厚さ280μm及びそり67μm)を用い、両面研磨のウェハキャリアとして、厚さ250μmのキャリアを用いた。それ以外は、前記実施例1と同様にして両面研磨とその後のCMP研磨を行った。また、両面練磨による研磨工程ではその第1段の両面研磨後のウェハを取り出して厚さ測定とそり・うねり測定を行った。その結果は、厚さが245μmであって、そりが45μmに減少していた。
[Comparative Example 1]
Another wafer (thickness: 280 μm and sled: 67 μm) cut out from the SiC single crystal ingot in Example 1 was used, and a carrier having a thickness of 250 μm was used as a wafer carrier for double-side polishing. Otherwise, double-side polishing and subsequent CMP polishing were performed in the same manner as in Example 1. Further, in the polishing process by double-sided polishing, the wafer after the first-stage double-side polishing was taken out, and thickness measurement and warpage / swell measurement were performed. As a result, the thickness was 245 μm and the warpage was reduced to 45 μm.
その後、上記の実施例1と同様にしてCMP研磨法によりウェハ表面の加工変質層を除去し、SiC単結晶ウェハとして仕上げた。得られたSiC単結晶ウェハは、厚さが230μmであって、そりは45μmになっていた。また、このSiC単結晶ウェハの平均積層欠陥密度は132cm-1であった。 Thereafter, in the same manner as in Example 1 above, the work-affected layer on the wafer surface was removed by the CMP polishing method, and finished as a SiC single crystal wafer. The obtained SiC single crystal wafer had a thickness of 230 μm and a warp of 45 μm. Further, the average stacking fault density of this SiC single crystal wafer was 132 cm −1 .
1a…両面研磨の上部定盤、1b…両面研磨の下部定盤、2…ウェハキャリア、3…ウェハ、4…種結晶、5…原料、6…黒鉛製坩堝、7…蓋、8…二重石英管、9…支持棒、10…黒鉛製フェルト、11…ワークコイル、12…アルゴンガス配管、13,15…ガス流量調節計、14…窒素ガス配管、16…真空排気装置。 1a ... Upper surface plate for double-side polishing, 1b ... Lower surface plate for double-side polishing, 2 ... Wafer carrier, 3 ... Wafer, 4 ... Seed crystal, 5 ... Raw material, 6 ... Graphite crucible, 7 ... Lid, 8 ... Double Quartz tube, 9 ... support rod, 10 ... graphite felt, 11 ... work coil, 12 ... argon gas piping, 13, 15 ... gas flow controller, 14 ... nitrogen gas piping, 16 ... vacuum exhaust device.
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