JP2011204303A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出し時の消費電力を低減することが可能な半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、複数のワード線、及び複数のビット線に接続され、複数のメモリセルがマトリックス状に配置されて構成されている。制御回路７は、複数のメモリセルに対するデータの書き込み、及び読み出しを制御する。制御回路７は、メモリセルアレイの複数の第１メモリセルにデータを書き込む時、複数の第１メモリセルと同時に選択される第２メモリセルに第１フラグデータを設定し、第２メモリセルに第１フラグデータが設定されていない場合、複数の第１メモリセルからデータを読み出さず、第１論理レベルのデータを出力し、第２メモリセルに第１フラグデータが設定されている場合、複数の第１メモリセルからデータを読み出す。
【選択図】図１

Description

本発明は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリの読み出し技術に関する。

ＮＡＮＤ型フラッシュメモリは、ワード線により選択された複数のメモリセルにページ単位でデータが書き込まれる。この書き込まれたデータは、ワード線により選択された複数のメモリセルからページ単位に読み出される。

ＮＡＮＤ型フラッシュメモリは、ページ単位にデータが読み出される。このため、データが書き込まれているメモリセルと、非書き込みのメモリセルとの区別なく、選択された全てのメモリセルからデータが読み出される。しかし、非書き込み状態のメモリセルは、閾値電圧が低い。このため、非書き込みセルを読み出す場合の電流は、書き込みセルを読み出す場合の電流より大きく、消費電力が大きくなるという問題がある。

尚、関連技術として、書き込み処理を低消費電力で高速に行うことが可能な不揮発性半導体記憶装置が開発されている（例えば特許文献１参照）。

特開平６−２５９３２０号公報

本発明は、読み出し時の消費電力を低減することが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の第１の態様は、複数のワード線、及び複数のビット線に接続され、複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、前記複数のメモリセルに対するデータの書き込み、及び読み出しを制御する制御回路と、を具備し、前記制御回路は、前記メモリセルアレイの複数の第１メモリセルにデータを書き込む時、前記複数の第１メモリセルと同時に選択される第２メモリセルに第１フラグデータを設定し、前記複数の第１メモリセルのデータを読み出す前に、前記第２メモリセルに前記第１フラグデータが設定されているかどうかを判別し、前記第２メモリセルに前記第１フラグデータが設定されていない場合、前記複数の第１メモリセルからデータを読み出さず、前記第１論理レベルのデータを出力し、前記第２メモリセルに前記第１フラグデータが設定されている場合、前記複数の第１メモリセルからデータを読み出すことを特徴とする。

本発明の半導体記憶装置の第２の態様は、複数のワード線、及び複数のビット線に接続され、複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、前記メモリセルに対するデータの書き込み、及び読み出しを制御する制御回路と、を具備し、前記制御回路は、前記メモリセルアレイの複数の第１メモリセルに第１ページのデータを書き込む時、前記複数の第１メモリセルと同時に選択される第２メモリセルに第１フラグデータを設定し、前記複数の第１メモリセルに第２ページのデータを書き込む時、前記複数の第１メモリセルと同時に選択される第３メモリセルに第２フラグデータ設定し、前記複数の第１メモリセルの前記第１ページのデータを読み出す前に、前記第２メモリセルに前記第１フラグデータが設定されているかどうかを判別し、前記第２メモリセルに前記第１フラグデータが設定されていない場合、前記複数の第１メモリセルからデータを読み出さず、前記第１論理レベルのデータを出力し、前記第２メモリセルに前記第１フラグデータが設定されている場合、前記複数の第１メモリセルから第１ページのデータを読み出し、前記複数の第１メモリセルの前記第２ページのデータを読み出す前に、第２メモリセルに前記第１フラグデータが設定されているかどうかを判別し、前記第１フラグデータが設定されていない場合、前記第２ページのデータを読み出さず、前記第１論理レベルのデータを出力することを特徴とする。

本発明は、読み出し時の消費電力を低減することが可能な半導体記憶装置を提供できる。

本発明の実施形態に適用される半導体記憶装置の一例を示す構成図。 図１に示すメモリセルアレイ及びビット線制御回路の一例を示す回路図。 第１の実施形態に係るページの一例を示す構成図。 図４（ａ）（ｂ）は、２値データを記憶するメモリセルの閾値電圧分布の例を示す図。 第１の実施形態に係る書き込み動作を概略的に示すフローチャート。 第１の実施形態に係る読み出し動作を概略的に示すフローチャート。 ４値のデータを記憶するメモリセルの閾値電圧分布の例を示す図。 第２の実施形態に係るページの一例を示す構成図。 第２の実施形態に係る書き込み動作を概略的に示すフローチャート。 図１０（ａ）（ｂ）（ｃ）は、第１のフラグセルの閾値電圧分布の例を示す図。 図１１（ａ）（ｂ）（ｃ）は、第２のフラグセルの閾値電圧分布の例を示す図。 第２の実施形態に係る読み出し動作を概略的に示すフローチャート。 第２の実施形態に係る読み出し動作を概略的に示すフローチャート。 第３の実施形態に係る読み出し動作を概略的に示すフローチャート。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、本発明の実施形態に適用される半導体記憶装置、例えば２値（１ビット）、又は４値（２ビット）を記憶することが可能なＮＡＮＤ型フラッシュメモリの構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御線回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、例えばメモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、読み出し回路及び消去回路を構成している。

図２は、図１のメモリセルアレイ１とビット線制御回路２の構成を示している。

メモリセルアレイ１には複数のＮＡＮＤストリングが配置されている。１つのＮＡＮＤストリングは、直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、ダミーセルＤＣＳ、ＤＣＤと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ１に接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。他のＮＡＮＤストリングは、ビット線、ＢＬ２…とソース線ＳＲＣに接続されている。

各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３（ＷＬ０は図示していない）に共通接続されて、ダミーセルＤＣＳ、ＤＣＤはダミーワード線ＷＬＤＳ、ＷＬＤＤにそれぞれ接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

また、メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤストリングにより構成され、例えばこのブロック単位でデータが消去される。さらに、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、ページを構成する。メモリセルが例えば２値データを記憶する場合、１つのワード線に接続された複数のメモリセルは、１ページを構成し、メモリセルが例えば４値データを記憶する場合、１つのワード線に接続された複数のメモリセルは、２ページを構成する。このページ毎にデータが書き込まれ、読み出される。

また、各ビット線ＢＬ１、ＢＬ２…ＢＬｎ−１、ＢＬｎは、データ記憶回路１０＿１、１０＿２…１０＿ｎ−１、１０＿ｎにそれぞれ接続されている。データ記憶回路１０＿１、１０＿２…１０＿ｎ−１、１０＿ｎは、それぞれセンスアンプ（Ｓ／Ａ）２ａと、ラッチ回路群２ｂにより構成されている。

センスアンプ２ａは、メモリセルから読み出されたデータやフラグデータを検出する。ラッチ回路群２ｂは、センスアンプ２ａに接続されている。

ラッチ回路群２ｂは、例えば演算回路と３つのラッチ回路ＬＤＬ、ＵＤＬ、ＸＤＬにより構成されている。演算回路は、ＬＤＬ、ＵＤＬ、ＸＤＬのデータを反転したり、排他的論理和などの論理演算をしたりすることが可能とされている。各ラッチ回路ＬＤＬ、ＵＤＬ、ＸＤＬは、メモリセルに書き込むためのデータを保持するとともに、メモリセルから読み出され、センスアンプ２ａにより検出されたデータを保持する。このうち、ラッチ回路ＸＤＬは、データ入出力バッファ４に接続され、入出力データを保持する。

各センスアンプ２ａ、ラッチ回路群２ｂは、図１に示すカラムデコーダ３及び制御信号及び制御電圧発生回路７により制御される。

図３は、１ページ分のメモリセルの構成例を示している。１ページは、例えばユーザのデータ等を記憶するためのノーマルセル１ａと、誤り訂正のためのＥＣＣ（Error Correcting Code)セル１ｂ、不良セル救済のためのＲＤ(Redundancy）セル１ｃ、及び書き込み判定のためのフラグセル（ＦＣ）１ｄにより構成されている。フラグセル１ｄは、例えば１ビットにより構成されている。しかし、後述するように、これに限定されるものではない。

第１の実施形態は、例えばメモリセルに２値のデータ（１ビットのデータ）を書き込み、読み出す場合の例である。このため、フラグセル１ｄに設定されるフラグデータが例えば“１”である場合、そのページは消去状態で、書き込まれていないことを示し、フラグデータが例えば“０”である場合、そのページは書き込まれていることを示している。

また、データの書き込みは、ロワーページ、アッパーページの順に行われる。ロワーページのみが書き込まれ、アッパーページが書き込まれない場合もある。

次に、第１の実施形態の動作について説明する。第１の実施形態において、読み出し動作は、データが書き込まれているページについてのみ行われ、書き込まれていないページは、読み出しを行わない。書き込まれているかどうかは、フラグセル１ｄのデータにより判定される。このため、書き込み時、ノーマルセル１ａ等へのデータの書き込みとともに、フラグセル１ｄにデータが書き込まれる。また、データの読み出し時、先ず、フラグセル１ｄのデータが読み出され、このデータに基づき、そのページのデータを読み出すかどうかが判定される。

図４（ａ）（ｂ）は、２値データを記憶するメモリセルの閾値電圧分布を示している。メモリセルが消去された場合、図４（ａ）に示すように、メモリセルの閾値電圧は負に設定される。書き込みデータが例えば“１”である場合、データは書き込まれず、図４（ａ）に示すように、メモリセルの閾値電圧は消去状態のままである。また、書き込みデータが“０”である場合、メモリセルが書き込まれ、図４（ｂ）に示すように、メモリセルの閾値電圧が正に上昇される。

図５は、第１の実施形態に係る書き込み動作を概略的に示している。データの書き込み時、図２に示すデータ記憶回路１０＿１、１０＿２〜１０＿ｎ−１、１０＿ｎのラッチ回路群２ｂを構成する例えばＬＤＬに書き込みデータが設定される。すなわち、選択されたページにデータを書き込むとき、ノーマルセル１ａ、ＥＣＣセル１ｂ、冗長セル１ｃに対応するＬＤＬに所要のデータが設定されるとともに、フラグセル１ｄに対応するＬＤＬにデータ“０”が設定される（Ｓ１１）。

この後、各ＬＤＬに設定されたデータに基づき書き込み動作が行われる（Ｓ１２）。この結果、ノーマルセル１ａ、ＥＣＣセル１ｂ、冗長セル１ｃに対応するデータが書き込まれるとともに、フラグセル１ｄにデータ“０”が書き込まれる。

書き込み動作は、通常の書き込み動作と同様である。すなわち、選択されたワード線にプログラム電圧Ｖｐｇｍが供給され、ビット線の電圧が例えばＶｓｓである書き込み対象セルの閾値電圧が上昇される。この後、ベリファイ動作が行われ、セルの閾値電圧が予め設定されたベリファイレベルに達したかどうかが判別される。この結果、書き込み対象セルの閾値電圧がベリファイレベルに達していない場合、プログラム電圧Ｖｐｇｍが僅かにステップアップされ、再度書き込み動作が行われる。このような動作が、セルの閾値電圧がベリファイレベルに達するまで繰り返される。

上記のようにして、ノーマルセル１ａ等にデータを書き込むとともに、フラグセル１ｄにデータ“０”が書き込まれる。また、データが書き込まれていないページのフラグセル１ｄのデータは“１”のままである。

図６は、第１の実施形態に係る読み出し動作の一例を示している。読み出し動作時、先ず、書き込み判定用のフラグセル１ｄのデータが判定される（Ｓ２１）。すなわち、フラグセル１ｄに接続されたビット線のみを充電し、その他のビット線は充電しないことにより、フラグセル１ｄのみが先に読まれる。ビット線の充電又は非充電は、各ビット線に接続されたセンスアンプ２ａを制御することにより選択することが可能である。

このように、フラグセル１ｄに接続されたビット線のみを充電した状態において、選択ワード線に、例えば図４（ａ）に示すリードレベルＡＲを供給して、フラグセル１ｄのデータが読み出される。フラグセル１ｄにデータ“０”が書き込まれている場合、フラグセル１ｄは、オフ状態であり、ビット線の電位は、充電状態（ハイレベル）を維持する。また、フラグセル１ｄにデータが書き込まれていない場合、フラグセル１ｄはオン状態となり、ビット線の電位が放電されてローレベルとなる。このビット線に接続されたセンスアンプ２ａによりビット線の電位が検知される。

ビット線が例えばハイレベル（データ“０”）である場合、センスアンプ２ａの出力信号がローレベルとなり、例えばラッチ回路群２ｂのＬＤＬにデータ“０”がラッチされる。また、ビット線が例えばローレベル（データ“１”）である場合、センスアンプ２ａの出力信号がハイレベルとなり、例えばラッチ回路群２ｂのＬＤＬにデータ“１”がラッチされる。

次いで、ラッチ回路群２ｂのＬＤＬに保持されたデータが“０”であるかどうか、すなわち、フラグセルのデータが“０”であるかどうかが判別される（Ｓ２２）。この結果、フラグセルのデータが“０”であると判別された場合、つまり、そのページにデータが書き込まれていると判別された場合、そのページに対して通常の読み出し動作が実行される。すなわち、そのページの各ビット線が充電され、ワード線にリードレベルＡＲを供給して、各セルのデータがビット線に読み出される（Ｓ２３）。このビット線に接続されたセンスアンプ２ａにより検知されたデータは、例えばラッチ回路群２ｂのＬＤＬにラッチされ、このＬＤＬにラッチされたデータは、ＸＤＬを介して外部に出力される（Ｓ２４）。

一方、ステップＳ２２において、フラグセル１ｄのデータが“１”であると判別された場合、すなわち、フラグセル１ｄにデータが書き込まれていないと判別された場合、そのページの読み出しが実行されず、各ラッチ回路群２ｂの例えばＸＤＬにデータ“１”が設定される（Ｓ２５）。このＸＤＬのデータは、外部に出力される（Ｓ２４）。つまり、フラグセル１ｄのデータが“１”であると判別されたページは、読み出し動作を行うことなく、ラッチ回路群２ｂの各ＸＤＬにデータ“１”が設定されて出力される。

上記第１の実施形態によれば、各ページにフラグセル１ｄを設け、このフラグセル１ｄのデータに基づき、そのページにデータが書き込まれているかどうかを判別可能とし、データの読み出し時に、フラグセル１ｄのデータを読み出し、この読み出し結果に基づき、そのページにデータが書き込まれていないと判別された場合、そのページについて読み出し動作を行うことなく、オール“１”のデータを出力している。このため、書き込まれていないページは読み出し動作を行わないため、消費電力を低減することが可能である。

また、書き込まれていないページのデータは、読み出し動作を行うことなく出力されるため、高速にデータを出力することが可能である。

尚、上記第１の実施形態において、フラグセル１ｄは１ビットとして説明した。しかし、これに限定されるものではなく、例えばフラグセル１ｄを複数ビット、例えば１バイトにより構成することも可能である。この場合、データの書き込み時、ノーマルセル１ａにデータを書き込む場合、複数のフラグセル１ｄにデータ“０”を書き込み、ノーマルセル１ａにデータを書き込まない場合、複数のフラグセル１ｄをデータ“１”のままとする。また、データの読み出し時、先ず、複数のフラグセル１ｄからデータを読み出し、これらデータの多数決をとり、フラグセルのデータを判別する。このような構成とすることにより、フラグセル１ｄのデータの信頼性を向上することが可能である。

（第２の実施形態）
第１の実施形態は、１つのメモリセルに２値（１ビット）のデータを記憶する場合について説明した。これに対して、第２の実施形態は、４値（２ビット）のデータを記憶する場合について説明する。

図７は、４値のデータを記憶するメモリセルの閾値電圧分布の例を示している。２ビットのうち下位ビットをロワーページ（第１ページ）、上位ビットをアッパーページ（第２ページ）と定義する。消去状態のデータ“１１”をレベルＥ、データ“０１”の状態をレベルＡ、データ“００”の状態をレベルＢ、データ“１０”の状態をレベルＣとする。各状態を判定するため電圧値（リードレベル）をそれぞれＡＲ、ＢＲ、ＣＲとする。

図８は、４値のデータを記憶する場合におけるページの構成例を示しており、図３と同一部分には同一符号を付している。

４値のデータはロワーページとアッパーページにより構成されている。各ページは、第１のフラグセル（ＦＣ１）１ｄ、第２のフラグセル（ＦＣ２）１ｅを有している。第１のフラグセル１ｄは、ロワーページが書き込まれているかどうかを示し、第２のフラグセル１ｅは、アッパーページが書き込まれているかどうかを示している。すなわち、第１のフラグセル１ｄのデータが“０”である場合、ロワーページにデータが書き込まれていることを示し、第２のフラグセル１ｅのデータが“０”である場合、アッパーページにデータが書き込まれていることを示している。また、第１のフラグセル１ｄのデータが“１”である場合、ロワーページにデータが書き込まれていないことを示し、第２のフラグセル１ｅのデータが“１”である場合、アッパーページにデータが書き込まれていないことを示している。

第１、第２のフラグセル１ｄ、１ｅは、それぞれ１ビットに限定されるものではなく、後述するように、複数ビット、例えばそれぞれ１バイトのデータとしてもよい。

図９は、第２の実施形態に係る４値の書き込み動作を概略的に示している。データの書き込み時、図２に示すデータ記憶回路１０＿１、１０＿２〜１０＿ｎ−１、１０＿ｎのラッチ回路群２ｂを構成する例えばＬＤＬに、例えばロワーページの書き込みデータが設定される。すなわち、ロワーページにデータを書き込むとき、ノーマルセル１ａ、ＥＣＣセル１ｂ、冗長セル１ｃに対応するＬＤＬに所要のデータが設定されるとともに、第１のフラグセル１ｄに対応するＬＤＬにデータ“０”が設定され、第２のフラグセル１ｅに対応するＬＤＬにデータ“１”が設定される（Ｓ３１）。

この後、各ＬＤＬに設定されたデータに基づきロワーページの書き込み動作が行われる（Ｓ３２）。この結果、ノーマルセル１ａ、ＥＣＣセル１ｂ、冗長セル１ｃに対応するデータが書き込まれるとともに、第１のフラグセル１ｄにデータ“０”が書き込まれ、第２のフラグセル１ｅにはデータが書き込まれない。書き込み動作は、第１の実施形態と同様である。

図１０（ａ）（ｂ）（ｃ）は、第１のフラグセル１ｄの閾値電圧分布を示し、図１１（ａ）（ｂ）（ｃ）は、第２のフラグセル１ｅの閾値電圧分布を示している。図１０（ａ）に示すように、第１のフラグセル１ｄは、消去状態において、レベルＥ（負の閾値電圧）にある。この状態において、データ“０”が書き込まれることにより、図１０（ｂ）に示すように、閾値電圧が図７に示す例えばレベルＡとレベルＢとの間に設定される。

また、第２のフラグセル１ｅは、図１１（ａ）（ｂ）に示すように、ロワーページの書き込み動作により閾値電圧は変化せず、消去状態（レベルＥ）のままである。

この後、アッパーページのデータが各ラッチ回路群２ｂの例えばＬＤＬに設定される。すなわち、アッパーページにデータを書き込むとき、ノーマルセル１ａ、ＥＣＣセル１ｂ、冗長セル１ｃに対応するＬＤＬに所要のデータが設定されるとともに、第１のフラグセル１ｄに対応するＬＤＬにデータ“１”が設定され、第２のフラグセル１ｅに対応するＬＤＬにデータ“０”が設定される（Ｓ３３）。

この後、各ＬＤＬに設定されたデータに基づきアッパーページの書き込み動作が行われる（Ｓ３４）。この結果、ノーマルセル１ａ、ＥＣＣセル１ｂ、冗長セル１ｃに対応するデータが書き込まれるとともに、第２のフラグセル１ｅにデータ“０”が書き込まれる。また、第１のフラグセル１ｄにはデータが書き込まれない。

アッパーページの書き込みの結果、第１のフラグセル１ｄは、図１０（ｃ）に示すように、レベルＣの閾値電圧となり、第２のフラグセル１ｅは、図１１（ｃ）に示すように、レベルＡ又はレベルＢの閾値電圧となる。すなわち、第２のフラグセル１ｅにおいて、ロワーページの書き込みデータが“１”で、アッパーページの書き込みデータが“０”である場合、レベルＡの閾値電圧となり、ロワーページの書き込みデータが“０”で、アッパーページの書き込みデータが“０”である場合、レベルＢの閾値電圧となる。

このように、ロワーページ及びアッパーページの書き込みにより、第１、第２のフラグセル１ｄ、１ｅの閾値電圧が設定される。

尚、アッパーページの書き込みは、必ずしも行う必要はなく、ロワーページのみ書き込まれる場合がある。この場合、第１のフラグセル１ｄのデータは、図１０（ｃ）に“００”で示すように、例えばレベルＢの閾値電圧に設定される。このように、第１のフラグセル１ｄのデータは、レベルＢ又はレベルＣの閾値電圧として設定される。

図１２は、第２の実施形態に係る４値の読み出し動作を概略的に示すものであり、具体的には、ロワーページの読み出し動作を示している。

先ず、第１の実施形態と同様に、第１のフラグセル（ＦＣ１）１ｄのデータのみが読み出される（Ｓ４１）。すなわち、選択されたワード線にリードレベルＡＲが供給され、第１のフラグセルのデータが読み出される。ロワーページにデータが書き込まれている場合、第１のフラグセル（ＦＣ１）１ｄの閾値電圧は、レベルＢ又はレベルＣに設定されている。このため、第１のフラグセル（ＦＣ１）１ｄの閾値電圧がリードレベルＡＲより高い場合、データが書き込まれているため、ラッチ回路群２ｂの例えばＬＤＬに例えばデータ“０”が設定される。また、第１のフラグセル（ＦＣ１）１ｄの閾値電圧がリードレベルＡＲより低い場合、データが書き込まれていないため、ラッチ回路群２ｂのＬＤＬに例えばデータ“１”が設定される。

次に、第１のフラグセル１ｄから読み出されたデータが“０”であるかどうかが判別される（Ｓ４２）。この結果、第１のフラグセル１ｄのデータが“１”である場合、ロワーページのデータが書き込まれていない。このため、ロワーページのデータを読み出さず、各ラッチ回路群２ｂのＸＤＬにデータ“１”が設定され（Ｓ４３）、このＸＬＤのデータが外部に出力される（Ｓ４４）。

また、第１のフラグセル１ｄから読み出されたデータが“０”である場合、ロワーページのデータが書き込まれている。このため、ロワーページのデータが読み出される。このロワーページのデータを読み出す際、第２のフラグセル（ＦＣ２）１ｅのデータも同時に読み出される（Ｓ４５）。すなわち、ロワーページのデータ、及び第２のフラグセル１ｅのデータは、リードレベルＢＲにより読み出される。この読み出されたロワーページのデータ、及び第２のフラグセル１ｅのデータは、対応するデータ記憶回路のラッチ回路群２ｂにおける例えばＬＤＬにラッチされる。ロワーページのデータ、及び第２のフラグセル１ｅの閾値電圧がリードレベルＢＲより高い場合、ＬＤＬに例えばデータ“０”がラッチされ、ロワーページのデータ、及び第２のフラグセル１ｅの閾値電圧がリードレベルＢＲより低い場合、ＬＤＬに例えばデータ“１”がラッチされる。

この後、ラッチ回路群２ｂのＬＤＬにラッチされた第２のフラグセル１ｅのデータに基づき、アッパーページが書き込まれているかどうかが判別される（Ｓ４６）。この結果、第２のフラグセル１ｅのデータが“０”である場合、アッパーページのデータが書き込まれている。このため、リードレベルＢＲで読み出されたＬＤＬのデータがＸＤＬに転送され、外部に出力される（Ｓ４４）。

一方、ステップＳ４６の判別の結果、第２のフラグセル１ｅのデータが“１”である場合、アッパーページのデータが書き込まれていない。この場合、ロワーページのデータがリードレベルＡＲにより読み出される（Ｓ４７）。この読み出されたデータがＸＤＬを介して外部に転送される（Ｓ４４）。

図１３は、アッパーページの読み出し動作の一例を示している。図１３において、図１２と同一部分には同一符号を付している。

アッパーページの読み出しにおいて、先ず、第１のフラグセル１ｄのデータが、前述したように読み出され（Ｓ４１）、ロワーページが書き込まれているかどうかが判別される（Ｓ４２）。この結果、ロワーページが書き込まれていないと判別された場合、アッパーページも書かれていない。このため、各ラッチ回路群２ｂのＸＤＬにデータ“１”が設定され（Ｓ４３）、このデータが外部に出力される（Ｓ４４）。

ステップＳ４２において、ロワーページが書かれていると判別された場合、アッパーページのデータ、及び第２のフラグセル（ＦＣ２）１ｅのデータがリードレベルＡＲにより読み出される（Ｓ５１）。次いで、アッパーページのデータ、及び第２のフラグセル（ＦＣ２）１ｅのデータがリードレベルＣＲにより読み出される（Ｓ５２）。リードレベルＡＲにより読み出されたデータは、各ラッチ回路群２ｂの例えばＬＤＬにラッチされ、リードレベルＣＲにより読み出されたデータは、各ラッチ回路群２ｂの例えばＵＤＬにラッチされる。

この後、リードレベルＡＲにより読み出されたデータと、リードレベルＣＲにより読み出されたデータが演算回路により演算される（Ｓ５３）。この演算の結果、リードレベルＡＲにより読み出されたデータが“０”で、リードレベルＣＲにより読み出されたデータが“１”である場合、アッパーページのデータは“０”に設定される。また、リードレベルＡＲにより読み出されたデータが“１”で、リードレベルＣＲにより読み出されたデータが“０”である場合、アッパーページのデータは“１”に設定される。これらの演算結果は、例えば各ＸＤＬにラッチされる。

次に、上記２つのリードレベルで読み出された第２のフラグセル１ｅに基づき、アッパーページが書き込まれているかどうかが判別される（Ｓ５４）。すなわち、第２のフラグセル１ｅに対応するＸＤＬのデータが“０”である場合、アッパーページが書き込まれていると判別され、ＸＤＬのデータが“１”である場合、アッパーページが書き込まれていまいと判別される。この結果、アッパーページが書き込まれていると判別された場合、ＸＤＬにラッチされたデータが外部に転送される（Ｓ４４）。

また、アッパーページにデータが書き込まれていないと判別された場合、各ＸＤＬにデータ“１”が設定され（Ｓ５５）、このデータが外部に転送される（Ｓ４４）。

上記第２の実施形態によれば、ロワーページが書き込まれているかどうかを示す第１のフラグセル１ｄと、アッパーページが書き込まれているかどうかを示す第２のフラグセル１ｅを設け、データの書き込み時に、第１、第２のフラグセル１ｄ、１ｅにデータを設定し、データの読み出し時に、第１のフラグセル１ｄのデータに基づき、ロワーページのデータが書き込まれていないと判別された場合、ロワーページの読み出し動作を行うことなく、データとしてオール“１”を出力している。このため、ロワーページの読み出しを省略することができるため、消費電流を削減することが可能である。

また、アッパーページの読み出しにおいて、先ず、第１のフラグセル１ｄのデータに基づき、ロワーページのデータが書き込まれていないと判別された場合、アッパーページのデータも書き込まれていないと判断し、アッパーページの読み出し動作を行うことなく、データとしてオール“１”を出力している。このため、アッパーページの読み出しを省略することができるため、消費電流を削減することが可能である。

このように、ロワーページ及びアッパーページのデータが書き込まれていない場合、ロワーページ及びアッパーページのデータを読み出すことなく、オール“１”のデータを出力している。このため、高速な読み出し動作が可能である。

（第３の実施形態）
図１４は、第３の実施形態を示している。第３の実施形態は、第２の実施形態のアッパーページの読み出し動作を変形したものである。図１４において、図１３と同一部分には同一符号を付し、異なる部分について説明する。

アッパーページの読み出しにおいて、ロワーページが書き込まれているかどうかが判別される（Ｓ４１，Ｓ４２）。この結果、ロワーページが書き込まれていると判別された場合、第２の実施形態では、アッパーページと第２のフラグセル（ＦＣ２）１ｅのデータをリードレベルＡＲ、ＣＲにより読み出した。これに対して、第３の実施形態は、アッパーページのデータは読み出さず、第２のフラグセル（ＦＣ２）１ｅのデータのみがリードレベルＡＲ、ＣＲにより読み出される（Ｓ６１，Ｓ６２）。この読み出されたデータは、例えばＬＤＬ、ＵＤＬにそれぞれラッチされる。

次に、ＬＤＬ、ＵＤＬにそれぞれラッチされた第２のフラグセル１ｅのデータが演算回路により演算される（Ｓ５３）。この演算の結果、リードレベルＡＲにより読み出されたデータが“０”で、リードレベルＣＲにより読み出されたデータが“１”である場合、アッパーページのデータは“０”に設定される。また、リードレベルＡＲにより読み出されたデータが“１”で、リードレベルＣＲにより読み出されたデータが“０”である場合、アッパーページのデータは“１”に設定される。これらの演算結果は、例えば各ＸＤＬにラッチされる。

次に、上記２つのリードレベルで読み出された第２のフラグセル１ｅに基づき、アッパーページが書き込まれているかどうかが判別される（Ｓ５２）。すなわち、第２のフラグセル１ｅに対応するＸＤＬのデータが“０”である場合、アッパーページが書き込まれていると判別され、ＸＤＬのデータが“１”である場合、アッパーページが書き込まれていまいと判別される。

この結果、アッパーページが書き込まれていると判別された場合、アッパーページのデータがリードレベルＡＲ，ＣＲにより順次読み出される（Ｓ６３，Ｓ６４）。これら読み出されたデータは、リードレベルＡＲにより読み出されたデータは、例えばＬＤＬにラッチされ、リードレベルＣＲにより読み出されたデータは、例えばＵＤＬにラッチされる。

この後、ＬＤＬにラッチされたデータとＵＤＬにラッチされたデータが演算される（Ｓ６５）。この演算は、ステップＳ５３の演算と同様である。この演算結果は、例えばＸＤＬにラッチされ、この後、外部に転送される（Ｓ４４）。

一方、ステップＳ５２において、アッパーページが書き込まれていないと判別された場合、各ＸＤＬにデータ“１”が設定され（Ｓ５５）、このデータが外部に転送される（Ｓ４４）。

第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。しかも。第３の実施形態によれば、ロワーページのデータが書き込まれていると判別された場合、アッパーページのデータを読み出さずに、第１、第２のフラグセル１ｄ、１ｅのデータのみを読み出し、第１、第２のフラグセル１ｄ、１ｅのデータより、アッパーページのデータが書き込まれていると判別された場合、アッパーページのデータを読み出している。このため、アッパーページの無駄な読み出しを防止でき、消費電流を削減することが可能である。

尚、第２、第３の実施形態において、第１、第２のフラグセル１ｄ、１ｅは、それぞれ１つに限定されるものではなく、第１、第２のフラグセル１ｄ、１ｅとも複数ビット、例えば１バイトとし、第１のフラグセル１ｄのデータを読み出して多数決を求め、第２のフラグセル１ｅのデータを読み出して多数決を求め、これら多数決の結果により、ロワーページ、アッパーページが書き込まれているかどうかを判定することも可能である。このように構成した場合、ロワーページ、アッパーページの書き込み判定の信頼性を向上することが可能である。

また、上記第１の実施形態は２値データを記憶する場合について説明し、第２の実施形態は４値のデータを記憶する場合について説明したが、これに限定されるものではなく、ページ数に応じてフラグセルの数を増加することにより、８値以上のデータを記憶する場合にも適用することが可能である。

その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

１…メモリセル、２…ビット線制御回路、７…制御信号及び制御電圧発生回路、１０＿１〜１０＿ｎ…データ記憶回路、１ａ…ノーマルセル、２ａ…センスアンプ、２ｂ…ラッチ回路群、ＦＣ…フラグセル、１ｄ、１ｅ…第１、第２のフラグセル（ＦＣ１、ＦＣ２）。

Claims (6)

1. 複数のワード線、及び複数のビット線に接続され、複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
   前記複数のメモリセルに対するデータの書き込み、及び読み出しを制御する制御回路と、を具備し、
   前記制御回路は、前記メモリセルアレイの複数の第１メモリセルにデータを書き込む時、前記複数の第１メモリセルと同時に選択される第２メモリセルに第１フラグデータを設定し、
   前記複数の第１メモリセルのデータを読み出す前に、前記第２メモリセルに前記第１フラグデータが設定されているかどうかを判別し、前記第２メモリセルに前記第１フラグデータが設定されていない場合、前記複数の第１メモリセルからデータを読み出さず、前記第１論理レベルのデータを出力し、前記第２メモリセルに前記第１フラグデータが設定されている場合、前記複数の第１メモリセルからデータを読み出すことを特徴とする半導体記憶装置。
2. 複数のワード線、及び複数のビット線に接続され、複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
   前記メモリセルに対するデータの書き込み、及び読み出しを制御する制御回路と、を具備し、
   前記制御回路は、前記メモリセルアレイの複数の第１メモリセルに第１ページのデータを書き込む時、前記複数の第１メモリセルと同時に選択される第２メモリセルに第１フラグデータを設定し、
   前記複数の第１メモリセルに第２ページのデータを書き込む時、前記複数の第１メモリセルと同時に選択される第３メモリセルに第２フラグデータ設定し、
   前記複数の第１メモリセルの前記第１ページのデータを読み出す前に、前記第２メモリセルに前記第１フラグデータが設定されているかどうかを判別し、前記第２メモリセルに前記第１フラグデータが設定されていない場合、前記複数の第１メモリセルからデータを読み出さず、前記第１論理レベルのデータを出力し、前記第２メモリセルに前記第１フラグデータが設定されている場合、前記複数の第１メモリセルから第１ページのデータを読み出し、
   前記複数の第１メモリセルの前記第２ページのデータを読み出す前に、第２メモリセルに前記第１フラグデータが設定されているかどうかを判別し、前記第１フラグデータが設定されていない場合、前記第２ページのデータを読み出さず、前記第１論理レベルのデータを出力することを特徴とする半導体記憶装置。
3. 前記制御回路は、前記第２メモリセルに前記１フラグデータが設定されている場合、前記第２ページのデータと前記第３メモリセルのデータを読み出し、前記第３メモリセルに前記第２フラグデータが設定されているかどうかを判別し、前記第２フラグデータが設定されている場合、前記読み出された第２ページのデータを出力し、前記第２フラグデータが設定されていない場合、前記第１論理レベルのデータを出力することを特徴とする請求項２記載の半導体記憶装置。
4. 前記制御回路は、前記第２メモリセルに前記１フラグデータが設定されている場合、前記第３メモリセルのデータを読み出し、前記第３メモリセルに前記第２フラグデータが設定されているかどうかを判別し、前記第２フラグデータが設定されている場合、前記第２ページのデータを読み出して出力し、前記第２フラグデータが設定されていない場合、前記第１論理レベルのデータを出力することを特徴とする請求項２記載の半導体記憶装置。
5. 前記第２メモリセルは、複数のメモリセルにより構成され、各メモリセルから読み出されたデータの多数決により第１フラグデータが決定されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
6. 前記第３メモリセルは、複数のメモリセルにより構成され、各メモリセルから読み出されたデータの多数決により前記第２フラグデータが決定されることを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。

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