JP2011254408A - パワーアンプモジュール及び携帯情報端末 - Google Patents

Abstract

【課題】パワーアンプのバイアスを変えて複数のモードを設定してもそれぞれに最適な温度補償を実現できる手段を提供する。
【解決手段】温度が下がった場合に減衰量が増加するアッテネータを並列に接続した３極管動作をさせるＦＥＴ１００でパワーアンプモジュールを構成する。ＦＥＴ１００のゲート電圧は制御電圧発生回路３００で制御する。この制御電圧発生回路３００により温度特性を決定することで最適な温度補償を実現可能ならしめる。
【選択図】図４

Description

本発明は、携帯電話装置のパワーアンプモジュール、特にＷ−ＣＤＭＡ方式を含むマルチモード対応携帯電話装置のパワーアンプモジュールに関する。

従来のパワーアンプモジュールの重要な検討事項の一つとして、利得の温度変動の抑圧がある。

例えば、 “Ｔｈｅｒｍａｌ Ｇａｉｎ Ｖａｒｉａｔｉｏｎ Ｃｏｍｐｅｎｓａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ Ｕｓｉｎｇ Ｔｈｅｒｍｉｓｔｏｒ ｏｎ ＨＰＡ Ｍｏｄｕｌｅ ｆｏｒ Ｗ−ＣＤＭＡ Ｓｙｓｔｅｍ”（非特許文献１）では、利得の温度変動を抑圧するため、正の温度特性を持つＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）抵抗と負の温度特性を持つサーミスタを並列に接続したものをパワーアンプの入力に直列に接続する。そして、この直列に接続したものをパワーアンプの入力端に更に直列に接続し、トランジスタの温度補償を行っていた。

すなわち、温度が下がると抵抗値が上がるサーミスタと通常の抵抗とを並列に接続することで、温度が下がると利得が上昇するトランジスタを補償していた。

Ｙ．Ｋｕｒｉｙａｍａ ｅｔ． ａｌ． "Ｔｈｅｒｍａｌ Ｇａｉｎ Ｖａｒｉａｔｉｏｎ Ｃｏｍｐｅｎｓａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ Ｕｓｉｎｇ Ｔｈｅｒｍｉｓｔｏｒ ｏｎ ＨＰＡ Ｍｏｄｕｌｅ ｆｏｒ Ｗ−ＣＤＭＡ Ｓｙｓｔｅｍ"， ＩＥＣＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌ． Ｅ９１−Ｃ， Ｎｏ．１２， Ｄｅｃｅｍｂｅｒ ２００８ ｐｐ１９３３−１９４０

しかし、上記非特許文献１開示の技術では、パワーアンプモジュールに特殊なサーミスタ抵抗が必要となる。これにより、該パワーアンプモジュールを含む携帯電話装置の製造原価を押し上げる。

またＳＭＤ抵抗およびサーミスタ共に抵抗値が離散的で、完全な温度補償ができない。

更には、パワーアンプの動作点を変えて利得を変化させた場合、温度補償特性を変化させる必要が生じるが、非特許文献１開示の構成では対応が困難になる。

本発明の目的は、温度が下がった場合に減衰量が増加するアッテネータを並列に接続した３極管動作をさせたＦＥＴでパワーアンプモジュールを構成し、ＦＥＴのゲート電圧で温度特性を決定することで、パワーアンプのバイアスを変えて複数のモードを設定してもそれぞれに最適な温度補償を実現できる手段を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の代表的な実施の形態に関わるパワーアンプモジュールは、入力信号のインピーダンス整合を取るための減衰器と、減衰器の出力を増幅するパワーアンプと、を含み、減衰器はパワーアンプと並列に接地されたＦＥＴを含んで構成され、ＦＥＴのゲート端子を制御電圧発生回路が制御することを特徴とする。

このパワーアンプモジュールにおいて、制御電圧発生回路は第１の電圧発生回路を含み、第１の電圧発生回路が前記パワーアンプの温度特性を打ち消すことを特徴としても良い。

このパワーアンプモジュールにおいて、制御電圧発生回路は更に第２の電圧発生回路を含み、この第２の電圧発生回路が制御電圧発生回路の出力オフセット値となることを特徴としても良い。

これらのパワーアンプモジュールにおいて、パワーアンプは２以上の増幅用ＦＥＴを有し、２以上の増幅用ＦＥＴのいずれか１のゲート端子に入力するバイアス電流によって温度補償を行うことを特徴としても良い。

本発明の代表的な実施の形態に関わる別のパワーアンプモジュールは、入力信号のインピーダンス整合を取るための減衰器と、この減衰器の出力を増幅するパワーアンプと、を含み、減衰器は３以上のＦＥＴを含んで構成されるπ形アッテネータによって構成され、パワーアンプの温度特性を打ち消すように制御電圧発生回路がこれらの３以上のＦＥＴのゲート端子を制御することを特徴とする。

本発明の代表的な実施の形態に関わる別のパワーアンプモジュールは、入力信号のインピーダンス整合を取る減衰器と、この減衰器の出力を増幅するパワーアンプと、を含み、減衰器はパワーアンプと並列に接地されたＦＥＴを、パワーアンプは増幅用の２以上の増幅用ＦＥＴをそれぞれ有し、２以上の増幅用ＦＥＴのいずれか１のゲート端子に入力するバイアス電流を生成する可変電流源と、ＦＥＴのゲート端子を制御し減衰器を制御する制御電圧発生回路とが２値制御信号によって制御されることを特徴とする。

本発明の代表的な実施の形態に関わる別のパワーアンプモジュールは、入力信号のインピーダンス整合を取る減衰器と、減衰器の出力を増幅するパワーアンプと、を含み、この減衰器は前記パワーアンプと並列に接地されたＦＥＴを、パワーアンプは増幅用の２以上の増幅用ＦＥＴをそれぞれ有し、同一のインターフェースを介して、２以上の増幅用ＦＥＴの１に対応するデジタルアナログコンバータと、ＦＥＴのゲート端子を制御する制御電圧発生回路を制御することを特徴とする。

本発明の代表的な実施の形態に関わる別のパワーアンプモジュールは、入力信号のインピーダンス整合を取る減衰器と、この減衰器の出力を増幅するパワーアンプと、を含み、減衰器はパワーアンプと並列に接地されたＦＥＴを有し、ＦＥＴのゲート端子を制御する制御電圧発生回路は増幅率を変更可能な増幅率可変アンプを含む電圧発生回路を有し、デジタルインターフェースを経由して増幅率可変アンプの増幅率を制御することを特徴とする。

これらのパワーアンプモジュールを含むことを特徴とする携帯情報端末も本発明の射程に含まれる。

本発明に関わるパワーアンプモジュールにより、パワーアンプのバイアスを変えて複数の電流を設定してもそれぞれに最適な温度補償を実現できる。

本発明に関わる可変抵抗によるインピーダンス制御についての概念図である。 可変抵抗の値を変化させたときの入力信号の減衰量とＶＳＷＲの関係を表すグラフである。 可変抵抗のアドミッタンス値の変化と入力信号の減衰量を表すＡＴＴとＶＳＷＲの関係を表すグラフである。 本発明の第１の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。 制御電圧発生回路の構成を表す回路図である。 ＦＥＴのアドミッタンスとＦＥＴのゲート端子電圧の関係を表すグラフである。 本発明の第１の実施の形態の概念図である。 本発明の第２の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。 温度補償機能回路の構成を表す回路図である。 本発明の第３の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。 本発明の第４の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。 本発明の第５の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。 本発明の第５の実施の形態に関わる別のパワーアンプモジュールの一部構成を表す回路図である。

以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：またはＭＯＳＦＥＴトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。

以下、図を用いて本発明の実施の形態を説明する。

（第１の実施の形態）
図１は、本発明に関わる可変抵抗によるインピーダンス制御についての概念図である。

まず図１について説明する。

この回路は、信号源１、可変抵抗２、負荷３を含んで構成される。

信号源１は、このパワーアンプに入力される信号を出力する信号源である。

可変抵抗２は、接地された可変抵抗である。可変抵抗２は負荷３と並列に接続されることで、この可変抵抗がアッテネータとしての役割を果たす。

負荷３は、パワーアンプの増幅機能を提供する各種素子の負荷である。

この図では、可変抵抗２の信号源１側の計測点でＶＳＷＲ（Ｖｏｌｔａｇｅ Ｓｔａｎｄｉｎｇ Ｗａｖｅ Ｒａｔｉｏ：電圧定在波比）を測定する。また可変抵抗２の負荷３側の計測点でＡＴＴ（Ａｔｔｅｎａｔｉｏｎ：減衰量）を測定する。

このＶＳＷＲと信号源１の間には５０Ωの負荷を設定する。また負荷３は９０Ωである。

図２は、可変抵抗２の抵抗値を変化させたときの入力信号Ｐｉｎの減衰量を表すＡＴＴとＶＳＷＲの関係を表すグラフである。また図３は、可変抵抗２のアドミッタンス値の変化と入力信号Ｐｉｎの減衰量を表すＡＴＴとＶＳＷＲの関係を表すグラフである。

図３からも分かる通り、アドミッタンスと減衰量は比例関係にあることが分かる。またＶＳＷＲは減衰量を１ｄＢから４ｄＢの範囲に設定した領域においては１．５以下であることも分かる。

つぎに、ＦＥＴの３極管領域での特性を検討する。

以下はＦＥＴの３極管領域での特性を表す式である。

ここで、ＷはＭＯＳＦＥＴのゲート幅であり、Ｌ_effはＭＯＳＦＥＴのゲート長、μ_nは移動度、Ｃ_ｏｘはゲート酸化膜容量、βは電流駆動能力係数を表す。

また、このＦＥＴのアドミッタンスは（数２）で与えられる。

この（数２）からもゲート電圧とアドミッタンスが比例関係にあることがわかる。このような３極管動作ＦＥＴを並列接続アッテネータとしてパワーアンプに接続したのが図４である。図４は、本発明の第１の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。

このパワーアンプモジュールは大別すると、ＦＥＴ１００、パワーアンプ２００、制御電圧発生回路３００、バイアス電流制御回路４００を含んで構成される。

ＦＥＴ１００は上記３極管動作を行うＦＥＴである。図１の概念図における可変抵抗２の役割を果たす。

このＦＥＴ１００のゲート端子電圧を制御するのが制御電圧発生回路３００である。上記図２、図３より、ＦＥＴ１００による減衰量は制御電圧発生回路３００の出力に比例することとなる。

図５は、この制御電圧発生回路３００の構成を表す回路図である。

この制御電圧発生回路３００は、電圧発生回路３１０及び電圧発生回路３２０の
２系統の電圧発生回路からなる。

電圧発生回路３１０は、定電流源由来の定電流で駆動するダイオードＤａの電圧を増幅する構成を採る。このダイオードＤａの電圧は温度に比例する。従って、このダイオードＤａの電圧を検出し、増幅率Ａのアンプ３１０−ａで増幅することで任意の温度依存性を生成できる。

一方、電圧発生回路３２０は、中心抵抗値（オフセット値：以下の数３ではＶ_offset）を決定するための電圧発生回路である。この電圧発生回路３２０はＦＥＴのダイオード接続でアンプ３２０−ａの＋端子の電位が決定される。このアンプ３２０−ａの＋端子の電位がＶ_ｔｈ＋Ｖ_offsetである。アンプ３２０−ａはこの値を加算器３３０に出力する。

これらの電圧発生回路３１０及び電圧発生回路３２０の出力電圧を加算器３３０で足しこむことでＦＥＴ１００のゲート端子電圧を決定する。

制御電圧発生回路３００は、上記電圧発生回路３１０の増幅率及び電圧発生回路３２０の可変電流源の出力を制御することで、可変抵抗２に当たるＦＥＴ１００の温度特性を任意に設定することが可能になる。

次に制御電圧発生回路による制御に基づき、ＦＥＴ１００のアドミッタンスがどのように変化するか図６を用いて説明する。図６はＦＥＴ１００のアドミッタンスとＦＥＴ１００のゲート端子電圧の関係を表すグラフである。

この図６のグラフでは縦軸がアドミッタンスであり、横軸がＦＥＴ１００のゲート端子電圧である。なお、この図の前提として、図５で表されるＦＥＴは全て同じ性能を有しているものと仮定する。

ＦＥＴ１００の動作閾値電圧Ｖ_ｔｈに達するまでは、ＦＥＴ１００は動作をしない。従って、アドミッタンスは０のままである。

一方、ＦＥＴ１００のゲート端子電圧が動作閾値電圧Ｖ_ｔｈを越えると、ＦＥＴ１００は電流を流し始める。ここでゲート端子電圧は以下の（数３）に従って決定される。

ここで（数３）右辺前半のカッコ内は、動作閾値電圧Ｖ_ｔｈ及び電圧発生回路３２０内のダイオード接続されたＦＥＴによって決定された電圧である。また、数値「３００」は常温の絶対温度表記を表す。

一方、（数３）右辺後半は上記電圧発生回路３１０によって決定される。Ａは電圧発生回路３１０の増幅率であり、Ｖは電圧発生回路３１０内の定電流源及びダイオードＤａによって決定される電圧である。具体的にはＶは以下の式によって決定される。

ここでＫはボルツマン定数、Ｔは絶対温度、ｑは電子の単位電荷である。また、Ｉ_ＲＥＦは定電流源の出力電流値、Ｉ_Ｓはダイオードの逆飽和電流（＝アンプに入力される電流値）である。

（数４）を（数３）に代入すると以下のようになる。

（数５）のパラメータ中で、調整を効かせる事のできるＡ及びＶ_offsetを適宜設定することで、図６に示すようにＦＥＴ１００のアドミッタンスを調整することができる。

パワーアンプ２００は、入力電力を増幅するパワーアンプである。本図のパワーアンプでは２段の増幅を想定しているが、３段以上の増幅であっても問題は無い。

バイアス電流制御回路４００は、パワーアンプ２００の各段の増幅に際し、入力信号に対し付与するバイアスの制御を行う制御回路である。

以上のように、制御電圧発生回路３００内で決定されるパラメータを調整することで、パワーアンプモジュール全体の温度特性の設定が可能となる。これにより、図７に表すように、パワーアンプ２００が温度上昇と共に利得が低下するのに対し、ＦＥＴ１００（アッテネータ）の減衰率は低下（＝増幅率は上昇）する。結果として互いに打ち消しあい温度補償を行うことが可能となる。図７は、本発明の第１の実施の形態の概念図である。

（第２の実施の形態）
次に本発明の第２の実施の形態について図を用いて説明する。

図８は、本発明の第２の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。

第１の実施の形態では、ＦＥＴ１００のゲート端子電圧のみで温度特性を補償していた。しかし、実際には各回路を構成する素子の温度依存性が高く、一つの温度特性補償手段では不十分な場合がある。本実施の形態は、パワーアンプのバイアス回路にも温度補償機能（ＴＣＣＳ）回路を追加することでパワーアンプモジュールの温度特性を補償することを目的とする。

このパワーアンプモジュールは大別すると、ＦＥＴ１００、パワーアンプ２００、制御電圧発生回路３００、温度補償機能回路５００を含んで構成される。これらのうち、ＦＥＴ１００、パワーアンプ２００、制御電圧発生回路３００は第１の実施の形態と同様であるため説明は省略する。

温度補償機能回路５００は、パワーアンプ２００内の初段のバイアス電流量を制御するための温度特性補償電流源回路である。

図９は、この温度補償機能回路５００の構成を表す回路図である。

この温度補償機能回路５００は、定電流源Ｉ_ＲＥＦ２、カレントミラー回路ＣＭ１、差動増幅回路ＤＡ１及びカレントミラー回路ＣＭ２を中心として、周辺回路を含んで構成されている。

定電流源Ｉ_ＲＥＦ２は、定電流Ｉ_ＲＥＦ２を出力する定電流源である。

カレントミラー回路ＣＭ１は、定電流Ｉ_ＲＥＦ２を複製するためのカレントミラー回路である。このカレントミラー回路ＣＭ１は、ＭＯＳＦＥＴ＿ＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６から構成されている。なお以下では＿（アンダーバー）は視認性向上のため空白の意味で用いる。

ＭＯＳＦＥＴ＿ＭＮ１はカレントミラー回路ＣＭ１の入力側のＭＯＳＦＥＴである。従ってこのＭＯＳＦＥＴ＿ＭＮ１のドレイン端子及びゲート端子は接続されている。

ＭＯＳＦＥＴ＿ＭＮ２、ＭＯＳＦＥＴ＿ＭＮ５、ＭＯＳＦＥＴ＿ＭＮ６はカレントミラー回路ＣＭ１の出力側のＭＯＳＦＥＴである。

ここで、各ＭＯＳＦＥＴのミラー比に付いて述べる。ＭＯＳＦＥＴ＿ＭＮ２のカレントミラー比は１（＝定電流源Ｉ_ＲＥＦ２の出力電流と略同値）である。従ってＭＯＳＦＥＴ＿ＭＮ２は、差動増幅回路ＤＡ１の定電流源としてふるまう。

これに対し、ＭＯＳＦＥＴ＿ＭＮ５、ＭＯＳＦＥＴ＿ＭＮ６のミラー比はαとする（α＞１）。これらは差動増幅回路ＤＡ１を動作させることとなる。

周辺回路の一構成要素である、ＭＯＳＦＥＴ＿ＭＰ１、ＭＰ２は、それぞれダイオード接続されたＭＯＳＦＥＴである。この２つのＭＯＳＦＥＴの電位（電流駆動係数に支配される）の差によって、差動増幅回路ＤＡ１に入力される電圧の電位差（Ｖ_Ｄｉｆｆ）が決定される。

差動増幅回路ＤＡ１に入力される電圧の電位差は以下の式で表される。

ここでβ₁はＭＯＳＦＥＴ＿ＭＰ１の電流駆動係数である。またβ₂はＭＯＳＦＥＴ＿ＭＰ２の電流駆動係数である。

差動増幅回路ＤＡ１は、差動増幅対ｄａを構成するＭＯＳＦＥＴ＿ＭＮ３、ＭＮ４と負荷となるＭＯＳＦＥＴ＿ＭＰ３、ＭＰ４より構成される。

ＭＯＳＦＥＴ＿ＭＮ３、ＭＮ４は差動増幅対ｄａを構成する。これらのＭＯＳＦＥＴ＿ＭＮ３、ＭＮ４の電気的特性は共通しており、電流駆動係数をβ₀と定義する。

この差動増幅対ｄａの共通するソース端子はカレントミラー回路ＣＭ１のＭＯＳＦＥＴ＿ＭＮ２の出力に接続されている。

一方、この差動増幅対ｄａの入力として、（数６）で表される電位差の信号が入力される。

ＭＯＳＦＥＴ＿ＭＰ３、ＭＰ４は差動増幅対ｄａのドレイン端子の電位を決定する負荷である。このうち、差動増幅回路ＤＡ１の出力となるＭＯＳＦＥＴ＿ＭＰ４はカレントミラー回路ＣＭ２の入力側ＭＯＳＦＥＴを兼ねる。

カレントミラー回路ＣＭ２はＭＯＳＦＥＴ＿ＭＰ４のソース端子電流を複製し、温度補償機能回路５００の出力Ｉ_outとするカレントミラー回路である。

このＩ_outは以下の式で表すことができる。

（数７）の下線が付与された部分が温度依存性のある項である。これを見ても分かる通り、入力制御電流と温度依存性のある項の積で構成されていることが分かる。

従って、電流駆動係数β₁、β₂、β₀を支配する、個々のＭＯＳＦＥＴのゲート長、ゲート幅を調整することで、パワーアンプ２００の温度依存性を打ち消すことが可能となる。

（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。

これまでの実施の形態では、ＦＥＴ１００がアッテネータとして動作していた。しかし、ＦＥＴ１個では広くアッテネーション変化量を採るとＶＳＷＲが劣化する問題があった。本実施の形態は、アッテネーション変化量を広く取ることが可能な回路構成を提案する。

図１０は、本発明の第３の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。

このパワーアンプモジュールは大別すると、パワーアンプ２００、バイアス電流制御回路４００、パイ型アッテネータ６００、電圧制御回路６１０、６２０を含んで構成される。これらのうち、パワーアンプ２００、バイアス電流制御回路４００は第１の実施の形態と同様であるので説明は省略する。

パイ型アッテネータ６００は、ＦＥＴ１００に変わって入力信号の減衰を行う減衰器である。

パイ型アッテネータは、３つの「抵抗」をπ型に組み合わせることで、インピーダンスを整合させたまま、所定のレベルに信号を減衰させる機能を持つ回路である。

なお、本実施の形態では、ＦＥＴに並列に抵抗を配置したものを減衰素子ＲＵとして用いている。なお、パイ型アッテネータ６００には３つの減衰素子ＲＵが含まれるが、これらの素子の数値をどのようにするかは設計事項である。

電圧制御回路６１０、６２０は、このパイ型アッテネータ６００の各「抵抗」の抵抗値制御を行う制御回路である。上述の通り、パイ型アッテネータ６００の各「抵抗」は抵抗及びＦＥＴを並列に接続したものであり、このＦＥＴのゲート端子電圧を制御することで、パイ型アッテネータ６００の制御を行う。

本図においては、３つの「抵抗」のうち、信号源１と負荷３の間に配置されることとなるものを電圧制御回路６２０で制御する。一方、接地される２つの「抵抗」については電圧制御回路６１０で制御する。

このように、減衰にパイ型アッテネータを用いると、５０Ωのマッチングを維持したままインピーダンスの不整合を発生させない利点を維持することが可能になる。これにより、パワーアンプが良好なＶＳＷＲを得ることが可能となる。

（第４の実施の形態）
本発明の第４の実施の形態について説明する。

図１１は、本発明の第４の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。このパワーアンプモジュールは、基本的な構成は第１の実施の形態と同様である。ただし、制御系の回路が相違する。

このパワーアンプモジュールは、ＦＥＴ１００、パワーアンプ２００、制御電圧発生回路７１０、可変電流源７２０を含んで構成される。このうち、ＦＥＴ１００、パワーアンプ２００は第１の実施の形態同様であるので、説明は省略する。

制御電圧発生回路７１０は、ＦＥＴ１００のゲート端子電圧の制御電圧を発生する回路である。また可変電流源７２０は、パワーアンプ２００の初段の増幅器のゲート端子にバイアス電流を供給する電流源である。

これらの制御電圧発生回路７１０及び可変電流源７２０は、共通の入力信号として２値制御信号が入力される。２値制御信号は０もしくは１の２つの値を採るバイナリ信号線である。

この２値制御信号の値によって、制御電圧発生回路７１０及び可変電流源７２０は出力を変化させる。

このように２値（バイナリ）で制御することで、複数のバイアス設定において安定した利得を得ることが可能となる。

なお、図上では制御電圧発生回路７１０及び可変電流源７２０に共通の２値制御信号が入力される。しかし、それぞれ別個独立の２値制御信号で制御しても問題は無い。

（第５の実施の形態）
本発明の第５の実施の形態について説明する。

図１２は、本発明の第５の実施の形態に関わるパワーアンプモジュールの構成を表す回路図である。このパワーアンプモジュールは、基本的な構成は第１の実施の形態と同様である。ただし、制御系の回路が相違する。

このパワーアンプモジュールは、ＦＥＴ１００、パワーアンプ２００、３入力デジタルインターフェース８１０、制御電圧発生回路８２０、ＤＡＣ８３０、８４０を含んで構成される。このうち、ＦＥＴ１００、パワーアンプ２００は第１の実施の形態と同様であるので、説明は省略する。

３入力デジタルインターフェース８１０は、図示しない上位回路から送信される３本の入力端子を持つデジタルインターフェースである。図示しない上位回路は、これらの入力端子によって、このパワーアンプモジュールについて最大８状態を選択することが可能となる。これに従い、３入力デジタルインターフェース８１０は制御電圧発生回路８２０に対しては二値制御信号を、ＤＡＣ８３０、８４０に対して、デジタル信号を出力する。

なお、便宜上３入力デジタルインターフェース８１０としているが、入力端子の数は３端子に限定するものではない。より複雑な制御を行うに当たっては入力端子数を増加させても良い。

この際、出力先への信号の表現方法は種々考えられる。例えば、本図上ではｎ本の信号線（８≧ｎ＞０）の二値制御信号を３入力デジタルインターフェース８１０から制御電圧発生回路８２０に出力している。そして、このｎ本の信号線のうちのいずれかを「Ｈ」にし、それ以外を「Ｌ」にすることで、制御電圧発生回路８２０に対して情報を伝達している。一方、ＤＡＣに対してはデジタル信号による２値でＯＮ／ＯＦＦのみを伝達する構成を取っている。

しかし、パワーアンプモジュールへの適用方式はこれに限定されるものでない。３入力デジタルインターフェース８１０から、各モジュールへの出力の表現方式は、装置の設計に適したものを用いればよい。

制御電圧発生回路８２０は、ＦＥＴ１００のゲート電圧を制御する。この制御に際しては、２値制御信号を３入力デジタルインターフェース８１０から入力される二値制御信号に従い、ＦＥＴ１００のゲート電圧が決定される。

ＤＡＣ８３０、８４０はパワーアンプ２００の初段及び後段の増幅器のバイアス電流を出力する。この際、ＯＮ／ＯＦＦに従って、電流値を調整する。

なおＤＡＣ８３０及びＤＡＣ８４０の出力する電流値は同じである必要は無く、パワーアンプ２００の仕様に従って、適宜設定すればよい。

以上のように構成することで、パワーアンプのより詳細な設定を行うことが可能となる。これにより、複数のバイアス設定において安定した利得を得ることが可能となる。

なお、本実施の形態の変形例としては次のようなものが上げられる。

図５に表された制御電圧発生回路３００中の電圧発生回路３１０に含まれるアンプの増幅率をＤＡＣ８３０等に順ずる方式で制御する。これにより増幅率Ａを動的に制御することも可能になる。

図１３は、本発明の第５の実施の形態に関わる別のパワーアンプモジュールの一部構成を表す回路図である。この図では３入力デジタルインターフェース８１０がＤＡＣ８５０にデジタル信号を出力する。

制御電圧発生回路８６０は、基本的には図５で表された構成に従う。ただし、図５の電圧発生回路３１０に含まれるアンプ３１０−ａの増幅率Ａを外部からアナログ的に変更可能に設計されている。

ＤＡＣ８５０は、３入力デジタルインターフェース８１０から受けたデジタル信号をアナログ信号に変換する。このアナログ信号を用いて、制御電圧発生回路８６０の電圧発生回路３１０に含まれるアンプ３１０−ａの増幅率Ａを動的に制御することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

１…信号源、２…可変抵抗、３…負荷、
１００…ＦＥＴ、２００…パワーアンプ、
３００、７１０、８２０、８６０…制御電圧発生回路、
３１０…電圧発生回路、３２０…電圧発生回路、４００…バイアス制御回路、
５００…温度補償機能回路、６００…パイ型アッテネータ、
６１０、６２０…電圧制御回路、７２０…可変電流源、
８１０…３入力デジタルインターフェース、８３０、８４０、８５０…ＤＡＣ。

Claims (9)

1. 入力信号のインピーダンス整合を取るための減衰器と、前記減衰器の出力を増幅するパワーアンプと、制御電圧発生回路と、を含み、
   前記減衰器は前記パワーアンプと並列に接地されたＦＥＴを含んで構成され、
   前記ＦＥＴのゲート端子を前記制御電圧発生回路が制御するパワーアンプモジュール。
2. 前記制御電圧発生回路は第１の電圧発生回路を含み、前記第１の電圧発生回路が前記パワーアンプの温度特性を打ち消す請求項１記載のパワーアンプモジュール。
3. 前記制御電圧発生回路は更に第２の電圧発生回路を含み、前記第２の電圧発生回路が前記制御電圧発生回路の出力オフセット値となる請求項２記載のパワーアンプモジュール。
4. 前記パワーアンプは２以上の増幅用ＦＥＴを有し、
   前記２以上の増幅用ＦＥＴのいずれか１のゲート端子に入力するバイアス電流によって温度補償を行う請求項１ないし３のいずれか１項記載のパワーアンプモジュール。
5. 入力信号のインピーダンス整合を取るための減衰器と、前記減衰器の出力を増幅するパワーアンプと、を含み、
   前記減衰器は３以上のＦＥＴを含んで構成されるπ形アッテネータによって構成され、
   前記パワーアンプの温度特性を打ち消すように制御電圧発生回路が前記３以上のＦＥＴのゲート端子を制御するパワーアンプモジュール。
6. 入力信号のインピーダンス整合を取る減衰器と、前記減衰器の出力を増幅するパワーアンプと、を含み、
   前記減衰器は前記パワーアンプと並列に接地されたＦＥＴを、前記パワーアンプは増幅用の２以上の増幅用ＦＥＴをそれぞれ有し、
   前記２以上の増幅用ＦＥＴのいずれか１のゲート端子に入力するバイアス電流を生成する可変電流源と、前記ＦＥＴのゲート端子を制御し前記減衰器を制御する制御電圧発生回路とが２値制御信号によって制御されるパワーアンプモジュール。
7. 入力信号のインピーダンス整合を取る減衰器と、前記減衰器の出力を増幅するパワーアンプと、を含み、
   前記減衰器は前記パワーアンプと並列に接地されたＦＥＴを、前記パワーアンプは増幅用の２以上の増幅用ＦＥＴをそれぞれ有し、
   同一のインターフェースを介して、前記２以上の増幅用ＦＥＴの１に対応するデジタルアナログコンバータと、前記ＦＥＴのゲート端子を制御する制御電圧発生回路を制御するパワーアンプモジュール。
8. 入力信号のインピーダンス整合を取る減衰器と、前記減衰器の出力を増幅するパワーアンプと、を含み、
   前記減衰器は前記パワーアンプと並列に接地されたＦＥＴを、有し、
   前記ＦＥＴのゲート端子を制御する制御電圧発生回路は増幅率を変更可能な増幅率可変アンプを含む電圧発生回路を有し、
   デジタルインターフェースを経由して前記増幅率可変アンプの増幅率を制御するパワーアンプモジュール。
9. 請求項１ないし８のいずれか１項記載のパワーアンプモジュールを含むことを特徴とする携帯情報端末。

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