JP2011134942A

JP2011134942A - 半導体装置及びその製造方法

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Publication number: JP2011134942A
Application number: JP2009294180A
Authority: JP
Inventors: Hirohisa Matsuki; 浩久松木
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-12-25
Filing date: 2009-12-25
Publication date: 2011-07-07
Anticipated expiration: 2029-12-25
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Abstract

【課題】再配線とその上の絶縁層との間での剥離を抑制しながら、外部接続される再配線のランド部を小径化し、隣接し合う該ランド部間に、より多くの再配線を設ける。
【解決手段】半導体装置１０は、電極パッド２１を有する集積回路と、はんだバンプ５５と、電極パッド２１をはんだバンプ５５に接続する再配線４０とを有する。半導体装置１０はまた、集積回路上に形成された第１の絶縁層３１と、再配線４０及び第１の絶縁層３１の上に形成され、再配線４０の一部上に開口を有する第２の絶縁層３２とを有する。半導体装置１０は更に、第２の絶縁層３２の開口及びその周囲上に形成されたバンプ下金属膜５０を有する。再配線４０は、第２の絶縁層３２との接合面において１００ｎｍ以上の中心線平均粗さを有し、はんだバンプ５５は、該はんだバンプに電気的に接続されない再配線４０に跨る。
【選択図】図２

Description

本発明は、再配線を有する半導体装置、及びその製造方法に関する。

半導体装置の高機能化・高集積化に伴い、半導体装置の外部接続端子の多数化・高密度化が進められている。多数且つ高密度の外部接続端子を有する半導体装置は、典型的に、当該装置の表面にアレイ状の多数の突起状の端子を有し、フリップチップ実装される。そのような半導体装置には、近年、ウェハ状態で再配線や端子を形成するウェハレベルパッケージ（ＷＬＰ）技術が採用されるに至っている。

図１に、ＷＬＰ構造を有する従来技術に係る半導体装置１００の一例を模式的に示す。図１（ａ）の断面図を参照するに、半導体装置１００は、シリコン（Ｓｉ）ウェハ等を有する半導体基板１２０を有する。半導体基板１２０には、大規模集積回路（ＬＳＩ）を構成するトランジスタ等が形成されている。半導体基板１２０の表面には、ＬＳＩ端子１２１と、該端子１２１に位置整合された開口を有する窒化シリコン（ＳｉＮ）等の絶縁層１２２とが形成されている。絶縁層１２２上には、やはりＬＳＩ端子１２１に位置整合された開口を有する第１の絶縁樹脂層１３１が形成されている。第１の絶縁樹脂層１３１上に銅（Ｃｕ）を有する再配線１４０が形成されるとともに、第１の絶縁樹脂層１３１の開口内に充填されたＣｕにより導電性ビア１３５が形成されている。さらに、第１の絶縁樹脂層１３１及び再配線１４０上に第２の絶縁樹脂層１３２が形成されている。第２の絶縁樹脂層１３２は、半導体装置１００の外部接続端子が形成される位置に、再配線１４０を露出させる開口を有し、外部接続端子としてのはんだバンプ１５５と再配線１４０との電気接続を可能にしている。はんだバンプ１５５は、バリアメタル等として作用し得るバンプ下金属（アンダーバンプメタル；ＵＢＭ）１５０を介して再配線１４０と電気的に接続されることもある。斯くして、ＬＳＩ端子１２１は再配線１４０を介してはんだバンプ１５５に電気的に接続されている。

図１（ｂ）は、半導体装置１００の再配線１４０及びはんだバンプ１５５のレイアウトの一例を示している。なお、図１（ｂ）は、図１（ａ）に示した構成要素のうち、半導体基板１２０、再配線１４０及びはんだバンプ１５５のみを示している。

再配線１４０は、典型的に、半導体基板表面の周縁部付近に形成された多数のＬＳＩ端子（１２１）の各々を、半導体装置１００の頂面に分布された多数のはんだバンプ１５５の対応する１つに接続する。そのため、少なくとも該頂面の中央付近に位置するはんだバンプ１５５に対して、再配線１４０は、ＬＳＩ端子１２１上に位置する第１ランド部１４０ａと、はんだバンプ１５５の下に位置する第２ランド部１４０ｂと、それらの間に延在する配線部１４０ｃとを有する。中央付近に位置するはんだバンプ１５５の第２ランド部１４０ｂを周縁付近の対応する第１ランド部１４０ａに接続する配線部１４０ｃは、他の第２ランド部１４０ｂ同士の間を通るように引き回される必要がある。

図１（ｂ）に示した例における外部接続端子１５５の数は５×５＝２５ピンであるが、現状でも１００ピン近いものが存在しており、将来的には例えば４００ピンといった非常に多数の外部接続端子が必要になると予想される。このような多ピン化を実現する一般的な手法は、配線部１４０ｃの幅とその間隔（間隙幅）との和である配線ピッチを小さくし、第２ランド部１４０ｂの隣接対の間に、より多くの配線部１４０ｃを通すものである。しかしながら、配線ピッチの縮小には配線間の絶縁信頼性などに関する設計ルール上の制約があり、この手法には限界がある。

多ピン化を実現する他の手法として、ＵＢＭ１５０の形状を第２ランド部１４０ｂと接触する部分を縮小するように変更することで第２ランド部１４０ｂを小径化することが考えられる。この手法は、該小径化により空いたＵＢＭ下のスペースに、該ＵＢＭに接続されない再配線１４０を通すものであり、第２ランド部１４０ｂの隣接対の間に、より多くの再配線１４０を通すことを可能にする。

特開２００２−１９８３７４号公報特開２００８−１３５４８６号公報

半導体装置の多ピン化に対応するために再配線のランド部を縮小し、ＵＢＭの下方に、該ＵＢＭに接続されない再配線を形成する手法は、しかしながら、以下の問題を有する。

ここでは、図１の半導体装置１００において、ＵＢＭ１５０の下方に、該ＵＢＭに接続されない更なる再配線を形成する場合について説明する。先ず、はんだバンプ１５５を形成するためのリフロー工程における冷却時に、ＵＢＭ１５０が収縮し、それによる収縮応力によって第２の絶縁樹脂層１３２が引っ張られて再配線１４０から剥離することがある。この問題は、ＵＢＭ１５０が例えばニッケル（Ｎｉ）等の再結晶化時の収縮が大きい金属を含む場合、より顕著に現れ得る。Ｎｉの微細結晶においては、通常、２００℃以上の温度で再結晶化が生じる。また、はんだバンプ１５５の形成時や半導体装置１００の配線基板への実装時のリフローにおいて、はんだバンプ１５５にせん断応力が発生し、やはり第２の絶縁樹脂層１３２が引っ張られて再配線１４０から剥離し得る。さらに、第２の絶縁樹脂層１３２を介して対向するＵＢＭ１５０とその下方の更なる再配線１４０との間で、電気的なショートが発生する虞がある。

これらの問題は何れも、半導体装置の再配線部の信頼性を低下させ得るものである。故に、再配線を有する半導体装置において、再配線部の信頼性低下を抑制しながら、半導体装置の多端子化を可能とし得る再配線技術が望まれる。

一観点によれば、複数の電極パッドを有する集積回路と、複数のはんだバンプと、上記複数の電極パッドを上記複数のはんだバンプに接続する複数の再配線を有する半導体装置が提供される。当該半導体装置は、集積回路上に形成された第１の絶縁層と、上記複数の再配線及び第１の絶縁層の上に形成され、上記複数の再配線の各々の一部上に開口を有する第２の絶縁層とを有する。当該半導体装置は更に、第２の絶縁層の開口内及びその周囲の第２の絶縁層上に形成され、上記複数の再配線に電気的に接続された複数の金属膜を有し、はんだバンプはこの金属膜上に形成されている。再配線は、第２の絶縁層との接合面の少なくとも一部において１００ｎｍ以上の中心線平均粗さを有し、且つはんだバンプは、該はんだバンプに電気的に接続されない再配線に跨っている。

他の一観点によれば、複数の電極パッドを有する集積回路と、複数のはんだバンプと、上記複数の電極パッドを上記複数のはんだバンプに接続する複数の再配線を有する半導体装置の製造方法が提供される。当該方法は、集積回路上に、電極パッド上に第１の開口を有する第１の絶縁層を形成する工程と、第１の絶縁層上に、上記複数の電極パッドに電気的に接続された複数の再配線を有する再配線層を形成する工程とを有する。再配線層は、その表面の少なくとも一部が１００ｎｍ以上の中心線平均粗さを有するように形成される。当該方法はまた、再配線層及び第１の絶縁層の上に、上記複数の再配線の各々の一部上に第２の開口を有する第２の絶縁層を形成する工程と、第２の開口内及びその周囲の第２の絶縁層上に、再配線層に電気的に接続された複数の金属膜を形成する工程とを有する。当該方法は更に、上記複数の金属膜上に複数のはんだバンプを形成する工程を有し、少なくとも一部のはんだバンプの各々は、該はんだバンプに電気的に接続されない再配線層の再配線に跨るように形成される。

再配線とその上の絶縁層との間の密着性を高めて再配線部での剥離を抑制しながら、外部接続端子に接続される再配線のランド部を小径化し、隣接し合う該ランド部間に、より多くの再配線を設けるためのスペースを確保することができる。

従来技術に係る半導体装置を例示する図である。一実施形態に従った半導体装置を示す図である。図２の半導体装置の製造方法の一例を示す断面図である。図２の半導体装置の製造方法の一例を示す断面図である。図２の半導体装置の製造方法の一例を示す断面図である。図２の半導体装置の一変形例を示す図である。図２の半導体装置の他の一変形例を示す図である。

以下、図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には同一あるいは類似の参照符号を付する。

先ず、図２を参照して、一実施形態に係る半導体装置１０の概略構成を説明する。図２（ａ）は、半導体装置１０の一部を概略的に示す上面図であり、図２（ｂ）は、図２（ａ）の直線Ｂ−Ｂ’における断面図を示している。

半導体装置１０は、半導体基板２０、第１及び第２の絶縁層３１及び３２、絶縁層３１を貫通する導電性ビア３５、再配線層４０、バンプ下金属（ＵＢＭ）を構成する金属膜５０、及びはんだバンプ５５を有している。なお、図２（ａ）においては、基板２０上での再配線層４０及びはんだバンプ５５のレイアウトを容易に理解できるよう、半導体装置１０が有するその他の構成要素を省略している。

半導体基板２０は、例えばＳｉウェハ又はＳＯＩウェハであり、その表面付近にＬＳＩ等の半導体集積回路を有する。なお、本明細書において、用語“半導体基板”は、半導体ウェハ自体のみでなく、それに形成された集積回路や、典型的に多層配線を有する配線構造をも含むものとしても使用される。半導体基板２０の表面には、集積回路の電極パッド２１、及び最上層の絶縁保護膜２２が形成されている。典型的に、電極パッド２１は例えばアルミニウム（Ａｌ）等の金属を有し、絶縁保護膜２２は例えば窒化シリコン（ＳｉＮ）等の無機物を有する。絶縁保護膜２２は、電極パッド２１を露出させる開口を有する。図２（ｂ）には１つの電極パッド２１のみが示されているが、半導体基板２０の表面には多数の電極パッド２１が形成される。それら多数の電極パッド２１は、例えば、図１（ｂ）に示した再配線の第１ランド部１４０ａのように、半導体基板２０の周縁部に沿って配置され得る。しかしながら、一部の電極パッド２１が半導体基板２０の中央部に配置される等、その他のレイアウトで配置されてもよい。

はんだバンプ５５は半導体装置１０の外部接続端子である。はんだバンプ５５は、例えば電子機器のマザーボード等の配線基板上への半導体装置１０のフリップチップ実装により、配線基板の接続パッドに接続され得る。また、半導体装置１０が他の半導体装置上にチップ・オン・チップ構成で実装される場合、はんだバンプ５５は該他の半導体装置の接続パッドに接続され得る。図２においては２つのはんだバンプ５５のみが示されているが、半導体装置１０は、典型的に、その表面全体にアレイ状に配置された多数のはんだバンプ５５を有する。はんだバンプ５５は、例えばＳｎ−Ａｇ系、Ｓｎ−Ｃｕ系及びＳｎ−Ａｇ−Ｃｕ系などの如何なる好適なはんだ材料を有していてもよい。

なお、２つの半導体装置がチップ・オン・チップ実装される場合、一方の半導体装置をここで説明する半導体装置１０の構造とし、他方を半導体装置１０からはんだバンプ５５を除去した構造としてもよい。

再配線層４０は、複数の電極パッド２１の各々を複数のはんだバンプ５５の対応する１つに電気的に接続する複数の再配線を有する（以下、再配線層を構成する複数の再配線の各々も参照符号４０にて指し示す）。なお、２つ以上の電極パッドを１つのはんだバンプに接続する再配線や、１つの電極パッドを２つ以上のはんだバンプに接続する再配線が存在していてもよい。各再配線４０は、集積回路の電極パッド２１に接続される第１ランド部４０ａと、はんだバンプ５５に接続される第２ランド部４０ｂと、ランド部４０ａと４０ｂとを接続する配線部４０ｃとを有する。

再配線層４０は、第１の絶縁層３１と第２の絶縁層３２との間に形成されている。第１ランド部４０ａは、第１の絶縁層３１の開口内に設けられた導電性ビア３５を介して集積回路の電極パッド２１に電気的に接続されている。また、第２ランド部４０ｂは、第２の絶縁層３２の開口内に設けられた金属（ＵＢＭ）膜５０を介してはんだバンプ５５に電気的に接続されている。

ＵＢＭ膜５０は、はんだバンプ５５と再配線層４０との接続部のバリアメタル等として作用する。ＵＢＭ膜５０はまた、第２の絶縁層３２の開口内からその周囲の第２の絶縁層３２上まで延在し、該開口より大きいはんだバンプ５５を形成することを可能にしている。換言すれば、ＵＢＭ膜５０は、はんだバンプ５５を、該バンプの径より小さい径を有する再配線の第２ランド部４０ｂに接続することを可能にしている。故に、はんだバンプ５５に接続される第２ランド部４０ｂが小型化され、ＵＢＭ膜５０及びはんだバンプ５５の下方に、該バンプに接続されない再配線４０（典型的には配線部４０ｃ）を通す空間が作り出されている。

例えば、はんだバンプ５５及びＵＢＭ膜５０のピッチを３００μｍ、ＵＢＭ膜５０の直径を１５０μｍ、再配線４０のピッチを３０μｍ（Ｌ／Ｓ＝１５μｍ／１５μｍ）と仮定する。仮に、再配線の第２ランド部４０ｂの径がＵＢＭ膜５０の径と同等の約１５０μｍである場合、ＵＢＭ膜５０の下に更なる再配線４０を通すことができない。その場合、隣接し合う第２ランド部４０ｂの間の約１５０μｍのスペースに配置することができる再配線４０は４本のみである。それに対し、再配線４０の第２ランド部４０ｂの直径を１００μｍとし、それと同等以下の径でＵＢＭ膜５０と第２ランド部４０ｂとを接続することにより、隣接し合う第２ランド部４０ｂの間の２００μｍのスペースに、再配線４０を６本通すことができる。

このように、１つのＵＢＭ膜５０又ははんだバンプ５５の下に複数の再配線４０を形成すること、換言すれば、１つのはんだバンプ５５が複数の再配線に跨がる構成にすることにより、はんだバンプ５５のアレイの行・列数の増加すなわち多ピン化が可能になる。

なお、図２に示した２つのＵＢＭ膜５０及び２つのはんだバンプ５５は何れも複数の再配線４０に跨っている。しかしながら、半導体装置におけるＬＳＩ端子及びはんだバンプの全体レイアウトや、半導体装置上での各ＵＢＭ膜及びはんだバンプの位置などに応じて、一部のＵＢＭ膜及びはんだバンプは、自身に接続されない再配線を跨がないものであってもよい。

続いて、なおも図２を参照して、半導体装置１０の再配線層４０、ＵＢＭ膜５０、並びに第１及び第２の絶縁層３１及び３２を更に詳細に説明する。

再配線層４０は好ましくは、第１の絶縁層３１上に形成された第１導電層４１と、第１導電層４１上に形成された第２導電層４２とを有する。好適な一例において、第２導電層４２は、低抵抗率を有する金属として広く使用されているＣｕを有し、例えば電解めっき法によって１μｍ−７μｍの厚さに形成される。第１導電層４１は、Ｃｕの拡散バリアとして作用する金属を有し、好ましくは更に再配線４０の第１の絶縁層３１への密着性を向上させる金属を有する。第１導電層４１は例えば、チタン（Ｔｉ）又はクロム（Ｃｒ）を有し、スパッタ法によって０．１μｍ−０．５μｍの厚さに形成される。第１導電層４１は、より好ましくは、Ｔｉ又はＣｒ膜上に更に、例えば０．１μｍ厚の、スパッタ法によるＣｕ膜を有する。スパッタＣｕ膜は、めっきＣｕ膜（第２導電層４２）より、Ｔｉ又はＣｒ膜との密着性に優れるからである。第１導電層４１は、スパッタ膜に限定されず、例えばＣＶＤ膜など、その他の方法で形成された膜であってもよい。

第２導電層４２は、第２の絶縁層３２との接合面の少なくとも一部において、１００ｎｍ以上、例えば１５０ｎｍ又は２００ｎｍ程度、の中心線平均粗さ（Ｒａ）を有するように形成されている。表１及び表２は、第２導電層４２のＲａをおよそ１００ｎｍとしたときの効果を、Ｒａ〜４０ｎｍの場合と比較して示している。ここでは、はんだバンプ５５の形成後すなわち半導体装置１０の完成後と配線基板へのリフロー実装後とに、剥離状態の断面観察（表１）及び密着強度測定（表２）を行った。なお、表１は母数を２０としたときの剥離発生サンプル数を示し、表２は母数を５としたときの平均密着強度を示している。表１及び表２が示すように、はんだバンプ形成後の段階においては、Ｒａが４０ｎｍと１００ｎｍとの間で有意差は見られず、ともに剥離なく、約１．７Ｎの平均密着強度を得ることができた。すなわち、４０ｎｍ以上のＲａを設けることにより、半導体装置１０単独での再配線部の密着性を確保することができた。しかしながら、リフローによる配線基板への実装後において有意差が観測された。Ｒａ〜４０ｎｍの場合、３サンプルにて剥離が発生し、平均密着強度も約１．２Ｎまで低下した。一方、Ｒａ〜１００ｎｍの場合には、剥離サンプルは観察されず、約１．６Ｎという十分な密着強度を確保することができた。

このように、第２導電層４２をそのＲａが１００ｎｍ以上となるように形成することにより、再配線４０と第２の絶縁層３２との間にアンカー効果を生じさせ、実装後においてもこれらの層の間での剥離の発生を抑制することができる。Ｒａの好適範囲は、十分なアンカー効果の観点からは特に上限はなく、１００ｎｍ以上であればよいが、過大なＲａは上に位置する第２の絶縁層３２の絶縁破壊やクラックの発生の原因となり得るため、現実的には５００ｎｍ以下とすることが好ましい。

また、再配線層４０において、第１導電層４１のパターンは第２導電層４２のパターンより小さく形成されている。第１導電層を第２導電層パターンの内側方向に後退させたアンダーカット領域４４を設けることにより、第２の絶縁層３２として塗布した絶縁材料を該領域４４に回り込ませ、再配線４０と第２の絶縁層３２との間のアンカー効果を増大させることができる。例えば２μｍ程度の後退量のアンダーカット領域４４を形成することにより、アンカー効果を有意に高め、これらの層の間での剥離の発生を抑制し得る。

ＵＢＭ膜５０は、例えば、図示のように、第２の絶縁層３２側からはんだバンプ５５側に向かって第１乃至第３の導電膜５１、５２及び５３を有していてもよい。第１導電膜５１は、例えばＴｉ又はＣｒ等の、バリア性及び第２の絶縁層３２との密着性に優れた金属を有し、例えばスパッタ法によって０．１μｍ−０．５μｍの厚さに形成される。第２導電膜５２は、例えば、Ｔｉ又はＣｒ膜５１との密着性に優れた、スパッタ法又はＣＶＤ法によるＣｕ膜であり、例えば０．１μｍ−０．５μｍの厚さに形成される。これら第１及び第２の導電膜５１及び５２は、再配線層４０の第１導電層４１と同一の材料で形成してもよい。第３導電膜５３は、例えば、はんだバンプ５５のはんだとの濡れ性に優れたＮｉ膜であり、電解めっき法によって例えば１μｍ−５μｍの厚さに形成され得る。

特に第３導電膜５３をＮｉ膜とする場合において、第２導電膜５２として１μｍ以上の厚さのＣｕ膜を形成することが好ましい。Ｃｕ膜５２は、ヤング率が比較的高く、好ましくは１μｍ以上の厚さに形成することにより、Ｎｉ膜５３の再結晶化などによる収縮応力を自身の変形により吸収する効果を有する。また、Ｎｉ膜の再結晶化の影響自体を回避し得るよう、第３導電膜５３をめっきＣｕ膜としてもよい。

第１の絶縁層３１は例えば２μｍ−７μｍの厚さを有し、第２の絶縁層３２は、再配線層４０の厚さに依存するが、例えば３μｍ−１０μｍの厚さを有する。好ましくは、第２の絶縁層３２は、再配線４０上で３μｍ以上の厚さを有する。それにより、再配線４０とＵＢＭ膜５０とが３μｍ以上離隔されるので、ＵＢＭ膜５０とその下に形成された、該ＵＢＭ膜に接続されない再配線４０との間での電気的なショートが抑制される。また、第２の絶縁層３２が３μｍ以上の膜厚を有することにより、ＵＢＭ膜５０及び／又ははんだバンプ５５の熱収縮による応力を第２の絶縁層３２内で緩衝し、第２の絶縁層３２と再配線４０との界面に印加される応力を低減することができる。

第１及び第２の絶縁層３１及び３２は、好ましくは同一の材料を有するが、異なる材料を有することも可能である。第１及び第２の絶縁層３１及び３２は、典型的に、例えばポリイミド又はフェノール樹脂などの絶縁樹脂とし得る。

一例において、第２の絶縁層３２は、３００℃以下、より好ましくは２００℃以下の温度でキュア可能な絶縁樹脂を有する。第２の絶縁層３２に低温キュア可能な樹脂を用いることは以下の利点を有する。第１に、第２の絶縁樹脂層３２のキュア時の膨張・収縮により第２の絶縁樹脂層３２と配線層４０との間に応力が残留するが、低温キュアにより残留応力を低減し、これらの間での剥離を抑制することができる。第２に、第２の絶縁樹脂層３２のキュアにより第２の絶縁樹脂層３２は膜厚が減少される所謂“膜減り”を生ずるが、低温キュアにより膜減り量を低減し得る。それにより、再配線４０表面の突起部上での第２の絶縁層３２のクラックや電気的ショートの発生を抑制することができる。このような低温キュア可能な絶縁樹脂としてフェノール樹脂を挙げることができる。例えば、ＪＳＲ社から入手可能なＷＰＲシリーズは２００℃以下でキュア可能である。また、第２の絶縁樹脂層３２を、例えばフェノール樹脂にゴム材料などの高弾性材料を混入した複合材料とすることにより、該絶縁層３２の応力吸収作用を高め、該絶縁層３２と再配線４０との界面に印加される応力を更に低減してもよい。

他の一例において、第２の絶縁層３２は、Ｃｕとの密着性に優れるポリイミドを有していてもよい。

次に、図３−５を参照して、図２に示した半導体装置１０の製造方法を説明する。

先ず、図３（ａ）に示すように、半導体基板２０の表面に、電極パッド２１を露出させる開口２６を有する絶縁膜２２を形成する。半導体基板２０にはＬＳＩ等の半導体集積回路が形成されており、その頂部の電極パッド２１は例えばＡｌパッドである。絶縁膜２２は、例えばＳｉＮ等の無機物を有し、半導体基板２０の全面に例えば５μｍの厚さで堆積され、その後、フォトリソグラフィによって開口２６が形成される。

次いで、図３（ｂ）に示すように、電極パッド２１上に開口３６を有する第１の絶縁層３１を形成し、第１の絶縁層３１上及び開口３６内に導電層４１’を成膜する。例えば、ポリイミド又はフェノール樹脂などの絶縁樹脂を有する絶縁膜がスピンコーティングによって成膜され、フォトリソグラフィによって開口３６が形成される。あるいは、開口３６を有する絶縁層３１が印刷法によって形成される。導電層４１’の形成は、例えば、Ｔｉ又はＣｒ膜をスパッタ法によって０．１μｍ−０．５μｍの厚さに成膜した後、Ｃｕ膜をスパッタ法によって０．１μｍの厚さに成膜することによって行われる。このように積層された導電層４１’により、下地の第１の絶縁層３１と上に形成されるめっき膜とのそれぞれに対する導電層４１’の密着性を向上させ得る。なお、スパッタ法に代えてＣＶＤ法を用いることも可能である。

次いで、図３（ｃ）に示すように、レジストパターン４６の形成後、例えばめっきＣｕ膜４２を５μｍの厚さに形成する。このめっき工程は好ましくは、めっき膜の表面の制御性を向上し得るよう、周期的に電流を反転させるＰＰＲ（Pulse Periodic Reverse）法を用いる。また、このめっき工程は好ましくは、Ｃｕ膜４２の表面を粗面に制御するよう、めっき浴に添加剤を付加することを含む。例えば、硫酸銅水溶液に添加剤として塩素（Ｃｌ）及び／又はポリアクリルアミド（ＰＡＡ）等を混入する。ＰＰＲ法におけるレシピの一例を表３に示す。

このように添加剤の濃度を適正範囲に管理することにより、Ｃｕ膜４２の表面の中心線平均粗さ（Ｒａ）を１００ｎｍ以上、例えば１５０ｎｍ又は２００ｎｍにすることができる。１００ｎｍ以上のＲａを有するＣｕ膜４２は、後に形成される第２の絶縁層がＣｕ膜４２上から剥離することを抑制するのに十分なアンカー効果を発揮する。

続いて、図４（ａ）に示すように、レジストパターン４６の剥離後、Ｃｕ膜４２をマスクとして導電層４１’をエッチングする。これにより、第１導電層４１及び第２導電層４２を有する複数の再配線４０と、再配線４０（第１ランド部４０ａ）を電極パッド２１に接続する導電性ビア３５とが形成される。例えば、導電層４１’がＴｉ／Ｃｕ膜である場合、Ｃｕ膜に対するエッチャントとして酢酸又はアンモニアと過酸化水素との混合溶液を用い、Ｔｉ膜に対するエッチャントとしてフッ酸を用い得る。このとき、少なくともＴｉ膜のエッチングにおいて、Ｔｉ膜４１をＣｕ膜４２のパターンの内側に後退させたアンダーカット領域４４を形成するようにオーバーエッチングすることが好ましい。アンダーカット領域の幅、すなわち、Ｔｉ膜パターン４１のＣｕ膜パターン４２に対する後退量は、例えば２μｍとし得る。このような幅のアンダーカット領域４４により、後に形成される第２の絶縁層が再配線４０から剥離することを抑制するアンカー効果を得ることができる。

なお、Ｃｕ膜４２の粗面加工は、上述のめっき液中の添加剤の濃度管理に加えて、あるいは代えて、図４（ａ）に示した工程中にその他の化学的処理によって行ってもよい。例えば、レジストパターン４６の剥離後にそのような化学的処理を行うことにより、Ｃｕ膜４２の側面のＲａをも増大させ得る。

次いで、図４（ｂ）に示すように、再配線４０の第２ランド部４０ｂ上に開口３７を有する第２の絶縁層３２を形成する。例えば、第１の絶縁層３１と同じポリイミド又はフェノール樹脂などの絶縁樹脂を有する第２の絶縁層３２がスピンコーティングによって成膜され、フォトリソグラフィによって開口３７が形成される。第２の絶縁層３２は、好ましくは再配線４０上で３μｍ以上の厚さを有するように形成される。例えば、再配線４０が上述のように０．１μｍ−０．５μｍのスパッタＴｉ又はＣｒ膜と、０．１μｍのスパッタＣｕ膜と、５μｍのめっきＣｕ膜を有する場合、第２の絶縁層３２は１０μｍの厚さに形成され得る。第２の絶縁層３２は、上述のように、残留応力及び／又は膜減りの低減の観点から、３００℃以下、より好ましくは２００℃以下の温度でキュア可能な絶縁樹脂を有する。

次いで、図４（ｃ）に示すように、第２の絶縁層３２のキュア後、導電膜５１’及び５２’を成膜する。導電膜５１’及び５２’は、一例において、再配線４０の第１導電層４１と同様に、それぞれ、スパッタ法によるＴｉ又はＣｒ膜５１’及びＣｕ膜５２’とし得る。特に、導電膜５２’上にＮｉ膜が形成される場合、Ｎｉ膜の収縮応力を吸収し得るように、導電膜５２’は１μｍ以上の厚さを有するＣｕ膜とすることが好ましい。

続いて、図５（ａ）に示すように、レジストパターン５６の形成後、電解めっき法によって導電膜５３及びはんだ５５’を形成する。導電膜５３’はＮｉ膜とし得る。他の一例において、導電膜５３’は、該膜自体の熱収縮による第２の絶縁層３２への影響を低減し得るよう、Ｎｉ膜に代えてＣｕ膜としてもよい。

次いで、図５（ｂ）に示すよう、レジストパターン５６の剥離後、露出された導電膜５２’及び５１’をエッチングによって除去する。それにより、導電膜５１、５２及び５３を有するＵＢＭ膜５０が形作られる。

最後に、図５（ｃ）に示すように、はんだリフローにより、はんだ５５’からはんだバンプ５５を形成する。以上により、図２に示した半導体装置１０の形成が完了する。

なお、図５（ａ）のはんだ５５’の形成及び図５（ｃ）のはんだリフローの工程を省略することにより、チップ・オン・チップ実装にて他の半導体装置のはんだバンプに接続される外部接続パッド（５０）を有する半導体装置を製造することができる。

次に、図６及び図７を参照して、図２に示した半導体装置１０の変形例を説明する。ここでは、半導体装置１０と共通する事項の説明は省略あるいは簡略化する。

図６は、一変形例に係る半導体装置１０’を示している。図６（ａ）は、半導体装置１０’の一部を概略的に示す上面図であり、図６（ｂ）は、図６（ａ）の直線Ｂ−Ｂ’における断面図を示している。

半導体装置１０’は、半導体装置１０と比較して一層多くの再配線４０に跨るＵＢＭ膜６０及びはんだバンプ６５を有している。このように、ＵＢＭ膜６０及び／又ははんだバンプ６５の下に延在する、該ＵＢＭ膜及び／又ははんだバンプに電気的に接続されない再配線４０の数は特に限定されるものではない。ＵＢＭ膜６０は第１乃至第３の導電膜６１、６２及び６３を有している。導電膜６１、６２及び６３の材料は、それぞれ、半導体装置１０の導電膜５１、５２及び５３と同様とし得る。

なお、図６の半導体装置１０’においては、ＵＢＭ膜６０及びはんだバンプ６５がそれぞれ半導体装置１０のＵＢＭ膜５０及びはんだバンプ５５を大径化したものであるかのように図示した。しかしながら、半導体装置１０’は半導体装置１０に対して、ＵＢＭ膜及びはんだバンプの大きさは同等あるいはそれより小さいものとし且つ再配線ピッチを縮小したものと見なしてもよい。

図７は、他の一変形例に係る半導体装置１０”を示している。図７（ａ）は、半導体装置１０”の一部を概略的に示す上面図であり、図７（ｂ）は、図７（ａ）の直線Ｂ−Ｂ’における断面図を示している。

半導体装置１０”は、図２に示した半導体装置１０のＵＢＭ膜５０に代えて、ＵＢＭ膜７０を有している。ＵＢＭ膜７０は第１乃至第３の導電膜７１、７２及び７３を有しており、導電膜７１、７２及び７３の材料は、それぞれ、半導体装置１０の導電膜５１、５２及び５３と同様とし得る。半導体装置１０”は、ＵＢＭ膜７０と再配線の第２ランド部４０ｂとの接続部において、配線基板などに用いられることがある所謂ＮＳＭＤ（非はんだマスク定義）パッドのような構成を有している。具体的には、第２の絶縁層３２に外部接続端子を設けるための開口を形成するとき、該開口は、再配線の第２ランド部４０ｂ上と、該第２ランド部に覆われていない隣接する第１の絶縁層３１の部分に跨って形成される。すなわち、該開口は第２ランド部４０ｂの少なくとも１つの側面をも露出させるように形成される。それにより、ＵＢＭ膜７０は該第２ランド部４０ｂに該少なくとも１つの側面においても接合されている。

故に、再配線の第２ランド部４０ｂを縮小した場合にも、第２ランド部４０ｂとＵＢＭ膜７０との接合強度を高めることができる。また、第２ランド部４０ｂを更に縮小すること、例えば、第２ランド部４０ｂを配線部４０ｃと同一の幅とすることが可能であり、ＵＢＭ膜７０の下方に更なる再配線４０を通すスペースを作り出し得る。

なお、図７（ｂ）においては、ＵＢＭ膜７０の各導電膜の形状を、図２（ｂ）のＵＢＭ膜５０の各導電膜に対し、第２及び第３の導電膜の形状を維持し、最下層の導電膜の形状のみを変更して示している。しかしながら、ＵＢＭ膜７０の各導電膜の形状はこの限りではなく、再配線４０（特に、第２ランド部４０ｂ）の幅や第２の絶縁層３２に形成される開口の大きさに応じて、第２及び第３の導電膜７２及び７３、更にははんだバンプ５５の形状も変化し得る。

以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。

以上の説明に関し、更に以下の付記を開示する。
（付記１）
複数の電極パッドを有する集積回路と、
前記集積回路上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成され、前記複数の電極パッドに電気的に接続された複数の再配線を有する再配線層と、
前記再配線層及び前記第１の絶縁層の上に形成され、前記複数の再配線の各々の一部上に開口を有する第２の絶縁層と、
各々が前記開口内及びその周囲の前記第２の絶縁層上に形成され且つ前記再配線層に電気的に接続された複数の金属膜と、
前記複数の金属膜上に形成された複数のはんだバンプと、を有し、
前記再配線層は、前記第２の絶縁層との接合面の少なくとも一部において１００ｎｍ以上の中心線平均粗さを有し、且つ前記複数のはんだバンプの少なくとも一部の各々が、該はんだバンプに電気的に接続されない前記再配線層の再配線に跨る、
ことを特徴とする半導体装置。
（付記２）
前記再配線層は、前記第１の絶縁層上に形成された第１導電層と、該第１導電層上に形成された第２導電層とを有し、前記複数の再配線の各々において、前記第１導電層のパターンの大きさは前記第２導電層のそれより小さい、ことを特徴とする付記１に記載の半導体装置。
（付記３）
複数の電極パッドを有する集積回路と、
前記集積回路上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成され、前記複数の電極パッドに電気的に接続された複数の配線を有する再配線層と、
前記再配線層及び前記第１の絶縁樹脂層の上に形成され、前記複数の配線の各々の一部上に開口を有する第２の絶縁層と、
各々が前記開口内及びその周囲の前記第２の絶縁層上に形成され且つ前記再配線層に電気的に接続された複数の金属膜と、を有し、
前記再配線層は、前記第２の絶縁層との接合面の少なくとも一部において１００ｎｍ以上の中心線平均粗さを有し、且つ前記複数の金属膜の少なくとも一部の各々が、該金属膜に電気的に接続されない前記再配線層の再配線に跨る、
ことを特徴とする半導体装置。
（付記４）
前記再配線層は、前記第１の絶縁層上に形成された第１導電層と、該第１導電層上に形成された第２導電層とを有し、前記複数の再配線の各々において、前記第１導電層のパターンの大きさは前記第２導電層のそれより小さい、ことを特徴とする付記３に記載の半導体装置。
（付記５）
前記金属膜はＮｉ膜を含むことを特徴とする付記１乃至４の何れか一に記載の半導体装置。
（付記６）
前記金属膜はＣｕ膜及び該Ｃｕ膜上のＮｉ膜を含み、該Ｃｕ膜は１μｍ以上の厚さを有する、ことを特徴とする付記１乃至５の何れか一に記載の半導体装置。
（付記７）
前記第２の絶縁層はフェノール樹脂を有することを特徴とする付記１乃至６の何れか一に記載の半導体装置。
（付記８）
前記フェノール樹脂はゴム材料を含有することを特徴とする付記７に記載の半導体装置。
（付記９）
前記第２の絶縁層は前記再配線層上で３μｍ以上の厚さを有することを特徴とする付記１乃至８の何れか一に記載の半導体装置。
（付記１０）
前記第２の絶縁層の前記開口は、前記複数の再配線の各々の一部上と、該一部の周囲の、前記複数の再配線により覆われていない前記第１の絶縁層の一部上とに跨って形成されている、ことを特徴とする付記１乃至８の何れか一に記載の半導体装置。
（付記１１）
複数の電極パッドを有する集積回路上に、前記電極パッド上に第１の開口を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記複数の電極パッドに電気的に接続された複数の再配線を有する再配線層を形成する工程であり、該再配線層の表面の少なくとも一部が１００ｎｍ以上の中心線平均粗さを有するように再配線層を形成する工程と、
前記再配線層及び前記第１の絶縁層の上に、前記複数の再配線の各々の一部上に第２の開口を有する第２の絶縁層を形成する工程と、
前記第２の開口内及びその周囲の前記第２の絶縁層上に、前記再配線層に電気的に接続された複数の金属膜を形成する工程と、
前記複数の金属膜上に複数のはんだバンプを形成する工程であり、少なくとも一部のはんだバンプの各々が該はんだバンプに電気的に接続されない前記再配線層の再配線に跨るように複数のはんだバンプを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
複数の電極パッドを有する集積回路上に、前記電極パッド上に第１の開口を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記複数の電極パッドに電気的に接続された複数の再配線を有する再配線層を形成する工程であり、該再配線層の表面の少なくとも一部が１００ｎｍ以上の中心線平均粗さを有するように再配線層を形成する工程と、
前記再配線層及び前記第１の絶縁層の上に、前記複数の再配線の各々の一部上に第２の開口を有する第２の絶縁層を形成する工程と、
前記第２の開口内及びその周囲の前記第２の絶縁層上に、前記再配線層に電気的に接続された複数の金属膜を形成する工程であり、少なくとも一部の金属膜の各々が該金属膜に電気的に接続されない前記再配線層の再配線に跨るように複数の金属膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３）
前記再配線層は、前記第１の絶縁層上に形成された第１導電層と、該第１導電層上に形成された第２導電層とを有し、
前記再配線層を形成する工程は、
パターン形成された前記第２導電層をマスクとしたエッチングにより、前記複数の再配線の各々において前記第１導電層のパターンの大きさが前記第２導電層のそれより小さくなるように、前記第１導電層をパターニングする工程を有する、
ことを特徴とする付記１１又は１２に記載の半導体装置の製造方法。
（付記１４）
前記再配線層は、前記第１の絶縁層上に形成された第１導電層と、該第１導電層上に形成された第２導電層とを有し、
前記再配線層を形成する工程は、前記第２導電層を電解めっきにより形成し、前記第２導電層の表面が１００ｎｍ以上の中心線平均粗さを有するようにめっき浴中の添加剤の濃度を管理することを有する、
ことを特徴とする付記１１乃至１３の何れか一に記載の半導体装置の製造方法。
（付記１５）
前記第２導電層は銅を有し、前記めっき浴は、前記添加剤として塩素及び／又はポリアクリルアミドが混入された硫酸銅水溶液を有する、ことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記第２の絶縁層を形成する工程は、絶縁樹脂膜の成膜及びパターニングの後に、該絶縁樹脂膜を２００℃以下の温度でキュアする工程を有する、ことを特徴とする付記１１乃至１５の何れか一に記載の半導体装置の製造方法。
（付記１７）
前記第２の絶縁層はフェノール樹脂を有することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１８）
前記金属膜を形成する工程は、１μｍ以上の厚さのＣｕ膜を形成する工程と、該Ｃｕ膜上に電解めっきによりＮｉ膜を形成する工程とを含む、ことを特徴とする付記１１乃至１７の何れか一に記載の半導体装置の製造方法。

１０半導体装置
２０半導体基板
２１電極パッド
２２絶縁保護膜
２６絶縁保護膜の開口
３１第１の絶縁（樹脂）層
３２第２の絶縁（樹脂）層
３５導電性ビア
３６第１の絶縁層の開口
３７第２の絶縁層の開口
４０再配線（層）
４０ａ第１ランド部
４０ｂ第２ランド部
４０ｃ配線部
４１再配線の第１導電層
４２再配線の第２導電層
４４アンダーカット領域
４６、５６レジストパターン
５０、６０、７０バンプ下金属（ＵＢＭ）膜
５１、６１、７１ＵＢＭ膜の第１導電膜
５２、６２、７２ＵＢＭ膜の第２導電膜
５３、６３、７３ＵＢＭ膜の第３導電膜
５５、６５はんだバンプ

Claims

複数の電極パッドを有する集積回路と、
前記集積回路上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成され、前記複数の電極パッドに電気的に接続された複数の再配線を有する再配線層と、
前記再配線層及び前記第１の絶縁層の上に形成され、前記複数の再配線の各々の一部上に開口を有する第２の絶縁層と、
各々が前記開口内及びその周囲の前記第２の絶縁層上に形成され且つ前記再配線層に電気的に接続された複数の金属膜と、
前記複数の金属膜上に形成された複数のはんだバンプと、を有し、
前記再配線層は、前記第２の絶縁層との接合面の少なくとも一部において１００ｎｍ以上の中心線平均粗さを有し、且つ前記複数のはんだバンプの少なくとも一部の各々が、該はんだバンプに電気的に接続されない前記再配線層の再配線に跨る、
ことを特徴とする半導体装置。
前記再配線層は、前記第１の絶縁層上に形成された第１導電層と、該第１導電層上に形成された第２導電層とを有し、前記複数の再配線の各々において、前記第１導電層のパターンの大きさは前記第２導電層のそれより小さい、ことを特徴とする請求項１に記載の半導体装置。
複数の電極パッドを有する集積回路と、
前記集積回路上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成され、前記複数の電極パッドに電気的に接続された複数の配線を有する再配線層と、
前記再配線層及び前記第１の絶縁樹脂層の上に形成され、前記複数の配線の各々の一部上に開口を有する第２の絶縁層と、
各々が前記開口内及びその周囲の前記第２の絶縁層上に形成され且つ前記再配線層に電気的に接続された複数の金属膜と、を有し、
前記再配線層は、前記第２の絶縁層との接合面の少なくとも一部において１００ｎｍ以上の中心線平均粗さを有し、且つ前記複数の金属膜の少なくとも一部の各々が、該金属膜に電気的に接続されない前記再配線層の再配線に跨る、
ことを特徴とする半導体装置。
前記金属膜はＣｕ膜及び該Ｃｕ膜上のＮｉ膜を含み、該Ｃｕ膜は１μｍ以上の厚さを有する、ことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
前記第２の絶縁層はフェノール樹脂を有することを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
前記第２の絶縁層の前記開口は、前記複数の再配線の各々の一部上と、該一部の周囲の、前記複数の再配線により覆われていない前記第１の絶縁層の一部上とに跨って形成されている、ことを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
複数の電極パッドを有する集積回路上に、前記電極パッド上に第１の開口を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記複数の電極パッドに電気的に接続された複数の再配線を有する再配線層を形成する工程であり、該再配線層の表面の少なくとも一部が１００ｎｍ以上の中心線平均粗さを有するように再配線層を形成する工程と、
前記再配線層及び前記第１の絶縁層の上に、前記複数の再配線の各々の一部上に第２の開口を有する第２の絶縁層を形成する工程と、
前記第２の開口内及びその周囲の前記第２の絶縁層上に、前記再配線層に電気的に接続された複数の金属膜を形成する工程と、
前記複数の金属膜上に複数のはんだバンプを形成する工程であり、少なくとも一部のはんだバンプの各々が該はんだバンプに電気的に接続されない前記再配線層の再配線に跨るように複数のはんだバンプを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記再配線層は、前記第１の絶縁層上に形成された第１導電層と、該第１導電層上に形成された第２導電層とを有し、
前記再配線層を形成する工程は、
パターン形成された前記第２導電層をマスクとしたエッチングにより、前記複数の再配線の各々において前記第１導電層のパターンの大きさが前記第２導電層のそれより小さくなるように、前記第１導電層をパターニングする工程を有する、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
前記再配線層は、前記第１の絶縁層上に形成された第１導電層と、該第１導電層上に形成された第２導電層とを有し、
前記再配線層を形成する工程は、前記第２導電層を電解めっきにより形成し、前記第２導電層の表面が１００ｎｍ以上の中心線平均粗さを有するようにめっき浴中の添加剤の濃度を管理することを有する、
ことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
前記第２の絶縁層を形成する工程は、絶縁樹脂膜の成膜及びパターニングの後に、該絶縁樹脂膜を２００℃以下の温度でキュアする工程を有する、ことを特徴とする請求項７乃至９の何れか一項に記載の半導体装置の製造方法。