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JP2011119619A - Semiconductor package - Google Patents

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JP2011119619A
JP2011119619A JP2009277921A JP2009277921A JP2011119619A JP 2011119619 A JP2011119619 A JP 2011119619A JP 2009277921 A JP2009277921 A JP 2009277921A JP 2009277921 A JP2009277921 A JP 2009277921A JP 2011119619 A JP2011119619 A JP 2011119619A
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Yuichi Yoshida
裕一 吉田
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Renesas Electronics Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To suppress warpage of a semiconductor package generated by a difference of thermal expansion coefficients between a wiring board and a sealing resin. <P>SOLUTION: The semiconductor package 1 includes a first wiring board 10, at least one first semiconductor chip 11 mounted on a first surface of the first wiring board, a second wiring board 20, and at least one second semiconductor chip 21 mounted on a second surface of the second wiring board. The second surface faces to the first surface. The semiconductor package further includes a resin layer 40 interposed between the first surface and the second surface. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体パッケージに関する。   The present invention relates to a semiconductor package.

半導体装置の分野において、実装密度を高めるための技術として、例えば次のものが知られている。   In the field of semiconductor devices, for example, the following is known as a technique for increasing the mounting density.

特許文献１（特開２０００−２２８４６８号公報）は、マザーボード上に複数の半導体パッケージが積み重ねられた構造を開示している。   Japanese Unexamined Patent Application Publication No. 2000-228468 discloses a structure in which a plurality of semiconductor packages are stacked on a motherboard.

特許文献２（特開平１１−２１４４４８号公報）は、１個の半導体パッケージ中の半導体チップの密度を増加させるための技術を開示している。具体的には、シリコン基板の両面に１つずつ半導体チップが形成される。また、そのような構造が２個用意され、その２個の構造が、１つのプリント配線基板上に積み重ねられる。そして、その積層構造が樹脂封止され、パッケージングされる。   Japanese Patent Laid-Open No. 11-214448 discloses a technique for increasing the density of semiconductor chips in one semiconductor package. Specifically, one semiconductor chip is formed on each side of the silicon substrate. Two such structures are prepared, and the two structures are stacked on one printed circuit board. Then, the laminated structure is resin-sealed and packaged.

特開２０００−２２８４６８号公報JP 2000-228468 A 特開平１１−２１４４４８号公報JP-A-11-214448

半導体パッケージにおいて、配線基板と封止樹脂との間の熱膨張係数の差は、半導体パッケージの“反り”を発生させる。特許文献２に記載された構造では、実装密度は増加するが、半導体パッケージの反りが発生する。   In a semiconductor package, the difference in thermal expansion coefficient between the wiring board and the sealing resin causes “warping” of the semiconductor package. In the structure described in Patent Document 2, the mounting density increases, but the warpage of the semiconductor package occurs.

本発明の１つの観点において、半導体パッケージは、第１配線基板と、第１配線基板の第１表面上に搭載された少なくとも１つの第１半導体チップと、第２配線基板と、第２配線基板の第２表面上に搭載された少なくとも１つの第２半導体チップと、を備える。第２表面は第１表面と対向している。半導体パッケージは更に、第１表面と第２表面との間に介在する樹脂層を備える。   In one aspect of the present invention, a semiconductor package includes a first wiring board, at least one first semiconductor chip mounted on a first surface of the first wiring board, a second wiring board, and a second wiring board. And at least one second semiconductor chip mounted on the second surface. The second surface is opposite to the first surface. The semiconductor package further includes a resin layer interposed between the first surface and the second surface.

本発明によれば、半導体パッケージの反りが抑制される。   According to the present invention, the warpage of the semiconductor package is suppressed.

図１は、本発明の第１の実施の形態に係る半導体パッケージの構造を示す断面図である。FIG. 1 is a sectional view showing a structure of a semiconductor package according to the first embodiment of the present invention. 図２Ａは、本実施の形態に係る半導体パッケージの製造方法の一例を示す断面図である。FIG. 2A is a cross-sectional view showing an example of a method for manufacturing a semiconductor package according to the present embodiment. 図２Ｂは、本実施の形態に係る半導体パッケージの製造方法の一例を示す断面図である。FIG. 2B is a cross-sectional view showing an example of a method for manufacturing a semiconductor package according to the present embodiment. 図２Ｃは、本実施の形態に係る半導体パッケージの製造方法の一例を示す断面図である。FIG. 2C is a cross-sectional view showing an example of a method for manufacturing a semiconductor package according to the present embodiment. 図２Ｄは、本実施の形態に係る半導体パッケージの製造方法の一例を示す断面図である。FIG. 2D is a cross-sectional view showing an example of a method for manufacturing a semiconductor package according to the present embodiment. 図２Ｅは、本実施の形態に係る半導体パッケージの製造方法の一例を示す断面図である。FIG. 2E is a cross-sectional view showing an example of a method for manufacturing a semiconductor package according to the present embodiment. 図２Ｆは、本実施の形態に係る半導体パッケージの製造方法の一例を示す断面図である。FIG. 2F is a cross-sectional view showing an example of a method for manufacturing a semiconductor package according to the present embodiment. 図３は、本発明の第２の実施の形態に係る半導体パッケージの構造を示す断面図である。FIG. 3 is a cross-sectional view showing the structure of the semiconductor package according to the second embodiment of the present invention. 図４は、本発明の第３の実施の形態に係る半導体パッケージの構造を示す断面図である。FIG. 4 is a sectional view showing a structure of a semiconductor package according to the third embodiment of the present invention. 図５は、本発明の第４の実施の形態に係る半導体パッケージの構造を示す断面図である。FIG. 5 is a sectional view showing the structure of a semiconductor package according to the fourth embodiment of the present invention. 図６は、本発明の第５の実施の形態に係る半導体パッケージの構造を示す断面図である。FIG. 6 is a cross-sectional view showing the structure of a semiconductor package according to the fifth embodiment of the present invention.

添付図面を参照して、本発明の実施の形態に係る半導体パッケージを説明する。   A semiconductor package according to an embodiment of the present invention will be described with reference to the accompanying drawings.

１．第１の実施の形態
１−１．構造
図１は、本発明の第１の実施の形態に係る半導体パッケージ１の構造を示す断面図である。半導体パッケージ１は、第１配線基板１０、第１半導体チップ１１、第２配線基板２０、第２半導体チップ２１、樹脂層４０、及び半田ボール５０を備えている。 1. 1. First embodiment 1-1. Structure FIG. 1 is a cross-sectional view showing a structure of a semiconductor package 1 according to a first embodiment of the present invention. The semiconductor package 1 includes a first wiring board 10, a first semiconductor chip 11, a second wiring board 20, a second semiconductor chip 21, a resin layer 40, and solder balls 50.

第１配線基板１０は、一般的な半導体パッケージで用いられる配線基板であり、主面１０Ａと裏面１０Ｂを有している。第１配線基板１０の主面１０Ａ上には、少なくとも１つの第１半導体チップ１１が搭載されている。第１半導体チップ１１は、ボンディングワイヤ１３を介して第１配線基板１０に電気的に接続されていてもよいし、第１配線基板１０に対してフリップチップ接続されていてもよい。第１配線基板１０の主面１０Ａ上には、複数の第１半導体チップ１１が搭載されていてもよい。図１の例では、第１半導体チップ１１−１、１１−２が、第１配線基板１０の主面１０Ａ上に別々に搭載されている。第１半導体チップ１１−１、１１−２は、第１配線基板１０内の引き回し配線１５を介して、互いに電気的に接続されてもよい。また、各々の第１半導体チップ１１は、第１配線基板１０とは逆側に接続端子１２を有している。接続端子１２は、例えば、第１半導体チップ１１の電極パッド上に形成された半田バンプである。   The first wiring board 10 is a wiring board used in a general semiconductor package, and has a main surface 10A and a back surface 10B. On the main surface 10A of the first wiring substrate 10, at least one first semiconductor chip 11 is mounted. The first semiconductor chip 11 may be electrically connected to the first wiring board 10 via the bonding wires 13 or may be flip-chip connected to the first wiring board 10. A plurality of first semiconductor chips 11 may be mounted on the main surface 10 </ b> A of the first wiring substrate 10. In the example of FIG. 1, the first semiconductor chips 11-1 and 11-2 are separately mounted on the main surface 10 </ b> A of the first wiring substrate 10. The first semiconductor chips 11-1 and 11-2 may be electrically connected to each other via the lead wiring 15 in the first wiring substrate 10. Each first semiconductor chip 11 has a connection terminal 12 on the side opposite to the first wiring substrate 10. The connection terminal 12 is, for example, a solder bump formed on the electrode pad of the first semiconductor chip 11.

第２配線基板２０は、一般的な半導体パッケージで用いられる配線基板であり、主面２０Ａと裏面２０Ｂを有している。第２配線基板２０の主面２０Ａ上には、少なくとも１つの第２半導体チップ２１が搭載されている。第２半導体チップ２１は、ボンディングワイヤ２３を介して第２配線基板２０に電気的に接続されていてもよいし、第２配線基板２０に対してフリップチップ接続されていてもよい。第２配線基板２０の主面２０Ａ上には、複数の第２半導体チップ２１が搭載されていてもよい。図１の例では、第２半導体チップ２１−１、２１−２が、第２配線基板２０の主面２０Ａ上に別々に搭載されている。第２半導体チップ２１−１、２１−２は、第２配線基板２０内の引き回し配線２５を介して、互いに電気的に接続されてもよい。また、各々の第２半導体チップ２１は、第２配線基板２０とは逆側に接続端子２２を有している。接続端子２２は、例えば、第２半導体チップ２１の電極パッド上に形成された半田バンプである。   The second wiring board 20 is a wiring board used in a general semiconductor package, and has a main surface 20A and a back surface 20B. On the main surface 20A of the second wiring board 20, at least one second semiconductor chip 21 is mounted. The second semiconductor chip 21 may be electrically connected to the second wiring board 20 via the bonding wires 23 or may be flip-chip connected to the second wiring board 20. A plurality of second semiconductor chips 21 may be mounted on the main surface 20 </ b> A of the second wiring substrate 20. In the example of FIG. 1, the second semiconductor chips 21-1 and 21-2 are separately mounted on the main surface 20 </ b> A of the second wiring board 20. The second semiconductor chips 21-1 and 21-2 may be electrically connected to each other via the routing wiring 25 in the second wiring substrate 20. Each second semiconductor chip 21 has a connection terminal 22 on the side opposite to the second wiring board 20. The connection terminal 22 is, for example, a solder bump formed on the electrode pad of the second semiconductor chip 21.

好適には、第１配線基板１０と第２配線基板２０は、同じ材料で形成され、同等の材料物性値（熱膨張係数など）を有する。第１配線基板１０と第２配線基板２０は、異なる材料で形成されてもよいが、それらの材料物性値は近いことが好ましい。また、第１配線基板１０と第２配線基板２０は、対称的で同等のサイズを有することが好ましい。   Suitably, the 1st wiring board 10 and the 2nd wiring board 20 are formed with the same material, and have an equivalent material property value (thermal expansion coefficient etc.). Although the 1st wiring board 10 and the 2nd wiring board 20 may be formed with a different material, it is preferable that those material physical property values are near. The first wiring board 10 and the second wiring board 20 are preferably symmetrical and have the same size.

図１に示されるように、本実施の形態によれば、第１配線基板１０の主面１０Ａと第２配線基板２０の主面２０Ａとは、互いに対向している。つまり、第１配線基板１０上の第１半導体チップ１１と第２配線基板２０上の第２半導体チップ２１とは、相対している。また、第１半導体チップ１１と第２半導体チップ２１とは、電気的に接続されていてもよい。より詳細には、図１に示されるように、第１半導体チップ１１の接続端子１２と第２半導体チップ２１の接続端子２２とが互いに接触していると好ましい。   As shown in FIG. 1, according to the present embodiment, the main surface 10A of the first wiring board 10 and the main surface 20A of the second wiring board 20 face each other. That is, the first semiconductor chip 11 on the first wiring board 10 and the second semiconductor chip 21 on the second wiring board 20 are opposed to each other. Further, the first semiconductor chip 11 and the second semiconductor chip 21 may be electrically connected. More specifically, as shown in FIG. 1, it is preferable that the connection terminal 12 of the first semiconductor chip 11 and the connection terminal 22 of the second semiconductor chip 21 are in contact with each other.

樹脂層４０は、第１配線基板１０上の第１半導体チップ１１及び第２配線基板２０上の第２半導体チップ２１を封止するための封止樹脂である。上述の通り、本実施の形態では、第１配線基板１０の主面１０Ａと第２配線基板２０の主面２０Ａとが互いに対向している。従って、樹脂層４０は、第１配線基板１０の主面１０Ａと第２配線基板２０の主面２０Ａとの間に介在することになる。より詳細には、図１に示されるように、樹脂層４０は、第１配線基板１０の主面１０Ａと第２配線基板２０の主面２０Ａの両方に接触している。言い換えれば、第１半導体チップ１１、第２半導体チップ２１、及びそれらを封止する樹脂層４０が、第１配線基板１０と第２配線基板２０との間に挟まれている。   The resin layer 40 is a sealing resin for sealing the first semiconductor chip 11 on the first wiring substrate 10 and the second semiconductor chip 21 on the second wiring substrate 20. As described above, in the present embodiment, the main surface 10A of the first wiring substrate 10 and the main surface 20A of the second wiring substrate 20 face each other. Therefore, the resin layer 40 is interposed between the main surface 10 </ b> A of the first wiring substrate 10 and the main surface 20 </ b> A of the second wiring substrate 20. More specifically, as shown in FIG. 1, the resin layer 40 is in contact with both the main surface 10 </ b> A of the first wiring substrate 10 and the main surface 20 </ b> A of the second wiring substrate 20. In other words, the first semiconductor chip 11, the second semiconductor chip 21, and the resin layer 40 that seals them are sandwiched between the first wiring substrate 10 and the second wiring substrate 20.

外部端子としての半田ボール５０は、第１配線基板１０の裏面１０Ｂ上に形成されている。半田ボール５０は、第１配線基板１０内の配線を通して、第１半導体チップ１１に電気的に接続されている。   Solder balls 50 as external terminals are formed on the back surface 10 </ b> B of the first wiring substrate 10. The solder ball 50 is electrically connected to the first semiconductor chip 11 through the wiring in the first wiring substrate 10.

１−２．製造方法
図２Ａ〜図２Ｆは、本実施の形態に係る半導体パッケージ１の製造方法の一例を示す断面図である。 1-2. Manufacturing Method FIGS. 2A to 2F are cross-sectional views showing an example of a manufacturing method of the semiconductor package 1 according to the present embodiment.

まず、図２Ａに示されるように、第１配線基板１０の主面１０Ａ上に、少なくとも１つの第１半導体チップ１１が搭載される。第１半導体チップ１１は、第１配線基板１０とは逆側に接続端子１２を有している。また、第１半導体チップ１１は、ボンディングワイヤ１３を介して第１配線基板１０に電気的に接続される。   First, as shown in FIG. 2A, at least one first semiconductor chip 11 is mounted on the main surface 10 </ b> A of the first wiring substrate 10. The first semiconductor chip 11 has a connection terminal 12 on the opposite side to the first wiring substrate 10. Further, the first semiconductor chip 11 is electrically connected to the first wiring substrate 10 via the bonding wires 13.

次に、図２Ｂに示されるように、第１半導体チップ１１の樹脂封止が行われる。その結果、第１配線基板１０の主面１０Ａ及び第１半導体チップ１１を覆うように、樹脂層４０Ａが形成される。   Next, as shown in FIG. 2B, resin sealing of the first semiconductor chip 11 is performed. As a result, the resin layer 40 </ b> A is formed so as to cover the main surface 10 </ b> A of the first wiring substrate 10 and the first semiconductor chip 11.

次に、図２Ｃに示されるように、樹脂層４０Ａの表面を除去し、第１半導体チップ１１の接続端子１２を露出させる。ここで、樹脂層４０Ａの表面の除去は、研磨により行うことも、エッチングにより行うことも可能である。図２Ｃでは、樹脂層４０Ａの表面よりも接続端子１２の表面が高く、接続端子１２により凸部が形成されている場合を示している。しかし、これらの表面の高さは異なる必要は無く、同じ高さ（すなわち同一平面内）にあってもよい。なお、図２Ｄ、図２Ｅ、図２Ｆについても同様である。   Next, as shown in FIG. 2C, the surface of the resin layer 40A is removed, and the connection terminals 12 of the first semiconductor chip 11 are exposed. Here, the removal of the surface of the resin layer 40A can be performed by polishing or by etching. FIG. 2C shows a case where the surface of the connection terminal 12 is higher than the surface of the resin layer 40 </ b> A, and the projection is formed by the connection terminal 12. However, the heights of these surfaces need not be different and may be at the same height (ie, in the same plane). The same applies to FIGS. 2D, 2E, and 2F.

同様にして、少なくとも１つの第２半導体チップ２１が、第２配線基板２０の主面２０Ａ上に搭載され、また、ボンディングワイヤ２３を介して第２配線基板２０に電気的に接続される。その後、図２Ｄに示されるように、第１配線基板１０の主面１０Ａと第２配線基板２０の主面２０Ａとが、互いに対向させられる。そして、第１半導体チップ１１の接続端子１２と第２半導体チップ２１の接続端子２２の位置が合うように、第１配線基板１０と第２配線基板２０の位置が調整される。なお、図２Ｃの工程において、接続端子１２により凸部が形成されていれば、図２Ｄのように、凸部をもとに接続端子２２のアライメントを行うことができるので、接続端子１２と接続端子２２の位置合わせを容易にすることができる。   Similarly, at least one second semiconductor chip 21 is mounted on the main surface 20 </ b> A of the second wiring substrate 20 and is electrically connected to the second wiring substrate 20 through the bonding wires 23. Thereafter, as shown in FIG. 2D, the main surface 10A of the first wiring substrate 10 and the main surface 20A of the second wiring substrate 20 are opposed to each other. Then, the positions of the first wiring board 10 and the second wiring board 20 are adjusted so that the connection terminals 12 of the first semiconductor chip 11 and the connection terminals 22 of the second semiconductor chip 21 are aligned. In the process of FIG. 2C, if the convex portion is formed by the connection terminal 12, the connection terminal 22 can be aligned based on the convex portion as shown in FIG. Positioning of the terminals 22 can be facilitated.

続いて、図２Ｅに示されるように、第１半導体チップ１１の接続端子１２と第２半導体チップ２１の接続端子２２同士が接触させられる。このとき、圧着あるいは加熱溶融といった方法で、接続端子１２と接続端子２２とが完全に連結される。   Subsequently, as shown in FIG. 2E, the connection terminals 12 of the first semiconductor chip 11 and the connection terminals 22 of the second semiconductor chip 21 are brought into contact with each other. At this time, the connection terminal 12 and the connection terminal 22 are completely connected by a method such as pressure bonding or heat melting.

次に、図２Ｆに示されるように、第１配線基板１０と第２配線基板２０との間の空間に封止樹脂が更に流し込まれ、樹脂層４０Ｂが形成される。樹脂層４０Ａ、４０Ｂが、上述の樹脂層４０に相当する。尚、図２Ｂ及び図２Ｃで示された工程が省略され、第１半導体チップ１１及び第２半導体チップに対して樹脂封止が一括して行われてもよい。   Next, as shown in FIG. 2F, the sealing resin is further poured into the space between the first wiring board 10 and the second wiring board 20 to form the resin layer 40B. The resin layers 40A and 40B correspond to the resin layer 40 described above. 2B and 2C may be omitted, and resin sealing may be performed on the first semiconductor chip 11 and the second semiconductor chip in a lump.

その後、第１配線基板１０の裏面１０Ｂに半田ボール５０が取り付けられる。このようにして、図１で示された構造が得られる。   Thereafter, the solder balls 50 are attached to the back surface 10 </ b> B of the first wiring substrate 10. In this way, the structure shown in FIG. 1 is obtained.

１−３．効果
本実施の形態によれば、第１配線基板１０の主面１０Ａ上に第１半導体チップ１１が搭載され、第２配線基板２０の主面２０Ａ上に第２半導体チップ２１が搭載され、更に、それら主面１０Ａ、２０Ａ同士が対向する状態で樹脂封止が行われている。すなわち、封止樹脂構造が、別々の配線基板１０、２０によって上下から挟みこまれている。従って、半導体パッケージ１の“反り”が抑制される。半導体パッケージ１の反りが抑制されるため、リフロー時の実装不良の発生も抑えられる。反り抑制の観点から言えば、熱膨張係数やサイズは、第１配線基板１０と第２配線基板２０とで同等であることが好ましい。 1-3. Effect According to the present embodiment, the first semiconductor chip 11 is mounted on the main surface 10A of the first wiring substrate 10, the second semiconductor chip 21 is mounted on the main surface 20A of the second wiring substrate 20, and further The resin sealing is performed in a state where the main surfaces 10A and 20A face each other. That is, the sealing resin structure is sandwiched from above and below by separate wiring boards 10 and 20. Accordingly, “warping” of the semiconductor package 1 is suppressed. Since the warpage of the semiconductor package 1 is suppressed, the occurrence of mounting defects during reflow can also be suppressed. From the viewpoint of warpage suppression, it is preferable that the thermal expansion coefficient and the size are the same between the first wiring board 10 and the second wiring board 20.

また、本実施の形態によれば、１つの半導体パッケージ１中に多数の半導体チップ（１１，２１）が配置される。従って、半導体チップの実装密度が増加する。   Further, according to the present embodiment, a large number of semiconductor chips (11, 21) are arranged in one semiconductor package 1. Therefore, the mounting density of the semiconductor chip increases.

ここで、比較例として、１つの配線基板上に半導体チップを積み上げていくことを考える。この場合、ある半導体チップの回路面上に、別の半導体チップを載せるための面積を確保する必要がある。更に、半導体チップ間の信号伝達のための配線全てを、１つの配線基板内に形成する必要がある。そのため、配線性が悪く、また、１つの配線基板内に形成可能な配線数にも限りがある。このような理由から、１つの配線基板上に多数の半導体チップを搭載することにも限度がある。   Here, as a comparative example, it is considered that semiconductor chips are stacked on one wiring board. In this case, it is necessary to secure an area for mounting another semiconductor chip on the circuit surface of a certain semiconductor chip. Furthermore, it is necessary to form all the wirings for signal transmission between the semiconductor chips in one wiring board. Therefore, the wiring property is poor, and the number of wirings that can be formed in one wiring board is limited. For this reason, there is a limit to mounting a large number of semiconductor chips on one wiring board.

一方、本実施の形態によれば、複数の配線基板（１０，２０）が用いられる。第１配線基板１０上に搭載された複数の第１半導体チップ１１は、第１配線基板１０内の引き回し配線１５を介して電気的に接続され得る。一方、第２配線基板２０上に搭載された複数の第２半導体チップ２１は、第２配線基板２０内の引き回し配線２５を介して電気的に接続され得る。従って、配線性が向上し、且つ、半導体チップ間の信号伝達も容易になる。すなわち、本実施の形態によれば、半導体チップの実装密度を容易に増加させることが可能となる。また、電気特性も向上する。   On the other hand, according to the present embodiment, a plurality of wiring boards (10, 20) are used. The plurality of first semiconductor chips 11 mounted on the first wiring board 10 can be electrically connected via the routing wiring 15 in the first wiring board 10. On the other hand, the plurality of second semiconductor chips 21 mounted on the second wiring board 20 can be electrically connected via the routing wiring 25 in the second wiring board 20. Therefore, the wiring property is improved and signal transmission between the semiconductor chips is facilitated. That is, according to the present embodiment, it is possible to easily increase the mounting density of the semiconductor chip. Also, the electrical characteristics are improved.

更に、本実施の形態によれば、第１半導体チップ１１の接続端子１２と第２半導体チップ２１の接続端子２２とが接触している。従って、第１半導体チップ１１と第２半導体チップ２１との間での高速信号伝達が可能となる。このことも、電気特性の向上につながる。   Furthermore, according to the present embodiment, the connection terminal 12 of the first semiconductor chip 11 and the connection terminal 22 of the second semiconductor chip 21 are in contact with each other. Accordingly, high-speed signal transmission between the first semiconductor chip 11 and the second semiconductor chip 21 is possible. This also leads to an improvement in electrical characteristics.

２．第２の実施の形態
図３は、本発明の第２の実施の形態に係る半導体パッケージ１の構造を示す断面図である。第１の実施の形態と重複する説明は適宜省略される。 2. Second Embodiment FIG. 3 is a sectional view showing a structure of a semiconductor package 1 according to a second embodiment of the present invention. The description overlapping with the first embodiment is omitted as appropriate.

本実施の形態に係る半導体パッケージ１は、第１の実施の形態の構成に加えて、更に第３配線基板３０を備えている。第３配線基板３０は、一般的な半導体パッケージで用いられる配線基板であり、表面３０Ａ、３０Ｂを有している。この第３配線基板３０は、第１配線基板１０と第２配線基板２０との間に介在している。第３配線基板３０の表面３０Ａは、第１配線基板１０の主面１０Ａと対向している。一方、第３配線基板３０の表面３０Ｂは、第２配線基板２０の主面２０Ａと対向している。   The semiconductor package 1 according to the present embodiment further includes a third wiring substrate 30 in addition to the configuration of the first embodiment. The third wiring board 30 is a wiring board used in a general semiconductor package, and has surfaces 30A and 30B. The third wiring board 30 is interposed between the first wiring board 10 and the second wiring board 20. The surface 30 </ b> A of the third wiring substrate 30 faces the main surface 10 </ b> A of the first wiring substrate 10. On the other hand, the surface 30 </ b> B of the third wiring substrate 30 faces the main surface 20 </ b> A of the second wiring substrate 20.

第１配線基板１０と第２配線基板２０との間に介在する樹脂層４０は、第１樹脂層４１と第２樹脂層４２とに区分けされる。第１樹脂層４１は、第１配線基板１０の主面１０Ａと第３配線基板３０の表面３０Ａとの間に挟まれており、第１半導体チップ１１を樹脂封止している。一方、第２樹脂層４２は、第２配線基板２０の主面２０Ａと第３配線基板３０の表面３０Ｂとの間に挟まれており、第２半導体チップ２１を樹脂封止している。   The resin layer 40 interposed between the first wiring board 10 and the second wiring board 20 is divided into a first resin layer 41 and a second resin layer 42. The first resin layer 41 is sandwiched between the main surface 10A of the first wiring board 10 and the surface 30A of the third wiring board 30 and seals the first semiconductor chip 11 with resin. On the other hand, the second resin layer 42 is sandwiched between the main surface 20A of the second wiring board 20 and the surface 30B of the third wiring board 30 to seal the second semiconductor chip 21 with resin.

第１半導体チップ１１と第２半導体チップ２１とは、電気的に接続されていてもよい。本実施の形態では、第１半導体チップ１１の接続端子１２は、第３配線基板３０の表面３０Ａに接触している。一方、第２半導体チップ２１の接続端子２２は、第３配線基板３０の表面３０Ｂに接触している。そして、それら接続端子１２、２２は、第３配線基板３０内の引き回し配線３５を介して、互いに電気的に接続される。このとき、平面位置の異なる第１半導体チップ１１−２と第２半導体チップ２１−１とを、第３配線基板３０内の引き回し配線３５を介して電気的に接続することも可能である。   The first semiconductor chip 11 and the second semiconductor chip 21 may be electrically connected. In the present embodiment, the connection terminals 12 of the first semiconductor chip 11 are in contact with the surface 30 </ b> A of the third wiring substrate 30. On the other hand, the connection terminals 22 of the second semiconductor chip 21 are in contact with the surface 30 </ b> B of the third wiring substrate 30. The connection terminals 12 and 22 are electrically connected to each other via the routing wiring 35 in the third wiring board 30. At this time, the first semiconductor chip 11-2 and the second semiconductor chip 21-1 having different planar positions can be electrically connected via the routing wiring 35 in the third wiring substrate 30.

このような構造によっても、第１の実施の形態と同じ効果が得られる。更に、第１半導体チップ１１と第２半導体チップ２１との間に第３配線基板３０が介在するため、第１半導体チップ１１と第２半導体チップ２１との間の接続設計自由度が増す。   Even with such a structure, the same effect as in the first embodiment can be obtained. Furthermore, since the third wiring board 30 is interposed between the first semiconductor chip 11 and the second semiconductor chip 21, the degree of freedom in connection design between the first semiconductor chip 11 and the second semiconductor chip 21 is increased.

３．第３の実施の形態
図４は、本発明の第３の実施の形態に係る半導体パッケージ１の構造を示す断面図である。第１の実施の形態と重複する説明は適宜省略される。本実施の形態では、第２配線基板２０の裏面２０Ｂ上にテスト端子６０が設けられている。テスト端子６０は、各チップ及びパッケージ全体のテストに用いられる専用端子である。外部端子（半田ボール５０）の一部をテスト用に割り当てる必要がなくなるため、外部端子を有効に利用できるようになり、設計自由度が増す。 3. Third Embodiment FIG. 4 is a cross-sectional view showing the structure of a semiconductor package 1 according to a third embodiment of the present invention. The description overlapping with the first embodiment is omitted as appropriate. In the present embodiment, the test terminal 60 is provided on the back surface 20B of the second wiring board 20. The test terminal 60 is a dedicated terminal used for testing each chip and the entire package. Since it is not necessary to allocate a part of the external terminals (solder balls 50) for testing, the external terminals can be used effectively, and the degree of freedom in design increases.

４．第４の実施の形態
図５は、本発明の第４の実施の形態に係る半導体パッケージ１の構造を示す断面図である。第１の実施の形態と重複する説明は適宜省略される。本実施の形態では、第２配線基板２０の裏面２０Ｂ上に、少なくとも１つの第３半導体チップ７１が更に搭載される。図５の例では、第２配線基板２０の裏面２０Ｂ上に、複数の第３半導体チップ７１−１〜７１−３が搭載されている。更に、第２配線基板２０の裏面２０Ｂ上に、第３半導体チップ７１を覆うように樹脂層８０が形成されている。このような構造によっても、第１の実施の形態と同様の効果が得られる。また、半導体チップの実装密度が更に増加する。 4). Fourth Embodiment FIG. 5 is a cross-sectional view showing the structure of a semiconductor package 1 according to a fourth embodiment of the present invention. The description overlapping with the first embodiment is omitted as appropriate. In the present embodiment, at least one third semiconductor chip 71 is further mounted on the back surface 20B of the second wiring board 20. In the example of FIG. 5, a plurality of third semiconductor chips 71-1 to 71-3 are mounted on the back surface 20B of the second wiring board 20. Further, a resin layer 80 is formed on the back surface 20 </ b> B of the second wiring substrate 20 so as to cover the third semiconductor chip 71. Even with such a structure, the same effect as in the first embodiment can be obtained. In addition, the mounting density of the semiconductor chip further increases.

５．第５の実施の形態
図６は、本発明の第５の実施の形態に係る半導体パッケージ１の構造を示す断面図である。第１の実施の形態と重複する説明は適宜省略される。本実施の形態では、第２配線基板２０のサイズが、第１配線基板１０と比べて少し小さくなっている。このような構造であっても、半導体パッケージ１の反り抑制の効果は、ある程度得られる。 5. Fifth Embodiment FIG. 6 is a sectional view showing a structure of a semiconductor package 1 according to a fifth embodiment of the present invention. The description overlapping with the first embodiment is omitted as appropriate. In the present embodiment, the size of the second wiring board 20 is slightly smaller than that of the first wiring board 10. Even with such a structure, the effect of suppressing the warpage of the semiconductor package 1 can be obtained to some extent.

矛盾しない限りにおいて、上述の実施の形態同士を組み合わせることも可能である。   As long as there is no contradiction, the above-described embodiments can be combined.

なお、以上の第１の第５の実施の形態では、外部端子として第一配線基板１０に半田ボール５０が形成されるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の場合について説明した。これらの実施の形態では、ＢＧＡばかりでなく、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）にも適用できる。ＬＧＡの場合は、外部端子が半田ボール５０の代わりにランドになる。その他の点についてはＢＧＡの場合と同様である。   In the first fifth embodiment described above, the case of BGA (Ball Grid Array) in which solder balls 50 are formed on the first wiring substrate 10 as external terminals has been described. In these embodiments, not only BGA but also LGA (Land Grid Array) can be applied. In the case of LGA, the external terminal becomes a land instead of the solder ball 50. Other points are the same as in the case of BGA.

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。   The embodiments of the present invention have been described above with reference to the accompanying drawings. However, the present invention is not limited to the above-described embodiments, and can be appropriately changed by those skilled in the art without departing from the scope of the invention.

１ 半導体パッケージ
１０ 第１配線基板
１１ 第１半導体チップ
１２ 接続端子
１３ ボンディングワイヤ
１５ 引き回し配線
２０ 第２配線基板
２１ 第２半導体チップ
２２ 接続端子
２３ ボンディングワイヤ
２５ 引き回し配線
３０ 第３配線基板
３５ 引き回し配線
４０ 樹脂層
４１ 第１樹脂層
４２ 第２樹脂層
５０ 半田ボール
６０ テスト端子
７１ 第３半導体チップ
８０ 樹脂層 DESCRIPTION OF SYMBOLS 1 Semiconductor package 10 1st wiring board 11 1st semiconductor chip 12 Connection terminal 13 Bonding wire 15 Leading wiring 20 2nd wiring board 21 2nd semiconductor chip 22 Connection terminal 23 Bonding wire 25 Leading wiring 30 3rd wiring board 35 Leading wiring 40 Resin layer 41 First resin layer 42 Second resin layer 50 Solder ball 60 Test terminal 71 Third semiconductor chip 80 Resin layer

Claims (7)

第１配線基板と、
前記第１配線基板の第１表面上に搭載された少なくとも１つの第１半導体チップと、
前記第１表面と対向する第２表面を有する第２配線基板と、
前記第２表面上に搭載された少なくとも１つの第２半導体チップと、
前記第１表面と前記第２表面との間に介在する樹脂層と
を備える
半導体パッケージ。 A first wiring board;
At least one first semiconductor chip mounted on a first surface of the first wiring board;
A second wiring board having a second surface opposite to the first surface;
At least one second semiconductor chip mounted on the second surface;
A semiconductor package comprising: a resin layer interposed between the first surface and the second surface. 請求項１に記載の半導体パッケージであって、
前記樹脂層は、前記第１表面と前記第２表面の両方に接触している
半導体パッケージ。 The semiconductor package according to claim 1,
The resin layer is in contact with both the first surface and the second surface. 請求項２に記載の半導体パッケージであって、
前記第１半導体チップは、前記第１配線基板とは逆側に第１接続端子を有し、
前記第２半導体チップは、前記第２配線基板とは逆側に第２接続端子を有し、
前記第１接続端子と前記第２接続端子とは互いに接触している
半導体パッケージ。 The semiconductor package according to claim 2,
The first semiconductor chip has a first connection terminal on a side opposite to the first wiring board,
The second semiconductor chip has a second connection terminal on the opposite side to the second wiring board,
The first connection terminal and the second connection terminal are in contact with each other. 請求項１に記載の半導体パッケージであって、
更に、前記第１配線基板と前記第２配線基板との間に介在する第３配線基板を備え、
前記第３配線基板は、
前記第１配線基板の前記第１表面と対向する第３表面と、
前記第２配線基板の前記第２表面と対向する第４表面と
を有し、
前記樹脂層は、
前記第１表面と前記第３表面との間に挟まれた第１樹脂層と、
前記第２表面と前記第４表面との間に挟まれた第２樹脂層と
を備える
半導体パッケージ。 The semiconductor package according to claim 1,
And a third wiring board interposed between the first wiring board and the second wiring board,
The third wiring board is
A third surface facing the first surface of the first wiring board;
A fourth surface facing the second surface of the second wiring board;
The resin layer is
A first resin layer sandwiched between the first surface and the third surface;
A semiconductor package comprising: a second resin layer sandwiched between the second surface and the fourth surface. 請求項４に記載の半導体パッケージであって、
前記第１半導体チップは、前記第１配線基板とは逆側に第１接続端子を有し、
前記第２半導体チップは、前記第２配線基板とは逆側に第２接続端子を有し、
前記第１接続端子と前記第２接続端子は、前記第３配線基板内の配線を介して、互いに電気的に接続されている
半導体パッケージ。 The semiconductor package according to claim 4,
The first semiconductor chip has a first connection terminal on a side opposite to the first wiring board,
The second semiconductor chip has a second connection terminal on the opposite side to the second wiring board,
The first connection terminal and the second connection terminal are electrically connected to each other via a wiring in the third wiring board. 請求項１乃至５のいずれか一項に記載の半導体パッケージであって、
前記第１半導体チップの数は複数であり、
前記複数の第１半導体チップは、前記第１配線基板内の配線を介して、互いに電気的に接続されている
半導体パッケージ。 A semiconductor package according to any one of claims 1 to 5,
The number of the first semiconductor chips is plural,
The plurality of first semiconductor chips are electrically connected to each other through wiring in the first wiring board. 請求項１乃至６のいずれか一項に記載の半導体パッケージであって、
前記第１配線基板と前記第２配線基板は同じ材料で形成されている
半導体パッケージ。 A semiconductor package according to any one of claims 1 to 6,
The first wiring board and the second wiring board are formed of the same material.
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* Cited by examiner, † Cited by third party
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