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JP2011114049A - 半導体装置 - Google Patents

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潤 川原
Yoshihiro Hayashi
喜宏 林
Ippei Kume
一平 久米
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Renesas Electronics Corp
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Abstract

【課題】動作速度が低下することを抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタ９を有するシリコン基板５と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。
【選択図】図２９

Description

本発明は、半導体装置に関する。
近年、半導体素子の高速化を目的として、論理回路部のコンタクトの高さを低減することが行われている。この種の技術として、特許文献１記載のものがある。同文献によれば、容量素子の上部電極を、論理回路部に存在する配線と同一の高さに形成された上部容量配線で接続することによって、上部電極間を接続するためのプレート線とよばれる配線を形成するための専用の工程や専用の設備を必要とせず、同時に容量素子の膜厚の確保と論理回路部のコンタクト（ロジックコンタクト）のアスペクトが低減可能であることが示されている。
また、上述のような論理回路部のコンタクトの高さを低減する技術として各種の提案がある（例えば、特許文献２、３参照）。特許文献２においては、コンタクトの高さを低減するために第１層配線を容量素子の中間部に形成している。これにより、特許文献１同様に論理回路部のコンタクトの高さを低減可能であるとされている。特許文献３においては、容量素子の下部電極と接続するパッドと同層かつ周辺回路領域に、アシスト配線を設けることにより、論理回路部のコンタクトの高さを低減できるとされている。
特開２００７―２０１１０１号公報 特開２００４−３４２７８７号公報 特開２００８−２５１７６３号公報
Ｍ．Ｕｅｋｉ、ＩＥＥＥ ＩＥＤＭ、 ｐｐ９７３−９７６（２００７）
しかし、上記文献に記載の技術においては、信頼性の観点から容量素子とトランジスタとの間の配線として、高抵抗のタングステン（Ｗ）配線が使用されている。このため、上記技術においては、論理回路の動作速度が低下することがあった。
本発明によれば、
トランジスタを有する半導体基板と、
前記半導体基板上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、
前記多層配線層内に埋め込まれた、下部電極、容量絶縁膜、および上部電極を有しており、メモリ素子を構成する容量素子と、を備え、
前記容量素子と前記トランジスタとの間にダマシン形状の銅配線が少なくとも１層以上形成され、
１つの前記配線の上面と前記容量素子の下面とが略同一平面上にあり、
前記容量素子上に銅配線が少なくとも１層以上形成されている、半導体装置が提供される。
容量素子とトランジスタとの間にダマシン形状の銅配線が少なくとも１層以上形成されているので、配線抵抗を下げることができる。これにより、半導体装置の高速動作を実現することができる。
本発明によれば、動作速度が低下することを抑制することができる半導体装置を提供できる。
発明の第１の実施の形態の半導体装置を示す断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の一例における半導体装置の製造工程断面図である。 発明の第１の実施の形態の変形例における半導体装置を示す断面図である。 発明の第１の実施の形態の変形例における半導体装置を示す断面図である。 発明の第２の実施の形態の一例における半導体装置を示す断面図である。 図２（a）に示す本発明の第１の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。 図３（a）に示す本発明の第１の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。 図５（a）に示す本発明の第１の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。 図６（a）に示す本発明の第１の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。 図９（a）に示す本発明の第１の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。 図１２（a）に示す本発明の第１の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。 発明の第３の実施の形態の一例における半導体装置のレイアウトを示す平面図である。 発明の第３の実施の形態の一例における半導体装置のレイアウトを示す平面図である。 発明の第３の実施の形態の変形例における半導体装置のレイアウトを示す平面図である。 発明の第４の実施の形態の一例における半導体装置のレイアウトを示す平面図である。 発明の第３の実施の形態の半導体装置を示す断面図である。 発明の第３の実施の形態の一例における半導体装置のレイアウトを示す平面図である。 従来技術と本発明の一例における半導体装置を比較する断面図である。 従来技術と本発明の一例における半導体装置を比較する断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体装置を示す断面図であり、図２から図１２は、図１の半導体装置の製造方法を工程順に示す断面図の例である。図１の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに断面の方向を９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。図２から図１２のいずれも図の左側（ａ）はメモリ回路領域、右側（ｂ）は論理回路領域の代表的な断面図を示す。また図１６〜図２１は、それぞれ図２（ａ）、図３（ａ）、図５（ａ）、図６（ａ）、図９（ａ）および図１２（ａ）の上面図（平面レイアウト図）である。また図１３および図１４は、第１の実施の形態の変形例を示す。図１３および図１４についても左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに断面の方向を９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
以下、第１の実施の形態の半導体装置の構成について説明する。
本実施の形態の半導体装置は、メモリ領域とロジック領域を同一の半導体基板上に有する集積回路装置である。この半導体装置は、メモリ素子と、メモリ素子を制御する第１のロジック回路とが設けられたメモリ領域と、メモリ領域とは異なる領域であって、第２のロジック回路が設けられたロジック領域とが混載された半導体装置である。ロジック領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
図１に示すように、本実施の形態の半導体装置は、トランジスタ（ＭＯＳトランジスタ９）を有する半導体基板（シリコン基板５）と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層（第３層配線３５および第３層の層間絶縁膜３１、第４層配線４５および第４層の層間絶縁膜４１）と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。
また、下部電極に接続した下部容量配線（第２層配線２５）と、上部電極に接続した上部容量配線（プレート線配線９９）との間に、少なくとも１層以上のダマシン形状の銅配線（第３層配線３５および第４層配線４５）を設けることができる。
さらに、図１に示す通り、容量素子９０が設けられたメモリ回路領域（ａ）（ｂ）の容量素子９０が多層配線構造内に埋め込まれている。この多層配線構造内において、列デコード配線１８が下部容量配線（第２配線２５）と同層に形成されている。本実施の形態において、行デコード配線１７（不図示）もしくは列デコード配線１８のいずれかもしくは両方が、容量素子９０と同層に設けられているか、もしくは、下部容量配線と同層に設けることにより、容量素子９０より上層の配線を利用する必要がなくなる。このため、メモリ回路領域の配線層数を低減することができる。これによって、メモリ回路領域の上層は論理回路領域の配線のために用いたり、各回路領域間を接続するために用いたりすることが可能となり、チップ面積を縮小することが可能になる。
つぎに、本実施形態の半導体装置の製造方法について説明する。
図２では、標準的な集積回路の形成方法を用いて作成した、ＭＯＳトランジスタ９および第２層配線２５形成後の構造を有する基板を示す。
シリコン基板５上に形成されるＭＯＳトランジスタ９のゲート絶縁膜は、高誘電率ゲート絶縁膜であり、たとえば、ＳｉＯＮなどシリコン酸窒化物あるいはハフニウム酸窒化物で構成することができる。また、ゲート電極８の材料としては、ポリシリコンやＮｉ、Ｃｏ、Ｔｉ、Ｐｔなど金属シリサイドまたはこれらの積層体を用いることができる。さらには、ゲート電極８の一部にＴｉ、Ｔａ、Ａｌあるいはそれらの導電性窒化物を含むメタルゲート電極であってもよい。特に、メタルゲート電極を用いる場合には、ロジック部のトランジスタの駆動電流を向上させるといった効果のみならず、ゲート電極８はＤＲＡＭ部のワード線を構成していることから、ワード線の抵抗を低減する効果もあり、多層配線層に容量素子９０を埋め込んだｅＤＲＡＭ構造と組み合わせることで、より高速動作が可能となる。
なお図２において、１はコンタクト層間絶縁膜、２はエッチストップ膜、３はコンタクトバリアメタル膜、４はコンタクトプラグ、５はシリコン（Ｓｉ）基板，６は素子分離ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７は拡散層、８はゲート電極である。また、１１は第１層の層間絶縁膜であり、１３は第１層配線バリアメタル膜、１５は第１層配線、２０は第１層配線キャップ膜、２１は第２層の層間絶縁膜、２３は第２層配線バリアメタル膜、２５は第２層配線である。また、ビット線１９は第１層配線１５と同時に形成されるが、メモリ回路部におけるビット線である。
さらに、ここでビット線１９は第１層配線１５と同一層に形成されている。本実施の形態においては、特許文献２などに見られるような、ビット線だけの配線層は存在しない。したがって、多層配線構造は層数を有効に活用可能である。
本実施形態に係るトランジスタ（ＭＯＳトランジスタ９）は、シリコン基板５の表面近傍に形成された第一の拡散層（拡散層７）と、シリコン基板５の表面近傍に形成された第二の拡散層（拡散層７）と、第一の拡散層（拡散層７）と第二の拡散層（拡散層７）との間のシリコン基板５に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極８と、により構成することができる。このとき、第一の拡散層および第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層とすることができる。
図２に示すコンタクト層間絶縁膜１はシリコン酸化膜からなり、コンタクトプラグ４はタングステンからなり、コンタクトバリアメタル膜３は窒化チタン／チタンの積層膜からなる。また、第１層の層間絶縁膜１１および第２層の層間絶縁膜２１は低誘電率絶縁膜でありＳｉＯＣＨ膜、より具体的にはＭＰＳ（Ｍｏｌｅｃｕｌａｒ Ｐｏｒｅ Ｓｔａｃｋ）膜からなる。ＭＰＳ膜の詳細については非特許文献１に記載されている。第１層配線バリアメタル膜１３はタンタル／窒化タンタル積層膜からなり、第１層配線１５は銅からなる。また、第１層配線のキャップ膜２０および第２層配線のキャップ膜３０はＳＣＣ（Ｓｉｌｉｃａ ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｃｏｍｐｏｓｉｔｅ）膜からなる。このＳＣＣ膜についても、ＭＰＳ膜と同様に非特許文献１に詳細が記載されている。ＳＣＣ膜はＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を持つことが特徴である。さらに比誘電率が３．１程度でありながら、機械強度が２０ＧＰａ程度と高いことも特徴である。また、表面反応が強い成膜モードで成膜されるために、段差被覆性も良好である。これらの膜は一般的に知られているＳｉＯＣＨ膜に比べて炭素組成が高いことが特徴である。シリコン／酸素／炭素の元素比は、Ｓｉを基準とすると、ＳｉＯＣＨ膜に対し、ＳＣＣ膜で炭素が約２倍程度、ＭＰＳ膜では４倍程度の炭素が含まれている。相対的に酸素の元素比が一般的なＳｉＯＣＨ膜に比較して少なく、ＳＣＣ膜で３／４程度、ＭＰＳ膜では１／２程度である。このＭＰＳとＳＣＣ膜の組成の差が、容量素子用の開口部の加工形成においては重要なポイントとなる。
ここで、第２層配線２５を形成する手法について簡単に記載する。第１層配線１５を形成し、ＳＣＣ膜からなる第１層配線のキャップ膜２０を成膜した後に、第２層の層間絶縁膜２１としてＭＰＳ膜を成膜する。引き続き加工時のマスクとしてシリコン酸化膜（図示せず）を成膜する。さらにリソグラフィとドライエッチングを用いたいわゆるデュアルダマシンプロセスによって第２層配線用の開口部（図示せず）を形成する。このとき開口部の一部は第１層配線１５に電気的に接続するためのビアホールを含んでいる。これらの開口部にスパッタリング法によって第２層配線バリアメタル膜２３を堆積し、引き続いて銅めっきのシード層となる銅を堆積する。さらにめっき法によって銅を埋め込む。ここで、本実施の形態に係る銅配線とは、銅を含む、銅を主成分とする、または銅からなる配線である。高速動作の観点から、銅配線は、銅を主成分とする配線が好ましく、銅からなる配線がより好ましい。銅配線を構成する銅にはアルミニウムや銀などの金属の添加物を含んでいてもよい。この第２層配線用の開口部に第２層配線バリアメタル膜２３と銅が残るように余分なバリアメタル膜と銅をＣＭＰなどの手法を用いて除去し、第２層配線２５を形成する。この工程中にシリコン酸化膜は除去され、第２層の層間絶縁膜２１上には残らない。その後、第１層と同様にＳＣＣ膜からなる第２層配線のキャップ膜３０を成膜する。
本実施の形態では層間絶縁膜およびキャップ膜は単層の絶縁膜を用いているが、それぞれ、複数種の絶縁膜の積層構造でもよい。たとえば、層間絶縁膜はＭＰＳ膜と他のＳｉＯＣＨ膜、キャップ膜はＳｉＣ膜とＳｉＣＮ膜の積層構造などでもよい。なお、図１６は、第２層配線のキャップ膜３０を成膜する前の平面レイアウトを示す。図１６に示すように、列デコード線１８、第２層の層間絶縁膜２１、第２層配線２５が同層に設けられている。
さらに図３に示すように、第３層配線３５を形成する。形成方法は第２層配線２５と同様である。ここでは後にメモリ回路領域には容量素子９０を形成するため、論理回路領域のみに第３層配線３５を形成する。なお、図１７は、第３層配線のキャップ膜４０を成膜する前の平面レイアウトを示す。図１７に示すように、第３層の層間絶縁膜３１、第３層配線３５が同層に設けられている。
次に図４のように第３層配線のキャップ膜４０を堆積した後に、ハードマスク絶縁膜９４を成膜する。さらにシリンダ加工レジスト膜９５をリソグラフィによって形成する。ここで、ハードマスク絶縁膜９４はシリコン酸化膜を用いたが、他の絶縁膜との積層構造でもよい。またレジスト膜との間に反射防止膜を備えるなどの多層レジスト構造としてもよい。
引き続いて図５に示すようにドライエッチングによって容量素子開口部９８を形成する。このとき、第２層配線２５の酸化を防止するため、第２層配線のキャップ膜３０はエッチングしない。なお、図１８は、図５（ａ）における平面レイアウト図であり、全面がシリンダ加工レジスト膜９５となっており、容量素子となる容量素子開口部９８の中に、第２層配線のキャップ膜３０が設けられている。本実施の形態のように、平面視において、容量素子９０を矩形に形成することによって、光近接効果補正を含めた露光や、ドライエッチング加工などの形成プロセスが容易となる。特に３２ｎｍや２８ｎｍ技術世代以降において、光近接効果補正は複雑になっており、各要素パターンを単純な矩形あるいは直線形状で形成することは、面積あたりのビット密度を向上させるため、あるいは設計通りの形状を得るためには非常に効果的である。
容量素子開口部９８の形成時には、ドライエッチングによって層間絶縁膜（第３層の層間絶縁膜３１）のエッチングを行うが、本実施の形態では、層間絶縁膜にＭＰＳ膜を、キャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造となっている。先に述べた通り、この２つの膜は炭素の組成が大きく異なっており、ドライエッチングによる加工条件を工夫することにより、ＭＰＳ／ＳＣＣ膜のエッチングレートの比、いわゆるエッチング選択比を制御することが容易である。したがって、ＭＰＳ／ＳＣＣの選択比を大きくして、シリンダ開口部（容量素子開口部９８）の底でエッチングを止めることが出来る。層間絶縁膜（第３層の層間絶縁膜３１）はエッチングするが、キャップ膜（第２層配線のキャップ膜３０）のエッチング速度を相対的に小さくすることが可能である。こうした加工の制御性が高い構造を用いることにより、良好な容量素子開口部の形状を得ることができる。たとえば、キャップ絶縁膜と低誘電率ＳｉＯＣＨ膜とのそれぞれの炭素／シリコン比を、キャップ絶縁膜（Ｃ／Ｓｉ）、低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）としたとき、例えばキャップ絶縁膜（Ｃ／Ｓｉ）／低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）＜２とすることができる。
また、絶縁膜（層間絶縁膜、たとえば第３層の層間絶縁膜３１）が、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）を含む低誘電率ＳｉＯＣＨ膜と配線上のキャップ絶縁膜とからなる積層構造から構成され、容量素子９０の開口部以外の容量絶縁膜の下部に部分的にシリコン酸化膜が設けられていてもよい。容量素子９０の開口部以外の容量絶縁膜の下部に部分的にシリコン酸化膜を設けることにより、容量素子形成中に論理回路部のシリコン酸化膜の下層に存在するキャップ膜、ひいてはさらにその下層にある銅配線および層間絶縁膜を保護する役目を担わせることができる。シリコン酸化膜の存在により、論理回路部の銅配線が酸化するなどによる抵抗の上昇や信頼性の劣化を防止し、論理回路部の性能劣化や動作不良を抑制することができる。
さらにシリンダ加工レジスト膜９５をアッシングにより除去し、容量素子９０の下部電極（下部電極膜９１）を下層の配線となる第２層配線１５に接続するため、第２層配線のキャップ膜３０をドライエッチングによってエッチバックする（図６）。なお、図１９は、図６（ａ）における平面レイアウト図であり、全面がハードマスク絶縁膜９４となっており、容量素子となる容量素子開口部９８の中に、第２層の層間絶縁膜２１、第２層配線２５が設けられている。
引き続いて容量素子９０の下部電極となる下部電極膜９１を成膜し、さらにリソグラフィによって下部電極加工レジスト膜９６を形成する（図示せず）。この下部電極加工レジスト膜９６をマスクにして下部電極膜９１をエッチバック、さらにアッシングによって下部電極加工レジスト膜９６を除去した（図７）。
さらに引き続いて、容量絶縁膜９２と上部電極膜９３を成膜し、この加工のマスクとなる上部電極加工レジスト膜９７をリソグラフィによって形成する。上部電極加工レジスト膜９７をマスクにドライエッチングによって容量絶縁膜９２と上部電極膜９３をエッチングする。このとき、均一性確保のためオーバーエッチングを行うが、これによって、ハードマスク絶縁膜９４の一部がエッチングされる（図８）。このようにして、（第２層配線２５）の上面と容量素子９０の下面（下部電極膜９１の下面）とが略同一平面上に形成される（ただし、略同一平面には、製造工程のバラツキを許容する）。
本実施の形態においては、下部電極（下部電極膜９１）は下部容量配線（銅配線の第２層配線２５）と直接接することから、下部電極（下部電極膜９１）の材料は、銅に対する拡散バリア性を有する導電性金属（バリアメタル）を含むようにすることが好ましい。たとえば、下部電極膜９１が多層構造を有する場合には、下部電極膜９１の表層を覆うように、導電性金属を形成してもよい。とくに、第２層配線２５の側壁と下部電極膜９１と表層を離間せず覆うように、第２層配線バリアメタル膜および導電性金属を形成してもよい。導電性金属としては、たとえば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）、ルテニウム（Ｒｕ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。
ここで、容量素子９０に用いる材料としては、上部電極膜９３及び下部電極膜９１にはＴｉあるいはＴｉＮ、ＴａあるいはＴａＮ、Ｒｕ、およびこれらの積層構造が挙げられる。また、容量絶縁膜９２としては二酸化ジルコニウム（ＺｒＯ２）やジルコニウムアルミネート（ＺｒＡｌＯｘ）、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂなどのランタノイドを添加した膜などが挙げられる。
ハードマスク絶縁膜９４は、上述のアッシングおよびエッチングの工程において、特に論理回路部のハードマスク膜の下層に存在するキャップ膜、ひいてはさらにその下層にある銅配線を保護する役目を担っている。特に層間絶縁膜やキャップ膜が酸素プラズマや容量膜のエッチングプロセス耐性が無い場合には、ハードマスク膜の存在がないと、論理回路部の銅配線が酸化するなどにより、抵抗の上昇や信頼性の劣化が起こり、論理回路部の性能劣化や動作不良を引き起こすことになる。
次に、下部電極加工の際と同様にアッシングによって上部電極加工レジスト膜９７を除去する。さらに上部電極（上部電極膜９３）をマスクとして、ハードマスク絶縁膜９４をエッチバックし、第３層配線のキャップ膜４０を露出させる（図９）。これにより、ハードマスク絶縁膜９４は、容量膜（容量絶縁膜９２）と上部電極（上部電極膜９３）が存在する領域のみに残存することになる。なお、図２０は、図９（ａ）における平面レイアウト図であり、メモリ回路領域のほぼ全面が上部電極膜９３となっており、容量素子が形成される予定の領域に容量素子開口部９８が設けられ、容量素子が存在しない領域では第３層配線のキャップ膜４０が設けられている。
このようなハードマスク絶縁膜９４の一部が容量膜と上部電極が存在する領域に一部残存する構造は、本実施の形態のように容量素子を多層配線層中に埋め込み、かつ、多層配線の層間絶縁膜を低誘電率膜とした場合には非常に好ましい構造である。本実施の形態のプロセスによって多層配線層中に容量素子９０を形成する場合には、必ず上記領域にハードマスク絶縁膜９４が残存することになる。
その後、第４層の層間絶縁膜４１を成膜する（図１０）。この際、メモリ回路部では容量素子９０の存在によって、論理回路部との間に段差が生じるため、これをＣＭＰなどの手法によって平坦化を行う。また、シリンダ開口部への絶縁膜の埋設が困難な場合には、埋設性に優れる層間絶縁膜を用いて容量素子開口部９８を埋設した後に、エッチバックを行い、容量素子開口部９８のみに層間絶縁膜を形成したのちに、第４層の層間絶縁膜４１を成膜してもよい。その後、第４層配線用の開口部（図示せず）を形成するためのマスクに用いるハードマスク絶縁膜４４を成膜する（図１１）。以後は、第２層配線２５を形成するときの手法と同様に行うことにより、第４層配線４５を形成する（図１２）。さらに第５層配線５５の形成後、第５層配線のキャップ膜６０を形成する。このとき、メモリ回路部においては、容量素子９０の上部電極（上部電極膜９３）が配線溝加工時のストッパとして機能し、溝深さが制限されるとともに、上部電極に直接接続される配線（プレート線配線９９）が同時に形成される。プレート線配線９９により、容量素子９０間が接続されるだけでなく、容量素子９０間の電気抵抗低減も実現される。また、プレート線配線９９は、図１２では奥行き方向に配線が延びているようにのみ記載しているが、実際にはメモリ回路領域内の平面において、メッシュ上の配線形状となっていてもよい（図２１）。さらに第５層配線５５を同様に形成し、引き続いて上層の第６層配線６５を形成し、半導体集積回路を完成させる（図１）。
本実施の形態の作用効果について説明する。
本実施の形態においては、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）を設けているので、配線の抵抗を下げることができる。これにより、高速動作に優れた半導体装置を実現することができる。
これにくわえ、銅配線の第２層配線２５と直接接続する下部電極（下部電極膜９１）は、銅に対する拡散バリア性を有する導電性金属を設けているので、銅配線からの銅の拡散を抑制することができる。これにより、接続信頼性に優れた半導体装置を実現することができる。
本実施の形態では、容量素子９０の厚み（高さ）を配線層の厚み（高さ）の一層分より大きくすることができる。また、容量素子９０の厚み（高さ）を配線層の厚み（高さ）の二層分より小さくとすることができる。本実施の形態では、図１に示すように、容量素子９０の高さは論理回路部の配線層高さの１．５倍程度である。たとえば、容量素子９０の高さは１倍を超えて２倍未満の高さとすることができ、容量素子９０の高さは配線層の高さの１．１倍以上、１．９倍以下とすることができる。このとき、論理回路部の多層配線構造を変更する必要がない。とくに、配線層高さを大きくせずに、配線層貫き構造により容量素子９０の容量を確保することができる。これにより、容量素子９０を埋め込んでも、論理回路部の多層配線層の抵抗値などの設計パラメータが変更することを抑制できる。したがって、設計時の論理回路の設計パラメータについて容量素子の有無に関わらず互換性のある値を使用可能とすることで、容量素子が同一基板上に存在する集積回路においても、設計が容易となる。
ここで、容量素子９０の厚み（高さ）は、下部電極膜９１の下面と上部電極膜９３の上面の、基板に対して垂線方向の距離の最大値とすることができる。一方、配線層の厚み（高さ）は、基板に対して垂線方向の１つの配線の厚み（高さ）とすることができる（配線としては、容量素子９０と同層に設けられている第３層配線３５や第４層配線４５を用いることができる）。
さらに本実施の形態では、論理回路部の性能を重視し、配線抵抗低減のため、第１層配線１５から例示した全ての配線を銅配線としている。配線抵抗低減のためには、少なくとも容量素子９０が形成された領域の配線層（多層配線層）の配線に用いられている配線材料は、銅を含むまたは銅を主成分とすることが望ましく、より好ましくは配線層全てに銅配線（銅からなる配線）を用いることが望ましい（ただし、いわゆるパッドＡｌ層は除く）。このような論理回路部の多層配線は、埋め込まれた容量素子９０の接続に必要なすべての配線に利用できる。このため、本実施の形態の様な、メモリ回路部と論理回路部が同一の半導体基板上に集積されたいわゆるメモリ混載型のＬＳＩの論理回路部の設計において、メモリ回路部が混載されていない一般の論理ＬＳＩの設計と同一のパラメータを用いることができる。これにより、メモリ回路部を混載するＬＳＩの論理回路部専用の設計が不要となる。
また、本実施の形態において、下部電極（下部電極膜９１）に接続した下部容量配線（第２層配線２５）と、上部電極（上部電極膜９３）に接続した上部容量配線（プレート線配線９９）との間に、少なくとも１層以上のダマシン形状の銅配線(第３配線３５)を設けている。これにより、配線抵抗が低減し、高速動作に優れた半導体装置を実現することができる。
また、メモリ回路部の容量素子９０が多層配線構造に埋め込まれ、論理回路部のＭＯＳトランジスタ９の拡散層７から第１配線層１５までの距離を従来に比べて大幅に低減することが可能となる。したがって、その形成を容易にし、同時に拡散層７から第１配線層１５までの抵抗を低減することにより、トランジスタの寄生抵抗が小さく、高速動作が可能となる。
さらに、メモリ回路部および論理回路部に共通して低抵抗かつ低寄生容量のＬｏｗ−ｋ／Ｃｕ配線を適用することが可能となることで、容量素子を有するメモリ回路部を混載したとしても論理回路部の性能劣化は一切なくなる。
また、上記のように、本形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いているが、図１３に示すように、層間絶縁膜にＢｌａｃｋ ＤｉａｍｏｎｄＴＭ、のようなＳｉＯＣＨ膜を、キャップ膜にＳｉＣＮ膜を採用してもよい。この場合、これらの膜組成は窒素の存在の有無が異なることから、容量素子開口部の形成においては、その点を考慮した加工条件を採用する必要がある。
また、図１４に示すようにプレート線配線９９をメモリ回路領域において、配線形状ではなくパッド上の形状、つまり超幅広配線のようになっていてもよい。また、ところどころにスリットを介在させたスリット入り幅広配線形状になっていてもよい。
次に、従来技術と対比しつつ本実施の形態の効果についてさらに説明する。
上述のとおり、上記文献に記載の技術においては、信頼性の観点から容量素子とトランジスタとの間の配線として、高抵抗のタングステン（Ｗ）配線が使用されており、その結果、論理回路の動作速度が低下することがあった。とくに、特許文献３においては、単純に第１層配線を銅配線とした場合には、第１層配線の直上に容量素子の下部電極が接続されているため、銅が下部電極を介して容量絶縁膜に拡散して、容量素子の特性が劣化することになる。
これに対して、本実施の形態においては、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）を設けた構造にくわえて、銅配線の第２層配線２５と直接接続する下部電極（下部電極膜９１）に、銅に対する拡散バリア性を有する導電性金属を形成している。このため、高速動作と接続信頼性との両立に優れた半導体装置を実現することができる。
また、近年の電子産業の集積回路分野の製造技術においては、さらなる高集積化かつ高速化の要求が高まっている。また集積化の進展により、回路の規模が大きくなり、設計の難易度が増大する。同一半導体基板上に論理回路とメモリ回路を搭載する集積回路、いわゆる混載回路では、同一の基板上に論理回路とメモリ回路が存在することで、単に近距離にレイアウトが可能となることで集積化が向上するだけでなく、回路間の配線が短くなることで動作速度の向上も可能となるなどの特徴を持つ。
しかしながら、同一の半導体基板上に容量素子を備えたメモリ回路と論理回路を搭載する際には、メモリ回路が有するデータの記憶に用いられる容量素子の形成のために、通常論理回路を形成する場合には用いられない構造を用いる必要がある。例えば、トレンチ型容量素子の場合では、半導体基板に数ミクロン以上の深い溝を形成し、そこに容量素子を形成する手法が報告されているが、素子の微細化に伴ってトレンチ開口径が小さくなるだけでなく、容量の確保のためにその深さは増す一方であり、その製造工程は非常に難易度が増している。
一方、スタック型容量素子の場合でも、所望の容量を実現するためにスタック構造をフィン型や円筒（シリンダ）型を採用するなどしている。容量素子をビット線上に形成する、いわゆるＣＯＢ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ構造）では容量素子の容量を稼ぐために容量の高さを大きくする必要がある。
スタック型構造で容量素子の高さを稼ぐことは、容量下部の配線と容量上部の配線の距離が遠くなることになる。これによって論理回路部では第１の配線層から拡散層に至るまでのコンタクトも高くなり、製造工程においてはその難易度が高くなるとともに、容量素子が形成されている層の電気抵抗、すなわち寄生抵抗も増大することから性能面でも動作速度の低下を招くことになる。
さらに、前記の通り、メモリ回路と論理回路を同一の半導体基板上に形成する場合に論理回路を設計する際には、容量素子の形成を考慮して、前記寄生抵抗などを考慮した設計を行う必要がある。これは同じ論理回路を設計する場合でも、容量素子が同一の半導体基板上に存在するか否かによって、特に配線抵抗やその寄生容量の違いにより設計パラメータを変更する必要があるということである。全く同じ回路であるにも関わらず、容量素子と同時形成するので、設計をやり直さなければならないだけでなく、場合によっては容量素子と混載したことによって回路の動作速度が低下したり、動作マージンが低下して動作しなくなったりする可能性がある。
（１）上述のとおり、特許文献１の技術では、コンタクト高さの低減は可能であるが、すべての配線層が低抵抗銅材で形成される通常の論理回路設計用パラメータとは互換性のない、容量素子専用の設計パラメータが必要となってしまう。この点を説明すると、特許文献１の技術では、容量素子の下部電極の下面は、Ｗ配線である下部容量配線の上面よりもさらに上の面にあり、容量素子の下部電極から、拡散層までの接続高さが下部容量配線よりも高くなっている。また、容量素子の存在によって、容量素子の存在するその配線層の構造は通常の論理回路の配線構造とは異なっており、容量素子の存在する層ではロジックコンタクト高さが高く、抵抗も高くなっている。その結果、容量素子専用の論理回路の設計パラメータが必要となってしまう。
なお、特許文献１の技術では、論理回路部のコンタクト高さの低減は配線高さ１層分と限定的である。
（２）また、特許文献２の構造を用いても、論理回路の設計パラメータについてはメモリ回路と混載時には専用の値を用いる必要がある。この点を説明すると、特許文献２の手法を用いたとしても論理回路部の構造は容量素子の構造に依存し、容量素子を備えない構造とは異なる構造になる。特許文献１と同様に、容量素子の下部電極の下面は、Ｗ配線である下部容量配線の上面よりもさらに上の面にあり、容量素子の下部電極から、拡散層までの接続高さが下部容量配線よりも高くなっている。その結果、容量素子専用の論理回路の設計パラメータが必要となってしまう。
また、メモリ回路側の配線をすべて銅配線としていないことから、論理回路側の多層配線をすべて銅配線とすることができていない。やはり特許文献１同様にコンタクト形成時の難易度の上昇や、コンタクト抵抗の増大が生じることになる。さらに、最先端の論理回路の多層配線では少なくとも下層に位置する狭ピッチのローカル配線にはＳｉＯＣＨ膜などの低誘電率層間絶縁膜が導入されている。低誘電率層間絶縁膜（Ｌｏｗ−ｋ膜）は耐熱性に限界があり、例えば成長温度の高いＣＶＤ−Ｗなどを用いたＷ配線などを適用することはできない。このため、論理回路側多層配線の全層をＬｏｗ−ｋ／Ｃｕ配線化することができない。その結果、すべての配線層がＬｏｗ−ｋ／Ｃｕ構造で構成される通常の論理回路設計用パラメータとは互換性のない、専用の設計パラメータが必要となってしまう。
（３）さらに、特許文献３においても、容量素子専用の論理回路の設計パラメータが必要となってしまう。この点を説明すると、同文献では、第１層配線の直上に、容量素子の下部電極が接続された構造となっている。しかし、本構造はメモリ回路と最先端の論理回路とを同一の半導体基板上に形成することは考慮されていない。このため、容量素子が同一の半導体基板上に存在する場合には、論理回路領域では容量素子高さ分の配線抵抗により、特に論理回路の動作速度が低下したり、動作マージンが低下して動作しなくなったりする可能性があるため、設計パラメータを変更する必要がある。
また、最先端の論理回路と混載する場合には多層配線は低抵抗な銅配線を用いることが設計上必須であり、特許文献３に示されたタングステンを用いた配線を論理回路の配線として用いると、やはり論理回路の動作速度低下や、動作マージン低下を招き、設計パラメータ変更を余儀なくされることがあった。
上記（１）〜（３）に対して、本実施の形態においては、容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成する。それにより、論理回路部の設計パラメータを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また、論理回路部のトランジスタの拡散層から第１配線層までの距離を従来に比べて大幅に低減し、その形成を容易にし、同時に抵抗を低減することで、トランジスタの寄生抵抗が小さく、高速動作が可能な半導体装置を提供することができる。また、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜のうち、少なくとも複数の配線層にまたがる領域に容量を形成するに相応しい層間絶縁膜の構造を提供することができる。
また、本発明者らは、上記構成を達成するため、様々な検討を行った結果、同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメータを確保し、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の１層より多く２層より少ない配線層にまたがる領域に該容量素子を埋め込み、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することが非常に有効であることを見出した。
また、特許文献２で示されている実施の形態１あるいは実施の形態３においては、上部電極や上層配線の銅膜の直上にシリコン酸化膜からなる絶縁膜を形成した構造となっている。シリコン酸化膜は銅膜に対する拡散耐性が無いために、特許文献２の構造では銅（Ｃｕ）が絶縁膜中に拡散し、絶縁膜の信頼性が劣化する。また、シリコン酸化膜の成膜においては主に原料ガスの酸化によって成膜が行われることから、配線表面のＣｕが露出している状態で、シリコン酸化膜の成膜を行うと、Ｃｕが酸化して配線抵抗の増大や、成膜されるシリコン酸化膜のとの密着性の低下や、それに伴う信頼性の劣化などが懸念される。以上のように、特許文献２ではエッチングストッパ膜を設ける必要がない利点が謳われているが、特許文献２の構造ではむしろ信頼性が劣化する欠点を抱えていると考えられる。
これに対して、本実施の形態においては、キャップ膜は、銅拡散耐性を持つＳＣＣ膜から構成されている。これにより、上部電極や上層配線の銅膜中の銅の拡散を抑制して信頼性に優れた半導体装置を提供することができる。
上述の従来の技術においては、図２８に示すように、アドオン型のメモリ回路部１０１には容量素子９０の上に多層配線部１０３を付与したような構造（アドオン型）になっており、アドオン型の論理回路部１０２では、容量素子９０の高さに応じて多層配線部１０３をリフトアップする配線部（リフトアップ配線部１０４）が必要となっていた。このリフトアップ配線部１０４は、そのアスペクト比の高さから形成が困難なだけでなく、抵抗が高い。これはアドオン型の論理回路部１０２の設計パラメータがリフトアップ配線部１０４の存在によって、その存在が無い場合の設計パラメータと大きく解離することとなるだけでなく、アドオン型の論理回路部１０２の性能が劣化する。これらは微細化の進展によりさらに加工の難易度が増すことになる。
これに対して、本実施の形態においては、図２９に示すように、これらのメモリ回路部および論理回路部の構造を、容量素子９０を多層配線構造に埋め込んだ、ビルトイン型のメモリ回路部１０５、ビルトイン型の論理回路部１０６、ビルトイン型のメモリ回路部１０７とすることで、ビルトイン型の論理回路部１０６は容量素子９０の存在によって設計パラメータが変化することが無い。すなわち、同一半導体基板上にビルトイン型のメモリ回路部１０５が存在していても、上述のとおり論理回路部の多層配線の構造・材料にはまったく変化を及ぼさないことから、論理回路部のみの場合と完全に互換性のある設計パラメータを用いることが可能となる。別な言い方をすれば、容量素子を有するメモリ回路部と論理回路部からなる混載回路チップにおいて、通常の論理回路部のみの論理回路チップとまったく同等の論理演算能力を維持しつつ高速メモリ機能を発現させることができる。
（第２の実施の形態）
図１５は、第２の実施の形態の半導体装置を示す断面図である。
図１５についても左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに断面の方向を９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
第２の実施の形態の半導体装置においては、容量素子９０の下の配線層（第一配線層および第二配線層）に少なくとも２層分のダマシン形状の銅配線（第１層配線１５および第２層配線２５）が形成されている。このように第１の実施の形態の構造からさらに、コンタクトプラグ４に銅を採用し、さらに第１層配線１５とデュアルダマシン形状（デュアルダマシンコンタクト形状）を形成する事により、さらに拡散層７から第１層配線１５までの抵抗を低減した構造とすることが可能である。
この際、コンタクト層間絶縁膜１は図２のようにシリコン酸化膜とすることも可能であるが、ここでは第１層配線層と同一の層間絶縁膜ＭＰＳとしている。あるいはコンタクト層間絶縁膜１には第１配線層とは異なる別の種類の低誘電率ＳｉＯＣＨ膜を用いても良い。また異種の低誘電率ＳｉＯＣＨ膜の積層構造としてもよい。コンタクト層間絶縁膜１には、Ｃｕ拡散バリア耐性を持つ膜、例えば、上記ＳＣＣ膜を用いることが望ましい。積層構造を用いる場合には、最下層、つまりはエッチストップ膜直上に用いることが望ましい。
特にＳＣＣ膜はプラズマ重合法で成膜されることから、通常のプラズマＣＶＤ法による層間絶縁膜よりも段差被覆性に優れており、エッチストップ膜成膜後の半導体基板（シリコン基板５）のようにゲートの存在による凹凸上に成膜する際にも、良好な埋設性が得られる。
また、本実施の形態では、コンタクトプラグ４の材料にも銅を採用しており、コンタクトプラグ４を含めたプラグおよびビアを含めた配線金属全て（ただし、いわゆるパッドＡｌ層は除く）に銅を用いることで、低抵抗化を実現しており、非常に好ましい形態の一つである。
また、本実施の形態の構造におけるコンタクトプラグ４のコンタクトバリアメタル３は、第１層配線１５の第１層配線バリアメタル膜１３を兼ねており、前述の通りデュアルダマシンプロセスで形成することから、その銅拡散耐性が高く、かつ低抵抗のバリア膜であることが望ましい。前記バリアメタルに使われる金属膜のなかでも、好ましくは窒化タンタル、タンタル／窒化タンタルの積層構造、ルテニウム／チタンの積層構造などが望ましい。
（第３の実施の形態）
図２２および図２３は、第３の実施の形態の半導体装置を示す平面レイアウト図である。すなわち、本実施の形態においては、半導体装置における混載ＤＲＡＭ領域（メモリ領域とロジック領域とが混載された１つのチップ中のメモリ領域を示す）に、ワード線となるゲート電極、ビット線となる配線層、拡散層、容量素子のいずれの形状も、平面視（素子上面から見たとき）において矩形（正方形もしくは長方形）で構成されている。
各図は、第１の実施の形態におけるメモリ回路領域の構造は、代表的な素子構造について示している。特にプレート線１１７や、その他の配線等、下記の説明のために一部の配線等については記載を省略している。
第３の実施の形態の半導体装置においては、容量素子９０の下に設けられている２層分の銅配線が、メモリ素子のビット線および列デコーダー配線を含むものである。
ワード線となるゲート電極８と列デコード線１８が直交している。ビット線１９は列（Ｙ）デコード線１８と平行かつ、直線形状に形成されている。また、シリンダ形状の容量素子９０の平面視における形状は、矩形である（図２２または図２３）。本実施の形態では、３本のビット線１９に対して１本の列デコード線１８の割合で配置している。また、ビット線１９と列デコード線１８の配置比は４：１や５：１など、さらに大きくなっていてもよい。本実施の形態では、ビット線１９の平面視における形状を直線形状（矩形）にすることによって、さらに、シリンダ形状の容量素子９０の平面視における形状も矩形に形成することによって、露光や加工などの形成プロセスが容易となる。
また、図２４は第３の実施の形態の変形例を示す平面レイアウトである。
この第３の実施の形態の変形例においては、半導体装置における混載ＤＲＡＭ領域において、ワード線となるゲート電極、ビット線となる配線層、容量素子のいずれの形状も平面視で矩形（正方形もしくは長方形）に構成され、かつ、拡散層がビット線１９の延在方向に対して斜めに設けられた変形六角形で構成されている（図２４）。
また、第３の実施の形態の変形例においては、容量素子９０の下に設けられている２層分の銅配線が、メモリ素子のビット線およびワード裏打ち配線を含むものである。図２４に示すように、ワード線の抵抗を低減するための、いわゆるワード裏打ち配線となる第５層配線５５と、ワード線とのコンタクトをとるワード線コンタクト１２１がメモリ回路領域の外周に設けられている。
ワード線コンタクト１２１は、図２２および図２３中では平面図のため平面構造のみ示しているが、図２４の実施の形態における論理回路領域に示すように、第５層配線５５から第１層配線１５までのスタック形ビアを介して接続され、さらにその該第１層配線１５とゲート電極８上とにおいてコンタクトプラグ４を介して接続されている。ワード線コンタクト１２１は、一定のビット線毎に形成される。たとえば、ワード線コンタクト１２１は、１６本のビット線毎から、２５６本毎、５１２本毎等、メモリ回路領域の外周に形成する。
図２７は、図２６（図１に相当する）に示した第１の実施の形態に示した断面図（図２６（ａ））と、図２２に示した本実施の形態の平面レイアウト図との関係を示す図である。図２６中の（ａ）の右側に示す、ビルトイン型のメモリ回路部１０７は、図２７中のＹ−Ｙ'線上の構造を示している。図２７では、わかりやすさのため、図２６中の（ａ）の構成要素のうち、一部のみを図示している。
第３の実施の形態の半導体装置構造においては、混載ＤＲＡＭ用多層配線のうち、容量素子９０より下の配線層に、少なくとも２層分の銅配線が形成されている。また、容量素子９０より下の配線層に形成されている２層分の銅配線を、ビット線１９および列（Ｙ）デコード線１８とすることができる。また、容量素子９０より下の配線層に形成されている２層分の銅配線を、ビット線１９およびワード裏打ち配線とすることができる。さらには、容量素子９０より下の配線層に形成されている２層分の銅配線を、メモリ素子の列（Ｙ）デコード線１８およびワード裏打ち配線とすることができる。
したがって、容量素子９０の下部電極の下面と半導体素子（ＭＯＳトランジスタ９）との間に少なくとも銅配線が２層以上形成された場合には、前記配線の１つの配線の上面と容量素子の下面が同一平面上に形成されていることから、メモリ回路部の多層配線構造の必要層数を低減し、その高さを大幅に低減することが可能となり、その形成を容易にすることが可能となる。
（第４の実施の形態）
図２５は、第４の実施形態の半導体装置における混載ＤＲＡＭ領域を示す平面レイアウト図である。
第４の実施の形態の半導体装置においては、ワード線となるゲート電極が素子上面から見たときに矩形（正方形もしくは長方形）で構成され、かつ、拡散層、容量素子がビット線１９の延在方向に対して斜めに設けられた変形六角形であり、ワード線間のビット線１９が、ビット線１９の延在方向に対してずれて接続されている。
図２５は、第１の実施の形態におけるメモリ回路領域の構造について、代表的な素子構造について示している。特にプレート線１１７や、その他の配線等、下記の説明のために一部の配線等については記載を省略している。
図２５は、図２２または図２３に示すレイアウトにおいて、拡散層７をビット線１９に対して傾け、平行四辺形に近い変形六角形にした平面レイアウト図の例である。本実施の形態では、拡散層７を変形六角形に形成することによって、単位面積あたりのビット数を増加させることができる。ただし、レイアウトパターンに斜め形状を搭載することによって、拡散層７の露光プロセス等が複雑になる。
本実施の形態においては、ワード線となるゲート電極８と列デコード線１８が直交している。ビット線１９は列（Ｙ）デコード線１８と平行に形成されているが、容量コンタクト１１９とビット線コンタクト１１８を迂回するように一部斜めに形成されている。ただし、図２５では、斜め部分は第５層配線５５の下になっているため図示されていない。また、本実施の形態では、ビット線３本に対して列デコード線１本の割合で配置しているが、このビット線と列デコード線の配置比は４：１や５：１など、さらに大きくなっていてもよい。
拡散層７をビット線１９に対して傾け、平行四辺形に近い変形六角形にするとともに、シリンダ形状の容量素子９０の平面視における形状も、変形六角形にすることにより、単位面積あたりのビット数を大きくすることが可能である。また、図２５は、ワード線の抵抗を低減するための、いわゆるワード線裏打ち配線となる第５層配線５５と、ワード線とのコンタクトをとるワード線コンタクト１２１をメモリ回路領域の外周に設けたレイアウトを示している。図２５中では、ワード線コンタクト１２１は平面図のため平面構造のみ示しているが、実施の形態における論理回路領域の様に第５層配線５５から第１層配線１５までのスタック形ビアを介して接続され、さらにその該第１層配線１５とゲート電極８上とをコンタクトプラグ４を介して接続されている。ワード線コンタクト１２１は、一定のビット線毎に形成され、１６本のビット線毎から、２５６本毎、５１２本毎等、メモリ回路領域の外周に形成することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
ここで、本願明細書に用いる用語について説明する。
絶縁膜とは、例えば配線材を絶縁分離する膜（層間絶縁膜）であり、低誘電率絶縁膜とは、半導体素子を接続する多層配線間の容量を低減するため、シリコン酸化膜（比誘電率４．５）よりも比誘電率の低い材料を指す。特に、多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくしたポーラスシリカ材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。これらの膜のさらなる低誘電率化が望まれているところである。
本実施の形態において、金属配線材およびコンタクトプラグ材とは、主にＣｕを主成分とする。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。また一部の実施の形態においては、第１層目配線とシリコン基板上に形成されたＭＯＳＦＥＴとを接続するコンタクトプラグ材は主にタングステン（Ｗ）を主成分としている。この場合、第１層目配線とシリコン基板上に形成されたＭＯＳＦＥＴとを絶縁分離するプレメタル絶縁膜（ＰＭＤ）は耐熱性に優れるシリコン酸化膜となる。
バリアメタル膜とは、配線あるいはコンタクトプラグを構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、銅の拡散に対してバリアとなる性質を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）、ルテニウム（Ｒｕ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。またタングステンを主成分に用いるコンタクトプラグのバリアメタルにも前記の金属膜が用いられる。
ダマシン配線とは、あらかじめ形成された層間絶縁膜の溝に、金属配線材を埋め込み、溝内以外の余剰な金属を、例えばＣＭＰなどにより除去することで形成される埋め込み配線をさす。Ｃｕによりダマシン配線を形成する場合には、Ｃｕ配線の側面および外周をバリアメタルで覆い、Ｃｕ配線の上面を、銅拡散耐性（Ｃｕバリア性）を持つ絶縁性バリア膜（キャップ膜とも呼ぶ）で覆う配線構造が一般に用いられる。
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら、回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。ダマシン法による配線形成においては、特に、配線溝あるいはビアホールに対し金属を埋設した後に、余剰の金属部分を除去し、平坦な配線表面を得るために用いる。
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などの基板も含む。
ハードマスクとは、層間絶縁膜の低誘電率化による機械的強度低下やプロセス耐性の低下により、直接プラズマエッチングやＣＭＰを行うことが困難な場合に、層間絶縁膜上に積層し、保護する役割の絶縁膜をさす。
プラズマＣＶＤ法とは、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
ＰＶＤ法とは、通常のスパッタリング法のほか、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図った、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法を含む手法である。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。本発明中では、主にダマシンＣｕ配線を形成する際のＣｕシード層や、バリアメタル層を形成する際に使用することができる。
１ コンタクト層間絶縁膜
２ エッチストップ膜
３ コンタクトバリアメタル膜
４ コンタクトプラグ
５ シリコン基板
６ 素子分離ＳＴＩ
７ 拡散層
８ ゲート電極
９ ＭＯＳトランジスタ
１１ 第１層の層間絶縁膜
１２ 第１層配線開口部
１３ 第１層配線バリアメタル膜
１５ 第１層配線
１７ 行デコード線
１８ 列デコード線
１９ ビット線
２０ 第１層配線のキャップ膜
２１ 第２層の層間絶縁膜
２２ 第２層配線開口部
２３ 第２層配線バリアメタル膜
２５ 第２層配線
３０ 第２層配線のキャップ膜
３１ 第３層の層間絶縁膜
３２ 第３層配線開口部
３３ 第３層配線バリアメタル膜
３５ 第３層配線
４０ 第３層配線のキャップ膜
４１ 第４層の層間絶縁膜
４２ 第４層配線開口部
４３ 第４層配線バリアメタル膜
４４ ハードマスク絶縁膜
４５ 第４層配線
５０ 第４層配線のキャップ膜
５１ 第５層の層間絶縁膜
５２ 第５層配線開口部
５３ 第５層配線バリアメタル膜
５４ ハードマスク絶縁膜
５５ 第５層配線
６０ 第５層配線のキャップ膜
６１ 第６層の層間絶縁膜
６２ 第６層配線開口部
６３ 第６層配線バリアメタル膜
６５ 第６層配線
７０ 第６層配線のキャップ膜
７１ 第７層の層間絶縁膜
７２ 第７層配線開口部
７３ 第７層配線バリアメタル膜
７５ 第７層配線
８０ 第７層配線のキャップ膜
８１ シリンダ加工レジスト膜Ａ
８２ シリンダ加工レジスト膜Ｂ
８３ シリンダ加工レジスト膜Ｃ
８４ シリンダ加工マスク絶縁膜
８８ 容量素子開口部Ａ
８９ 容量素子開口部Ｂ
９０ 容量素子
９１ 下部電極膜
９２ 容量絶縁膜
９３ 上部電極膜
９４ ハードマスク絶縁膜
９５ シリンダ加工レジスト膜
９６ 下部電極加工レジスト膜
９７ 上部電極加工レジスト膜
９８ 容量素子開口部
９９ プレート線配線
１０１ アドオン型のメモリ回路部
１０２ アドオン型の論理回路部
１０３ 多層配線部
１０４ リフトアップ配線部
１０５ ビルトイン型のメモリ回路部
１０６ ビルトイン型の論理回路部
１０７ ビルトイン型のメモリ回路部（１０５の垂直方向の断面構造図）
１１１ リフトアップ絶縁膜Ａ
１１２ リフトアップ配線プラグＡ
１１３ 容量加工ストップ膜
１１４ リフトアップ絶縁膜Ｂ
１１５ リフトアップ配線プラグＢ
１１６ 配線加工ストップ膜
１１７ プレート線
１１８ ビット線コンタクト
１１９ 容量コンタクト
１２０ 容量セルコンタクト
１２１ ワード線コンタクト

Claims (20)

  1. トランジスタを有する半導体基板と、
    前記半導体基板上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、
    前記多層配線層内に埋め込まれた、下部電極、容量絶縁膜、および上部電極を有しており、メモリ素子を構成する容量素子と、を備え、
    前記容量素子と前記トランジスタとの間にダマシン形状の銅配線が少なくとも１層以上形成され、
    １つの前記配線の上面と前記容量素子の下面とが略同一平面上にあり、
    前記容量素子上に銅配線が少なくとも１層以上形成されている、半導体装置。
  2. 前記容量素子の前記下部電極は、銅に対する拡散バリア性を有する導電性金属を含む、請求項１に記載の半導体装置。
  3. 前記下部電極に接続した下部容量配線と、前記上部電極に接続した上部容量配線との間に、
    少なくとも１層以上の前記配線が設けられており、
    前記配線がダマシン形状の銅配線である、請求項１または２に記載の半導体装置。
  4. 前記容量素子の下の前記配線層に少なくとも２層分のダマシン形状の前記銅配線が形成されている、請求項１から３のいずれかに記載の半導体装置。
  5. 前記容量素子の厚みが、前記配線層の厚みより大きい、請求項１から４のいずれかに記載の半導体装置。
  6. 前記容量素子の厚みが、前記配線層の厚みの２層分より小さい、請求項１から５のいずれかに記載の半導体装置。
  7. 前記容量素子の下に設けられている２層分の銅配線が、前記メモリ素子のビット線および列デコーダー配線を含む、請求項１から６のいずれかに記載の半導体装置。
  8. 前記容量素子の下に設けられている２層分の銅配線が、前記メモリ素子のビット線およびワード裏打ち配線を含む、請求項１から６のいずれかに記載の半導体装置。
  9. 前記容量素子の下に設けられている２層分の銅配線が、前記メモリ素子の列デコーダー線およびワード裏打ち配線を含む、請求項１から６のいずれかに記載の半導体装置。
  10. メモリ領域とロジック領域とが混載された、請求項１から９のいずれかに記載の半導体装置。
  11. 少なくとも前記容量素子が形成された領域の前記配線層のすべての前記配線における主成分が、銅で構成された、請求項１から１０のいずれかに記載の半導体装置。
  12. 前記絶縁膜が、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）を含む低誘電率ＳｉＯＣＨ膜と前記配線上のキャップ絶縁膜とからなる積層構造から構成され、
    前記容量素子の開口部以外の前記容量絶縁膜の下部に部分的にシリコン酸化膜が設けられた、請求項１から１１のいずれかに記載の半導体装置。
  13. 前記キャップ絶縁膜と前記低誘電率ＳｉＯＣＨ膜のそれぞれの炭素／シリコン比を、キャップ絶縁膜（Ｃ／Ｓｉ）、低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）としたとき、
    前記キャップ絶縁膜（Ｃ／Ｓｉ）／前記低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）＜２である、請求項１２に記載の半導体装置。
  14. ワード線となるゲート電極、ビット線となる前記配線層、および拡散層をさらに備え、
    平面視において、前記ワード線、前記ビット線、前記拡散層、および前記容量素子の形状は、矩形である、請求項１から１３のいずれかに記載の半導体装置。
  15. ワード線となるゲート電極、ビット線となる前記配線層、および拡散層をさらに備え、
    平面視において、前記ワード線、前記ビット線および前記容量素子の形状が、矩形であり、
    前記拡散層が、前記ビット線の延在方向に対して斜めに設けられた変形六角形である、請求項１から１３のいずれかに記載の半導体装置。
  16. ワード線となるゲート電極、ビット線となる前記配線層、および拡散層をさらに備え、
    平面視において、前記ワード線および前記ビット線の形状が、矩形であり、
    前記拡散層および前記容量素子が、前記ビット線の延在方向に対して斜めに設けられた変形六角形であり、
    前記ビット線が、前記ビット線の延在方向に対してずれて接続されている、請求項１から１３のいずれかに記載の半導体装置。
  17. 前記トランジスタは、第一の拡散層、第二の拡散層、およびゲート電極により構成され、
    前記半導体基板上に、ゲート絶縁膜を介して前記ゲート電極が設けられており、
    前記ゲート電極の両側の前記半導体基板の表面近傍に、前記第一の拡散層および前記第二の拡散層が設けられている、請求項１から１６のいずれかに記載の半導体装置。
  18. 前記ゲート絶縁膜は、高誘電率ゲート絶縁膜である、請求項１７に記載の半導体装置。
  19. 前記ゲート電極は、メタルゲート電極である、請求項１７または１８に記載の半導体装置。
  20. 前記第一の拡散層および前記第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層である、請求項１７から１９のいずれかに記載の半導体装置。
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