JP2011109327A

JP2011109327A - 信号処理装置

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Publication number: JP2011109327A
Application number: JP2009261129A
Authority: JP
Inventors: Yasuyuki Tanaka; 康之田中
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2009-11-16
Filing date: 2009-11-16
Publication date: 2011-06-02
Anticipated expiration: 2029-11-16
Also published as: JP5495726B2

Abstract

【課題】ジッタの少ないクロックを発生させる
【解決手段】第１の発振器と、前記第１の発振器から出力される第１のクロックの周波数とは異なる周波数の第２のクロックを出力する第２の発振器と、前記第１の発振器からの第１のクロックと前記第２の発振器からの第２のクロックのうちの一方を選択する選択手段と、前記選択手段により選択された第１のクロックまたは第２のクロックの周波数を逓倍し、出力クロックを生成する生成手段と、前記第１の発振器からの第１のクロックを逓倍する逓倍回路と、前記逓倍回路からの出力信号と前記生成手段からの出力クロックとの位相差を検出し、前記位相差を示す信号を前記第２の発振器に出力することにより前記第２の発振器からの第２のクロックの周波数を変更する位相検出手段とを備える。
【選択図】図２

Description

本発明は信号処理装置に関する。

従来、ビデオ信号を伝送するためのインターフェイスの規格として、シリアルデジタルインターフェイス（ＳＤＩ）規格（ＳＭＰＴＥ２９２Ｍ）が知られている。

ＳＤＩ規格では、複数の映像方式（テレビジョン方式）のビデオ信号を出力することができる。例えば、出力するビデオ信号がＮＴＳＣ方式の場合にはフィールド周波数が５９．９４Ｈｚとなり、ＰＡＬ方式の場合にはフィールド周波数が５０．００Ｈｚとなる。ＰＡＬ方式のＨＤビデオ信号の場合、走査線数が１２５０本、１ラインあたりのサンプルを２２００とすると、サンプリング周波数が７４．２５メガヘルツ（ＭＨｚ）（＝５０／２×１２５０×２２００）となる。一方、ＮＴＳＣ方式のＨＤビデオ信号の場合、走査線数が１１２５本、１ラインあたりのサンプル数を２２００とすると、サンプリング周波数は７４．１７５８２ＭＨｚ（＝６０／１．００１×１／２×１１２５×２２００）となる。また、ＳＤＩ規格では、伝送されるビデオ信号のジッタについても厳しい規格が定められている。

そこで、二つのＶＣＸＯ（電圧制御水晶発振器）を備えることで、この様なＳＤＩ規格に従ってビデオ信号を伝送するためのサンプリングクロックを生成する回路が提案されている（例えば、特許文献１参照）。

特開平９−１５３７９３号

ＶＣＸＯは、周波数が６０ＭＨｚを超えた場合に、コストが急激に上昇してしまう。

従来は、この様な高価なＶＣＸＯを用いるため、回路のコストが上昇してしまうという問題があった。

本発明はこの様な問題を解決し、ジッタの少ないクロックを発生させることが可能な装置を提供することを一つの目的とする。

本発明は、第１の発振器と、前記第１の発振器から出力される第１のクロックの周波数とは異なる周波数の第２のクロックを出力する第２の発振器と、前記第１の発振器からの第１のクロックと前記第２の発振器かの第２のクロックのうちの一方を選択する選択手段と、前記選択手段により選択された第１のクロックまたは第２のクロックの周波数を逓倍し、出力クロックを生成するクロック生成手段と、前記第１の発振器からの第１のクロックを逓倍する逓倍回路と、前記逓倍回路からの出力信号と前記クロック生成手段からの出力クロックとの位相差を検出し、前記位相差を示す信号を前記第２の発振器に出力することにより前記第２の発信器からの第２のクロックの周波数を変更する位相検出手段とを備える。

高周波数のクロックを生成する高価な発振器を使うことなく、ジッタが少ないクロックを発生することができる。

本発明の実施形態におけるビデオカメラの構成を示すブロック図である。出力部の構成を示すブロック図である。

図１は本発明の実施形態としてのビデオカメラ１００の構成を示すブロック図である。

図１において、撮像部１０１はＣＰＵ１０６の指示に従い、被写体の画像を撮影し、動画像信号を生成して信号処理部１０２に出力する。撮像部１０１は、ＨＤの解像度を有し、ＮＴＳＣ方式の動画像信号とＰＡＬ方式の動画像信号とを出力することができる。撮像部１０１は、ＣＰＵ１０６によりＮＴＳＣ方式が設定された場合、フィールド周波数が５９．９４ＨｚのＨＤの動画像信号を出力し、ＰＡＬ方式が設定された場合にはフィールド周波数が５０ＨｚのＨＤの動画像信号を出力する。

信号処理部１０２はＣＰＵ１０６の指示に従い、撮影時においては撮像部１０１から出力された動画像信号に対して公知の圧縮符号化処理を施して記録再生部１０７に出力する。また、信号処理部１０２は撮影された動画像信号を表示制御部１０４に出力し、表示部１０５に対して被写体の動画像を表示する。また、信号処理部１０２は、再生時においては、再生された動画像信号を復号、伸張処理して出力部１０９に出力する。また、信号処理部１０２は、再生された動画像信号を表示制御部１０４に送り、表示部１０５に再生画像を表示する。

メモリ１０３は、信号処理部１０２による処理のために動画像信号を一時的に記憶する。表示制御部１０４は、記録時においては撮影された動画像を表示部１０５に表示し、再生時においては再生された動画像を表示部１０５に表示する。また、表示制御部１０４は、ＣＰＵ１０６の指示により、メニュー情報等の各種の情報を表示部１０５に表示する。表示部１０５は液晶パネル等の表示装置を有する。

ＣＰＵ１０６は操作部１１０の指示に従い、ビデオカメラ１００の各部の動作を制御する。記録再生部１０７は、記録時においては信号処理部１０２からの動画像信号を記録媒体１０８に記録し、再生時においては記録媒体１０８から動画像信号を再生して信号処理部１０２に出力する。

出力部１０９は、信号処理部１０２から出力された動画像信号をＳＤＩ規格に従い、デジタル信号として外部機器に出力する。操作部１１０は電源スイッチや撮影開始、停止を指示するスイッチ、再生スイッチ等の各種のスイッチを備える。ユーザは操作部１１０を操作することにより、ビデオカメラ１００の動作を指示する。

タイミング生成部１１１は、入力端子１１２に供給された外部からの基準信号に従って、基準クロックを生成する。タイミング生成部１１１からの基準クロックは、ビデオカメラ１００の各部の動作クロックとして使われる。

本実施形態では、信号処理部１０２は一つのＬＳＩとして構成される。また、信号処理部１０２のＬＳＩは、後述の様に、タイミング生成部１１１からの基準クロックを逓倍するためのＰＬＬ回路を備えている。

次に、ビデオカメラ１００における基本的な記録再生処理について説明する。

操作部１１０により電源が投入され、撮影開始が指示されると、撮像部１０１が被写体を撮影し、デジタル信号として動画像信号を出力する。信号処理部１０２は撮影された動画像信号を圧縮し、記録再生部１０７に出力する。記録再生部１０７は、信号処理部１０２からの動画像信号を記録媒体１０８に記録する。このとき、記録再生部は、動画像信号以外に、不図示のマイクから取得され、処理された音声信号や、必要な付加情報を動画像信号と共に記録する。また、本実施形態では、記録されている動画像信号がＮＴＳＣ方式なのかＰＡＬ方式なのかを示す付加情報も記録する。本実施形態では、記録媒体１０８としてフラッシュメモリを用いるが、他の記録媒体を用いることも可能である。

撮影停止の指示があると、信号処理部１０２は動画像信号の圧縮処理を停止して、記録再生部１０７は動画像信号の記録を停止する。本実施形態では、撮影開始から撮影停止までの間に記録された動画像信号を一つのファイルとして記録媒体１０８に記録する。

また、撮影時において、出力部１０９は、不図示のケーブルが接続された場合に、信号処理部１０２から出力された動画像信号を受け取り、外部機器に対してＨＤのビデオ信号として出力する。このとき、ＣＰＵ１０６は、撮影中の動画像信号がＮＴＳＣ方式なのかＰＡＬ方式なのかを判別し、判別結果に応じて出力部１０９の動作を制御する。

次に、再生時の処理を説明する。操作部１１０により記録媒体１０８に記録された動画像の再生指示があると、ＣＰＵ１０８は、指定された動画像信号を記録媒体１０８から再生するように記録再生部１０７に指示する。記録再生部１０７は記録媒体１０８から指定された動画像信号を再生し、信号処理部１０２に出力する。信号処理部１０２は、再生された動画像信号を復号し、表示制御部１０４に出力する。表示制御部１０４は再生された動画像を表示部１０５に表示する。

また、信号処理部１０２は、再生された動画像信号を出力部１０９に出力する。出力部１０９は、不図示のケーブルが接続された場合に、信号処理部１０２から出力された動画像信号を受け取り、外部機器に対してＨＤのビデオ信号として出力する。ＣＰＵ１０６は、再生された動画像信号の付加情報に基づいて、再生された動画像信号がＮＴＳＣ方式なのかＰＡＬ方式なのかを判別し、判別結果に応じて出力部１０９の動作を制御する。

次に、出力部１０９について説明する。図２は出力部１０９とその周辺回路の構成を示す図である。出力部１０９は、前述の様に、ＳＤＩ規格に従いＨＤのビデオ信号を出力する。また、出力部１０９は、ＣＰＵ１０６からの指示に従い、ＮＴＳＣ方式とＰＡＬ方式の二種類のビデオ信号を切り替えて出力する。

出力部１０９は、ビデオ出力回路２０１、シリアル化回路２０２、ドライバ２０３、ラグリードフィルタ２０４、ＶＣＸＯ２０５から主に構成される。そして、ビデオ出力回路２０１は、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）により構成している。

また、タイミング生成回路１１１は同期分離回路１１１ａ、ラグリードフィルタ１１１ｂ、第１の電圧制御水晶発振器（ＶＣＸＯ）１１１ｃを有する。第１の発振器ＶＣＸＯ１１１ｃは中心周波数として２７ＭＨｚの第１のクロックを発生する。ＶＣＸＯ１１１ｃの出力クロックはビデオカメラ１００の基準クロックとして各部に供給される。

信号処理部１０２は、前述の様に一つのＬＳＩで構成される。また、信号処理部１０２は、ＶＣＸＯ１１１ｃからの基準クロックを逓倍して出力するＰＬＬ回路１０２ａを有する。また、ＰＬＬ回路１０２ａは、出力部１０９が出力するビデオ信号のフィールド周波数に従って、出力信号の周波数を変更する。

図２において、ＰＬＬ回路１０２ａのクロックと共に、信号処理部１０２から動画像信号がＦＩＦＯメモリ２１２に出力される。信号処理部１０２は、動画像信号をパラレルデータとして出力する。また、動画像信号は、輝度信号が１０ビット、色差信号が１０ビットのデジタルデータとして出力される。ＦＩＦＯメモリ２１２は、信号処理部１０２から出力された動画像信号をＰＬＬ回路１０２ａのクロックに同期して記憶する。

一方、タイミング生成回路１１１には装置外部から基準信号が供給される。この基準信号は水平同期信号の周波数に対応した同期信号を有し、同期分離回路１１１ａは基準信号から同期信号を検出して位相比較回路２０７に出力する。位相比較回路２０７のもう一方の入力には、ＶＣＸＯ１１１ｃからの２７ＭＨｚの基準クロックを水平同期信号の周波数となるように分周器２０８で分周した信号が供給される。位相比較回路２０７はこれら二つの入力信号の位相差を検出し、ＤＡ変換器２０６に出力する。ＤＡ変換器２０６はＰＷＭ回路で構成され、位相比較器２０７からの位相差の信号をアナログ電圧の信号に変換してラグリードフィルタ１１１ｂに出力する。ラグリードフィルタ１１１ｂはＤＡ変換器２０６からのアナログ電圧の信号を平均化し、ＶＣＸＯ１１１ｃに供給する。ＶＣＸＯ１１１ｃは、ラグリードフィルタ１１１ｃからの電圧に応じて発信周波数が変更する。この様に、ＶＣＸＯ１１１ｃにより、外部からの基準信号に位相同期した基準クロックが生成される。

ＶＣＸＯ１１１ｃから出力された基準クロックは、信号処理部１０２のＰＬＬ回路１０２ａと選択回路２１１のｂ端子とに出力される。ＰＬＬ回路１０２ａは、基準クロックの周波数を逓倍し、ＦＩＦＯメモリ２１２への書き込みクロックを生成する。

本実施形態では、再生されたＮＴＳＣ方式とＰＡＬ方式のビデオ信号を切り替えて出力する。ＰＬＬ回路１０２ａは、ＣＰＵ１０６によりＮＴＳＣ方式が選択されている場合には、基準クロックの周波数を７４．１７５８２ＭＨｚに逓倍して出力する。また、ＣＰＵ１０６によりＰＡＬ方式が選択されている場合には、基準クロックの周波数を７４．２５ＭＨｚに逓倍して出力する。

また、選択回路２１１のａ端子には、第２の発振器ＶＣＸＯ２０５からの出力信号が供給される。ＶＣＸＯ２０５は中心周波数として２６．９７３ＭＨｚの第２のクロックを発生する。このＶＣＸＯ２０５からのクロックの周波数は、ＶＣＸＯ１１１ｃからの基準クロックの周波数２７ＭＨｚに対して１／１．００１の関係を持つ。

選択回路２１１は、出力するビデオ信号の方式としてＮＴＳＣ方式が選択されている場合にはａ端子に接続し、ＶＣＸＯ２０５の出力信号を選択する。また、選択回路２１１は、ＰＡＬ方式が選択されている場合にはｂ端子に接続し、ＶＣＸＯ１１１ｃの出力信号を選択する。選択回路２１１により選択された信号は、逓倍回路２０９により１１逓倍され、分周器２１０により４分周され、ビデオ信号の出力クロックとして出力される。

選択回路２１１によりＶＣＸＯ１１１ｃの出力信号が選択された場合には、分周器２１０からの出力クロックの周波数は７４．２５ＭＨｚとなる。また、選択回路２１１によりＶＣＸＯ２０５の出力信号が選択された場合には、分周器２１０からの出力クロックの周波数は７４．１７５８２ＭＨｚとなる。この様に、選択回路２１１により何れの信号を選択した場合でも、選択回路２１１から出力された信号は同じ逓倍係数で逓倍される。

分周器２１０からの出力クロックは、ＦＩＦＯメモリ２１２の読み出し用クロックとして供給される。また、分周器２１０の出力クロックは、多重回路２１３、シリアル化回路２０２、分周器２１５にも供給される。この様に、ＮＴＳＣ方式が選択されている場合にはＶＣＸＯ２０５の出力信号を逓倍したクロックを読み出しクロックとしてＦＩＦＯメモリ２１２に供給する。そのため、ジッタの無い安定したビデオ信号がＦＩＦＯメモリ２１２から読み出される。

ＦＩＦＯメモリ２１２から読み出されたビデオ信号は、多重回路２１３に供給され、他のデータと多重されてシリアル化回路２０２に出力される。シリアル化回路２０２は、多重回路２１３からのパラレルデータをＳＤＩ規格に応じたシリアルデータに変換する。そして、シリアル化回路２０２からのシリアルデータは、７５Ωドライバ２０３を介して外部に出力される。

また、分周器２１５は、分周器２１０からの出力クロックをＮ分周（Ｎは所定数）して位相検出回路２１６に出力する。一方、ＰＬＬ回路１０２ａから出力されたクロックも分周器２１４によりＮ分周され、位相検出部２１６に出力される。

位相検出部２１６は、これら二つのクロックの位相差を検出し、位相差を示す信号をＤＡ変換器２１８に出力する。ＤＡ変換器２１８はＰＷＭ回路で構成され、位相検出回路２１８からの位相差の信号をアナログ電圧の信号に変換してラグリードフィルタ２０４に出力する。ラグリードフィルタ２０４はＤＡ変換器２１８からのアナログ電圧の信号を平均化し、ＶＣＸＯ２０５に供給する。ＶＣＸＯ２０５は、ラグリードフィルタ２０４からの電圧に応じて発信周波数が変更する。

ここで、７４．１７５８２＝２７．００×（５０／９１）×（６０／１２）となることから、ＰＬＬ回路１０２ａにおいては、例えば、２７ＭＨｚのクロックから７４．１７５８２ＭＨｚのクロックを生成するためには、二段階で基準クロックを逓倍する必要がある。そのため、ＰＬＬ回路１０２ａから出力された７４．１７５８２ＭＨｚのクロックに含まれるジッタは、ＳＤＩのジッタ規格を満足することができない。従って、ＰＬＬ回路１０２ａからの出力クロックを使って、ビデオ信号を出力することができない。

一方、ＶＣＸＯ２０５、逓倍回路２０９、分周期２１０、分周器２１５、位相検出回路２１６、ＤＡ変換器２１８、ラグリードフィルタ２０４によりＰＬＬ回路が構成される。そのため、ＮＴＳＣ方式が選択されている場合には、分周器２１０からの出力クロックが信号処理部１０２のＰＬＬ回路１０２ａから出力された書き込みクロックにゆっくりと追従することになる。その結果、７４．１７５８２ＭＨｚの安定した出力クロックを用いることにより、出力されるビデオ信号のジッタを削減し、ＳＤＩで既定されたジッタの規格を満足することができる。

また、ＦＩＦＯメモリ２１２に記憶されるデータがあふれたり、或いは、不足するといったことも無い。

これに対し、ＰＡＬ方式が選択されている場合、選択回路２１１はｂ端子に接続し、ＶＣＸＯ２０５からの信号を１１逓倍後、４分周した７４．２５ＭＨｚの出力クロックがＦＩＦＯメモリ２１２に出力される。一方、ＰＬＬ回路１０２ａも同様に、ＶＣＸＯ２０５からの基準クロックを１１逓倍後、４分周した７４．２５ＭＨｚの書き込みクロックを生成する。

ＰＡＬ方式が選択された場合には、ＦＩＦＯメモリ２１２の書き込みクロックと読み出しクロックは、どちらもＶＣＸＯ２０５からの基準クロックに位相同期しており、原理的には位相ずれが発生することは無い。しかし、記録開始時等に、ＦＩＦＯメモリ２１２に記憶されるデータがあふれる、或いは不足することが無い様に、データ量検出回路２１７によりＦＩＦＯメモリ２１２に対するデータの書き込みやデータの読み出しを制御する。

この様に、本実施形態によれば、ＰＡＬ方式に対応した７４．２５ＭＨｚの出力クロックを生成する場合には、ＶＣＸＯ１１１ｃからの基準クロックを選択して逓倍する。一方、ＮＴＳＣ方式に対応した７４．１７５８２ＭＨｚの出力クロックを生成する場合には、ＶＣＸＯ２０５からのクロックを選択して逓倍する。そして、ＶＣＸＯ２０５のクロック周波数を基準クロックに対して１０００／１００１の関係、即ち、１：１．００１の関係となるように設定している。

そのため、従来の様に、高い周波数を生成するＶＣＸＯを使わずに、ジッタが安定した７４．２５ＭＨｚと７４．１７５８２ＭＨｚのクロックを生成することができる。

また、ＮＴＳＣ方式のビデオ信号を出力する場合には、基準クロックを信号処理部１０２内のＰＬＬ回路で逓倍したクロックに対して、ＶＣＸＯ２０５からのクロックを逓倍した出力クロックをゆっくり追従させている。そのため、信号処理部１０２から出力されるビデオ信号に同期し、且つ、ジッタが少ないビデオ信号を出力することができる。

なお、本実施形態では、選択回路２１１の出力クロックを１１逓倍した後、４分周したが、１１／４逓倍することが可能であれば、これ以外の構成を採ることも可能である。また、本実施形態では、ビデオ出力回路２０１を一つのＦＰＧＡで構成したが、一般的なＬＳＩで構成することも可能である。

また、本実施形態では、外部から入力された基準信号に対してＶＣＸＯ１１１ｃの基準クロックを位相同期させているが、基準信号を入力せずに、ＶＣＸＯ１１１ｃを自走発振させる様にしてもよい。また、外部の基準信号に基準クロックを位相同期させる必要がなければ、ＶＣＸＯではなく、水晶発振器や他の安定した発信器を用いることもできる。

また、本実施形態では、ＶＣＸＯ１１１ｃのクロック周波数を２７ＭＨｚとしたが、これ以外にも、１３．５ＭＨｚ、９ＭＨｚ、５４ＭＨｚといった、整数比となる周波数でもよい。ただし、周波数が高い場合にはＶＣＸＯが高価になり、また、周波数が低い場合には逓倍された出力クロックに含まれるジッタ大きくなることもある。

Claims

第１の発振器と、
前記第１の発振器から出力される第１のクロックの周波数とは異なる周波数の第２のクロックを出力する第２の発振器と、
前記第１の発振器からの第１のクロックと前記第２の発振器からの第２のクロックのうちの一方を選択する選択手段と、
前記選択手段により選択された第１のクロックまたは第２のクロックの周波数を逓倍し、出力クロックを生成する生成手段と、
前記第１の発振器からの第１のクロックを逓倍する逓倍回路と、
前記逓倍回路からの出力信号と前記生成手段からの出力クロックとの位相差を検出し、前記位相差を示す信号を前記第２の発振器に出力することにより前記第２の発振器からの第２のクロックの周波数を変更する位相検出手段とを備える信号処理装置。
前記出力クロックを用いてビデオ信号を出力する出力手段を備えたことを特徴とする請求項１に記載の信号処理装置。
前記出力手段は、ＳＤＩ規格に従って前記ビデオ信号を出力することを特徴とする請求項２に記載の信号処理装置。
前記出力手段は、前記逓倍回路からの出力信号に応じてビデオ信号を記憶し、前記出力クロックに応じてビデオ信号を出力するメモリを有することを特徴とする請求項２に記載の信号処理装置。
前記生成手段は、前記選択手段により前記第１の発振器の出力信号が選択された場合には第１の周波数の出力クロックを生成し、前記選択手段により前記第２の発振器の出力信号が選択された場合には前記第１の周波数とは異なる第２の周波数の出力クロックを生成し、
前記逓倍回路は、前記選択手段により前記第１の発振器からの第１のクロックが選択された場合には第１の周波数の信号を出力し、前記選択手段により前記第２の発振器からの第２のクロックが選択された場合には前記第２の周波数の信号を出力することを特徴とする請求項１から４の何れか１項に記載の信号処理装置。
前記生成手段は、前記選択手段が前記第１の発振器からの第１のクロックと第２の発振器から第２のクロックの何れを選択した場合でも、同じ逓倍係数により前記選択手段からの出力信号の周波数を逓倍することを特徴とする請求項１から５の何れか１項に記載の信号処理装置。
前記第１の発振器は中心周波数が２７ＭＨｚであり、前記第２の発振器は中心周波数が前記第１の発振器に対して１／１．００１の関係にある周波数であることを特徴とする請求項１から６の何れか１項に記載の信号処理装置。
前記生成手段は、前記選択手段からの出力信号を１１／４逓倍することにより前記出力クロックを生成することを特徴とする請求項７に記載の信号処理装置。
前記第１の発振器と第２の発振器は、電圧制御水晶発振器であることを特徴とする請求項１から８の何れか１項に記載の信号処理装置。