JP2011187141A - 転送回路及びそれを用いた不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消費電力の抑制及び動作信頼性を向上させる転送回路及びそれを用いた不揮発性半導体記憶装置を提供すること。
【解決手段】第１ノードＮ１におけるデータを反転させ、第２ノードＮ７に転送する第１インバータ９０と、前記第２ノードＮ７における前記データを反転させ、前記第１ノードに転送する第２インバータ９１と、第１信号線１５と、第２信号線１５と、前記第１ノードＮ１におけるデータを保持可能とする第１保持回路０ＤＬｅと、前記第２ノードにおけるデータを保持可能とする第２保持回路０ＤＬｏとを具備し、前記第１保持回路０ＤＬｅが前記データを出力する際、前記第１、第２インバータをオフ状態とし、前記第２保持回路０ＤＬｏが前記データを出力する際、前記第１インバータをオフ状態、第２インバータをオン状態とする。
【選択図】図５

Description

本発明は、転送回路及びそれを用いた不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリにおいて、ホストまたはメモリセルトランジスタから転送されたデータを保持するデータラッチ回路とセンスアンプとには、配線容量の大きな共通のデータバスが接続される。このデータラッチ回路はスイッチ素子と２つのインバータとを備える。そしてこれら２つのインバータは各々の出力端が他方の入力端に接続された構成をとる（特許文献１参照）。そして、このデータラッチ回路が保持するデータは、互いを接続する配線の電圧に応じた値とされる。

データの書き込み時には、このデータラッチ回路からセンスアンプを介してメモリセルトランジスタにデータを転送する。またデータの読み出し時には、メモリセルトランジスタの保持するデータをセンスアンプが読み出し、その読み出したデータをデータラッチ回路に転送する。

特開平９−２７４５２７号公報

本発明は、消費電力の抑制及び動作信頼性を向上させる転送回路及びそれを用いた不揮発性半導体記憶装置を提供する。

この発明の一態様に係る転送回路は、オンまたはオフする機能を備え、前記オン状態において第１ノードにおけるデータを反転させ、第２ノードに転送する第１インバータと、オンまたはオフする機能を備え、前記オン状態において前記第２ノードにおける前記データを反転させ、前記第１ノードに転送する第２インバータと、前記第１ノードに接続される第１信号線と、前記第２ノードに接続される第２信号線と、前記第１ノードに対してデータを出力可能とされ、且つこの第１ノードにおけるデータを保持可能とする第１保持回路と、前記第２ノードに対してデータを出力可能とされ、且つこの第２ノードにおけるデータを保持可能とする第２保持回路とを具備し、前記第１保持回路が前記データを、前記第１ノードを介して前記第１信号線に対して出力する際、前記第１、第２インバータをそれぞれオフ状態とし、前記第２保持回路が前記データを、前記第２ノード及び前記第２信号線を介して前記第１信号線に対して出力する際、前記第１インバータをオフ状態、第２インバータをオン状態とする。

この発明の一態様に係る不揮発性半導体装置は、請求項１記載の転送回路と、電荷蓄積層と制御ゲートとを備え、前記データを保持可能とされたメモリセルの電流経路が直列接続されたメモリセルアレイと、前記メモリセルに対し、前記データの書き込みをするセンスアンプと、前記第１保持回路と前記第２保持回路とが保持する前記データを演算する演算回路と、前記第１、第２インバータのオンまたはオフを制御する制御部とを具備し、前記第１保持回路が保持する前記データを前記メモリセルに転送する際、前記制御部が前記第１インバータ及び前記第２インバータをオフ状態とさせつつ、前記第１保持回路が保持する前記データに応じた電圧を第１信号線に転送し、前記第２保持回路が保持する前記データを前記メモリセルに転送する際、前記制御部が前記第１インバータをオフ状態、前記第２インバータをオン状態とさせつつ、前記第２保持回路が保持する前記データに応じた電圧を第２信号線を介して前記第１信号線に転送し、前記第１、第２保持回路が前記第１、第２信号線を介して前記演算回路に転送した前記データは、書き込みデータとして前記センスアンプに転送される。

本発明によれば、消費電力の抑制及び動作信頼性を向上させる転送回路及びそれを用いた不揮発性半導体記憶装置を提供できる。

この発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 この発明の実施形態に係るメモリセルアレイとセンスアンプとのブロック図。 この発明の実施形態に係るデータ制御回路のブロック図。 この発明の実施形態に係るメモリセルトランジスタの閾値分布。 この発明の実施形態に係るデータラッチ回路のブロック図。 この発明の実施形態に係るバッファの回路図。 この発明の実施形態に係るデータラッチ回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係るデータラッチ回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係るデータラッチ回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係るデータラッチ回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係る演算回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係る演算回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係る演算回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係る演算回路へのデータの書き込み動作を示す概念図。 この発明の実施形態に係るデータラッチ回路へのデータの読み出し動作を示す概念図。 この発明の実施形態に係るデータラッチ回路へのデータの読み出し動作を示す概念図。 この発明の実施形態に係るデータラッチ回路へのデータの読み出し動作を示す概念図。 この発明の実施形態に係るデータラッチ回路へのデータの読み出し動作を示す概念図。 この発明の実施形態に係るデータラッチ回路の回路図。 この発明の実施形態の変形例に係るデータラッチ回路のブロック図。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[一実施形態]
この発明の一実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。本実施形態は、特にデータの書き込み時及び読み出し時において、プリチャージ方式を用いず、例えば、データの書き込み時においてデータバスの電位をデータラッチにおけるＭＯＳトランジスタを用いて‘Ｈ’レベルまたは‘Ｌ’レベルとし、またデータの読み出し時において、以下説明するセンスアンプ内の演算回路がデータバスを介してデータラッチにデータを転送するものである。なお、プリチャージ方式とは、以下説明するデータ制御回路内に設けられたプリチャージ回路がデータバスをプリチャージすることでデータの転送を行うものである。

＜全体構成について＞
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成である。図示するように、本実施形態に係ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１（図中、ＭＣＡと表記）、ワード線制御回路２、センスアンプ３、カラムデコーダ４、入出力制御回路５、データ入出力バッファ６、アドレスデコーダ７、制御信号発生回路８、制御電圧発生回路９、パラメータ記憶部１０を備える。まず、メモリセルアレイ１について説明する。

メモリセルアレイ１は、例えば２値以上のデータを保持可能な不揮発性のメモリセルトランジスタＭＴを備えた半導体メモリであって、例えばＮＡＮＤ型フラッシュメモリである。そして、メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、該メモリセルトランジスタＭＴの電流経路の一端はビット線ＢＬに接続される。このメモリセルアレイ１の構成の詳細は図２を用いて説明する。

ワード線制御回路２はロウデコーダとして機能する。すなわち、ワード線制御回路２は、メモリセルアレイ１のロウ方向を選択し、該選択されたメモリセルトランジスタＭＴに対して、制御電圧発生回路９が発生した必要とされる電圧を転送する。

次にセンスアンプ３について説明する。センスアンプ３はメモリセルアレイ１のビット線ＢＬに接続される。そして、センスアンプ３は、メモリセルトランジスタＭＴへのデータの読み出し及び書き込み機能を有する。

次にカラムデコーダ４について説明する。カラムデコーダ４は、アドレスデコーダ７の出力信号に応じて、メモリセルアレイ１のビット線を選択するカラム選択信号を出力する。

次に入出力制御回路５について説明する。入出力制御回路５は、図示せぬホスト（host）機器から供給される各種コマンド、アドレス信号、書き込みデータ、及び読み出しデータを受ける。データ書き込み時、書き込みデータは、入出力制御回路５からデータ入出力バッファ６を介してセンスアンプ３に供給される。そしてデータ読み出し時、センスアンプ３に読み出されたデータは、データ入出力バッファ６を介して、入出力制御回路５に供給され、この入出力制御回路５から図示せぬホスト機器へと出力される。

また、入出力制御回路５からデータ入出力バッファ６に供給されたアドレス信号は、アドレスデコーダ７に供給される。

更に、入出力制御回路５からデータ入出力バッファ６に供給されたコマンドは、制御信号発生回路８に供給される。制御信号発生回路８には、図示せぬホストからチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。

次にアドレスデコーダ７について説明する。アドレスデコーダ７は、データ入出力バッファ６からアドレス信号が供給される。そして、アドレスデコーダ７によりデコードされたこのアドレス信号は、ワード線制御回路２、及びカラムデコーダ４に供給される。

次に制御信号発生回路８について説明する。制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、制御電圧発生回路９、アドレスデコーダ７に供給される。

次に制御電圧生成回路９について説明する。制御電圧生成回路９は、制御信号生成回路８から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイ１やセンスアンプ回路３、カラムデコーダ４の各種動作に必要な電圧を生成する。

次にパラメータ記憶部１０について説明する。パラメータ記憶部１０は、入出力制御回路５、制御信号発生回路８に接続され、テスト工程で決定されたチップの品質に適したパラメータを記憶する。

＜メモリセルアレイ１及びセンスアンプ３の詳細について＞
次に、上記説明したメモリセルアレイ１及びセンスアンプ３の構成の詳細について図２を用いて説明する。図２は、メモリセルアレイ１及びセンスアンプ３のブロック図である。まず、メモリセルアレイ１について説明する。図示するように、ブロックＢＬＫ０乃至ＢＬＫｍの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている（ｍ：自然数）。ＮＡＮＤストリング１１の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。また、上記電荷蓄積層は、絶縁膜に限られずポリシリコンで形成されていてもよい。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、６４個や１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。

次にセンスアンプ３について説明する。センスアンプ３は、複数のセンスアンプユニット（図中、ＳＡＵと記載）３ａと、このセンスアンプユニット３ａと同数のデータ制御ユニット（図中、ＤＣＵと記載）３ｂを有している。そして、例えばセンスアンプユニット３ａ及びデータ制御ユニット３ｂを介して、メモリセルトランジスタＭＴから読み出されたデータを入出力バッファ６へと転送する信号線をデータバス１５とする。

データの読み出し時、各センスアンプユニット３ａはメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを検知し、該データを一旦保持する。その後、データ制御ユニット３ｂを介してデータ入出力バッファ６へと転送する。また、センスアンプユニット３ａはデータ制御ユニット３ｂから供給されたデータを一旦保持し、該データをビット線ＢＬに転送する。具体的には、後述するプリチャージされたビット線ＢＬの電圧の値に応じて、センスアンプユニット３ａは‘０’データ、‘１’データを判断し、そのデータにつき、メモリセルトランジスタＭＴから読み出し、またはメモリセルトランジスタＭＴへと書き込みを行う。

次にデータ制御ユニット３ｂについて図３を用いて説明する。図３は、データ制御ユニット３ｂのブロック図である。図示するように、データ制御ユニット３ｂは、データラッチ回路３ｂ−１、及び演算回路３ｂ−２を備える。なお、データ制御ユニット３ｂは、データラッチ回路３ｂ−１、及び演算回路３ｂ−２の他、プリチャージ回路を備えるが本実施形態では説明を略する。まず、データラッチ回路３ｂ−１から説明する。

データラッチ回路３ｂ−１は、外部から供給された書き込みデータを保持し、そのデータをメモリセルアレイＭＴに転送するとともに、センスアンプユニット３ａから読み出されたデータを保持する。

また、演算回路３ｂ−２は、データラッチ回路３ｂ−１またはセンスアンプユニット３ａが保持するデータを加工することが出来る。つまり、データ制御ユニット３ｂ−２は、保持したデータの例えば論理積“ＡＮＤ”、“ＮＡＮＤ”、論理和“ＯＲ”、及び反転に相当する動作を行い、これら演算結果をセンスアンプユニット３ａまたはデータラッチ回路３ｂ−１に供給する。

保持したデータを演算し、その結果をセンスアンプユニット３ａに供給する場合を一例としてを説明する。演算回路３ｂ−２は、後述するデータラッチ回路３ｂ−１におけるデータラッチ０ＤＬｅが保持するデータとデータラッチ４ＤＬｅが保持するデータとを演算（論理積“ＡＮＤ”、“ＮＡＮＤ”、論理和“ＯＲ”、反転）を行う。同様に、演算回路３ｂ−２は、データラッチ１ＤＬｅが保持するデータとデータラッチ５ＤＬｅが保持するデータ、…、データラッチ３ＤＬｅが保持するデータとデータラッチ７ＤＬｅが保持するデータとの演算を行う。データラッチ０ＤＬｏ〜０ＤＬｏについても同様であるため説明を省略する。

次に、図２に戻ってＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎについて説明する。ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎの電流経路の一端はデータ制御ユニット３ｂに接続され、電流経路の他端は、データ入出力バッファ６に接続される。なお、ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎを区別しない場合は、単にＭＯＳトランジスタＴＲと呼ぶ。そして、ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎのゲートにはカラム選択信号ＳＥＬ０〜ＳＥＬｎが与えられる。またなお、選択信号ＳＥＬ０〜ＳＥＬｎを区別しない場合には、端にカラム選択信号ＳＥＬと呼ぶ。

データの読み出し時において、カラム選択信号ＳＥＬによりＭＯＳトランジスタＴＲがオン状態とされると、センスアンプユニット３ａが保持したデータが、データ入出力バッファ６へと転送される。

そして、データの書き込み時において、カラム選択信号ＳＥＬによりＭＯＳトランジスタＴＲがオン状態とされると、データ入出力バッファ６から供給された書き込みデータが、このＭＯＳトランジスタＴＲ及びセンスアンプ３を介してメモリセルトランジスタＭＴに書き込まれる。

上記書き込み動作（プログラム動作と呼ぶことがある）、読み出し動作（プログラムベリファイ動作（ベリファイ動作と呼ぶことがある）を含む）において、センスアンプユニット３ａに接続されているビット線ＢＬが選択されるとともに、ワード線ＷＬ０〜３１のいずれか１つが選択される。この選択されたワード線ＷＬに接続されている全てのメモリセルトランジスタＭＴに、書き込み、又は読み出し電圧を印加することにより一斉に書き込み、又は読み出し動作が行われる。

尚、図２において、１つのセンスアンプユニット３ａに対しビット線ＢＬ１つが接続されている。しかし、これに限定されるものではなく、例えば２つのビット線ＢＬに１つのセンスアンプユニット３ａが設けてもよい。また、データ制御回路３ｂは、センスアンプユニット３ａに接続されているが、これに限定されるものではなく、例えば８つのセンスアンプユニット３ａに対して１つのデータ制御回路３ｂを設け、このデータ制御回路３ｂがセンスアンプユニット３ａに選択的に接続されるような構成とすることも可能である。

次に上記説明したメモリセルトランジスタＭＴの閾値分布について図４を用いて説明する。図４は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。

＜データラッチ回路３ｂ−１の構成について＞
次に図５を用いて上記データラッチ回路３ｂ−１の構成の一例について詳細に説明する。図５は本実施形態に係るデータラッチ回路３ｂ−１のブロック図である。図示するように、データラッチ回路３ｂ−１は、データラッチ０ＤＬｅ〜データラッチ７ＤＬｅ、データラッチ０ＤＬｏ〜データラッチ７ＤＬｏ、並びにスイッチ付きのバッファＢＦ１〜ＢＦ４を備える。すなわち、バッファＢＦ１〜ＢＦ４は、オン状態またはオフ状態いずれかの状態をとる。そして、制御信号発生回路８がこのバッファＢＦ１〜ＢＦ４のオン状態、オフ状態を制御する。また、ここではデータラッチ回路３ｂ−１一例として、１６個のデータラッチＤＬを備える構成とするが、データラッチの数はこれに限られるものではない。また、以下では、バッファＢＦ１とバッファＢＦ２との間のデータバス１５の長さ、バッファＢＦ２とバッファＢＦ３との間のデータバス１５の長さ、バッファＢＦ３とバッファＢＦ４との間のデータバス１５の長さ、及びバッファＢＦ１と演算回路３ｂ−２とを接続するデータバス１５の長さはそれぞれ等長とする。

まずデータラッチ０ＤＬｅから説明する。データラッチ０ＤＬｅは、ＬＡＴ１及びスイッチ素子ＳＷ１を備える。ＬＡＴ１は、インバータ２０及び２１を備える。スイッチ素子ＳＷ１は、ｐチャネル型ＭＯＳトランジスタ２２及びｎチャネル型ＭＯＳトランジスタ２３で形成される。

インバータ２１はノードＮ３における信号を反転する。そしてインバータ２１で反転されたその信号がインバータ２０の入力端に入力される。また、インバータ２０により反転された信号が、インバータ２１の入力端及びノードＮ３に与えられる。このように、インバータ２０、２１によりラッチ回路ＬＡＴ１として機能する。ここで、インバータ２１の出力端とインバータ２０の入力端とを接続する信号線を配線Ａと呼ぶ。そして、インバータ２０の出力端とインバータ２１の入力端とを接続する信号線を配線Ｂと呼ぶ。つまり、配線Ｂにおけるデータは、データバス１５における電圧に応じた値とされる。また配線Ａは、インバータ２１で反転したデータが保持される。以下、ＬＡＴ１が保持するデータとは、配線Ａにおけるデータ（電圧）を示す。

また、ＭＯＳトランジスタ２２の電流経路の一端はノードＮ３に接続され、他端はノードＮ１に接続され、ゲートには信号φ０が与えられる。そして、ＭＯＳトランジスタ２３の電流経路の一端は、上記ＭＯＳトランジスタ２２の電流経路とノードＮ３で共通接続され、他端も上記ＭＯＳトランジスタ２２の電流経路の他端とノードＮ１で共通接続され、ゲートには信号φ０の反転信号φｎが与えられる。そして、これらＭＯＳトランジスタ２２及び２３がトランスファーゲートとして機能する。すなわち、スイッチ素子ＳＷ１がオン状態とされると、ノードＮ１におけるデータは、スイッチ素子ＳＷ１を介してデータバス１５とやりとりされる。

以上データラッチ０ＤＬｅの構成について説明したが、データラッチ１ＤＬｅ〜３ＤＬｅについても、データラッチ０ＤＬと同一構成であることから説明を省略する。したがって、データラッチ０ＤＬｅ〜３ＤＬｅは、選択的にデータバス１５に接続可能とされる。つまり、データラッチ１ＤＬｅ〜３ＤＬｅはそれぞれトランスファーゲート及びラッチを備え、データの読み出し及び書き込みの際、これらトランスファーゲートに供給される信号のタイミングに応じて、ラッチとデータバス１５とのデータの入出力が順次行われる。

次に、データラッチ０ＤＬｏについて説明する。データラッチ０ＤＬｏは、ＬＡＴ２及びスイッチ素子ＳＷ２を備える。ＬＡＴ２は、インバータ３０及び３１を備える。スイッチ素子ＳＷ２は、ｐチャネル型ＭＯＳトランジスタ３３及びｎチャネル型ＭＯＳトランジスタ３２で形成される。

インバータ３１がノードＮ４における信号を反転する。そしてインバータ３１で反転された信号がインバータ３０の入力端に入力される。また、インバータ３０により反転された信号がインバータ３１の入力端及びノードＮ４に与えられる。このように上記同様インバータ３０、３１がラッチ回路ＬＡＴ２として機能する。ここでも、インバータ３１の出力端とインバータ３０の入力端とを接続する信号線を配線Ａと呼び、インバータ３０の出力端とインバータ３１の入力端とを接続する信号線を配線Ｂと呼ぶ。つまり、配線Ａにおける電圧（データ）は、データバス１５における電圧に応じた値とされる。従って、配線Ｂの電位は、インバータ３０で反転した電圧とされる。以下、ＬＡＴ２が保持するデータとは、配線Ａにおけるデータ（電圧）を示す。

また、ＭＯＳトランジスタ３２の電流経路の一端はノードＮ４に接続され、他端はノードＮ７を介してデータバス１５に接続され、ゲートには信号φ０が与えられる。そして、ＭＯＳトランジスタ３３の電流経路の一端は、上記ＭＯＳトランジスタ３２の電流経路とノードＮ４で共通接続され、他端も上記ＭＯＳトランジスタ３２の電流経路の他端とノードＮ７で共通接続され、ゲートには信号φ０の反転信号φｎが与えられる。そして、これらＭＯＳトランジスタ３２及び３３がトランスファーゲートとして機能する。つまり、スイッチ素子ＳＷ２がオン状態とされると、ノードＮ４におけるデータは、このスイッチ素子ＳＷ２を介してデータバス１５とやりとりされる。

以上、データラッチ０ＤＬｏの構成について説明したが、データラッチ１ＤＬｏ〜３ＤＬｏについても、データラッチ０ＤＬｏと同一構成であることから説明を省略する。したがって、データラッチ１ＤＬｏ〜３ＤＬｏは、選択的にデータバス１５に接続可能とされる。つまり、データラッチ１ＤＬｏ〜３ＤＬｏはそれぞれ対応するトランスファーゲート及びラッチを備え、データの読み出し及び書き込みの際、これらトランスファーゲートに供給される信号のタイミングに応じてラッチとデータバス１５とのデータの入出力が順次行われる。

次に、データラッチ４ＤＬｅについて説明する。データラッチ４ＤＬｅは、上記データラッチ０ＤＬｅにおける、ＬＡＴ１が備えるインバータ２０、２１、並びにＭＯＳトランジスタ２２、２３をそれぞれ、インバータ４０、４１、並びにＭＯＳトランジスタ４２、４３に代えた構成である。つまり、ＭＯＳトランジスタ４２、４３でスイッチ素子ＳＷ３として機能する。またインバータ４０、４１でＬＡＴ３として機能する。また、ノードＮ３をノードＮ５とし、データバス１５と接続されるＭＯＳトランジスタ４２、４３の電流経路の一端を、ノードＮ８とする。

上記以外、データラッチ４ＤＬｅを含め、データラッチ５ＤＬｅ〜７ＤＬｅは、データラッチ０ＤＬｅと同一の構成であることから説明を省略する。したがって、データラッチ５ＤＬｅ〜７ＤＬｅは、選択的にデータバス１５に接続可能とされる。つまり、データラッチ５ＤＬｅ〜７ＤＬｅはそれぞれ対応するトランスファーゲート及びラッチを備え、データの読み出し及び書き込みの際、これらトランスファーゲートに供給される信号のタイミングに応じてラッチとデータバス１５とのデータの入出力が順次行われる。

最後に、データラッチ４ＤＬｏについて説明する。データラッチ４ＤＬｏは、上記データラッチ０ＤＬｏにおける、ＬＡＴ２が備えるインバータ３０、３１、並びにＭＯＳトランジスタ３２、３３をそれぞれ、インバータ５０、５１、並びにＭＯＳトランジスタ５２、５３に代えた構成である。また、このＭＯＳトランジスタ５２、５３がスイッチ素子ＳＷ４として機能する。インバータ５０、５１がＬＡＴ４として機能する。また、ノードＮ４をノードＮ６とし、データバス１５と接続されるＭＯＳトランジスタ５２、５３の電流経路の一端を、ノードＮ９とする。

上記構成以外、データラッチ４ＤＬｏを含め、データラッチ５ＤＬｏ〜７ＤＬｏの構成は、データラッチ０ＤＬｏと同一の構成であることから説明を省略する。したがって、データラッチ５ＤＬｏ〜７ＤＬｏは、選択的にデータバス１５に接続可能とされる。つまり、データラッチ５ＤＬｏ〜７ＤＬｏはそれぞれ対応するトランスファーゲート及びラッチを備え、データの読み出し及び書き込みの際、これらトランスファーゲートに供給される信号のタイミングに応じてラッチとデータバス１５とのデータの入出力が順次行われる。

次に、スイッチ付きのバッファＢＦ１〜ＢＦ４の構成について説明する。まず、バッファＢＦ１から説明する。

バッファＢＦ１は、インバータ９０、９１を備える。このインバータ９０、９１は前述したようにスイッチ機能を有する。つまり、このインバータ９０、９１は制御信号発生回路８からの信号により、オン状態またはオフ状態いずれか状態をとることができる。以下説明するインバータ９２〜９７についても同様である。

インバータ９０はノードＮ１における信号を反転してノードＮ７に出力する。また、インバータ９１はノードＮ７における信号を反転してノードＮ１に出力する。

次に、バッファＢＦ２について説明する。バッファＢＦ２は、インバータ９２、９３を備える。インバータ９２はノードＮ７における信号を反転してノードＮ８に出力する。また、インバータ９３はノードＮ８における信号を反転してノードＮ７に出力する。

次に、バッファＢＦ３について説明する。バッファＢＦ３は、インバータ９４、９５を備える。インバータ９４はノードＮ８における信号を反転してノードＮ９に出力する。また、インバータ９５はノードＮ９における信号を反転してノードＮ８に出力する。

最後に、バッファＢＦ４について説明する。バッファＢＦ４は、インバータ９６、９７を備える。インバータ９６はノードＮ９における信号を反転してデータ入出力バッファ６に出力する。また、インバータ９７はデータ入出力バッファ６から供給された信号を反転してノードＮ９に出力する。

＜バッファＢＦ１〜ＢＦ４の構成＞
次に上記バッファＢＦ１〜ＢＦ４の構成の詳細について図６を用いて説明する。バッファＢＦ１〜ＢＦ４は同一の構成であることから、以下では、バッファＢＦ１に着目して説明する。図６にバッファＢＦ１の回路図を示す。図示するように、インバータ９０、９１はｐチャネル型のＭＯＳトランジスタ１１０〜１１３、並びにｎチャネル型のＭＯＳトランジスタ１１４〜１１６を備える。

まず、インバータ９１の構成について説明する。インバータ９１において、ＭＯＳトランジスタ１１０の電流経路の一端には内部電圧ＶＤＤが供給され、他端はＭＯＳトランジスタ１１１の電流経路の一端に接続され、ゲートはノードＮ７が接続される。また、ＭＯＳトランジスタ１１１の電流経路の電流経路の他端は、ノードＮ１に接続される。

また、ＭＯＳトランジスタ１１４の電流経路の一端はノードＮ１で上記ＭＯＳトランジスタ１１１の電流経路の他端と接続され、他端はＭＯＳトランジスタ１１５の電流経路の一端と接続される。このＭＯＳトランジスタ１１５の電流経路の他端は接地され、ゲートはノードＮ７が接続される。

つまり、ノードＮ７の電位が‘Ｌ’レベルに応じた値であると、ＭＯＳトランジスタ１１０がオン状態、ＭＯＳトランジスタ１１５がオフ状態とされる。そして、制御信号発生回路８によりＭＯＳトランジスタ１１１がオン状態とされるとノードＮ１には電圧ＶＤＤが供給される。つまり、ノードＮ１の電位は‘Ｈ’レベルに応じた値とされる。一方、ノードＮ７の電位が‘Ｈ’レベルに応じた値であると、ＭＯＳトランジスタ１１０がオフ状態、ＭＯＳトランジスタ１１５がオン状態とされる。そして、制御信号発生回路８によりＭＯＳトランジスタ１１４がオン状態とされるとノードＮ１は接地電位とされる。つまり、ノードＮ１の電位は‘Ｌ’レベルに応じた値とされる。

次にインバータ９０の構成について説明する。インバータ９０において、ＭＯＳトランジスタ１１２の電流経路の一端には内部電圧ＶＤＤが供給され、他端はＭＯＳトランジスタ１１３の電流経路の一端に接続され、ゲートはノードＮ１が接続される。また、ＭＯＳトランジスタ１１３の電流経路の電流経路の他端は、ノードＮ７に接続される。

また、ＭＯＳトランジスタ１１５の電流経路の一端はノードＮ７で上記ＭＯＳトランジスタ１１３の電流経路の他端と接続され、他端はＭＯＳトランジスタ１１６の電流経路の一端と接続される。このＭＯＳトランジスタ１１６の電流経路の他端は接地され、ゲートはノードＮ１が接続される。

つまり、ノードＮ１の電位が‘Ｌ’レベルに応じた値であると、ＭＯＳトランジスタ１１２がオン状態、ＭＯＳトランジスタ１１６がオフ状態とされる。そして、制御信号発生回路８によりＭＯＳトランジスタ１１３がオン状態とされるとノードＮ７には電圧ＶＤＤが供給される。つまり、ノードＮ７の電位は‘Ｈ’レベルに応じた値とされる。一方、ノードＮ１の電位が‘Ｈ’レベルに応じた値であると、ＭＯＳトランジスタ１１２がオフ状態、ＭＯＳトランジスタ１１６がオン状態とされる。そして、制御信号発生回路８によりＭＯＳトランジスタ１１５がオン状態とされるとノードＮ７は接地電位とされる。つまり、ノードＮ７の電位は‘Ｌ’レベルに応じた値とされる。

＜データの書き込み動作について（ホストからデータラッチ３ｂ−１へ）＞
次に、上記構成におけるデータの書き込み動作について図７〜図１０を用いて説明する。図７〜図１０は、ホストからデータラッチ回路３ｂ−１に書き込みデータが転送される様子を示した概念図である。

図７に、書き込みデータがホストからデータラッチ回路３ｂ−１におけるデータラッチ０ＤＬｅ〜３ＤＬｅに対して転送される様子を示す。また、データラッチ０ＤＬｅ〜３ＤＬｅに対するデータの書き込み動作については同一であることから、ここでは、データラッチ０ＤＬｅにのみ着目して説明する。

まず、制御信号発生回路８は、バッファＢＦ１〜ＢＦ４におけるインバータ９１、９３、９５及び９７、並びにスイッチ素子ＳＷ１をオン状態とする。つまり、信号φ０を‘Ｈ’レベル、信号φｎ０を‘Ｌ’レベルとすることで、ＭＯＳトランジスタ２２、２３をそれぞれオン状態とする。これにより、ホストから転送されたデータがデータラッチ０ＤＬｅのＬＡＴ１に格納される。

例えば、ホストから転送されノードＮ１においてデータバス１５の電位が‘Ｈ’レベルとされていた場合、ノードＮ３の電位は‘Ｈ’レベルとされる。この結果、ＬＡＴ１は、インバータ２１が反転した‘Ｌ’レベルのデータを格納する。データラッチ１ＤＬｅ〜３ＤＬｅ対しても上記データラッチ０ＤＬｅと同様の動作が行われることから説明を省略する。

次に、図８を用いてデータラッチ０ＤＬｏ〜３ＤＬｏに対して書き込みデータがホストから転送される様子を示す。なお、データラッチ０ＤＬｏ〜３ＤＬｏに対するデータの書き込み動作については同一であることから、ここでは、データラッチ０ＤＬｏに着目して説明する。

まず、制御信号発生回路８が、バッファＢＦ２、ＢＦ３、及びＢＦ４におけるインバータ９３、９５、及び９７、並びにスイッチ素子ＳＷ２をそれぞれオン状態とする。そして、インバータ９１をオフ状態とする。これによりホストから転送されたデータは、データバス１５、バッファＢＦ２、ＢＦ３、及びＢＦ４、スイッチ素子ＳＷ２を介して、データラッチ０ＤＬｏのＬＡＴ２に格納される。

例えば、ホストからデータが転送された結果、ノードＮ７における電位が‘Ｈ’レベルとされていた場合、ＬＡＴ２には、そのノードＮ７における‘Ｈ’レベルのデータが格納される。データラッチ１ＤＬｏ〜３ＤＬｏ対しても上記データラッチ０ＤＬｏと同様の動作が行われることから説明を省略する。

次に、図９を用いてデータラッチ４ＤＬｅ〜７ＤＬｅに対して書き込みデータがホストから転送される様子を示す。なお、データラッチ４ＤＬｅ〜７ＤＬｅに対するデータの書き込み動作については同一であることから、ここでは、データラッチ４ＤＬｅに着目して説明する。

まず、制信号発生回路８が、バッファＢＦ３、及びＢＦ４におけるインバータ９５及び９７、並びにスイッチ素子ＳＷ３をオン状態とする。そして、制信号発生回路８がバッファＢＦ１、ＢＦ２におけるインバータ９１及び９３をオフ状態とする。これにより、ホストから転送されたデータは、データバス１５、バッファＢＦ３、ＢＦ４、及びスイッチ素子ＳＷ３を介してデータラッチ４ＤＬｅに格納される。

例えば、ホストから転送され、ノードＮ８における電位が‘Ｈ’レベルとされていた場合、ＬＡＴ３には、インバータ４１で反転された‘Ｌ’レベルのデータが格納される。データラッチ５ＤＬｅ〜７ＤＬｅ対しても上記データラッチ４ＤＬｅと同様の動作が行われることから説明を省略する。

最後に、図１０を用いてデータラッチ４ＤＬｏ〜７ＤＬｏに対して書き込みデータがホストから転送される様子を示す。なお、データラッチ４ＤＬｏ〜７ＤＬｏに対するデータの書き込み動作については同一であることから、ここでは、データラッチ４ＤＬｏに着目して説明する。

まず制御信号発生回路８が、バッファＢＦ４におけるインバータ９７、並びにスイッチ素子ＳＷ４をオン状態とする。そして、制御信号発生回路８が、バッファＢＦ１〜ＢＦ３におけるインバータ９１、９３、及び９５をそれぞれオフ状態とする。これにより、データバス１５、バッファＢＦ４、及びスイッチ素子ＳＷ４を介して、ホストから転送されたデータがデータラッチ４ＤＬｏに格納される。

例えば、ホストから転送され、ノードＮ９における電位が‘Ｈ’レベルとされていた場合、そのノードＮ９における‘Ｈ’レベルのデータがＬＡＴ４に格納される。データラッチ５ＤＬｏ〜７ＤＬｏ対しても上記データラッチ４ＤＬｏと同様の動作が行われることから説明を省略する。

＜データの書き込み動作について（データラッチ３ｂ−１から演算回路３ｂ−２へ）＞
次に上記データラッチ回路３ｂ−１に格納された書き込みデータを演算回路３ｂ−２に転送する動作について図１１〜図１４を用いて説明する。図１１〜図１４は、データラッチ回路３ｂ−１から演算回路３ｂ−２に書き込みデータが転送される様子を示した概念図である。

図１０にデータラッチ０ＤＬｅ〜３ＤＬｅにそれぞれ格納された書き込みデータを演算回路３ｂ−２へ転送する様子を示す。なお、データラッチ０ＤＬｅ〜３ＤＬｅが順次演算回路３ｂ−２へデータを転送する動作は同一であることから、ここでは、データラッチ０ＤＬｅに着目して説明する。

図１１に示すように、制御信号発生回路８は、バッファＢＦ１、ＢＦ２、ＢＦ３、及びＢＦ４におけるインバータ９０、９２、９４、及び９６をそれぞれオフ状態とする。更に制御信号発生回路８はスイッチ素子ＳＷ１をオン状態とする。そして、演算回路３ｂ−２には、ＬＡＴ１が保持するデータの反転した値が、スイッチ素子ＳＷ１及びデータバス１５を介し転送される。つまり、データバス１５の電位は、配線Ｂにおける電圧に応じた値とされ、配線Ｂにおける電圧が‘Ｌ’レベルであれば、ノードＮ１の電位は‘Ｌ’レベルとされ、一方、配線Ｂにおける電圧が‘Ｈ’レベルであれば、ノードＮ１の電位は‘Ｈ’レベルとされる。このいずれかの電圧の反転した値が、上記演算回路３ｂ−２に転送される。換言すれば、データラッチ０ＤＬｅにおける配線Ａの電圧に応じたデータが演算回路３ｂ−２に転送される。この場合、図１１に示すデータバスの太線部分のみがデータバス１５として見える。すなわちデータラッチ０ＤＬｅからみたデータバス１５の配線容量は、バッファＢＦ１〜ＢＦ４がオン状態とされた場合に比べ、１／４の大きさとなる。従って、データラッチ０ＤＬｅが保持するデータをデータバス１５に転送するために必要な消費電力は１／４となる。以上説明したデータ転送は、データラッチ１ＤＬｅ〜３ＤＬｅについても同様に順次行われることから説明を省略する。

図１２を用いて、データラッチ０ＤＬｏ〜３ＤＬｏにそれぞれ格納された書き込みデータを演算回路３ｂ−２へ転送する様子を示す。ここでは、データラッチ０ＤＬｏに着目して説明する。

図１２に示すように制御信号発生回路８は、バッファＢＦ２、ＢＦ３、及びＢＦ４におけるインバータ９２、９４、及び９６をそれぞれオフ状態とする。続いて、制御信号発生回路８は、スイッチ素子ＳＷ２及びインバータ９１をそれぞれオン状態とする。ここで、スイッチ素子ＳＷ２はオン状態であることから、信号φ０を‘Ｈ’レベル、信号φｎ０を‘Ｌ’レベルとされる。その結果、ＭＯＳトランジスタ３２、３３がオン状態とされる。すると、ノードＮ７の電位は、配線Ａにおける電圧に応じた値とされる。つまり、配線Ａにおける電圧が‘Ｌ’レベルであれば、データバス１５の電位は‘Ｌ’レベルとされる。一方、配線Ａにおける電圧が‘Ｈ’レベルであれば、ノードＮ７の電位は‘Ｈ’レベルとされる。このノードＮ７におけるいずれかの電位がインバータ９１で反転され、その後、更に反転されたデータが上記演算回路３ｂ−２に転送される。つまり、データラッチ０ＤＬｏにおける配線Ａの電圧が演算回路３ｂ−２に転送される。この場合、図１２に示すデータバス（太線部分）がデータバス１５として見える。すなわちデータラッチ０ＤＬｏからみたデータバス１５の配線容量は、バッファＢＦ１〜ＢＦ４がオン状態とされた場合に比べ、１／２の大きさとなる。従って、データラッチ０ＤＬｏが保持するデータをデータバス１５に転送するために必要な消費電力は１／２となる。以上説明したデータ転送は、データラッチ１ＤＬｏ〜３ＤＬｏについても同様に順次行われることから説明を省略する。

図１３にデータラッチ４ＤＬｅ〜７ＤＬｅにそれぞれ格納された書き込みデータが、センスアンプユニット３ｂ−１へ転送される様子を示す。ここでは、データラッチ４ＤＬｅに着目して説明する。

図１３に示すように、制御信号発生回路８はバッファＢＦ３、ＢＦ４におけるインバータ９４、９６をそれぞれオフ状態とし、バッファＢＦ１、ＢＦ２におけるインバータ９１、９３をそれぞれオン状態する。続いて、制御信号発生回路８は、スイッチ素子ＳＷ３をオン状態とする。ここで、スイッチ素子ＳＷ３がオン状態であることから、ＭＯＳトランジスタ４２、４３がオン状態とされる。すると、ノードＮ８の電位は、配線Ｂにおける電圧に応じた値とされる。つまり、配線Ｂにおける電圧が‘Ｌ’レベルであれば、ノードＮ８の電位は‘Ｌ’レベルとされる。一方、配線Ｂにおける電圧が‘Ｈ’レベルであれば、ノードＮ８の電位は‘Ｈ’レベルとされる。このいずれかの値が、インバータ９１、及び９３で反転を繰り返し、更に反転した値が上記演算回路３ｂ−２に転送される。つまり、データラッチ４ＤＬｅにおける配線Ａの電圧が演算回路３ｂ−２に転送される。換言すれば、ＬＡＴ３が保持するデータが、演算回路３ｂ−２に転送される。この場合、図１３に示すデータバス（太線部分）がデータバス１５として見える。すなわちデータラッチ４ＤＬｅからみたデータバス１５の配線容量は、バッファＢＦ１〜ＢＦ４がオン状態とされた場合に比べ、３／４の大きさとなる。従って、データラッチ４ＤＬｅが保持するデータをデータバス１５に転送するために必要な消費電力は３／４となる。上記説明したデータ転送は、データラッチ５ＤＬｅ〜７ＤＬｅについても同様に順次行われることから説明を省略する。

最後に図１４を用いて、データラッチ４ＤＬｏ〜７ＤＬｏにそれぞれ格納された書き込みデータが、演算回路３ｂ−２へ転送される様子を示す。ここでは、データラッチ４ＤＬｏに着目して説明する。

図１４に示すように制御信号発生回路８は、バッファＢＦ４におけるインバータ９６をオフ状態、バッファＢＦ１、ＢＦ２、及びＢＦ３におけるインバータ９１、９３、及び９５をオン状態とする。続いて、制御信号発生回路８は、スイッチ素子ＳＷ４をオン状態とする。つまりＭＯＳトランジスタ５２、５３をオン状態とする。すると、ノードＮ９の電位は、配線Ａにおける電圧に応じた値とされる。つまり、配線Ａにおける電圧が‘Ｌ’レベルであれば、ノードＮ９の電位は‘Ｌ’レベルとされる。一方、配線Ａにおける電圧が‘Ｈ’レベルであれば、ノードＮ９の電位は‘Ｈ’レベルとされる。そして、ノードＮ９における‘Ｈ’レベルまたは‘Ｌ’レベルいずれかの値が、インバータ９１、９３、及び９５でそれぞれ反転を繰り返し、更に反転した値が演算回路３ｂ−２に転送される。換言すれば、演算回路３ｂ−２に転送されるデータは、データラッチ４ＤＬｏにおける配線Ａの電圧に応じた値である。この場合、データラッチ４ＤＬｏから見える配線容量は、図１４に示すようにデータバス１５全体（太線部分）である。すなわち以上説明したデータ転送は、データラッチ５ＤＬｏ〜７ＤＬｏについても同様に順次行われることから説明を省略する。

なお、前述したように演算回路３ｂ−２は、例えば上記データラッチ０ＤＬｅが保持するデータとデータラッチ４ＤＬｅが保持するデータとを取り込み、それらデータに所定の演算を行った後、センスアンプユニット３ａにその演算結果を転送する。このことから、上記データの書き込み動作は、例えばデータラッチ０ＤＬｅ、４ＤＬｅ、１ＤＬｅ、５ＤＬｅ、２ＤＬｅ、６ＤＬｅ、…、０ＤＬｏ、４ＤＬｏ、１ＤＬｏ、５ＤＬｏ、…、３ＤＬｏ、７ＤＬｏの順序でデータの転送行われる。なお、演算回路３ｂ−２がセンスアンプユニット３ａにデータ転送する前において、この演算回路３ｂ−２が上記データラッチＤＬのデータを保持可能であれば、データの書き込み動作の順序は上記に限られない。

＜データの読み出し動作について（演算回路３ｂ−２からデータラッチ回路３ｂ−１へ）＞
次にセンスアンプユニット３ａに格納された読み出しデータを上記データラッチ回路３ｂ−１に格納する動作について図１５〜図１８を用いて説明する。図１５〜図１８は、図示せぬセンスアンプユニット３ａからデータラッチ回路３ｂ−１に読み出しデータが転送される様子を示した概念図である。

図１５は、読み出しデータが、センスアンプユニット３ａからデータラッチ０ＤＬｅ〜３ＤＬｅに転送される様子を示したものである。なお、データラッチ０ＤＬｅ〜３ＤＬｅに対するデータの書き込み動作については同一であることから、ここでは、データラッチ０ＤＬｅに着目して説明する。

図１５に示すように、制御信号発生回路８は、バッファＢＦ１〜ＢＦ４におけるインバータ９０、９２、９４、及び９６をオフ状態とする。続いて、制御信号発生回路８はスイッチ素子ＳＷ１をオン状態とする。すると、ＬＡＴ１（配線Ａにおける電圧）は、ノードＮ１の電位に応じた値を保持する。つまり、演算回路３ｂ−２から転送されたデータに応じてノードＮ１の電位が‘Ｈ’レベルであれば、配線Ｂにおける電圧は‘Ｈ’レベル、すなわちＬＡＴ１は‘Ｌ’レベルの信号を保持する。一方、配線Ｂにおける電圧が‘Ｌ’レベルであれば、ノードＮ１の電位は‘Ｌ’レベル、すなわちＬＡＴ１は‘Ｈ’レベルの信号を保持する。

ここで、演算回路３ｂ−１から見たとき、図１５に示すデータバス（太線部分）のみがデータバス１５として見える。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１〜ＢＦ４がオン状態とされた場合に比べ、１／４の大きさとなる。従って、データラッチ０ＤＬｅが保持するデータをデータバス１５に転送するために必要な消費電力は１／４となる。またデータラッチ１ＤＬｅ〜３ＤＬｅについても上記データ転送が順次行われる。この場合においてもインバータ９１、９３、９５、及び９７がそれぞれオフ状態であるため、太線部分のみがデータバス１５として見える。つまり、本来のデータバス１５の１／４の配線長となることから、消費電力は１／４となる。

図１６は、読み出しデータが演算回路３ｂ−１からデータラッチ０ＤＬｏ〜３ＤＬｏに転送される様子を示したものである。ここでは、データラッチ０ＤＬｏに着目して説明する。

次に図１６に示すように、制御信号発生回路８は、バッファＢＦ２〜ＢＦ４におけるインバータ９２、９４、及び９６をオフ状態、バッファＢＦ１におけるインバータ９０をオン状態とする。続いて、制御信号発生回路８はスイッチ素子ＳＷ２をオン状態とする。つまり、ＭＯＳトランジスタ３２、３３をそれぞれオン状態とする。すると、ＬＡＴ２（配線Ａにおける電圧）は、ノードＮ７の電位に応じた値を保持する。つまり、ノードＮ７における電圧が‘Ｌ’レベルであれば、配線Ａの電位は‘Ｌ’レベルとされる。一方、ノードＮ７の電圧が‘Ｈ’レベルであれば、配線Ａの電位は‘Ｈ’レベルとされる。ここで、演算回路３ｂ−１から見たとき、図１６に示すデータバスがデータバス１５として見える（太線部分）。すなわちデータラッチ０ＤＬｏからみたデータバス１５の配線容量は、バッファＢＦ１〜ＢＦ４がオン状態とされた場合に比べ、１／２の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は１／２となる。以上、演算回路３ｂ−１からのデータ転送が、データラッチ１ＤＬｅ〜３ＤＬｅについても順次行われる。この場合においてもインバータ９３、９５、及び９７がそれぞれオフ状態であるため、太線部分がデータバス１５として見える。つまり、本来のデータバス１５の１／２の配線長となる。

図１７は、読み出しデータが演算回路３ｂ−１からデータラッチ４ＤＬｅ〜７ＤＬｅに転送される様子を示したものである。ここでは、データラッチ４ＤＬｅに着目して説明する。

図１７に示すように、制御信号発生回路８により、バッファＢＦ３、ＢＦ４におけるインバータ９４、９６をそれぞれオフ状態、バッファＢＦ１、ＢＦ２におけるインバータ９０、９２をそれぞれオン状態とする。続いて、制御信号発生回路８はスイッチ素子ＳＷ３をオン状態とする。つまり、ＭＯＳトランジスタ４２、４３をそれぞれオン状態とする。すると、ＬＡＴ３が保持するデータ（配線Ａにおける電圧）は、ノードＮ８の電位に応じた値とされる。つまり、ノードＮ８の電位が‘Ｈ’レベルであれば、配線Ｂにおける電圧は‘Ｈ’レベル、すなわちＬＡＴ３は‘Ｌ’レベルの信号を保持する。一方、配線Ｂにおける電圧が‘Ｈ’レベルであれば、ノードＮ８の電位は‘Ｈ’レベルとされる。ここで、演算回路３ｂ−１から見たとき、図１６に示す太線部分がデータバス１５として見える（太線部分）。つまり、本来のデータバス１５の３／４の配線長となる。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１〜ＢＦ４がオン状態とされた場合に比べ、３／４の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は３／４となる。以上センスアンプユニット３ａからのデータ転送が、データラッチ４ＤＬｅ〜７ＤＬｅについても順次行われる。この場合においてもインバータ９５、及び９７がそれぞれオフ状態であるため、太線部分がデータバス１５として見える。つまり、本来のデータバス１５の３／４の配線長となることから、消費電力は３／４となる。

図１８は、読み出しデータが演算回路３ｂ−１からデータラッチ４ＤＬｏ〜７ＤＬｏに転送される様子を示したものである。ここでは、データラッチ４ＤＬｏに着目して説明する。

図１８に示すように、制御信号発生回路８は、バッファＢＦ４におけるインバータ９６をオフ状態、バッファＢＦ１〜ＢＦ３におけるインバータ９０、９２、及び９４をそれぞれオン状態とする。続いて、制御信号発生回路８はスイッチ素子ＳＷ５をオン状態とする。つまり、ＭＯＳトランジスタ５２、５３をそれぞれオン状態とする。すると、ＬＡＴ４（配線Ａにおける電圧）が保持するデータは、ノードＮ９の電位に応じた値とされる。つまり、ノードＮ９における電圧が‘Ｌ’レベルであれば、配線Ａの電位は‘Ｌ’レベルとされる。一方、ノードＮ９の電圧が‘Ｈ’レベルであれば、配線Ａの電位は‘Ｈ’レベルとされる。ここで、演算回路３ｂ−１から見たとき、図示する太線部分がデータバス１５として見える。以上センスアンプユニット３ｂ−１からのデータ転送が、データラッチ５ＤＬｅ〜７ＤＬｅについても順次行われる。この場合においてもインバータ９７がオフ状態であるため、太線部分がデータバス１５として見える。

本実施形態に係る転送回路及びそれを用いた不揮発性半導体記憶装置であると、データを一時的に保持するデータラッチ回路３ｂ−１は、複数のバッファＢＦを備えている。そしてこのバッファＢＦは、データラッチＤＬｏとデータラッチＤＬｅとに挟まれるようにデータバス１５に挿入される。このバッファＢＦをオン状態またはオフ状態とすることで、データラッチＤＬｅまたはデータラッチＤＬｏからみたデータバス１５の配線容量を小さくすることができる。具体的には以下のようになる。演算回路３ｂ−２からデータラッチＤＬにデータを転送する場合についても消費する電力は同様であることから、ここでは、データラッチＤＬが保持するデータを演算回路３ｂ−２に転送する場合を考える。以下では例えば、データラッチ０ＤＬｅが演算回路にデータを転送する場合を考える。

この場合、インバータ９０、９２、９４、及び９６がそれぞれオフ状態であることから、データラッチ０ＤＬｅは、太線部分以外の配線容量を考慮しなくてもよくなる。つまり、データラッチ０ＤＬｅから見えるデータバス１５の容量は太線部分のみ、すなわち本来のデータバス１５の１／４の配線容量となる。従って、最小加工寸法のトランジスタで形成されたデータラッチ０ＤＬｅであっても、ノードＮ１の電位をノードＮ３に応じた‘Ｈ’レベルまたは‘Ｌ’レベルに応じた値とすることができる。すなわち、データラッチ０ＤＬｅから見たときのデータバス１５における配線容量が小さいことから、電流駆動力の小さなトランジスタであっても太線部分のデータバス１５を駆動させることが出来、また配線容量が小さいことから、消費電力を低減させることが可能となる。なお、データラッチＤＬに最小加工寸法のＭＯＳトランジスタが用いられているのは、面積削減を優先するためである。

この様子について図１９を用いて説明する。図１９にデータラッチ０ＤＬｅの回路図を示す。なお、データラッチ１ＤＬｅ〜７ＤＬｅについても同一の回路構成であることから説明を省略する。図示するように、データラッチ０ＤＬｅは前述したＭＯＳトランジスタ２２、２３の他、ｐチャネル型ＭＯＳトランジスタ１００〜１０２、及びｎチャネル型ＭＯＳトランジスタ１０３〜１０５を備える。

ＭＯＳトランジスタ１００の電流経路には、例えば電圧ＶＤＤが供給され、他端はノードＮ１０に接続され、ゲートはノードＮ１に接続される。またＭＯＳトランジスタ１０３の電流経路の他端はノードＮ１０でＭＯＳトランジスタ１００の電流経路の他端と共通接続され、他端は接地され、ゲートはノードＮ１に接続される。ノードＮ１はスイッチ素子ＳＷ２を介してデータバス１５に接続されることから、このデータバス１５の電位に応じてこれらＭＯＳトランジスタ１００、１０３がオン、またはオフいずれか状態をとる。

また、ＭＯＳトランジスタ１０１の電流経路の一端には、例えば電圧ＶＤＤが供給され、他端はＭＯＳトランジスタ１０２の電流経路の一端と接続され、ゲートにはノードＮ１０が接続される。ＭＯＳトランジスタ１０２の電流経路の他端はノードＮ１に接続され、ゲートには信号Ｅｎａｂｌｅ１が供給される。

更に、ＭＯＳトランジスタ１０４の電流経路の一端はノードＮ１で、上記ＭＯＳトランジスタ１０２の電流経路の他端と接続され、他端はＭＯＳトランジスタ１０５の電流経路の一端と接続され、ゲートには信号Ｅｎａｂｌｅ２が供給される。ＭＯＳトランジスタ１０５の電流経路の他端は接地され、ゲートにはノードＮ１０が接続される。

上記構成において、データラッチ０ＤＬｅがデータを格納する際、信号Ｅｎａｂｌｅ１、２をそれぞれ‘Ｈ’レベル、‘Ｌ’レベルとする。データバス１５に起因して、ノードＮ１の電位が‘Ｈ’レベルに応じた値であると、ＭＯＳトランジスタ１０３がオン、ＭＯＳトランジスタ１００がオフ状態とされる。このため、ノードＮ１０はこのＭＯＳトランジスタ１０３を介して接地されることから、例えば０[Ｖ]とされる。すなわち‘Ｌ’レベルとされる。

そして、このノードＮ１０における‘Ｌ’レベルに応じた電圧がＭＯＳトランジスタ１０１及びＭＯＳトランジスタ１０５のゲートに転送される。この結果、ＭＯＳトランジスタ１０１がオン状態、ＭＯＳトランジスタ１０５がオフ状態とされる。また、前述の通り信号Ｅｎａｂｌｅ１は‘Ｈ’レベル、信号Ｅｎａｂｌｅ２は‘Ｌ’レベルであることから、ＭＯＳトランジスタ１０２、１０４はそれぞれオフ状態とされる。従って、ＬＡＴ１はこの‘Ｌ’レベルに応じた電圧を保持する。

そして、ＬＡＴ１が保持するデータをデータバス１５に転送する際、信号Ｅｎａｂｌｅ１を‘Ｌ’レベルとする。この結果、ノードＮ１、スイッチ素子ＳＷ１を介してデータバス１５には‘Ｈ’レベルに応じた電圧ＶＤＤがＭＯＳトランジスタ１０１、１０２を介して転送される。具体的には、ＭＯＳトランジスタ１０１、１０２の閾値分だけ低い電圧がデータバス１５に転送される。なお、ＬＡＴ１が‘Ｈ’レベルのデータを保持している際には、信号Ｅｎａｂｌｅ１、２をそれぞれ‘Ｈ’レベルとする。これにより、ノードＮ１の電位が‘Ｌ’レベルに応じた値とされる。

このように、たとえＭＯＳトランジスタ１０１、１０２が最小加工寸法で形成され、電流駆動力が小さい場合であっても、データバス１５の配線容量が、本来の１／４と小さいことから、データラッチ０ＤＬｅにより、演算回路３ｂ−２までのデータバス１５の電位をプリチャージすることができる。そして、データバス１５の配線容量が従来の１／４であることから、データラッチ０ＤＬｅがこのデータバス１５をプリチャージする消費電力も抑圧させることが出来る。なお、データラッチ１ＤＬｅ〜３ＤＬｅについても同様に消費電力を低減させることが出来る。

以下、データラッチ０ＤＬｏ〜３ＤＬｏが保持するデータをデータバス１５へと転送する際には、図１２に示す太線部分がデータバス１５として機能することから、データラッチ０ＤＬｏ〜３ＤＬｏがこのデータバス１５をプリチャージするための消費電力は従来の１／２となる。

同様に、データラッチ４ＤＬｅ〜７ＤＬｅが保持するデータをデータバス１５へと転送する際には、図１３に示す太線部分がデータバス１５として機能することから、データラッチ４ＤＬｅ〜７ＤＬｅがこのデータバス１５をプリチャージするための消費電力は従来の３／４となる。

そして、最後にデータラッチ４ＤＬｏ〜７ＤＬｏが保持するデータをデータバス１５へと転送する際には、データバス１５の電位をプリチャージする必要がある。

以上から、データの書き込み時においてデータラッチ０ＤＬｅ〜７ＤＬｅ及びデータラッチ０ＤＬｏ〜７ＤＬｏが消費する電力は、
１／４＊４＋１／２＊４＋３／４＊４＋１＝１０ （１）
とされる。そして、データバス１５全体をプリチャージする場合に消費する電力を１とし、１６回データの転送を行ったとする。この場合、１６だけの電力を消費する。これに対し、本実施形態であると、（１）式からデータバス１５全体をプリチャージする場合に対して消費電力は１０で済むことから、消費電力は例えば、１０／１６に削減できる。

なお、データバス１５の電位を、例えば０[Ｖ]へと降下させる場合も同様である。すなわち、ＭＯＳトランジスタ１０２、１０４が最小加工寸法で形成され、電流駆動力が小さい場合であっても、素早くデータバス１５の電位を０[Ｖ]へと降下させることが出来る。

以上のように、たとえ、データラッチ回路を構成するインバータが最初加工寸法で形成されたトランジスタで構成されていても、上記説明したようにデータバス１５の容量が小さいことから、データバス１５の電位を上げることが出来、このインバータが保持する電圧（データ）を演算回路３ｂ−２に転送することが出来る。

つまり、演算回路３ｂ−２に設けられるプリチャージ回路で、配線容量の大きなデータバス１５をプリチャージし、このデータバス１５をある一定の電圧に固定させ、インバータが保持するデータに応じて、このデータバス１５の電圧を変動させるといったことをする必要がない。

従って、特にデータバス１５を例えばゼロ電位からある電圧までプリチャージさせ、インバータが保持するデータに応じて、そのデータバス１５の電位が放電された場合において、このプリチャージに消費する時間と消費電力とが掛かってしまうということを回避することが出来る。

＜変形例＞
次に本発明の実施形態の変形例に係る転送回路及びそれを用いた不揮発性半導体記憶装置について説明する。変形例では、上記データラッチ回路３ｂ−１における倍の数のバッファＢＦをデータバス１５に挿入するものである。つまり、データラッチ０ＤＬｅ〜３ＤＬｅ、並びに０ＤＬｏ〜３ＤＬｏを、それぞれデータラッチ０ＤＬｅ、１ＤＬｅ及びデータラッチ２ＤＬｅ及び３ＤＬｅ、並びにデータラッチ０ＤＬｏ、１ＤＬｏ及びデータラッチ２ＤＬｏ及び３ＤＬｏに分け、これらデータラッチＤＬ間にバッファＢＦを挿入するものである。なお、データラッチ４ＤＬｅ〜７ＤＬｅ、並びに４ＤＬｏ〜７ＤＬｏについても同様であることから説明を省略する。また上記データラッチ回路３ｂ−１を、この変形例では、データラッチ回路３ｂ−１´として説明する。

＜データラッチ回路３ｂ−１´の構成＞
変形例に係るデータラッチ回路３ｂ−１´を図２０に示す。図２０は変形例に係るデータラッチ回路３ｂ−１´のブロック図である。以下説明では、上記実施形態におけるデータラッチ回路３ｂ−１と異なる構成についてのみ説明する。図示するように、データバス１５に接続されたデータラッチ０ＤＬｅ、１ＤＬｅと０ＤＬｏ、１ＤＬｏとの間にバッファＢＦ１０が設けられている。データバス１５に接続されたデータラッチ２ＤＬｅ、３ＤＬｅと０ＤＬｏ、１ＤＬｏとの間にバッファＢＦ１１が設けられている。データバス１５に接続されたデータラッチ２ＤＬｅ、３ＤＬｅと２ＤＬｏ、３ＤＬｏとの間にバッファＢＦ１２が設けられている。データバス１５に接続されたデータラッチ４ＤＬｅ、５ＤＬｅと２ＤＬｏ、３ＤＬｏとの間にバッファＢＦ１３が設けられている。データバス１５に接続されたデータラッチ４ＤＬｅ、５ＤＬｅと４ＤＬｏ、５ＤＬｏとの間にバッファＢＦ１４が設けられている。データバス１５に接続されたデータラッチ６ＤＬｅ、７ＤＬｅと４ＤＬｏ、５ＤＬｏとの間にバッファＢＦ１５が設けられている。そしてデータバス１５に接続されたデータラッチ６ＤＬｅ、７ＤＬｅと６ＤＬｏ、７ＤＬｏとの間にバッファＢＦ１６が設けられている。つまり、データラッチ０ＤＬｅ〜７ＤＬｅにおける配線Ｂがデータバス１５と接続され、データラッチ０ＤＬｏ〜７ＤＬｏにおける配線Ａがデータバス１５と接続される。

＜データの書き込み動作について（ホストからデータラッチ回路３ｂ−１へ）＞
次に、上記構成におけるデータの書き込み動作について説明する。なお、データの書き込み動作については、上記実施形態で説明した動作と同様であることから簡単に説明する。

ホストからデータラッチ０ＤＬｅ、１ＤＬｅへとデータを転送する際、このデータラッチ０ＤＬｅ、１ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１０〜ＢＦ１６をそれぞれオン状態とする。

ホストからデータラッチ０ＤＬｏ、１ＤＬｏへとデータを転送する際、このデータラッチ０ＤＬｏ、１ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１１〜ＢＦ１６をそれぞれオン状態、バッファＢＦ１０をオフ状態とする。

ホストからデータラッチ２ＤＬｅ、３ＤＬｅへとデータを転送する際、このデータラッチ２ＤＬｅ、３ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１２〜ＢＦ１６をそれぞれオン状態、バッファＢＦ１０、ＢＦ１１をオフ状態とする。

ホストからデータラッチ２ＤＬｏ、３ＤＬｏへとデータを転送する際、このデータラッチ２ＤＬｏ、３ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１３〜ＢＦ１６をそれぞれオン状態、バッファＢＦ１０〜ＢＦ１２をオフ状態とする。

ホストからデータラッチ４ＤＬｅ、５ＤＬｅへとデータを転送する際、このデータラッチ４ＤＬｅ、５ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１４〜ＢＦ１６をそれぞれオン状態、バッファＢＦ１０〜ＢＦ１３をオフ状態とする。

ホストからデータラッチ４ＤＬｏ、５ＤＬｏへとデータを転送する際、このデータラッチ４ＤＬｏ、５ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１５、ＢＦ１６をそれぞれオン状態、バッファＢＦ１０〜ＢＦ１４をオフ状態とする。

ホストからデータラッチ６ＤＬｅ、７ＤＬｅへとデータを転送する際、このデータラッチ６ＤＬｅ、７ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１６をオン状態、バッファＢＦ１０〜ＢＦ１５をオフ状態とする。

最後にホストからデータラッチ６ＤＬｏ、７ＤＬｏへとデータを転送する際、このデータラッチ６ＤＬｏ、７ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１０〜ＢＦ１６をオフ状態とする。

＜データの書き込み動作について（データラッチ回路３ｂ−１から演算回路３ｂ−２へ）＞
次に、上記構成において、データラッチ回路３ｂ−１から演算回路３ｂ−２へとデータを転送する際の動作について説明する。データラッチ０ＤＬｅ、１ＤＬｅから演算回路３ｂ−２へとデータを転送する際、このデータラッチ０ＤＬｅ、１ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１０〜ＢＦ１６をそれぞれオフ状態とする。すなわちデータラッチ０ＤＬｅ、１ＤＬｅからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、１／８の大きさとなる。従って、データラッチ０ＤＬｅ、１ＤＬｅが保持するデータをデータバス１５に転送するために必要な消費電力は１／８となる。

データラッチ０ＤＬｏ、１ＤＬｏから演算回路３ｂ−２へとデータを転送する際、このデータラッチ０ＤＬｏ、１ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１１〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０をオン状態とする。すなわちデータラッチ０ＤＬｏ、１ＤＬｏからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、２／８の大きさとなる。従って、データラッチ０ＤＬｏ、１ＤＬｏが保持するデータをデータバス１５に転送するために必要な消費電力は２／８となる。

データラッチ２ＤＬｅ、３ＤＬｅから演算回路３ｂ−２へとデータを転送する際、このデータラッチ２ＤＬｅ、３ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１２〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０、ＢＦ１１をオン状態とする。すなわちデータラッチ２ＤＬｅ、３ＤＬｅからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、３／８の大きさとなる。従って、データラッチ２ＤＬｅ、３ＤＬｅが保持するデータをデータバス１５に転送するために必要な消費電力は３／８となる。

データラッチ２ＤＬｏ、３ＤＬｏから演算回路３ｂ−２へとデータを転送する際、このデータラッチ２ＤＬｏ、３ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１３〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０〜ＢＦ１２をオン状態とする。すなわちデータラッチ２ＤＬｏ、３ＤＬｏからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、４／８（１／２）の大きさとなる。従って、データラッチ２ＤＬｏ、３ＤＬｏが保持するデータをデータバス１５に転送するために必要な消費電力は４／８となる。

データラッチ４ＤＬｅ、５ＤＬｅから演算回路３ｂ−２へとデータを転送する際、このデータラッチ４ＤＬｅ、５ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１４〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０〜ＢＦ１３をオン状態とする。すなわちデータラッチ４ＤＬｅ、５ＤＬｅからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、５／８の大きさとなる。従って、データラッチ４ＤＬｅ、５ＤＬｅが保持するデータをデータバス１５に転送するために必要な消費電力は５／８となる。

データラッチ４ＤＬｏ、５ＤＬｏから演算回路３ｂ−２へとデータを転送する際、このデータラッチ４ＤＬｏ、５ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１５、ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０〜ＢＦ１４をオン状態とする。すなわちデータラッチ４ＤＬｏ、５ＤＬｏからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、６／８の大きさとなる。従って、データラッチ４ＤＬｏ、５ＤＬｏが保持するデータをデータバス１５に転送するために必要な消費電力は６／８となる。

データラッチ６ＤＬｅ、７ＤＬｅから演算回路３ｂ−２へとデータを転送する際、このデータラッチ６ＤＬｅ、７ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１６をオフ状態、バッファＢＦ１０〜ＢＦ１５をオン状態とする。すなわちデータラッチ６ＤＬｅ、７ＤＬｅからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、７／８の大きさとなる。従って、データラッチ６ＤＬｅ、７ＤＬｅが保持するデータをデータバス１５に転送するために必要な消費電力は７／８となる。

最後にデータラッチ６ＤＬｏ、７ＤＬｏから演算回路３ｂ−２へとデータを転送する際、このデータラッチ６ＤＬｏ、７ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１０〜ＢＦ１６をオン状態とする。この場合、データラッチ６ＤＬｏ、７ＤＬｏから見える配線容量は、データバス１５全体である。

＜データの読み出し動作について（演算回路３ｂ−２からデータラッチＤＬへ）＞
次に上記構成において、演算回路３ｂ−２からデータラッチＤＬへとデータを転送する読み出し動作について説明する。演算回路３ｂ−２からデータラッチ０ＤＬｅ、１ＤＬｅへとデータを転送する際、このデータラッチ０ＤＬｅ、１ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１０〜ＢＦ１６をそれぞれオフ状態とする。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、１／８の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は１／８となる。

演算回路３ｂ−２からデータラッチ０ＤＬｏ、１ＤＬｏへとデータを転送する際、このデータラッチ０ＤＬｏ、１ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１１〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０をオン状態とする。すなわちデータラッチ０ＤＬｏ、１ＤＬｏからみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、２／８の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は２／８となる。

演算回路３ｂ−２からデータラッチ２ＤＬｅ、３ＤＬｅへとデータを転送する際、このデータラッチ２ＤＬｅ、３ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１２〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０、ＢＦ１１をオン状態とする。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、３／８の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は３／８となる。

演算回路３ｂ−２からデータラッチ２ＤＬｏ、３ＤＬｏへとデータを転送する際、このデータラッチ２ＤＬｏ、３ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１３〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０〜ＢＦ１２をオン状態とする。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、４／８（１／２）の大きさとなる。従って、データラッチ２ＤＬｏ、３ＤＬｏが保持するデータをデータバス１５に転送するために必要な消費電力は４／８となる。

演算回路３ｂ−２からデータラッチ４ＤＬｅ、５ＤＬｅへとデータを転送する際、このデータラッチ４ＤＬｅ、５ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１４〜ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０〜ＢＦ１３をオン状態とする。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、５／８の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は５／８となる。

演算回路３ｂ−２からデータラッチ４ＤＬｏ、５ＤＬｏへとデータを転送する際、このデータラッチ４ＤＬｏ、５ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１５、ＢＦ１６をそれぞれオフ状態、バッファＢＦ１０〜ＢＦ１４をオン状態とする。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、６／８の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は６／８となる。

演算回路３ｂ−２からデータラッチ６ＤＬｅ、７ＤＬｅへとデータを転送する際、このデータラッチ６ＤＬｅ、７ＤＬｅが備えるスイッチ素子をオン状態とし、バッファＢＦ１６をオフ状態、バッファＢＦ１０〜ＢＦ１５をオン状態とする。すなわち演算回路３ｂ−１からみたデータバス１５の配線容量は、バッファＢＦ１０〜ＢＦ１６がオン状態とされた場合に比べ、７／８の大きさとなる。従って、演算回路３ｂ−１が保持するデータをデータバス１５に転送するために必要な消費電力は７／８となる。

最後に、演算回路３ｂ−２からデータラッチ６ＤＬｏ、７ＤＬｏへとデータを転送する際、このデータラッチ６ＤＬｏ、７ＤＬｏが備えるスイッチ素子をオン状態とし、バッファＢＦ１０〜ＢＦ１６をオン状態とする。この場合、演算回路３ｂ−１から見える配線容量は、データバス１５全体である。

変形例に係る転送回路及びそれを用いた不揮発性半導体記憶装置であっても、データの書き込み時及び読み出し時において消費電力を低減させることが出来る。変形例に係るデータ転送回路３ｂ−１´であると、そのデータ転送回路３ｂ−１´には、更に上記実施形態における倍の数のバッファＢＦが設けられている。そして、そのバッファＢＦは、制御信号発生回路８によりオンまたはオフいずれかに切り替えられるスイッチ機能を有する。したがって、上記説明したように、各データラッチＤＬから演算回路３ｂ−２にデータを転送する場合、及び演算回路３ｂ−２からデータラッチＤＬにデータを格納する場合、各データラッチＤＬから見えるデータバス１５の容量が、小さくなる。すなわち、データの書き込み時及び読み出し時における消費電力の低減をすることが出来る。上記実施形態と同様に、消費電力について定量的に求める。データラッチ０ＤＬｅ〜７ＤＬｅ及び０ＤＬｏ〜７ＤＬｏが消費する電力は、
１／８＊２＋２／８＊２＋３／８＊２＋４／８＊２＋５／８＊２＋６／８＊２＋７／８＊２＋１＝９ （２）
とされる。そして、データバス１５全体をプリチャージする場合に消費する電力を１とし、１６回データの転送を行ったとする。この場合、１６だけの電力を消費する。これに対し、本実施形態であると、データバス１５全体をプリチャージする場合に対して消費電力は９で済むことから、消費電力は、例えば９／１６に削減できる。

なお、データラッチＤＬは、偶数（０ＤＬｅ〜７ＤＬｅ）と奇数（０ＤＬｏ〜７ＤＬｏ）とに分けたが、バッファＢＦが挿入される度にデータバス１５に配線Ｂと配線Ａとが交互に接続された構成であればこれに限られない。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…ワード線制御回路、３…センスアンプ、４…カラムデコーダ、５…入出力制御回路、６…データ入出力バッファ、７…アドレスデコーダ、８…制御信号発生回路、９…制御電圧発生回路、１０…パラメータ記憶部、３ａ…センスアンプユニット、３ｂ…データ制御ユニット、３ｂ−１…データラッチ回路、３ｂ−２…演算回路、０ＤＬｅ〜７ＤＬｅ、０ＤＬｏ〜７ＤＬｏ…データラッチ、ＢＦ１〜ＢＦ４、ＢＦ１０〜ＢＦ１６…バッファ、２０、２１、３０、３１、４０、４１、５０、５１、９０〜９７…インバータ、２２、２３、３２、３３、４２、４３、５２、５３、１００〜１０５、１１０〜１１６、…ＭＯＳトランジスタ

Claims (6)

1. オンまたはオフする機能を備え、前記オン状態において第１ノードにおけるデータを反転させ、第２ノードに転送する第１インバータと、
   オンまたはオフする機能を備え、前記オン状態において前記第２ノードにおける前記データを反転させ、前記第１ノードに転送する第２インバータと、
   前記第１ノードに接続される第１信号線と、
   前記第２ノードに接続される第２信号線と、
   前記第１ノードに対してデータを出力可能とされ、且つこの第１ノードにおけるデータを保持可能とする第１保持回路と、
   前記第２ノードに対してデータを出力可能とされ、且つこの第２ノードにおけるデータを保持可能とする第２保持回路と
   を具備し、
   前記第１保持回路が前記データを、前記第１ノードを介して前記第１信号線に対して出力する際、前記第１、第２インバータをそれぞれオフ状態とし、
   前記第２保持回路が前記データを、前記第２ノード及び前記第２信号線を介して前記第１信号線に対して出力する際、前記第１インバータをオフ状態、第２インバータをオン状態とする
   ことを特徴とする転送回路。
2. 前記第１保持回路は、
   内部電圧が供給される第３ノードに電流経路の一端が接続されたｐチャネル型の第１ＭＯＳトランジスタと、
   電流経路の一端が、前記第１ＭＯＳトランジスタの電流経路の他端に接続され、他端が前記第１ノードに接続されたｐチャネル型の第２ＭＯＳトランジスタと、
   電流経路の一端が前記第１ノードに接続されたｎチャネル型の第３ＭＯＳトランジスタと、
   電流経路の一端が、前記第３ＭＯＳトランジスタの電流経路の他端に接続され、他端が接地されたｎチャネル型の第４ＭＯＳトランジスタと、
   を備え、
   前記第１保持回路は前記データとして第１データまたはこの第１データよりも大きな電圧の第２データを保持可能とし、
   前記第１保持回路が前記第１データを保持した場合、ｐチャネル型の前記第１、第２ＭＯＳトランジスタがオフ状態とされ、ｎチャネル型の前記第１、第２ＭＯＳトランジスタがオン状態とされ、
   前記第１保持回路が前記第２データを保持した場合、ｐチャネル型の前記第１、第２ＭＯＳトランジスタがオン状態とされ、ｎチャネル型の前記第１、第２ＭＯＳトランジスタがオフ状態とされる
   ことを特徴とする請求項１記載の転送回路。
3. 前記第１インバータは、
   電流経路の一端が第３ノードに接続され、ゲートが前記第１ノードに接続されたｐチャネル型の第１ＭＯＳトランジスタと、
   電流経路の一端が、前記第１ＭＯＳトランジスタの他端に接続され、他端が前記第２ノードに接続されるｐチャネル型の第２ＭＯＳトランジスタと、
   電流経路の一端が、前記第２ノードを介して前記第２ＭＯＳトランジスタの他端に接続されるｎチャネル型の第３ＭＯＳトランジスタと、
   電流経路の一端が、前記第３ＭＯＳトランジスタの他端に接続され、ゲートが前記第１ノードに接続され、他端が接地されたｎチャネル型の第４ＭＯＳトランジスタとを備え、
   前記第２インバータは、
   電流経路の一端が第４ノードに接続され、ゲートが前記第２ノードに接続されたｐチャネル型の第５ＭＯＳトランジスタと、
   電流経路の一端が、前記第５ＭＯＳトランジスタの他端に接続され、他端が前記第１ノードに接続されるｐチャネル型の第６ＭＯＳトランジスタと、
   電流経路の一端が、前記第１ノードを介して前記第６ＭＯＳトランジスタの他端に接続されるｎチャネル型の第７ＭＯＳトランジスタと、
   電流経路の一端が、前記第７ＭＯＳトランジスタの他端に接続され、ゲートが前記第２ノードに接続され、他端が接地されたｎチャネル型の第８ＭＯＳトランジスタと
   を具備することを特徴とする請求項１記載の転送回路。
4. 請求項１記載の転送回路と、
   電荷蓄積層と制御ゲートとを備え、前記データを保持可能とされたメモリセルの電流経路が直列接続されたメモリセルアレイと、
   前記メモリセルに対し、前記データの書き込みをするセンスアンプと、
   前記第１保持回路と前記第２保持回路とが保持する前記データを演算する演算回路と、
   前記第１、第２インバータのオンまたはオフを制御する制御部と
   を具備し、
   前記第１保持回路が保持する前記データを前記メモリセルに転送する際、前記制御部が前記第１インバータ及び前記第２インバータをオフ状態とさせつつ、前記第１保持回路が保持する前記データに応じた電圧を第１信号線に転送し、
   前記第２保持回路が保持する前記データを前記メモリセルに転送する際、前記制御部が前記第１インバータをオフ状態、前記第２インバータをオン状態とさせつつ、前記第２保持回路が保持する前記データに応じた電圧を第２信号線を介して前記第１信号線に転送し、
   前記第１、第２保持回路が前記第１、第２信号線を介して前記演算回路に転送した前記データは、書き込みデータとして前記センスアンプに転送される
   ことを特徴とする不揮発性半導体記憶装置。
5. 請求項１記載の転送回路と、
   電荷蓄積層と制御ゲートとを備え、前記データを保持可能とされた複数のメモリセルの電流経路が直列接続されたメモリセルアレイと、
   前記メモリセルに対し、前記データの読み出しをするセンスアンプと、
   前記センスアンプが保持する前記データを演算する演算回路と、
   前記第１、第２インバータのオンまたはオフを制御する制御部と
   を具備し、
   前記メモリセルから読み出された前記データにつき、前記演算回路から前記第１保持回路への前記データの転送において、前記制御部が前記第１インバータ及び前記第２インバータをオフ状態とさせつつ、前記演算回路が保持する前記データを反転させ前記第１保持回路に該データを転送し、
   前記演算回路から前記第２保持回路への前記データの転送において、前記制御部が前記第１インバータをオン状態、前記第２インバータをオフ状態とさせつつ、前記演算回路が保持する前記データを前記第２保持回路に転送する
   ことを特徴とする不揮発性半導体記憶装置。
6. 前記転送回路における前記第１、第２保持回路は、それぞれ複数のＭＯＳトランジスタを備え、
   複数の前記ＭＯＳトランジスタは、最小加工寸法で形成される
   ことを特徴とする請求項４または５記載の不揮発性半導体記憶装置。

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