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JP2011018740A - パワー半導体モジュール - Google Patents

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JP2011018740A JP2009161677A JP2009161677A JP2011018740A JP 2011018740 A JP2011018740 A JP 2011018740A JP 2009161677 A JP2009161677 A JP 2009161677A JP 2009161677 A JP2009161677 A JP 2009161677A JP 2011018740 A JP2011018740 A JP 2011018740A
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Abstract

【課題】パワー半導体モジュール全体をコンパクトにする。
【解決手段】３相ブリッジ回路の一部を構成するパワー半導体モジュール10において、ＩＧＢＴチップQ1aを導体パターン1b1上に配置し、ＩＧＢＴチップQ1aと同一のサイズを有するＩＧＢＴチップQ1bをＩＧＢＴチップQ1aの前側に配置し、ＩＧＢＴチップQ1aより小さい還流ダイオードチップD1aをＩＧＢＴチップQ1aの左側に配置し、還流ダイオードチップD1aと同一のサイズを有する還流ダイオードチップD1bをＩＧＢＴチップQ1bの左側に、かつ、還流ダイオードチップD1aとの間に隙間部分1b1aが形成されるように配置し、導体パターン1b2を導体パターン1b1の左側に配置し、スナバ用コンデンサチップC1の一方の端子を導体パターン1b1の隙間部分1b1a上に配置し、他方の端子を導体パターン1b2上に配置した。
【選択図】図２

Description

本発明は、３相ブリッジ回路の少なくとも一部を構成するパワー半導体モジュールに関し、特には、高電位側の直流端子と３相交流電圧のうちの１つの交流端子との間に複数のＩＧＢＴが並列接続され、３相交流電圧のうちの１つの交流端子と低電位側の直流端子との間に複数のＩＧＢＴが並列接続される場合に、パワー半導体モジュール全体をコンパクトにすることができるパワー半導体モジュールに関する。
従来から、３相ブリッジ回路が知られており、例えば特開２００３−２５０２７７号公報の図２には、３相ブリッジ回路を構成する電力変換回路が記載されている。特開２００３−２５０２７７号公報の図２に記載された３相ブリッジ回路では、高電位側の直流端子と、３相交流電圧のうちの１つの交流端子との間に、ＩＧＢＴＳｕと還流ダイオードＤｕとスナバ用コンデンサＣｕとが並列接続されている。更に、３相交流電圧のうちの１つの交流端子と、低電位側の直流端子との間に、ＩＧＢＴＳｘと還流ダイオードＤｘとスナバ用コンデンサＣｘとが並列接続されている。
特開２００３−２５０２７７号公報の図２
ところで、特開２００３−２５０２７７号公報には、還流ダイオードＤｕが、ＩＧＢＴＳｕに内蔵されたダイオードであっても、ＩＧＢＴＳｕとは別個に設けられたダイオードであってもよい旨が記載されている。また、特開２００３−２５０２７７号公報には、還流ダイオードＤｘが、ＩＧＢＴＳｘに内蔵されたダイオードであっても、ＩＧＢＴＳｘとは別個に設けられたダイオードであってもよい旨が記載されている。ところが、特開２００３−２５０２７７号公報には、ＩＧＢＴＳｕ，Ｓｘ，・・、スナバ用コンデンサＣｕ，Ｃｘ，・・などが具体的に基板上にどのように実装されるかについて記載されていない。
例えば、高電位側の直流端子と低電位側の直流端子との間に入力される直流電源の大きさと、ＩＧＢＴＳｕの仕様との関係次第では、高電位側の直流端子と、３相交流電圧のうちの１つの交流端子との間に、複数のＩＧＢＴを並列接続する必要や、３相交流電圧のうちの１つの交流端子と、低電位側の直流端子との間に、複数のＩＧＢＴを並列接続する必要がある。
前記問題点に鑑み、本発明は、高電位側の直流端子と３相交流電圧のうちの１つの交流端子との間に複数のＩＧＢＴが並列接続され、３相交流電圧のうちの１つの交流端子と低電位側の直流端子との間に複数のＩＧＢＴが並列接続される場合に、パワー半導体モジュール全体をコンパクトにすることができるパワー半導体モジュールを提供することを目的とする。
請求項１に記載の発明によれば、３相ブリッジ回路の少なくとも一部を構成するパワー半導体モジュール（１０）において、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
外囲ケース（２）を絶縁基板（１ａ）上に配置し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ１）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
外部導出端子（３ａ）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ）が３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子（３ｃ）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）が提供される。
請求項２に記載の発明によれば、３相ブリッジ回路の少なくとも一部を構成するパワー半導体モジュール（１０）において、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
導体パターン（１ｂ８）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の後側に導体パターン（１ｂ１）に隣接させて配置し、
リアクトル（Ｌ）の一方の端子（Ｌａ）を導体パターン（１ｂ１）に電気的に接続し、
リアクトル（Ｌ）の他方の端子（Ｌｂ）を導体パターン（１ｂ８）に電気的に接続し、
導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
外囲ケース（２）を絶縁基板（１ａ）上に配置し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ８）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
外部導出端子（３ａ）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ）が３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子（３ｃ）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）が提供される。
請求項３に記載の発明によれば、導体パターン（１ｂ６）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と導体パターン（１ｂ６）とをボンディングワイヤ（４ｉ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と導体パターン（１ｂ６）とをボンディングワイヤ（４ｊ）によって電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｆ）と導体パターン（１ｂ６）とを電気的に接続し、
導体パターン（１ｂ７）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と導体パターン（１ｂ７）とをボンディングワイヤ（４ｋ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と導体パターン（１ｂ７）とをボンディングワイヤ（４ｌ）によって電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｇ）と導体パターン（１ｂ７）とを電気的に接続したことを特徴とする請求項１又は２に記載のパワー半導体モジュール（１０）が提供される。
請求項４に記載の発明によれば、導体パターン（１ｂ１）のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間に位置する隙間部分（１ｂ１ａ）の左端を左側に突出させ、
導体パターン（１ｂ２）のうち、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）に電気的に接続される接続部分（１ｂ２ｂ）の右端を右側に突出させ、
導体パターン（１ｂ２）のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間に位置する隙間部分（１ｂ２ａ）の前端を前側に突出させ、
導体パターン（１ｂ３）のうち、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）に電気的に接続される接続部分（１ｂ３ａ）の後端を後側に突出させたことを特徴とする請求項１〜３のいずれか一項に記載のパワー半導体モジュール（１０）が提供される。
請求項５に記載の発明によれば、導体パターン（１ｂ１）のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間に位置する隙間部分（１ｂ１ａ）の前側部分の左端および隙間部分（１ｂ１ａ）の後側部分を右側に凹ませ、
導体パターン（１ｂ２）のうち、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）に電気的に接続される接続部分（１ｂ２ｂ）の前側部分の右端および接続部分（１ｂ２ｂ）の後側部分の右端を左側に凹ませ、
導体パターン（１ｂ２）のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間に位置する隙間部分（１ｂ２ａ）の右側部分の前端および隙間部分（１ｂ２ａ）の左側部分の前端を後側に凹ませ、
導体パターン（１ｂ３）のうち、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）に電気的に接続される接続部分（１ｂ３ａ）の右側部分の後端および接続部分（１ｂ３ａ）の左側部分の後端を前側に凹ませことを特徴とする請求項１〜３のいずれか一項に記載のパワー半導体モジュール（１０）が提供される。
請求項６に記載の発明によれば、３相ブリッジ回路を構成するパワー半導体モジュール（１０）において、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１’）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の前側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の左側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ｂ’）の左側にＩＧＢＴチップ（Ｑ１ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ’）との間に隙間部分（１ｂ１ａ’）が形成されるように配置し、
導体パターン（１ｂ２’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の左側に導体パターン（１ｂ１’）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ’）を、導体パターン（１ｂ２’）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の左側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の前側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ｂ’）の前側にＩＧＢＴチップ（Ｑ２ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ’）との間に隙間部分（１ｂ２ａ’）が形成されるように配置し、
導体パターン（１ｂ３’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の前側に導体パターン（１ｂ２’）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１’）の一方の端子（Ｃ１ａ’）を導体パターン（１ｂ１’）の隙間部分（１ｂ１ａ’）上に配置し、
スナバ用コンデンサチップ（Ｃ１’）の他方の端子（Ｃ１ｂ’）を導体パターン（１ｂ２’）上に配置し、
スナバ用コンデンサチップ（Ｃ２’）の一方の端子（Ｃ２ａ’）を導体パターン（１ｂ２’）の隙間部分（１ｂ２ａ’）上に配置し、
スナバ用コンデンサチップ（Ｃ２’）の他方の端子（Ｃ２ｂ’）を導体パターン（１ｂ３’）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ａ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ｂ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ’）と還流ダイオードチップ（Ｄ１ａ’）とＩＧＢＴチップ（Ｑ１ｂ’）と還流ダイオードチップ（Ｄ１ｂ’）とスナバ用コンデンサチップ（Ｃ１’）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｃ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｄ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ’）と還流ダイオードチップ（Ｄ２ａ’）とＩＧＢＴチップ（Ｑ２ｂ’）と還流ダイオードチップ（Ｄ２ｂ’）とスナバ用コンデンサチップ（Ｃ２’）とを並列接続し、
導体パターン（１ｂ４’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｅ’）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｆ’）によって電気的に接続し、
導体パターン（１ｂ５’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｇ’）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｈ’）によって電気的に接続し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１”）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の前側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の左側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ｂ”）の左側にＩＧＢＴチップ（Ｑ１ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ”）との間に隙間部分（１ｂ１ａ”）が形成されるように配置し、
導体パターン（１ｂ２”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の左側に導体パターン（１ｂ１”）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ”）を、導体パターン（１ｂ２”）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の左側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の前側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ｂ”）の前側にＩＧＢＴチップ（Ｑ２ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ”）との間に隙間部分（１ｂ２ａ”）が形成されるように配置し、
導体パターン（１ｂ３”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の前側に導体パターン（１ｂ２”）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１”）の一方の端子（Ｃ１ａ”）を導体パターン（１ｂ１”）の隙間部分（１ｂ１ａ”）上に配置し、
スナバ用コンデンサチップ（Ｃ１”）の他方の端子（Ｃ１ｂ”）を導体パターン（１ｂ２”）上に配置し、
スナバ用コンデンサチップ（Ｃ２”）の一方の端子（Ｃ２ａ”）を導体パターン（１ｂ２”）の隙間部分（１ｂ２ａ”）上に配置し、
スナバ用コンデンサチップ（Ｃ２”）の他方の端子（Ｃ２ｂ”）を導体パターン（１ｂ３”）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ａ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ｂ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ”）と還流ダイオードチップ（Ｄ１ａ”）とＩＧＢＴチップ（Ｑ１ｂ”）と還流ダイオードチップ（Ｄ１ｂ”）とスナバ用コンデンサチップ（Ｃ１”）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｃ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｄ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ”）と還流ダイオードチップ（Ｄ２ａ”）とＩＧＢＴチップ（Ｑ２ｂ”）と還流ダイオードチップ（Ｄ２ｂ”）とスナバ用コンデンサチップ（Ｃ２”）とを並列接続し、
導体パターン（１ｂ４”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｅ”）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｆ”）によって電気的に接続し、
導体パターン（１ｂ５”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｇ”）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｈ”）によって電気的に接続し、
外囲ケース（２）を絶縁基板（１ａ）上に配置し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ１）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ’）と導体パターン（１ｂ１’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ’）と導体パターン（１ｂ２’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ’）と導体パターン（１ｂ３’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ’）と導体パターン（１ｂ４’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ’）と導体パターン（１ｂ５’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ”）と導体パターン（１ｂ１”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ”）と導体パターン（１ｂ２”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ”）と導体パターン（１ｂ３”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ”）と導体パターン（１ｂ４”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ”）と導体パターン（１ｂ５”）とを電気的に接続し、
外部導出端子（３ａ，３ａ’，３ａ”）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ，３ｂ’，３ｂ”）が３相交流電圧のうちのいずれか１つの交流端子に接続可能に構成され、外部導出端子（３ｃ，３ｃ’，３ｃ”）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）が提供される。
請求項７に記載の発明によれば、３相ブリッジ回路を構成するパワー半導体モジュール（１０）において、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
導体パターン（１ｂ８）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の後側に導体パターン（１ｂ１）に隣接させて配置し、
リアクトル（Ｌ）の一方の端子（Ｌａ）を導体パターン（１ｂ１）に電気的に接続し、
リアクトル（Ｌ）の他方の端子（Ｌｂ）を導体パターン（１ｂ８）に電気的に接続し、
導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１’）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の前側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の左側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ｂ’）の左側にＩＧＢＴチップ（Ｑ１ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ’）との間に隙間部分（１ｂ１ａ’）が形成されるように配置し、
導体パターン（１ｂ８’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の後側に導体パターン（１ｂ１’）に隣接させて配置し、
リアクトル（Ｌ’）の一方の端子（Ｌａ’）を導体パターン（１ｂ１’）に電気的に接続し、
リアクトル（Ｌ’）の他方の端子（Ｌｂ’）を導体パターン（１ｂ８’）に電気的に接続し、
導体パターン（１ｂ２’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の左側に導体パターン（１ｂ１’）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ’）を、導体パターン（１ｂ２’）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の左側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の前側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ｂ’）の前側にＩＧＢＴチップ（Ｑ２ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ’）との間に隙間部分（１ｂ２ａ’）が形成されるように配置し、
導体パターン（１ｂ３’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の前側に導体パターン（１ｂ２’）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１’）の一方の端子（Ｃ１ａ’）を導体パターン（１ｂ１’）の隙間部分（１ｂ１ａ’）上に配置し、
スナバ用コンデンサチップ（Ｃ１’）の他方の端子（Ｃ１ｂ’）を導体パターン（１ｂ２’）上に配置し、
スナバ用コンデンサチップ（Ｃ２’）の一方の端子（Ｃ２ａ’）を導体パターン（１ｂ２’）の隙間部分（１ｂ２ａ’）上に配置し、
スナバ用コンデンサチップ（Ｃ２’）の他方の端子（Ｃ２ｂ’）を導体パターン（１ｂ３’）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ａ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ｂ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ’）と還流ダイオードチップ（Ｄ１ａ’）とＩＧＢＴチップ（Ｑ１ｂ’）と還流ダイオードチップ（Ｄ１ｂ’）とスナバ用コンデンサチップ（Ｃ１’）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｃ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｄ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ’）と還流ダイオードチップ（Ｄ２ａ’）とＩＧＢＴチップ（Ｑ２ｂ’）と還流ダイオードチップ（Ｄ２ｂ’）とスナバ用コンデンサチップ（Ｃ２’）とを並列接続し、
導体パターン（１ｂ４’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｅ’）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｆ’）によって電気的に接続し、
導体パターン（１ｂ５’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｇ’）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｈ’）によって電気的に接続し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１”）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の前側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の左側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ｂ”）の左側にＩＧＢＴチップ（Ｑ１ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ”）との間に隙間部分（１ｂ１ａ”）が形成されるように配置し、
導体パターン（１ｂ８”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の後側に導体パターン（１ｂ１”）に隣接させて配置し、
リアクトル（Ｌ”）の一方の端子（Ｌａ”）を導体パターン（１ｂ１”）に電気的に接続し、
リアクトル（Ｌ”）の他方の端子（Ｌｂ”）を導体パターン（１ｂ８”）に電気的に接続し、
導体パターン（１ｂ２”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の左側に導体パターン（１ｂ１”）に隣接させて配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ”）を、導体パターン（１ｂ２”）上に配置し、
コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の左側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の前側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ｂ”）の前側にＩＧＢＴチップ（Ｑ２ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ”）との間に隙間部分（１ｂ２ａ”）が形成されるように配置し、
導体パターン（１ｂ３”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の前側に導体パターン（１ｂ２”）に隣接させて配置し、
スナバ用コンデンサチップ（Ｃ１”）の一方の端子（Ｃ１ａ”）を導体パターン（１ｂ１”）の隙間部分（１ｂ１ａ”）上に配置し、
スナバ用コンデンサチップ（Ｃ１”）の他方の端子（Ｃ１ｂ”）を導体パターン（１ｂ２”）上に配置し、
スナバ用コンデンサチップ（Ｃ２”）の一方の端子（Ｃ２ａ”）を導体パターン（１ｂ２”）の隙間部分（１ｂ２ａ”）上に配置し、
スナバ用コンデンサチップ（Ｃ２”）の他方の端子（Ｃ２ｂ”）を導体パターン（１ｂ３”）上に配置し、
ＩＧＢＴチップ（Ｑ１ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ａ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ｂ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ”）と還流ダイオードチップ（Ｄ１ａ”）とＩＧＢＴチップ（Ｑ１ｂ”）と還流ダイオードチップ（Ｄ１ｂ”）とスナバ用コンデンサチップ（Ｃ１”）とを並列接続し、
ＩＧＢＴチップ（Ｑ２ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｃ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｄ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ”）と還流ダイオードチップ（Ｄ２ａ”）とＩＧＢＴチップ（Ｑ２ｂ”）と還流ダイオードチップ（Ｄ２ｂ”）とスナバ用コンデンサチップ（Ｃ２”）とを並列接続し、
導体パターン（１ｂ４”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の右側に配置し、
ＩＧＢＴチップ（Ｑ１ａ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｅ”）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ１ｂ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｆ”）によって電気的に接続し、
導体パターン（１ｂ５”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の後側に配置し、
ＩＧＢＴチップ（Ｑ２ａ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｇ”）によって電気的に接続し、
ＩＧＢＴチップ（Ｑ２ｂ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｈ”）によって電気的に接続し、
外囲ケース（２）を絶縁基板（１ａ）上に配置し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ８）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ’）と導体パターン（１ｂ８’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ’）と導体パターン（１ｂ２’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ’）と導体パターン（１ｂ３’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ’）と導体パターン（１ｂ４’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ’）と導体パターン（１ｂ５’）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ａ”）と導体パターン（１ｂ８”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｂ”）と導体パターン（１ｂ２”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｃ”）と導体パターン（１ｂ３”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｄ”）と導体パターン（１ｂ４”）とを電気的に接続し、
外囲ケース（２）にインサート成形された外部導出端子（３ｅ”）と導体パターン（１ｂ５”）とを電気的に接続し、
外部導出端子（３ａ，３ａ’，３ａ”）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ，３ｂ’，３ｂ”）が３相交流電圧のうちのいずれか１つの交流端子に接続可能に構成され、外部導出端子（３ｃ，３ｃ’，３ｃ”）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）が提供される。
請求項１に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。
更に、請求項１に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置されている。
また、請求項１に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接して配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）が、導体パターン（１ｂ２）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。
更に、請求項１に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置されている。
また、請求項１に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接して配置されている。更に、スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）が、導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置されている。また、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）が、導体パターン（１ｂ２）上に配置されている。
更に、請求項１に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）が、導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置されている。また、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）が、導体パターン（１ｂ３）上に配置されている。
詳細には、請求項１に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とが並列接続されている。
また、請求項１に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とが並列接続されている。
更に、請求項１に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｅ）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｆ）によって電気的に接続されている。
また、請求項１に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｇ）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｈ）によって電気的に接続されている。
更に、請求項１に記載のパワー半導体モジュール（１０）では、外囲ケース（２）が絶縁基板（１ａ）上に配置されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ１）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とが電気的に接続されている。
また、請求項１に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とが電気的に接続されている。更に、外部導出端子（３ａ）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ）が３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子（３ｃ）が低電位側の直流端子に接続可能に構成されている。
その結果、請求項１に記載のパワー半導体モジュール（１０）によって、３相ブリッジ回路の少なくとも一部が構成されている。
換言すれば、請求項１に記載のパワー半導体モジュール（１０）では、高電位側の直流端子に接続可能な導体パターン（１ｂ１）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）との間に、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）が並列接続されている。
また、請求項１に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３）との間に、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）が並列接続されている。
更に、請求項１に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が、導体パターン（１ｂ１）上のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間の隙間部分（１ｂ１ａ）に配置されている。
そのため、請求項１に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項１に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が、導体パターン（１ｂ２）上のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間の隙間部分（１ｂ２ａ）に配置されている。
そのため、請求項１に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
すなわち、請求項１に記載のパワー半導体モジュール（１０）によれば、パワー半導体モジュール（１０）全体をコンパクトにすることができる。
請求項２に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。
更に、請求項２に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置されている。
また、請求項２に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の後側に導体パターン（１ｂ１）に隣接して配置されている。更に、リアクトル（Ｌ）の一方の端子（Ｌａ）が導体パターン（１ｂ１）に電気的に接続されている。また、リアクトル（Ｌ）の他方の端子（Ｌｂ）が導体パターン（１ｂ８）に電気的に接続されている。
更に、請求項２に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接して配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）が、導体パターン（１ｂ２）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。
また、請求項２に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。更に、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置されている。
更に、請求項２に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接して配置されている。また、スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）が、導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）が、導体パターン（１ｂ２）上に配置されている。
また、請求項２に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）が、導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）が、導体パターン（１ｂ３）上に配置されている。
詳細には、請求項２に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とが並列接続されている。
また、請求項２に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とが並列接続されている。
更に、請求項２に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｅ）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｆ）によって電気的に接続されている。
また、請求項２に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｇ）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｈ）によって電気的に接続されている。
更に、請求項２に記載のパワー半導体モジュール（１０）では、外囲ケース（２）が絶縁基板（１ａ）上に配置されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ８）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とが電気的に接続されている。
また、請求項２に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とが電気的に接続されている。更に、外部導出端子（３ａ）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ）が３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子（３ｃ）が低電位側の直流端子に接続可能に構成されている。
その結果、請求項２に記載のパワー半導体モジュール（１０）によって、３相ブリッジ回路の少なくとも一部が構成されている。
換言すれば、請求項２に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８）およびリアクトル（Ｌ）を介して高電位側の直流端子に接続可能な導体パターン（１ｂ１）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）との間に、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）が並列接続されている。
また、請求項２に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３）との間に、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）が並列接続されている。
更に、請求項２に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が、導体パターン（１ｂ１）上のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間の隙間部分（１ｂ１ａ）に配置されている。
そのため、請求項２に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項２に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が、導体パターン（１ｂ２）上のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間の隙間部分（１ｂ２ａ）に配置されている。
そのため、請求項２に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
更に、請求項２に記載のパワー半導体モジュール（１０）では、リアクトル（Ｌ）の一方の端子（Ｌａ）が導体パターン（１ｂ１）に電気的に接続されると共に、リアクトル（Ｌ）の他方の端子（Ｌｂ）が導体パターン（１ｂ８）に電気的に接続されている。
そのため、請求項２に記載のパワー半導体モジュール（１０）によれば、リアクトル（Ｌ）とスナバ用コンデンサチップ（Ｃ１，Ｃ２）との共振作用により、ＩＧＢＴチップ（Ｑ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ）にかかる跳ね上がり電圧を抑制することができる。
すなわち、請求項２に記載のパワー半導体モジュール（１０）によれば、ＩＧＢＴチップ（Ｑ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ）にかかる跳ね上がり電圧を抑制すると共に、パワー半導体モジュール（１０）全体をコンパクトにすることができる。
請求項３に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ６）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と導体パターン（１ｂ６）とがボンディングワイヤ（４ｉ）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と導体パターン（１ｂ６）とがボンディングワイヤ（４ｊ）によって電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｆ）と導体パターン（１ｂ６）とが電気的に接続されている。
そのため、請求項３に記載のパワー半導体モジュール（１０）によれば、パワー半導体モジュール（１０）の使用中に、電流が流れないように回路構成された外部導出端子（３ｆ）の電位を把握することにより、電圧降下分を含まないＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極の正確な電位を把握することができる。
更に、請求項３に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ７）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置されている。また、ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と導体パターン（１ｂ７）とがボンディングワイヤ（４ｋ）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と導体パターン（１ｂ７）とがボンディングワイヤ（４ｌ）によって電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｇ）と導体パターン（１ｂ７）とが電気的に接続されている。
そのため、請求項３に記載のパワー半導体モジュール（１０）によれば、パワー半導体モジュール（１０）の使用中に、電流が流れないように回路構成された外部導出端子（３ｇ）の電位を把握することにより、電圧降下分を含まないＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極の正確な電位を把握することができる。
請求項４に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ１）のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間に位置する隙間部分（１ｂ１ａ）の左端が、左側に突出せしめられている。また、導体パターン（１ｂ２）のうち、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）に電気的に接続される接続部分（１ｂ２ｂ）の右端が、右側に突出せしめられている。
そのため、請求項４に記載のパワー半導体モジュール（１０）によれば、導体パターン（１ｂ１）のうち還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間に位置する隙間部分（１ｂ１ａ）の左端が左側に突出せしめられておらず、導体パターン（１ｂ２）のうちスナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）に電気的に接続される接続部分（１ｂ２ｂ）の右端が右側に突出せしめられていない場合よりも、例えば導体パターン（１ｂ１）とスナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）とを電気的に接続する半田および導体パターン（１ｂ２）とスナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップ（Ｃ１）を自己整合させて正確に位置決めすることができる。
また、請求項４に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２）のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間に位置する隙間部分（１ｂ２ａ）の前端が、前側に突出せしめられている。更に、導体パターン（１ｂ３）のうち、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）に電気的に接続される接続部分（１ｂ３ａ）の後端が、後側に突出せしめられている。
そのため、請求項４に記載のパワー半導体モジュール（１０）によれば、導体パターン（１ｂ２）のうち還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間に位置する隙間部分（１ｂ２ａ）の前端が前側に突出せしめられておらず、導体パターン（１ｂ３）のうちスナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）に電気的に接続される接続部分（１ｂ３ａ）の後端が後側に突出せしめられていない場合よりも、例えば導体パターン（１ｂ２）とスナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）とを電気的に接続する半田および導体パターン（１ｂ３）とスナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップ（Ｃ２）を自己整合させて正確に位置決めすることができる。
請求項５に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ１）のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間に位置する隙間部分（１ｂ１ａ）の前側部分の左端および隙間部分（１ｂ１ａ）の後側部分の左端が、右側に凹まされている。また、導体パターン（１ｂ２）のうち、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）に電気的に接続される接続部分（１ｂ２ｂ）の前側部分の右端および接続部分（１ｂ２ｂ）の後側部分の右端が、左側に凹まされている。
そのため、請求項５に記載のパワー半導体モジュール（１０）によれば、導体パターン（１ｂ１）と導体パターン（１ｂ２）との間の沿面距離を確保しつつ、例えば導体パターン（１ｂ１）とスナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）とを電気的に接続する半田および導体パターン（１ｂ２）とスナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップ（Ｃ１）を自己整合させて正確に位置決めすることができる。
また、請求項５に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２）のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間に位置する隙間部分（１ｂ２ａ）の右側部分の前端および隙間部分（１ｂ２ａ）の左側部分の前端が、後側に凹まされている。更に、導体パターン（１ｂ３）のうち、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）に電気的に接続される接続部分（１ｂ３ａ）の右側部分の後端および接続部分（１ｂ３ａ）の左側部分の後端が、前側に凹まされている。
そのため、請求項５に記載のパワー半導体モジュール（１０）によれば、導体パターン（１ｂ２）と導体パターン（１ｂ３）との間の沿面距離を確保しつつ、例えば導体パターン（１ｂ２）とスナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）とを電気的に接続する半田および導体パターン（１ｂ３）とスナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップ（Ｃ２）を自己整合させて正確に位置決めすることができる。
請求項６に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接して配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）が、導体パターン（１ｂ２）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接して配置されている。更に、スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）が、導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置されている。また、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）が、導体パターン（１ｂ２）上に配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）が、導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置されている。また、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）が、導体パターン（１ｂ３）上に配置されている。
詳細には、請求項６に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とが並列接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とが並列接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｅ）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｆ）によって電気的に接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｇ）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｈ）によって電気的に接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１’）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ’）が、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の前側にＩＧＢＴチップ（Ｑ１ａ’）に隣接して配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ’）が、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の左側にＩＧＢＴチップ（Ｑ１ａ’）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ’）が、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ｂ’）の左側にＩＧＢＴチップ（Ｑ１ｂ’）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ’）との間に隙間部分（１ｂ１ａ’）が形成されるように配置されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の左側に導体パターン（１ｂ１’）に隣接して配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ’）が、導体パターン（１ｂ２’）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ’）が、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の左側にＩＧＢＴチップ（Ｑ２ａ’）に隣接して配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ’）が、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の前側にＩＧＢＴチップ（Ｑ２ａ’）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ’）が、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ｂ’）の前側にＩＧＢＴチップ（Ｑ２ｂ’）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ’）との間に隙間部分（１ｂ２ａ’）が形成されるように配置されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の前側に導体パターン（１ｂ２’）に隣接して配置されている。更に、スナバ用コンデンサチップ（Ｃ１’）の一方の端子（Ｃ１ａ’）が、導体パターン（１ｂ１’）の隙間部分（１ｂ１ａ’）上に配置されている。また、スナバ用コンデンサチップ（Ｃ１’）の他方の端子（Ｃ１ｂ’）が、導体パターン（１ｂ２’）上に配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２’）の一方の端子（Ｃ２ａ’）が、導体パターン（１ｂ２’）の隙間部分（１ｂ２ａ’）上に配置されている。また、スナバ用コンデンサチップ（Ｃ２’）の他方の端子（Ｃ２ｂ’）が、導体パターン（１ｂ３’）上に配置されている。
詳細には、請求項６に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ａ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ｂ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ’）と還流ダイオードチップ（Ｄ１ａ’）とＩＧＢＴチップ（Ｑ１ｂ’）と還流ダイオードチップ（Ｄ１ｂ’）とスナバ用コンデンサチップ（Ｃ１’）とが並列接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｃ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｄ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ’）と還流ダイオードチップ（Ｄ２ａ’）とＩＧＢＴチップ（Ｑ２ｂ’）と還流ダイオードチップ（Ｄ２ｂ’）とスナバ用コンデンサチップ（Ｃ２’）とが並列接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ’）のゲート電極と導体パターン（１ｂ４’）とが、ボンディングワイヤ（４ｅ’）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ’）のゲート電極と導体パターン（１ｂ４’）とが、ボンディングワイヤ（４ｆ’）によって電気的に接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ’）のゲート電極と導体パターン（１ｂ５’）とが、ボンディングワイヤ（４ｇ’）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ’）のゲート電極と導体パターン（１ｂ５’）とが、ボンディングワイヤ（４ｈ’）によって電気的に接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１”）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ”）が、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の前側にＩＧＢＴチップ（Ｑ１ａ”）に隣接して配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ”）が、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の左側にＩＧＢＴチップ（Ｑ１ａ”）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ”）が、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ｂ”）の左側にＩＧＢＴチップ（Ｑ１ｂ”）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ”）との間に隙間部分（１ｂ１ａ”）が形成されるように配置されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の左側に導体パターン（１ｂ１”）に隣接して配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ”）が、導体パターン（１ｂ２”）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ”）が、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の左側にＩＧＢＴチップ（Ｑ２ａ”）に隣接して配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ”）が、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の前側にＩＧＢＴチップ（Ｑ２ａ”）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ”）が、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ｂ”）の前側にＩＧＢＴチップ（Ｑ２ｂ”）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ”）との間に隙間部分（１ｂ２ａ”）が形成されるように配置されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の前側に導体パターン（１ｂ２”）に隣接して配置されている。更に、スナバ用コンデンサチップ（Ｃ１”）の一方の端子（Ｃ１ａ”）が、導体パターン（１ｂ１”）の隙間部分（１ｂ１ａ”）上に配置されている。また、スナバ用コンデンサチップ（Ｃ１”）の他方の端子（Ｃ１ｂ”）が、導体パターン（１ｂ２”）上に配置されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２”）の一方の端子（Ｃ２ａ”）が、導体パターン（１ｂ２”）の隙間部分（１ｂ２ａ”）上に配置されている。また、スナバ用コンデンサチップ（Ｃ２”）の他方の端子（Ｃ２ｂ”）が、導体パターン（１ｂ３”）上に配置されている。
詳細には、請求項６に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ａ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ｂ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ”）と還流ダイオードチップ（Ｄ１ａ”）とＩＧＢＴチップ（Ｑ１ｂ”）と還流ダイオードチップ（Ｄ１ｂ”）とスナバ用コンデンサチップ（Ｃ１”）とが並列接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｃ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｄ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ”）と還流ダイオードチップ（Ｄ２ａ”）とＩＧＢＴチップ（Ｑ２ｂ”）と還流ダイオードチップ（Ｄ２ｂ”）とスナバ用コンデンサチップ（Ｃ２”）とが並列接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ”）のゲート電極と導体パターン（１ｂ４”）とが、ボンディングワイヤ（４ｅ”）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ”）のゲート電極と導体パターン（１ｂ４”）とが、ボンディングワイヤ（４ｆ”）によって電気的に接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ”）のゲート電極と導体パターン（１ｂ５”）とが、ボンディングワイヤ（４ｇ”）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ”）のゲート電極と導体パターン（１ｂ５”）とが、ボンディングワイヤ（４ｈ”）によって電気的に接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、外囲ケース（２）が絶縁基板（１ａ）上に配置されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ１）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とが電気的に接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とが電気的に接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ａ’）と導体パターン（１ｂ１’）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ’）と導体パターン（１ｂ２’）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ’）と導体パターン（１ｂ３’）とが電気的に接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ’）と導体パターン（１ｂ４’）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ’）と導体パターン（１ｂ５’）とが電気的に接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ａ”）と導体パターン（１ｂ１”）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ”）と導体パターン（１ｂ２”）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ”）と導体パターン（１ｂ３”）とが電気的に接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ”）と導体パターン（１ｂ４”）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ”）と導体パターン（１ｂ５”）とが電気的に接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、外部導出端子（３ａ，３ａ’，３ａ”）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ，３ｂ’，３ｂ”）が３相交流電圧のうちのいずれか１つの交流端子に接続可能に構成され、外部導出端子（３ｃ，３ｃ’，３ｃ”）が低電位側の直流端子に接続可能に構成されている。
その結果、請求項６に記載のパワー半導体モジュール（１０）によって、３相ブリッジ回路が構成されている。
換言すれば、請求項６に記載のパワー半導体モジュール（１０）では、高電位側の直流端子に接続可能な導体パターン（１ｂ１）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）との間に、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）が並列接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３）との間に、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）が並列接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が、導体パターン（１ｂ１）上のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間の隙間部分（１ｂ１ａ）に配置されている。
そのため、請求項６に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項６に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が、導体パターン（１ｂ２）上のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間の隙間部分（１ｂ２ａ）に配置されている。
そのため、請求項６に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
更に、請求項６に記載のパワー半導体モジュール（１０）では、高電位側の直流端子に接続可能な導体パターン（１ｂ１’）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２’）との間に、ＩＧＢＴチップ（Ｑ１ａ’）およびＩＧＢＴチップ（Ｑ１ｂ’）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ’）および還流ダイオードチップ（Ｄ１ｂ’）が並列接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２’）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３’）との間に、ＩＧＢＴチップ（Ｑ２ａ’）およびＩＧＢＴチップ（Ｑ２ｂ’）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ’）および還流ダイオードチップ（Ｄ２ｂ’）が並列接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ’）およびＩＧＢＴチップ（Ｑ１ｂ’）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１’）の右側の端子（Ｃ１ａ’）が、導体パターン（１ｂ１’）上のうち、還流ダイオードチップ（Ｄ１ａ’）と還流ダイオードチップ（Ｄ１ｂ’）との間の隙間部分（１ｂ１ａ’）に配置されている。
そのため、請求項６に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１’）の右側の端子（Ｃ１ａ’）が還流ダイオードチップ（Ｄ１ａ’）および還流ダイオードチップ（Ｄ１ｂ’）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項６に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ’）およびＩＧＢＴチップ（Ｑ２ｂ’）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２’）の後側の端子（Ｃ２ａ’）が、導体パターン（１ｂ２’）上のうち、還流ダイオードチップ（Ｄ２ａ’）と還流ダイオードチップ（Ｄ２ｂ’）との間の隙間部分（１ｂ２ａ’）に配置されている。
そのため、請求項６に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２’）の後側の端子（Ｃ２ａ’）が還流ダイオードチップ（Ｄ２ａ’）および還流ダイオードチップ（Ｄ２ｂ’）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
更に、請求項６に記載のパワー半導体モジュール（１０）では、高電位側の直流端子に接続可能な導体パターン（１ｂ１”）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２”）との間に、ＩＧＢＴチップ（Ｑ１ａ”）およびＩＧＢＴチップ（Ｑ１ｂ”）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ”）および還流ダイオードチップ（Ｄ１ｂ”）が並列接続されている。
また、請求項６に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２”）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３”）との間に、ＩＧＢＴチップ（Ｑ２ａ”）およびＩＧＢＴチップ（Ｑ２ｂ”）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ”）および還流ダイオードチップ（Ｄ２ｂ”）が並列接続されている。
更に、請求項６に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ”）およびＩＧＢＴチップ（Ｑ１ｂ”）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１”）の右側の端子（Ｃ１ａ”）が、導体パターン（１ｂ１”）上のうち、還流ダイオードチップ（Ｄ１ａ”）と還流ダイオードチップ（Ｄ１ｂ”）との間の隙間部分（１ｂ１ａ”）に配置されている。
そのため、請求項６に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１”）の右側の端子（Ｃ１ａ”）が還流ダイオードチップ（Ｄ１ａ”）および還流ダイオードチップ（Ｄ１ｂ”）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項６に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ”）およびＩＧＢＴチップ（Ｑ２ｂ”）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２”）の後側の端子（Ｃ２ａ”）が、導体パターン（１ｂ２”）上のうち、還流ダイオードチップ（Ｄ２ａ”）と還流ダイオードチップ（Ｄ２ｂ”）との間の隙間部分（１ｂ２ａ”）に配置されている。
そのため、請求項６に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２”）の後側の端子（Ｃ２ａ”）が還流ダイオードチップ（Ｄ２ａ”）および還流ダイオードチップ（Ｄ２ｂ”）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
すなわち、請求項６に記載のパワー半導体モジュール（１０）によれば、パワー半導体モジュール（１０）全体をコンパクトにすることができる。
請求項７に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）が、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の後側に導体パターン（１ｂ１）に隣接して配置されている。更に、リアクトル（Ｌ）の一方の端子（Ｌａ）が導体パターン（１ｂ１）に電気的に接続されている。また、リアクトル（Ｌ）の他方の端子（Ｌｂ）が導体パターン（１ｂ８）に電気的に接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接して配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）が、導体パターン（１ｂ２）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接して配置されている。更に、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）が、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接して配置されている。また、スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）が、導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）が、導体パターン（１ｂ２）上に配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）が、導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）が、導体パターン（１ｂ３）上に配置されている。
詳細には、請求項７に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とが並列接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とが並列接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｅ）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とが、ボンディングワイヤ（４ｆ）によって電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｇ）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とが、ボンディングワイヤ（４ｈ）によって電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１’）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ’）が、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の前側にＩＧＢＴチップ（Ｑ１ａ’）に隣接して配置されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ’）が、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の左側にＩＧＢＴチップ（Ｑ１ａ’）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ’）が、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ｂ’）の左側にＩＧＢＴチップ（Ｑ１ｂ’）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ’）との間に隙間部分（１ｂ１ａ’）が形成されるように配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の後側に導体パターン（１ｂ１’）に隣接して配置されている。更に、リアクトル（Ｌ’）の一方の端子（Ｌａ’）が導体パターン（１ｂ１’）に電気的に接続されている。また、リアクトル（Ｌ’）の他方の端子（Ｌｂ’）が導体パターン（１ｂ８’）に電気的に接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の左側に導体パターン（１ｂ１’）に隣接して配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ’）が、導体パターン（１ｂ２’）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ’）が、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の左側にＩＧＢＴチップ（Ｑ２ａ’）に隣接して配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ’）が、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の前側にＩＧＢＴチップ（Ｑ２ａ’）に隣接して配置されている。更に、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ’）が、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ｂ’）の前側にＩＧＢＴチップ（Ｑ２ｂ’）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ’）との間に隙間部分（１ｂ２ａ’）が形成されるように配置されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の前側に導体パターン（１ｂ２’）に隣接して配置されている。また、スナバ用コンデンサチップ（Ｃ１’）の一方の端子（Ｃ１ａ’）が、導体パターン（１ｂ１’）の隙間部分（１ｂ１ａ’）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ１’）の他方の端子（Ｃ１ｂ’）が、導体パターン（１ｂ２’）上に配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２’）の一方の端子（Ｃ２ａ’）が、導体パターン（１ｂ２’）の隙間部分（１ｂ２ａ’）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ２’）の他方の端子（Ｃ２ｂ’）が、導体パターン（１ｂ３’）上に配置されている。
詳細には、請求項７に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ａ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ｂ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ’）と還流ダイオードチップ（Ｄ１ａ’）とＩＧＢＴチップ（Ｑ１ｂ’）と還流ダイオードチップ（Ｄ１ｂ’）とスナバ用コンデンサチップ（Ｃ１’）とが並列接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｃ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｄ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ’）と還流ダイオードチップ（Ｄ２ａ’）とＩＧＢＴチップ（Ｑ２ｂ’）と還流ダイオードチップ（Ｄ２ｂ’）とスナバ用コンデンサチップ（Ｃ２’）とが並列接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ’）のゲート電極と導体パターン（１ｂ４’）とが、ボンディングワイヤ（４ｅ’）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ’）のゲート電極と導体パターン（１ｂ４’）とが、ボンディングワイヤ（４ｆ’）によって電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５’）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ’）のゲート電極と導体パターン（１ｂ５’）とが、ボンディングワイヤ（４ｇ’）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ’）のゲート電極と導体パターン（１ｂ５’）とが、ボンディングワイヤ（４ｈ’）によって電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）が、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１”）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ”）が、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の前側にＩＧＢＴチップ（Ｑ１ａ”）に隣接して配置されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ”）が、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の左側にＩＧＢＴチップ（Ｑ１ａ”）に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ”）が、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ｂ”）の左側にＩＧＢＴチップ（Ｑ１ｂ”）に隣接して、かつ、還流ダイオードチップ（Ｄ１ａ”）との間に隙間部分（１ｂ１ａ”）が形成されるように配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の後側に導体パターン（１ｂ１”）に隣接して配置されている。更に、リアクトル（Ｌ”）の一方の端子（Ｌａ”）が導体パターン（１ｂ１”）に電気的に接続されている。また、リアクトル（Ｌ”）の他方の端子（Ｌｂ”）が導体パターン（１ｂ８”）に電気的に接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ２”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の左側に導体パターン（１ｂ１”）に隣接して配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ”）が、導体パターン（１ｂ２”）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ”）が、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の左側にＩＧＢＴチップ（Ｑ２ａ”）に隣接して配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ”）が、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の前側にＩＧＢＴチップ（Ｑ２ａ”）に隣接して配置されている。更に、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ”）が、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ｂ”）の前側にＩＧＢＴチップ（Ｑ２ｂ”）に隣接して、かつ、還流ダイオードチップ（Ｄ２ａ”）との間に隙間部分（１ｂ２ａ”）が形成されるように配置されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ３”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の前側に導体パターン（１ｂ２”）に隣接して配置されている。また、スナバ用コンデンサチップ（Ｃ１”）の一方の端子（Ｃ１ａ”）が、導体パターン（１ｂ１”）の隙間部分（１ｂ１ａ”）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ１”）の他方の端子（Ｃ１ｂ”）が、導体パターン（１ｂ２”）上に配置されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、スナバ用コンデンサチップ（Ｃ２”）の一方の端子（Ｃ２ａ”）が、導体パターン（１ｂ２”）の隙間部分（１ｂ２ａ”）上に配置されている。更に、スナバ用コンデンサチップ（Ｃ２”）の他方の端子（Ｃ２ｂ”）が、導体パターン（１ｂ３”）上に配置されている。
詳細には、請求項７に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ１ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ａ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ｂ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ”）と還流ダイオードチップ（Ｄ１ａ”）とＩＧＢＴチップ（Ｑ１ｂ”）と還流ダイオードチップ（Ｄ１ｂ”）とスナバ用コンデンサチップ（Ｃ１”）とが並列接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、ＩＧＢＴチップ（Ｑ２ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｃ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｄ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ”）と還流ダイオードチップ（Ｄ２ａ”）とＩＧＢＴチップ（Ｑ２ｂ”）と還流ダイオードチップ（Ｄ２ｂ”）とスナバ用コンデンサチップ（Ｃ２”）とが並列接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ４”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の右側に配置されている。また、ＩＧＢＴチップ（Ｑ１ａ”）のゲート電極と導体パターン（１ｂ４”）とが、ボンディングワイヤ（４ｅ”）によって電気的に接続されている。更に、ＩＧＢＴチップ（Ｑ１ｂ”）のゲート電極と導体パターン（１ｂ４”）とが、ボンディングワイヤ（４ｆ”）によって電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ５”）が、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の後側に配置されている。更に、ＩＧＢＴチップ（Ｑ２ａ”）のゲート電極と導体パターン（１ｂ５”）とが、ボンディングワイヤ（４ｇ”）によって電気的に接続されている。また、ＩＧＢＴチップ（Ｑ２ｂ”）のゲート電極と導体パターン（１ｂ５”）とが、ボンディングワイヤ（４ｈ”）によって電気的に接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、外囲ケース（２）が絶縁基板（１ａ）上に配置されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ８）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とが電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とが電気的に接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ａ’）と導体パターン（１ｂ８’）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ’）と導体パターン（１ｂ２’）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ’）と導体パターン（１ｂ３’）とが電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ’）と導体パターン（１ｂ４’）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ’）と導体パターン（１ｂ５’）とが電気的に接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ａ”）と導体パターン（１ｂ８”）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｂ”）と導体パターン（１ｂ２”）とが電気的に接続されている。また、外囲ケース（２）にインサート成形された外部導出端子（３ｃ”）と導体パターン（１ｂ３”）とが電気的に接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、外囲ケース（２）にインサート成形された外部導出端子（３ｄ”）と導体パターン（１ｂ４”）とが電気的に接続されている。更に、外囲ケース（２）にインサート成形された外部導出端子（３ｅ”）と導体パターン（１ｂ５”）とが電気的に接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、外部導出端子（３ａ，３ａ’，３ａ”）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ，３ｂ’，３ｂ”）が３相交流電圧のうちのいずれか１つの交流端子に接続可能に構成され、外部導出端子（３ｃ，３ｃ’，３ｃ”）が低電位側の直流端子に接続可能に構成されている。
その結果、請求項７に記載のパワー半導体モジュール（１０）によって、３相ブリッジ回路が構成されている。
換言すれば、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８）およびリアクトル（Ｌ）を介して高電位側の直流端子に接続可能な導体パターン（１ｂ１）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）との間に、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）が並列接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３）との間に、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）が並列接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ）およびＩＧＢＴチップ（Ｑ１ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が、導体パターン（１ｂ１）上のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間の隙間部分（１ｂ１ａ）に配置されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１）の右側の端子（Ｃ１ａ）が還流ダイオードチップ（Ｄ１ａ）および還流ダイオードチップ（Ｄ１ｂ）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項７に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ）およびＩＧＢＴチップ（Ｑ２ｂ）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が、導体パターン（１ｂ２）上のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間の隙間部分（１ｂ２ａ）に配置されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２）の後側の端子（Ｃ２ａ）が還流ダイオードチップ（Ｄ２ａ）および還流ダイオードチップ（Ｄ２ｂ）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
更に、請求項７に記載のパワー半導体モジュール（１０）では、リアクトル（Ｌ）の一方の端子（Ｌａ）が導体パターン（１ｂ１）に電気的に接続されると共に、リアクトル（Ｌ）の他方の端子（Ｌｂ）が導体パターン（１ｂ８）に電気的に接続されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、リアクトル（Ｌ）とスナバ用コンデンサチップ（Ｃ１，Ｃ２）との共振作用により、ＩＧＢＴチップ（Ｑ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ）にかかる跳ね上がり電圧を抑制することができる。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８’）およびリアクトル（Ｌ’）を介して高電位側の直流端子に接続可能な導体パターン（１ｂ１’）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２’）との間に、ＩＧＢＴチップ（Ｑ１ａ’）およびＩＧＢＴチップ（Ｑ１ｂ’）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ’）および還流ダイオードチップ（Ｄ１ｂ’）が並列接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２’）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３’）との間に、ＩＧＢＴチップ（Ｑ２ａ’）およびＩＧＢＴチップ（Ｑ２ｂ’）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ’）および還流ダイオードチップ（Ｄ２ｂ’）が並列接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ’）およびＩＧＢＴチップ（Ｑ１ｂ’）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１’）の右側の端子（Ｃ１ａ’）が、導体パターン（１ｂ１’）上のうち、還流ダイオードチップ（Ｄ１ａ’）と還流ダイオードチップ（Ｄ１ｂ’）との間の隙間部分（１ｂ１ａ’）に配置されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１’）の右側の端子（Ｃ１ａ’）が還流ダイオードチップ（Ｄ１ａ’）および還流ダイオードチップ（Ｄ１ｂ’）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項７に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ’）およびＩＧＢＴチップ（Ｑ２ｂ’）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２’）の後側の端子（Ｃ２ａ’）が、導体パターン（１ｂ２’）上のうち、還流ダイオードチップ（Ｄ２ａ’）と還流ダイオードチップ（Ｄ２ｂ’）との間の隙間部分（１ｂ２ａ’）に配置されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２’）の後側の端子（Ｃ２ａ’）が還流ダイオードチップ（Ｄ２ａ’）および還流ダイオードチップ（Ｄ２ｂ’）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
更に、請求項７に記載のパワー半導体モジュール（１０）では、リアクトル（Ｌ’）の一方の端子（Ｌａ’）が導体パターン（１ｂ１’）に電気的に接続されると共に、リアクトル（Ｌ’）の他方の端子（Ｌｂ’）が導体パターン（１ｂ８’）に電気的に接続されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、リアクトル（Ｌ’）とスナバ用コンデンサチップ（Ｃ１’，Ｃ２’）との共振作用により、ＩＧＢＴチップ（Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’）にかかる跳ね上がり電圧を抑制することができる。
更に、請求項７に記載のパワー半導体モジュール（１０）では、導体パターン（１ｂ８”）およびリアクトル（Ｌ”）を介して高電位側の直流端子に接続可能な導体パターン（１ｂ１”）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２”）との間に、ＩＧＢＴチップ（Ｑ１ａ”）およびＩＧＢＴチップ（Ｑ１ｂ”）が並列接続されると共に、還流ダイオードチップ（Ｄ１ａ”）および還流ダイオードチップ（Ｄ１ｂ”）が並列接続されている。
また、請求項７に記載のパワー半導体モジュール（１０）では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン（１ｂ２”）と、低電位側の直流端子に接続可能な導体パターン（１ｂ３”）との間に、ＩＧＢＴチップ（Ｑ２ａ”）およびＩＧＢＴチップ（Ｑ２ｂ”）が並列接続されると共に、還流ダイオードチップ（Ｄ２ａ”）および還流ダイオードチップ（Ｄ２ｂ”）が並列接続されている。
更に、請求項７に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ１ａ”）およびＩＧＢＴチップ（Ｑ１ｂ”）に対して並列接続されるスナバ用コンデンサチップ（Ｃ１”）の右側の端子（Ｃ１ａ”）が、導体パターン（１ｂ１”）上のうち、還流ダイオードチップ（Ｄ１ａ”）と還流ダイオードチップ（Ｄ１ｂ”）との間の隙間部分（１ｂ１ａ”）に配置されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ１”）の右側の端子（Ｃ１ａ”）が還流ダイオードチップ（Ｄ１ａ”）および還流ダイオードチップ（Ｄ１ｂ”）よりも左側に配置される場合よりも、パワー半導体モジュール（１０）全体の左右方向寸法を小型化することができる。
また、請求項７に記載のパワー半導体モジュール（１０）では、パワー半導体モジュール（１０）全体をコンパクトにするために、ＩＧＢＴチップ（Ｑ２ａ”）およびＩＧＢＴチップ（Ｑ２ｂ”）に対して並列接続されるスナバ用コンデンサチップ（Ｃ２”）の後側の端子（Ｃ２ａ”）が、導体パターン（１ｂ２”）上のうち、還流ダイオードチップ（Ｄ２ａ”）と還流ダイオードチップ（Ｄ２ｂ”）との間の隙間部分（１ｂ２ａ”）に配置されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、スナバ用コンデンサチップ（Ｃ２”）の後側の端子（Ｃ２ａ”）が還流ダイオードチップ（Ｄ２ａ”）および還流ダイオードチップ（Ｄ２ｂ”）よりも前側に配置される場合よりも、パワー半導体モジュール（１０）全体の前後方向寸法を小型化することができる。
更に、請求項７に記載のパワー半導体モジュール（１０）では、リアクトル（Ｌ”）の一方の端子（Ｌａ”）が導体パターン（１ｂ１”）に電気的に接続されると共に、リアクトル（Ｌ”）の他方の端子（Ｌｂ”）が導体パターン（１ｂ８”）に電気的に接続されている。
そのため、請求項７に記載のパワー半導体モジュール（１０）によれば、リアクトル（Ｌ”）とスナバ用コンデンサチップ（Ｃ１”，Ｃ２”）との共振作用により、ＩＧＢＴチップ（Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”）にかかる跳ね上がり電圧を抑制することができる。
すなわち、請求項７に記載のパワー半導体モジュール（１０）によれば、ＩＧＢＴチップ（Ｑ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”）にかかる跳ね上がり電圧を抑制すると共に、パワー半導体モジュール（１０）全体をコンパクトにすることができる。
第１の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。 図１に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂおよびスナバ用コンデンサＣ１，Ｃ２が配置された状態を示した図である。 図２に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。 図２に示すＤＢＣ基板１などの上に図３に示す外囲ケース２が被せられた状態を示した図である。 ボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌがワイヤボンディング処理された後における第１の実施形態のパワー半導体モジュール１０の平面図である。 第１の実施形態のパワー半導体モジュール１０の等価回路図である。 第２および第３の実施形態のパワー半導体モジュール１０などを説明するための図である。 第４の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。 図８に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ、スナバ用コンデンサＣ１，Ｃ２およびリアクトルＬが配置された状態を示した図である。 図９に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。 図９に示すＤＢＣ基板１などの上に図１０に示す外囲ケース２が被せられた状態を示した図である。 ボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌがワイヤボンディング処理された後における第４の実施形態のパワー半導体モジュール１０の平面図である。 第４の実施形態のパワー半導体モジュール１０の等価回路図である。 第５の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。 図１４に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”およびスナバ用コンデンサＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”が配置された状態を示した図である。 図１５に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。 図１５に示すＤＢＣ基板１などの上に図１６に示す外囲ケース２が被せられた状態を示した図である。 ボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌ，４ａ’，４ｂ’，４ｃ’，４ｄ’，４ｅ’，４ｆ’，４ｇ’，４ｈ’，４ｉ’，４ｊ’，４ｋ’，４ｌ’，４ａ”，４ｂ”，４ｃ”，４ｄ”，４ｅ”，４ｆ”，４ｇ”，４ｈ”，４ｉ”，４ｊ”，４ｋ”，４ｌ”がワイヤボンディング処理された後における第５の実施形態のパワー半導体モジュール１０の平面図である。 第５の実施形態のパワー半導体モジュール１０の等価回路図である。 第６の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。 図２０に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”、スナバ用コンデンサＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”およびリアクトルＬ，Ｌ’，Ｌ”が配置された状態を示した図である。 図２１に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。 図２１に示すＤＢＣ基板１などの上に図２２に示す外囲ケース２が被せられた状態を示した図である。 ボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌ，４ａ’，４ｂ’，４ｃ’，４ｄ’，４ｅ’，４ｆ’，４ｇ’，４ｈ’，４ｉ’，４ｊ’，４ｋ’，４ｌ’，４ａ”，４ｂ”，４ｃ”，４ｄ”，４ｅ”，４ｆ”，４ｇ”，４ｈ”，４ｉ”，４ｊ”，４ｋ”，４ｌ”がワイヤボンディング処理された後における第６の実施形態のパワー半導体モジュール１０の平面図である。 第６の実施形態のパワー半導体モジュール１０の等価回路図である。
以下、本発明のパワー半導体モジュールの第１の実施形態について説明する。図１〜図５は第１の実施形態のパワー半導体モジュール１０の製造工程を示した図である。詳細には、図１は第１の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。図２は図１に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂおよびスナバ用コンデンサＣ１，Ｃ２が配置された状態を示した図である。図３は図２に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。図４は図２に示すＤＢＣ基板１などの上に図３に示す外囲ケース２が被せられた状態を示した図である。図５はボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌがワイヤボンディング処理された後における第１の実施形態のパワー半導体モジュール１０の平面図である。図６は第１の実施形態のパワー半導体モジュール１０の等価回路図である。
第１の実施形態のパワー半導体モジュール１０では、図１に示すように、絶縁基板１ａと、絶縁基板１ａの上面に形成された導体パターン１ｂ１，１ｂ２，１ｂ３，１ｂ４，１ｂ５，１ｂ６，１ｂ７と、絶縁基板１ａの下面に形成された導体パターン（図示せず）とによって構成されるＤＢＣ基板１が用いられている。詳細には、例えば、絶縁基板１ａの下面に形成された導体パターン（図示せず）には、放熱板（図示せず）が半田（図示せず）を介して機械的および熱的に接続可能に構成されている。
第１の実施形態のパワー半導体モジュール１０の製造時には、図２に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１（図１参照）上に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂおよび還流ダイオードチップＤ１ａ，Ｄ１ｂが配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２（図１参照）上に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂおよび還流ダイオードチップＤ２ａ，Ｄ２ｂが配置される。更に、導体パターン１ｂ１（図１参照）と導体パターン１ｂ２（図１参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１が配置される。また、導体パターン１ｂ２（図１参照）と導体パターン１ｂ３（図１参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２が配置される。
詳細には、第１の実施形態のパワー半導体モジュール１０では、図２に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａが導体パターン１ｂ１（図１参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ１ｂが、導体パターン１ｂ１（図１参照）上のうち、ＩＧＢＴチップＱ１ａの前側（図２の下側）にＩＧＢＴチップＱ１ａに隣接して配置されている。
更に、第１の実施形態のパワー半導体モジュール１０では、図２に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａより小さいサイズを有する還流ダイオードチップＤ１ａが、導体パターン１ｂ１（図１参照）上のうち、ＩＧＢＴチップＱ１ａの左側（図２の左側）にＩＧＢＴチップＱ１ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ１ｂが、導体パターン１ｂ１（図１参照）上のうち、ＩＧＢＴチップＱ１ｂの左側（図２の左側）にＩＧＢＴチップＱ１ｂに隣接して、かつ、還流ダイオードチップＤ１ａとの間に隙間部分１ｂ１ａが形成されるように配置されている。
また、第１の実施形態のパワー半導体モジュール１０では、図１に示すように、導体パターン１ｂ２が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の左側（図１の左側）に導体パターン１ｂ１に隣接して配置されている。更に、図２に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ２ａが、導体パターン１ｂ２（図１参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａと同一のサイズを有するＩＧＢＴチップＱ２ｂが、導体パターン１ｂ２（図１参照）上のうち、ＩＧＢＴチップＱ２ａの左側（図２の左側）にＩＧＢＴチップＱ２ａに隣接して配置されている。
更に、第１の実施形態のパワー半導体モジュール１０では、図２に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ２ａが、導体パターン１ｂ２（図１参照）上のうち、ＩＧＢＴチップＱ２ａの前側（図２の下側）にＩＧＢＴチップＱ２ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａと同一のサイズを有する還流ダイオードチップＤ２ｂが、導体パターン１ｂ２（図１参照）上のうち、ＩＧＢＴチップＱ２ｂの前側（図２の下側）にＩＧＢＴチップＱ２ｂに隣接して、かつ、還流ダイオードチップＤ２ａとの間に隙間部分１ｂ２ａが形成されるように配置されている。
また、第１の実施形態のパワー半導体モジュール１０では、図１に示すように、導体パターン１ｂ３が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の前側（図１の下側）に導体パターン１ｂ２に隣接して配置されている。更に、図２に示すように、スナバ用コンデンサチップＣ１の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図１参照）の隙間部分１ｂ１ａ上に配置されている。また、スナバ用コンデンサチップＣ１の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２（図１参照）上に配置されている。更に、スナバ用コンデンサチップＣ２の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図１参照）の隙間部分１ｂ２ａ上に配置されている。また、スナバ用コンデンサチップＣ２の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３（図１参照）上に配置されている。
次いで、第１の実施形態のパワー半導体モジュール１０の製造時には、図４に示すように、外囲ケース２がＤＢＣ基板１（図１参照）の絶縁基板１ａ（図１参照）の外縁部上に例えば接着剤を介して配置される。詳細には、第１の実施形態のパワー半導体モジュール１０では、図３に示すように、外部導出端子３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇがインサート成形されている。
更に、第１の実施形態のパワー半導体モジュール１０では、図４に示すように、外囲ケース２がＤＢＣ基板１（図１参照）上に被せられる時に、外部導出端子３ａの下端部３ａ１（図３参照）と導体パターン１ｂ１（図１参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂの下端部３ｂ１（図３参照）と導体パターン１ｂ２（図１参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃの下端部３ｃ１（図３参照）と導体パターン１ｂ３（図１参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄの下端部３ｄ１（図３参照）と導体パターン１ｂ４（図１参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅの下端部３ｅ１（図３参照）と導体パターン１ｂ５（図１参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆの下端部３ｆ１（図３参照）と導体パターン１ｂ６（図１参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇの下端部３ｇ１（図３参照）と導体パターン１ｂ７（図１参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
次いで、第１の実施形態のパワー半導体モジュール１０の製造時には、上述したペースト状またはシート状の半田（図示せず）のリフロー処理が実行される。その結果、第１の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ（図３参照）と導体パターン１ｂ１（図１参照）とが電気的に接続され、外部導出端子３ｂ（図３参照）と導体パターン１ｂ２（図１参照）とが電気的に接続され、外部導出端子３ｃ（図３参照）と導体パターン１ｂ３（図１参照）とが電気的に接続され、外部導出端子３ｄ（図３参照）と導体パターン１ｂ４（図１参照）とが電気的に接続され、外部導出端子３ｅ（図３参照）と導体パターン１ｂ５（図１参照）とが電気的に接続され、外部導出端子３ｆ（図３参照）と導体パターン１ｂ６（図１参照）とが電気的に接続され、外部導出端子３ｇ（図３参照）と導体パターン１ｂ７（図１参照）とが電気的に接続されている。
次いで、第１の実施形態のパワー半導体モジュール１０の製造時には、外囲ケース２（図４参照）の内部などの洗浄処理が実行され、次いで、図５に示すようなワイヤボンディング処理が実行される。詳細には、第１の実施形態のパワー半導体モジュール１０では、図５に示すように、ＩＧＢＴチップＱ１ａ（図４参照）のエミッタ電極と還流ダイオードチップＤ１ａ（図４参照）のアノード電極と導体パターン１ｂ２（図１参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図４参照）のエミッタ電極と還流ダイオードチップＤ１ｂ（図４参照）のアノード電極と導体パターン１ｂ２（図１参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂによって電気的に接続されている。その結果、図６に示すように、ＩＧＢＴチップＱ１ａ（図４参照）と還流ダイオードチップＤ１ａ（図４参照）とＩＧＢＴチップＱ１ｂ（図４参照）と還流ダイオードチップＤ１ｂ（図４参照）とスナバ用コンデンサチップＣ１（図４参照）とが並列接続されている。
また、第１の実施形態のパワー半導体モジュール１０では、図５に示すように、ＩＧＢＴチップＱ２ａ（図４参照）のエミッタ電極と還流ダイオードチップＤ２ａ（図４参照）のアノード電極と導体パターン１ｂ３（図１参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃによって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ（図４参照）のエミッタ電極と還流ダイオードチップＤ２ｂ（図４参照）のアノード電極と導体パターン１ｂ３（図１参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄによって電気的に接続されている。その結果、図６に示すように、ＩＧＢＴチップＱ２ａ（図４参照）と還流ダイオードチップＤ２ａ（図４参照）とＩＧＢＴチップＱ２ｂ（図４参照）と還流ダイオードチップＤ２ｂ（図４参照）とスナバ用コンデンサチップＣ２（図４参照）とが並列接続されている。
更に、第１の実施形態のパワー半導体モジュール１０では、図１に示すように、導体パターン１ｂ４が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の右側（図１の右側）に配置されている。また、図５に示すように、ＩＧＢＴチップＱ１ａ（図４参照）のゲート電極と導体パターン１ｂ４（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図４参照）のゲート電極と導体パターン１ｂ４（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆによって電気的に接続されている。
また、第１の実施形態のパワー半導体モジュール１０では、図１に示すように、導体パターン１ｂ５が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の後側（図１の上側）に配置されている。更に、図５に示すように、ＩＧＢＴチップＱ２ａ（図４参照）のゲート電極と導体パターン１ｂ５（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇによって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ（図４参照）のゲート電極と導体パターン１ｂ５（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈによって電気的に接続されている。
つまり、第１の実施形態のパワー半導体モジュール１０では、図６に示すように、外部導出端子３ａが高電位側の直流端子に接続可能に構成され、外部導出端子３ｂが３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子３ｃが低電位側の直流端子に接続可能に構成されており、第１の実施形態のパワー半導体モジュール１０によって、３相ブリッジ回路の一部が構成されている。
詳細には、例えばピーク値の電圧が２８０Ｖの直流電源に対し、第１の実施形態のパワー半導体モジュール１０が３相ブリッジ回路の一部として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する６００Ｖ系のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂが用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂよりも小さいサイズを有する還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂが用いられ、１０００〜５０００ｐＦの容量を有するスナバ用コンデンサチップＣ１，Ｃ２が用いられる。一方、例えばピーク値の電圧が５６０Ｖの直流電源に対し、第１の実施形態のパワー半導体モジュール１０が３相ブリッジ回路の一部として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する１２００Ｖ系のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂが用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂよりも小さいサイズを有する還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂが用いられ、１０００〜５０００ｐＦの容量を有するスナバ用コンデンサチップＣ１，Ｃ２が用いられる。
換言すれば、第１の実施形態のパワー半導体モジュール１０では、高電位側の直流端子に接続可能な導体パターン１ｂ１（図１参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図１参照）との間に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図２参照）が並列接続されると共に、還流ダイオードチップＤ１ａ，Ｄ１ｂ（図２参照）が並列接続されている。
また、第１の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図１参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３（図１参照）との間に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図２参照）が並列接続されると共に、還流ダイオードチップＤ２ａ，Ｄ２ｂ（図２参照）が並列接続されている。
更に、第１の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図２参照）に対して並列接続されるスナバ用コンデンサチップＣ１（図２参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図１参照）上のうち、還流ダイオードチップＤ１ａ（図２参照）と還流ダイオードチップＤ１ｂ（図２参照）との間の隙間部分１ｂ１ａ（図２参照）に配置されている。
そのため、第１の実施形態のパワー半導体モジュール１０によれば、スナバ用コンデンサチップＣ１（図２参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が還流ダイオードチップＤ１ａ（図２参照）および還流ダイオードチップＤ１ｂ（図２参照）よりも左側に配置される場合よりも、パワー半導体モジュール１０全体の左右方向寸法を小型化することができる。
また、第１の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図２参照）に対して並列接続されるスナバ用コンデンサチップＣ２（図２参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図１参照）上のうち、還流ダイオードチップＤ２ａ（図２参照）と還流ダイオードチップＤ２ｂ（図２参照）との間の隙間部分１ｂ２ａ（図２参照）に配置されている。
そのため、第１の実施形態のパワー半導体モジュール１０によれば、スナバ用コンデンサチップＣ２（図２参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が還流ダイオードチップＤ２ａ（図２参照）および還流ダイオードチップＤ２ｂ（図２参照）よりも前側に配置される場合よりも、パワー半導体モジュール１０全体の前後方向寸法を小型化することができる。
更に、第１の実施形態のパワー半導体モジュール１０では、図１に示すように、導体パターン１ｂ６が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の右側（図１の右側）に配置されている。また、図５に示すように、ＩＧＢＴチップＱ１ａ（図４参照）のエミッタ電極と導体パターン１ｂ６（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｉによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図４参照）のエミッタ電極と導体パターン１ｂ６（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｊによって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｆ（図４参照）と導体パターン１ｂ６（図１参照）とが電気的に接続されている。
そのため、第１の実施形態のパワー半導体モジュール１０によれば、パワー半導体モジュール１０の使用中に、電流が流れないように回路構成された外部導出端子３ｆ（図４参照）の電位を把握することにより、電圧降下分を含まないＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図４参照）のエミッタ電極の正確な電位を把握することができる。
更に、第１の実施形態のパワー半導体モジュール１０では、図１に示すように、導体パターン１ｂ７が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の後側（図１の上側）に配置されている。また、図５に示すように、ＩＧＢＴチップＱ２ａ（図４参照）のエミッタ電極と導体パターン１ｂ７（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｋによって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ（図４参照）のエミッタ電極と導体パターン１ｂ７（図１参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｌによって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｇ（図４参照）と導体パターン１ｂ７（図１参照）とが電気的に接続されている。
そのため、第１の実施形態のパワー半導体モジュール１０によれば、パワー半導体モジュール１０の使用中に、電流が流れないように回路構成された外部導出端子３ｇ（図４参照）の電位を把握することにより、電圧降下分を含まないＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図４参照）のエミッタ電極の正確な電位を把握することができる。
図７は第２および第３の実施形態のパワー半導体モジュール１０などを説明するための図である。詳細には、図７（Ａ）はスナバ用コンデンサチップＣ１，Ｃ２の一方の端子Ｃ１ａ，Ｃ２ａおよび他方の端子Ｃ１ｂ，Ｃ２ｂを説明するためのスナバ用コンデンサチップＣ１，Ｃ２の平面図である。図７（Ｂ）は第２の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。図７（Ｃ）は第３の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。
第１の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ１（図１参照）のうち、還流ダイオードチップＤ１ａ（図２参照）と還流ダイオードチップＤ１ｂ（図２参照）との間に位置する隙間部分１ｂ１ａ（図２参照）の左端が、左側に突出せしめられておらず、導体パターン１ｂ２（図１参照）のうち、スナバ用コンデンサチップＣ１（図１参照）の他方の端子Ｃ１ｂ（図７（Ａ）参照）に電気的に接続される接続部分の右端が、右側に突出せしめられていない。
それに対し、第２の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ１（図７（Ｂ）参照）のうち、還流ダイオードチップＤ１ａ（図２参照）と還流ダイオードチップＤ１ｂ（図２参照）との間に位置する隙間部分１ｂ１ａ（図７（Ｂ）参照）の左端が、左側（図７（Ｂ）の左側）に突出せしめられている。また、導体パターン１ｂ２（図７（Ｂ）参照）のうち、スナバ用コンデンサチップＣ１（図２参照）の他方の端子Ｃ１ｂ（図７（Ａ）参照）に電気的に接続される接続部分１ｂ２ｂ（図７（Ｂ）参照）の右端が、右側（図７（Ｂ）の右側）に突出せしめられている。
そのため、第２の実施形態のパワー半導体モジュール１０によれば、導体パターン１ｂ１（図１参照）のうち還流ダイオードチップＤ１ａ（図２参照）と還流ダイオードチップＤ１ｂ（図２参照）との間に位置する隙間部分１ｂ１ａ（図２参照）の左端が左側に突出せしめられておらず、導体パターン１ｂ２（図１参照）のうちスナバ用コンデンサチップＣ１（図２参照）の他方の端子Ｃ１ｂ（図７（Ａ）参照）に電気的に接続される接続部分１ｂ２ｂ（図７（Ｂ）参照）の右端が右側に突出せしめられていない第１の実施形態のパワー半導体モジュール１０よりも、例えば導体パターン１ｂ１（図７（Ｂ）参照）とスナバ用コンデンサチップＣ１（図７（Ａ）参照）の一方の端子Ｃ１ａ（図７（Ａ）参照）とを電気的に接続する半田および導体パターン１ｂ２（図７（Ｂ）参照）とスナバ用コンデンサチップＣ１（図７（Ａ）参照）の他方の端子Ｃ１ｂ（図７（Ｂ）参照）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップＣ１（図７（Ａ）参照）を自己整合させて正確に位置決めすることができる。
また、第２の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ２（図７（Ｂ）参照）のうち、還流ダイオードチップＤ２ａ（図２参照）と還流ダイオードチップＤ２ｂ（図２参照）との間に位置する隙間部分１ｂ２ａ（図７（Ｂ）参照）の前端が、前側（図７（Ｂ）の下側）に突出せしめられている。更に、導体パターン１ｂ３（図７（Ｂ）参照）のうち、スナバ用コンデンサチップＣ２（図７（Ａ）参照）の他方の端子Ｃ２ｂ（図７（Ａ）参照）に電気的に接続される接続部分１ｂ３ａ（図７（Ｂ）参照）の後端が、後側（図７（Ｂ）の上側）に突出せしめられている。
そのため、第２の実施形態のパワー半導体モジュール１０によれば、導体パターン１ｂ２（図１参照）のうち還流ダイオードチップＤ２ａ（図２参照）と還流ダイオードチップＤ２ｂ（図２参照）との間に位置する隙間部分１ｂ２ａ（図２参照）の前端が前側に突出せしめられておらず、導体パターン１ｂ３（図１参照）のうちスナバ用コンデンサチップＣ２（図２参照）の他方の端子Ｃ２ｂ（図７（Ａ）参照）に電気的に接続される接続部分１ｂ３ａ（図７（Ｂ）参照）の後端が後側に突出せしめられていない第１の実施形態のパワー半導体モジュール１０よりも、例えば導体パターン１ｂ２（図７（Ｂ）参照）とスナバ用コンデンサチップＣ２（図７（Ａ）参照）の一方の端子Ｃ２ａ（図７（Ａ）参照）とを電気的に接続する半田および導体パターン１ｂ３（図７（Ｂ）参照）とスナバ用コンデンサチップＣ２（図７（Ａ）参照）の他方の端子Ｃ２ｂ（図７（Ａ）参照）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップＣ２（図７（Ａ）参照）を自己整合させて正確に位置決めすることができる。
詳細には、第２の実施形態のパワー半導体モジュール１０では、半田に濡れる隙間部分１ｂ１ａ（図７（Ｂ）参照）の面積が、スナバ用コンデンサチップＣ１（図７（Ａ）参照）の一方の端子Ｃ１ａ（図７（Ａ）参照）の下面の面積よりも小さくされている。また、半田に濡れる接続部分１ｂ２ｂ（図７（Ｂ）参照）の面積が、スナバ用コンデンサチップＣ１（図７（Ａ）参照）の他方の端子Ｃ１ｂ（図７（Ａ）参照）の下面の面積よりも小さくされている。更に、半田に濡れる隙間部分１ｂ２ａ（図７（Ｂ）参照）の面積が、スナバ用コンデンサチップＣ２（図７（Ａ）参照）の一方の端子Ｃ２ａ（図７（Ａ）参照）の下面の面積よりも小さくされている。また、半田に濡れる接続部分１ｂ３ａ（図７（Ｂ）参照）の面積が、スナバ用コンデンサチップＣ２（図７（Ａ）参照）の他方の端子Ｃ２ｂ（図７（Ａ）参照）の下面の面積よりも小さくされている。
更に、第３の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ１（図７（Ｃ）参照）のうち、還流ダイオードチップＤ１ａ（図２参照）と還流ダイオードチップＤ１ｂ（図２参照）との間に位置する隙間部分１ｂ１ａ（図７（Ｃ）参照）の前側部分の左端および隙間部分１ｂ１ａ（図７（Ｃ）参照）の後側部分の左端が、右側（図７（Ｃ）の右側）に凹まされている。また、導体パターン１ｂ２（図７（Ｃ）参照）のうち、スナバ用コンデンサチップＣ１（図７（Ａ）参照）の他方の端子Ｃ１ｂ（図７（Ａ）参照）に電気的に接続される接続部分１ｂ２ｂ（図７（Ｃ）参照）の前側部分の右端および接続部分１ｂ２ｂ（図７（Ｃ）参照）の後側部分の右端が、左側（図７（Ｃ）の左側）に凹まされている。
そのため、第３の実施形態のパワー半導体モジュール１０によれば、導体パターン１ｂ１（図７（Ｃ）参照）と導体パターン１ｂ２（図７（Ｃ）参照）との間の沿面距離を確保しつつ、例えば導体パターン１ｂ１（図７（Ｃ）参照）とスナバ用コンデンサチップＣ１（図７（Ａ）参照）の一方の端子Ｃ１ａ（図７（Ａ）参照）とを電気的に接続する半田および導体パターン１ｂ２（図７（Ｃ）参照）とスナバ用コンデンサチップＣ１（図７（Ａ）参照）の他方の端子Ｃ１ｂ（図７（Ａ）参照）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップＣ１（図７（Ａ）参照）を自己整合させて正確に位置決めすることができる。
また、第３の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ２（図７（Ｃ）参照）のうち、還流ダイオードチップＤ２ａ（図２参照）と還流ダイオードチップＤ２ｂ（図２参照）との間に位置する隙間部分１ｂ２ａ（図７（Ｃ）参照）の右側部分の前端および隙間部分１ｂ２ａ（図７（Ｃ）参照）の左側部分の前端が、後側（図７（Ｃ）の上側）に凹まされている。更に、導体パターン１ｂ３（図７（Ｃ）参照）のうち、スナバ用コンデンサチップＣ２（図７（Ａ）参照）の他方の端子Ｃ２ｂ（図７（Ａ）参照）に電気的に接続される接続部分１ｂ３ａ（図７（Ｃ）参照）の右側部分の後端および接続部分１ｂ３ａ（図７（Ｃ）参照）の左側部分の後端が、前側（図７（Ｃ）の下側）に凹まされている。
そのため、第３の実施形態のパワー半導体モジュール１０によれば、導体パターン１ｂ２（図７（Ｃ）参照）と導体パターン１ｂ３（図７（Ｃ）参照）との間の沿面距離を確保しつつ、例えば導体パターン１ｂ２（図７（Ｃ）参照）とスナバ用コンデンサチップＣ２（図７（Ａ）参照）の一方の端子Ｃ２ａ（図７（Ａ）参照）とを電気的に接続する半田および導体パターン１ｂ３（図７（Ｃ）参照）とスナバ用コンデンサチップＣ２（図７（Ａ）参照）の他方の端子Ｃ２ｂ（図７（Ａ）参照）とを電気的に接続する半田のリフロー処理時にスナバ用コンデンサチップＣ２（図７（Ａ）参照）を自己整合させて正確に位置決めすることができる。
詳細には、第３の実施形態のパワー半導体モジュール１０では、半田に濡れる隙間部分１ｂ１ａ（図７（Ｃ）参照）の面積が、スナバ用コンデンサチップＣ１（図７（Ａ）参照）の一方の端子Ｃ１ａ（図７（Ａ）参照）の下面の面積よりも小さくされている。また、半田に濡れる接続部分１ｂ２ｂ（図７（Ｃ）参照）の面積が、スナバ用コンデンサチップＣ１（図７（Ａ）参照）の他方の端子Ｃ１ｂ（図７（Ａ）参照）の下面の面積よりも小さくされている。更に、半田に濡れる隙間部分１ｂ２ａ（図７（Ｃ）参照）の面積が、スナバ用コンデンサチップＣ２（図７（Ａ）参照）の一方の端子Ｃ２ａ（図７（Ａ）参照）の下面の面積よりも小さくされている。また、半田に濡れる接続部分１ｂ３ａ（図７（Ｃ）参照）の面積が、スナバ用コンデンサチップＣ２（図７（Ａ）参照）の他方の端子Ｃ２ｂ（図７（Ａ）参照）の下面の面積よりも小さくされている。
以下、本発明のパワー半導体モジュールの第４の実施形態について説明する。図８〜図１２は第４の実施形態のパワー半導体モジュール１０の製造工程を示した図である。詳細には、図８は第４の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。図９は図８に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ、スナバ用コンデンサＣ１，Ｃ２およびリアクトルＬが配置された状態を示した図である。図１０は図９に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。図１１は図９に示すＤＢＣ基板１などの上に図１０に示す外囲ケース２が被せられた状態を示した図である。図１２はボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌがワイヤボンディング処理された後における第４の実施形態のパワー半導体モジュール１０の平面図である。図１３は第４の実施形態のパワー半導体モジュール１０の等価回路図である。
第４の実施形態のパワー半導体モジュール１０では、図８に示すように、絶縁基板１ａと、絶縁基板１ａの上面に形成された導体パターン１ｂ１，１ｂ２，１ｂ３，１ｂ４，１ｂ５，１ｂ６，１ｂ７，１ｂ８と、絶縁基板１ａの下面に形成された導体パターン（図示せず）とによって構成されるＤＢＣ基板１が用いられている。詳細には、導体パターン１ｂ１には、リアクトルＬ（図９参照）の一方の端子Ｌａ（図９参照）を位置決めするための穴１ｂ１ｂが形成されている。また、導体パターン１ｂ８には、リアクトルＬ（図９参照）の他方の端子Ｌｂ（図９参照）を位置決めするための穴１ｂ８ａが形成されている。更に、例えば、絶縁基板１ａの下面に形成された導体パターン（図示せず）には、放熱板（図示せず）が半田（図示せず）を介して機械的および熱的に接続可能に構成されている。
第４の実施形態のパワー半導体モジュール１０の製造時には、図９に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１（図８参照）上に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂおよび還流ダイオードチップＤ１ａ，Ｄ１ｂが配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２（図８参照）上に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂおよび還流ダイオードチップＤ２ａ，Ｄ２ｂが配置される。更に、導体パターン１ｂ１（図８参照）と導体パターン１ｂ２（図８参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１が配置される。また、導体パターン１ｂ２（図８参照）と導体パターン１ｂ３（図８参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２が配置される。更に、導体パターン１ｂ１（図８参照）と導体パターン１ｂ８（図８参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介して例えばトロイダルコイルのようなリアクトルＬが配置される。
詳細には、第４の実施形態のパワー半導体モジュール１０では、図９に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａが導体パターン１ｂ１（図８参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ１ｂが、導体パターン１ｂ１（図８参照）上のうち、ＩＧＢＴチップＱ１ａの前側（図９の下側）にＩＧＢＴチップＱ１ａに隣接して配置されている。
更に、第４の実施形態のパワー半導体モジュール１０では、図９に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａより小さいサイズを有する還流ダイオードチップＤ１ａが、導体パターン１ｂ１（図８参照）上のうち、ＩＧＢＴチップＱ１ａの左側（図９の左側）にＩＧＢＴチップＱ１ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ１ｂが、導体パターン１ｂ１（図８参照）上のうち、ＩＧＢＴチップＱ１ｂの左側（図９の左側）にＩＧＢＴチップＱ１ｂに隣接して、かつ、還流ダイオードチップＤ１ａとの間に隙間部分１ｂ１ａが形成されるように配置されている。
また、第４の実施形態のパワー半導体モジュール１０では、図８に示すように、導体パターン１ｂ８が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の後側（図８の上側）に導体パターン１ｂ１に隣接して配置されている。更に、図９に示すように、リアクトルＬの一方の端子Ｌａが導体パターン１ｂ１（図８参照）の穴１ｂ１ｂ（図８参照）に位置決めされている。また、リアクトルＬの他方の端子Ｌｂが導体パターン１ｂ８（図８参照）の穴１ｂ８ａ（図８参照）に位置決めされている。
更に、第４の実施形態のパワー半導体モジュール１０では、図８に示すように、導体パターン１ｂ２が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の左側（図８の左側）に導体パターン１ｂ１に隣接して配置されている。更に、図９に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ２ａが、導体パターン１ｂ２（図８参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａと同一のサイズを有するＩＧＢＴチップＱ２ｂが、導体パターン１ｂ２（図８参照）上のうち、ＩＧＢＴチップＱ２ａの左側（図９の左側）にＩＧＢＴチップＱ２ａに隣接して配置されている。
更に、第４の実施形態のパワー半導体モジュール１０では、図９に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ２ａが、導体パターン１ｂ２（図８参照）上のうち、ＩＧＢＴチップＱ２ａの前側（図９の下側）にＩＧＢＴチップＱ２ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａと同一のサイズを有する還流ダイオードチップＤ２ｂが、導体パターン１ｂ２（図８参照）上のうち、ＩＧＢＴチップＱ２ｂの前側（図９の下側）にＩＧＢＴチップＱ２ｂに隣接して、かつ、還流ダイオードチップＤ２ａとの間に隙間部分１ｂ２ａが形成されるように配置されている。
また、第４の実施形態のパワー半導体モジュール１０では、図８に示すように、導体パターン１ｂ３が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の前側（図８の下側）に導体パターン１ｂ２に隣接して配置されている。更に、図９に示すように、スナバ用コンデンサチップＣ１の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図８参照）の隙間部分１ｂ１ａ上に配置されている。また、スナバ用コンデンサチップＣ１の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２（図８参照）上に配置されている。更に、スナバ用コンデンサチップＣ２の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図８参照）の隙間部分１ｂ２ａ上に配置されている。また、スナバ用コンデンサチップＣ２の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３（図８参照）上に配置されている。
次いで、第４の実施形態のパワー半導体モジュール１０の製造時には、図１１に示すように、外囲ケース２がＤＢＣ基板１（図８参照）の絶縁基板１ａ（図８参照）の外縁部上に例えば接着剤を介して配置される。詳細には、第４の実施形態のパワー半導体モジュール１０では、図１０に示すように、外部導出端子３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇがインサート成形されている。
更に、第４の実施形態のパワー半導体モジュール１０では、図１１に示すように、外囲ケース２がＤＢＣ基板１（図８参照）上に被せられる時に、外部導出端子３ａの下端部３ａ１（図１０参照）と導体パターン１ｂ８（図８参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂの下端部３ｂ１（図１０参照）と導体パターン１ｂ２（図８参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃの下端部３ｃ１（図１０参照）と導体パターン１ｂ３（図８参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄの下端部３ｄ１（図１０参照）と導体パターン１ｂ４（図８参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅの下端部３ｅ１（図１０参照）と導体パターン１ｂ５（図８参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆの下端部３ｆ１（図１０参照）と導体パターン１ｂ６（図８参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇの下端部３ｇ１（図１０参照）と導体パターン１ｂ７（図８参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
次いで、第４の実施形態のパワー半導体モジュール１０の製造時には、上述したペースト状またはシート状の半田（図示せず）のリフロー処理が実行される。その結果、第４の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ（図１０参照）と導体パターン１ｂ８（図８参照）とが電気的に接続され、外部導出端子３ｂ（図１０参照）と導体パターン１ｂ２（図８参照）とが電気的に接続され、外部導出端子３ｃ（図１０参照）と導体パターン１ｂ３（図８参照）とが電気的に接続され、外部導出端子３ｄ（図１０参照）と導体パターン１ｂ４（図８参照）とが電気的に接続され、外部導出端子３ｅ（図１０参照）と導体パターン１ｂ５（図８参照）とが電気的に接続され、外部導出端子３ｆ（図１０参照）と導体パターン１ｂ６（図８参照）とが電気的に接続され、外部導出端子３ｇ（図１０参照）と導体パターン１ｂ７（図８参照）とが電気的に接続されている。また、リアクトルＬ（図１１参照）の一方の端子Ｌａ（図１１参照）と導体パターン１ｂ１（図８参照）とが電気的に接続され、リアクトルＬ（図１１参照）の他方の端子Ｌｂ（図１１参照）と導体パターン１ｂ８（図８参照）とが電気的に接続されている。
次いで、第４の実施形態のパワー半導体モジュール１０の製造時には、外囲ケース２（図１１参照）の内部などの洗浄処理が実行され、次いで、図１２に示すようなワイヤボンディング処理が実行される。詳細には、第４の実施形態のパワー半導体モジュール１０では、図１２に示すように、ＩＧＢＴチップＱ１ａ（図１１参照）のエミッタ電極と還流ダイオードチップＤ１ａ（図１１参照）のアノード電極と導体パターン１ｂ２（図８参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図１１参照）のエミッタ電極と還流ダイオードチップＤ１ｂ（図１１参照）のアノード電極と導体パターン１ｂ２（図８参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂによって電気的に接続されている。その結果、図１３に示すように、ＩＧＢＴチップＱ１ａ（図１１参照）と還流ダイオードチップＤ１ａ（図１１参照）とＩＧＢＴチップＱ１ｂ（図１１参照）と還流ダイオードチップＤ１ｂ（図１１参照）とスナバ用コンデンサチップＣ１（図１１参照）とが並列接続されている。
また、第４の実施形態のパワー半導体モジュール１０では、図１２に示すように、ＩＧＢＴチップＱ２ａ（図１１参照）のエミッタ電極と還流ダイオードチップＤ２ａ（図１１参照）のアノード電極と導体パターン１ｂ３（図８参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃによって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ（図１１参照）のエミッタ電極と還流ダイオードチップＤ２ｂ（図１１参照）のアノード電極と導体パターン１ｂ３（図８参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄによって電気的に接続されている。その結果、図１３に示すように、ＩＧＢＴチップＱ２ａ（図１１参照）と還流ダイオードチップＤ２ａ（図１１参照）とＩＧＢＴチップＱ２ｂ（図１１参照）と還流ダイオードチップＤ２ｂ（図１１参照）とスナバ用コンデンサチップＣ２（図１１参照）とが並列接続されている。
更に、第４の実施形態のパワー半導体モジュール１０では、図８に示すように、導体パターン１ｂ４が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の右側（図８の右側）に配置されている。また、図１２に示すように、ＩＧＢＴチップＱ１ａ（図１１参照）のゲート電極と導体パターン１ｂ４（図８参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図１１参照）のゲート電極と導体パターン１ｂ４（図８参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆによって電気的に接続されている。
また、第４の実施形態のパワー半導体モジュール１０では、図８に示すように、導体パターン１ｂ５が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の後側（図８の上側）に配置されている。更に、図１２に示すように、ＩＧＢＴチップＱ２ａ（図１１参照）のゲート電極と導体パターン１ｂ５（図８参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇによって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ（図１１参照）のゲート電極と導体パターン１ｂ５（図８参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈによって電気的に接続されている。
つまり、第４の実施形態のパワー半導体モジュール１０では、図１３に示すように、外部導出端子３ａが高電位側の直流端子に接続可能に構成され、外部導出端子３ｂが３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子３ｃが低電位側の直流端子に接続可能に構成されており、第４の実施形態のパワー半導体モジュール１０によって、３相ブリッジ回路の一部が構成されている。
詳細には、例えばピーク値の電圧が２８０Ｖの直流電源に対し、第４の実施形態のパワー半導体モジュール１０が３相ブリッジ回路の一部として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する６００Ｖ系のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂが用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂよりも小さいサイズを有する還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂが用いられ、１０００〜５０００ｐＦの容量を有するスナバ用コンデンサチップＣ１，Ｃ２が用いられ、１００μＨのリアクトルＬが用いられる。一方、例えばピーク値の電圧が５６０Ｖの直流電源に対し、第４の実施形態のパワー半導体モジュール１０が３相ブリッジ回路の一部として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する１２００Ｖ系のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂが用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂよりも小さいサイズを有する還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂが用いられ、１０００〜５０００ｐＦの容量を有するスナバ用コンデンサチップＣ１，Ｃ２が用いられ、１００μＨのリアクトルＬが用いられる。
換言すれば、第４の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ８（図８参照）およびリアクトルＬ（図９参照）を介して高電位側の直流端子に接続可能な導体パターン１ｂ１（図８参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図８参照）との間に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図９参照）が並列接続されると共に、還流ダイオードチップＤ１ａ，Ｄ１ｂ（図９参照）が並列接続されている。
また、第４の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図８参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３（図８参照）との間に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図９参照）が並列接続されると共に、還流ダイオードチップＤ２ａ，Ｄ２ｂ（図９参照）が並列接続されている。
更に、第４の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図９参照）に対して並列接続されるスナバ用コンデンサチップＣ１（図９参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図８参照）上のうち、還流ダイオードチップＤ１ａ（図９参照）と還流ダイオードチップＤ１ｂ（図９参照）との間の隙間部分１ｂ１ａ（図９参照）に配置されている。
そのため、第４の実施形態のパワー半導体モジュール１０によれば、スナバ用コンデンサチップＣ１（図９参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が還流ダイオードチップＤ１ａ（図９参照）および還流ダイオードチップＤ１ｂ（図９参照）よりも左側に配置される場合よりも、パワー半導体モジュール１０全体の左右方向寸法を小型化することができる。
また、第４の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図９参照）に対して並列接続されるスナバ用コンデンサチップＣ２（図９参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図８参照）上のうち、還流ダイオードチップＤ２ａ（図９参照）と還流ダイオードチップＤ２ｂ（図９参照）との間の隙間部分１ｂ２ａ（図９参照）に配置されている。
そのため、第４の実施形態のパワー半導体モジュール１０によれば、スナバ用コンデンサチップＣ２（図９参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が還流ダイオードチップＤ２ａ（図９参照）および還流ダイオードチップＤ２ｂ（図９参照）よりも前側に配置される場合よりも、パワー半導体モジュール１０全体の前後方向寸法を小型化することができる。
更に、第４の実施形態のパワー半導体モジュール１０では、リアクトルＬ（図１１参照）の一方の端子Ｌａ（図１１参照）が導体パターン１ｂ１（図８参照）に電気的に接続されると共に、リアクトルＬ（図１１参照）の他方の端子Ｌｂ（図１１参照）が導体パターン１ｂ８（図８参照）に電気的に接続されている。そのため、第４の実施形態のパワー半導体モジュール１０によれば、リアクトルＬ（図１１参照）とスナバ用コンデンサチップＣ１，Ｃ２（図１１参照）との共振作用により、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ（図１１参照）にかかる跳ね上がり電圧を抑制することができる。
すなわち、第４の実施形態のパワー半導体モジュール１０によれば、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ（図１１参照）にかかる跳ね上がり電圧を抑制すると共に、パワー半導体モジュール１０全体をコンパクトにすることができる。
詳細には、第４の実施形態のパワー半導体モジュール１０では、リアクトルＬ（図１１参照）とスナバ用コンデンサチップＣ１，Ｃ２（図１１参照）とによる共振周波数が約２００〜５００ｋＨｚに設定され、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ（図１１参照）のＯＮ／ＯＦＦのスイッチング周波数が約２０〜５０Ｈｚに設定されている。
以下、本発明のパワー半導体モジュールの第５の実施形態について説明する。図１４〜図１８は第５の実施形態のパワー半導体モジュール１０の製造工程を示した図である。詳細には、図１４は第５の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。図１５は図１４に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”およびスナバ用コンデンサＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”が配置された状態を示した図である。図１６は図１５に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。図１７は図１５に示すＤＢＣ基板１などの上に図１６に示す外囲ケース２が被せられた状態を示した図である。図１８はボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌ，４ａ’，４ｂ’，４ｃ’，４ｄ’，４ｅ’，４ｆ’，４ｇ’，４ｈ’，４ｉ’，４ｊ’，４ｋ’，４ｌ’，４ａ”，４ｂ”，４ｃ”，４ｄ”，４ｅ”，４ｆ”，４ｇ”，４ｈ”，４ｉ”，４ｊ”，４ｋ”，４ｌ”がワイヤボンディング処理された後における第５の実施形態のパワー半導体モジュール１０の平面図である。図１９は第５の実施形態のパワー半導体モジュール１０の等価回路図である。
第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、絶縁基板１ａと、絶縁基板１ａの上面に形成された導体パターン１ｂ１，１ｂ２，１ｂ３，１ｂ４，１ｂ５，１ｂ６，１ｂ７，１ｂ１’，１ｂ２’，１ｂ３’，１ｂ４’，１ｂ５’，１ｂ６’，１ｂ７’，１ｂ１”，１ｂ２”，１ｂ３”，１ｂ４”，１ｂ５”，１ｂ６”，１ｂ７”と、絶縁基板１ａの下面に形成された導体パターン（図示せず）とによって構成されるＤＢＣ基板１が用いられている。詳細には、例えば、絶縁基板１ａの下面に形成された導体パターン（図示せず）には、放熱板（図示せず）が半田（図示せず）を介して機械的および熱的に接続可能に構成されている。
第５の実施形態のパワー半導体モジュール１０の製造時には、図１５に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１（図１４参照）上に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂおよび還流ダイオードチップＤ１ａ，Ｄ１ｂが配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２（図１４参照）上に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂおよび還流ダイオードチップＤ２ａ，Ｄ２ｂが配置される。更に、導体パターン１ｂ１（図１４参照）と導体パターン１ｂ２（図１４参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１が配置される。また、導体パターン１ｂ２（図１４参照）と導体パターン１ｂ３（図１４参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２が配置される。
また、第５の実施形態のパワー半導体モジュール１０の製造時には、図１５に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１’（図１４参照）上に、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’および還流ダイオードチップＤ１ａ’，Ｄ１ｂ’が配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２’（図１４参照）上に、ＩＧＢＴチップＱ２ａ’，Ｑ２ｂ’および還流ダイオードチップＤ２ａ’，Ｄ２ｂ’が配置される。更に、導体パターン１ｂ１’（図１４参照）と導体パターン１ｂ２’（図１４参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１’が配置される。また、導体パターン１ｂ２’（図１４参照）と導体パターン１ｂ３’（図１４参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２’が配置される。
更に、第５の実施形態のパワー半導体モジュール１０の製造時には、図１５に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１”（図１４参照）上に、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”および還流ダイオードチップＤ１ａ”，Ｄ１ｂ”が配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２”（図１４参照）上に、ＩＧＢＴチップＱ２ａ”，Ｑ２ｂ”および還流ダイオードチップＤ２ａ”，Ｄ２ｂ”が配置される。更に、導体パターン１ｂ１”（図１４参照）と導体パターン１ｂ２”（図１４参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１”が配置される。また、導体パターン１ｂ２”（図１４参照）と導体パターン１ｂ３”（図１４参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２”が配置される。
詳細には、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａが導体パターン１ｂ１（図１４参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ１ｂが、導体パターン１ｂ１（図１４参照）上のうち、ＩＧＢＴチップＱ１ａの前側（図１５の下側）にＩＧＢＴチップＱ１ａに隣接して配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａより小さいサイズを有する還流ダイオードチップＤ１ａが、導体パターン１ｂ１（図１４参照）上のうち、ＩＧＢＴチップＱ１ａの左側（図１５の左側）にＩＧＢＴチップＱ１ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ１ｂが、導体パターン１ｂ１（図１４参照）上のうち、ＩＧＢＴチップＱ１ｂの左側（図１５の左側）にＩＧＢＴチップＱ１ｂに隣接して、かつ、還流ダイオードチップＤ１ａとの間に隙間部分１ｂ１ａが形成されるように配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ２が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の左側（図１４の左側）に導体パターン１ｂ１に隣接して配置されている。更に、図１５に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ２ａが、導体パターン１ｂ２（図１４参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａと同一のサイズを有するＩＧＢＴチップＱ２ｂが、導体パターン１ｂ２（図１４参照）上のうち、ＩＧＢＴチップＱ２ａの左側（図１５の左側）にＩＧＢＴチップＱ２ａに隣接して配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ２ａが、導体パターン１ｂ２（図１４参照）上のうち、ＩＧＢＴチップＱ２ａの前側（図１５の下側）にＩＧＢＴチップＱ２ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａと同一のサイズを有する還流ダイオードチップＤ２ｂが、導体パターン１ｂ２（図１４参照）上のうち、ＩＧＢＴチップＱ２ｂの前側（図１５の下側）にＩＧＢＴチップＱ２ｂに隣接して、かつ、還流ダイオードチップＤ２ａとの間に隙間部分１ｂ２ａが形成されるように配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ３が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の前側（図１４の下側）に導体パターン１ｂ２に隣接して配置されている。更に、図１５に示すように、スナバ用コンデンサチップＣ１の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図１４参照）の隙間部分１ｂ１ａ上に配置されている。また、スナバ用コンデンサチップＣ１の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２（図１４参照）上に配置されている。更に、スナバ用コンデンサチップＣ２の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図１４参照）の隙間部分１ｂ２ａ上に配置されている。また、スナバ用コンデンサチップＣ２の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３（図１４参照）上に配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ’が導体パターン１ｂ１’（図１４参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ’と同一のサイズを有するＩＧＢＴチップＱ１ｂ’が、導体パターン１ｂ１’（図１４参照）上のうち、ＩＧＢＴチップＱ１ａ’の前側（図１５の下側）にＩＧＢＴチップＱ１ａ’に隣接して配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａ’より小さいサイズを有する還流ダイオードチップＤ１ａ’が、導体パターン１ｂ１’（図１４参照）上のうち、ＩＧＢＴチップＱ１ａ’の左側（図１５の左側）にＩＧＢＴチップＱ１ａ’に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ’と同一のサイズを有する還流ダイオードチップＤ１ｂ’が、導体パターン１ｂ１’（図１４参照）上のうち、ＩＧＢＴチップＱ１ｂ’の左側（図１５の左側）にＩＧＢＴチップＱ１ｂ’に隣接して、かつ、還流ダイオードチップＤ１ａ’との間に隙間部分１ｂ１ａ’が形成されるように配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ２’が、絶縁基板１ａの上面のうち、導体パターン１ｂ１’の左側（図１４の左側）に導体パターン１ｂ１’に隣接して配置されている。更に、図１５に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ’と同一のサイズを有するＩＧＢＴチップＱ２ａ’が、導体パターン１ｂ２’（図１４参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａ’と同一のサイズを有するＩＧＢＴチップＱ２ｂ’が、導体パターン１ｂ２’（図１４参照）上のうち、ＩＧＢＴチップＱ２ａ’の左側（図１５の左側）にＩＧＢＴチップＱ２ａ’に隣接して配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ’と同一のサイズを有する還流ダイオードチップＤ２ａ’が、導体パターン１ｂ２’（図１４参照）上のうち、ＩＧＢＴチップＱ２ａ’の前側（図１５の下側）にＩＧＢＴチップＱ２ａ’に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａ’と同一のサイズを有する還流ダイオードチップＤ２ｂ’が、導体パターン１ｂ２’（図１４参照）上のうち、ＩＧＢＴチップＱ２ｂ’の前側（図１５の下側）にＩＧＢＴチップＱ２ｂ’に隣接して、かつ、還流ダイオードチップＤ２ａ’との間に隙間部分１ｂ２ａ’が形成されるように配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ３’が、絶縁基板１ａの上面のうち、導体パターン１ｂ２’の前側（図１４の下側）に導体パターン１ｂ２’に隣接して配置されている。更に、図１５に示すように、スナバ用コンデンサチップＣ１’の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１’（図１４参照）の隙間部分１ｂ１ａ’上に配置されている。また、スナバ用コンデンサチップＣ１’の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２’（図１４参照）上に配置されている。更に、スナバ用コンデンサチップＣ２’の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２’（図１４参照）の隙間部分１ｂ２ａ’上に配置されている。また、スナバ用コンデンサチップＣ２’の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３’（図１４参照）上に配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ”が導体パターン１ｂ１”（図１４参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ”と同一のサイズを有するＩＧＢＴチップＱ１ｂ”が、導体パターン１ｂ１”（図１４参照）上のうち、ＩＧＢＴチップＱ１ａ”の前側（図１５の下側）にＩＧＢＴチップＱ１ａ”に隣接して配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａ”より小さいサイズを有する還流ダイオードチップＤ１ａ”が、導体パターン１ｂ１”（図１４参照）上のうち、ＩＧＢＴチップＱ１ａ”の左側（図１５の左側）にＩＧＢＴチップＱ１ａ”に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ”と同一のサイズを有する還流ダイオードチップＤ１ｂ”が、導体パターン１ｂ１”（図１４参照）上のうち、ＩＧＢＴチップＱ１ｂ”の左側（図１５の左側）にＩＧＢＴチップＱ１ｂ”に隣接して、かつ、還流ダイオードチップＤ１ａ”との間に隙間部分１ｂ１ａ”が形成されるように配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ２”が、絶縁基板１ａの上面のうち、導体パターン１ｂ１”の左側（図１４の左側）に導体パターン１ｂ１”に隣接して配置されている。更に、図１５に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ”と同一のサイズを有するＩＧＢＴチップＱ２ａ”が、導体パターン１ｂ２”（図１４参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａ”と同一のサイズを有するＩＧＢＴチップＱ２ｂ”が、導体パターン１ｂ２”（図１４参照）上のうち、ＩＧＢＴチップＱ２ａ”の左側（図１５の左側）にＩＧＢＴチップＱ２ａ”に隣接して配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１５に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ”と同一のサイズを有する還流ダイオードチップＤ２ａ”が、導体パターン１ｂ２”（図１４参照）上のうち、ＩＧＢＴチップＱ２ａ”の前側（図１５の下側）にＩＧＢＴチップＱ２ａ”に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａ”と同一のサイズを有する還流ダイオードチップＤ２ｂ”が、導体パターン１ｂ２”（図１４参照）上のうち、ＩＧＢＴチップＱ２ｂ”の前側（図１５の下側）にＩＧＢＴチップＱ２ｂ”に隣接して、かつ、還流ダイオードチップＤ２ａ”との間に隙間部分１ｂ２ａ”が形成されるように配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ３”が、絶縁基板１ａの上面のうち、導体パターン１ｂ２”の前側（図１４の下側）に導体パターン１ｂ２”に隣接して配置されている。更に、図１５に示すように、スナバ用コンデンサチップＣ１”の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１”（図１４参照）の隙間部分１ｂ１ａ”上に配置されている。また、スナバ用コンデンサチップＣ１”の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２”（図１４参照）上に配置されている。更に、スナバ用コンデンサチップＣ２”の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２”（図１４参照）の隙間部分１ｂ２ａ”上に配置されている。また、スナバ用コンデンサチップＣ２”の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３”（図１４参照）上に配置されている。
次いで、第５の実施形態のパワー半導体モジュール１０の製造時には、図１７に示すように、外囲ケース２がＤＢＣ基板１（図１４参照）の絶縁基板１ａ（図１４参照）の外縁部上に例えば接着剤を介して配置される。詳細には、第５の実施形態のパワー半導体モジュール１０では、図１６に示すように、外部導出端子３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ａ’，３ｂ’，３ｃ’，３ｄ’，３ｅ’，３ｆ’，３ｇ’，３ａ”，３ｂ”，３ｃ”，３ｄ”，３ｅ”，３ｆ”，３ｇ”がインサート成形されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１７に示すように、外囲ケース２がＤＢＣ基板１（図１４参照）上に被せられる時に、外部導出端子３ａの下端部３ａ１（図１６参照）と導体パターン１ｂ１（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂの下端部３ｂ１（図１６参照）と導体パターン１ｂ２（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃの下端部３ｃ１（図１６参照）と導体パターン１ｂ３（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄの下端部３ｄ１（図１６参照）と導体パターン１ｂ４（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅの下端部３ｅ１（図１６参照）と導体パターン１ｂ５（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆの下端部３ｆ１（図１６参照）と導体パターン１ｂ６（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇの下端部３ｇ１（図１６参照）と導体パターン１ｂ７（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
また、第５の実施形態のパワー半導体モジュール１０では、図１７に示すように、外囲ケース２がＤＢＣ基板１（図１４参照）上に被せられる時に、外部導出端子３ａ’の下端部３ａ１’（図１６参照）と導体パターン１ｂ１’（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂ’の下端部３ｂ１’（図１６参照）と導体パターン１ｂ２’（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃ’の下端部３ｃ１’（図１６参照）と導体パターン１ｂ３’（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄ’の下端部３ｄ１’（図１６参照）と導体パターン１ｂ４’（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅ’の下端部３ｅ１’（図１６参照）と導体パターン１ｂ５’（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆ’の下端部３ｆ１’（図１６参照）と導体パターン１ｂ６’（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇ’の下端部３ｇ１’（図１６参照）と導体パターン１ｂ７’（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
更に、第５の実施形態のパワー半導体モジュール１０では、図１７に示すように、外囲ケース２がＤＢＣ基板１（図１４参照）上に被せられる時に、外部導出端子３ａ”の下端部３ａ１”（図１６参照）と導体パターン１ｂ１”（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂ”の下端部３ｂ１”（図１６参照）と導体パターン１ｂ２”（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃ”の下端部３ｃ１”（図１６参照）と導体パターン１ｂ３”（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄ”の下端部３ｄ１”（図１６参照）と導体パターン１ｂ４”（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅ”の下端部３ｅ１”（図１６参照）と導体パターン１ｂ５”（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆ”の下端部３ｆ１”（図１６参照）と導体パターン１ｂ６”（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇ”の下端部３ｇ１”（図１６参照）と導体パターン１ｂ７”（図１４参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
次いで、第５の実施形態のパワー半導体モジュール１０の製造時には、上述したペースト状またはシート状の半田（図示せず）のリフロー処理が実行される。その結果、第５の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ（図１６参照）と導体パターン１ｂ１（図１４参照）とが電気的に接続され、外部導出端子３ｂ（図１６参照）と導体パターン１ｂ２（図１４参照）とが電気的に接続され、外部導出端子３ｃ（図１６参照）と導体パターン１ｂ３（図１４参照）とが電気的に接続され、外部導出端子３ｄ（図１６参照）と導体パターン１ｂ４（図１４参照）とが電気的に接続され、外部導出端子３ｅ（図１６参照）と導体パターン１ｂ５（図１４参照）とが電気的に接続され、外部導出端子３ｆ（図１６参照）と導体パターン１ｂ６（図１４参照）とが電気的に接続され、外部導出端子３ｇ（図１６参照）と導体パターン１ｂ７（図１４参照）とが電気的に接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ’（図１６参照）と導体パターン１ｂ１’（図１４参照）とが電気的に接続され、外部導出端子３ｂ’（図１６参照）と導体パターン１ｂ２’（図１４参照）とが電気的に接続され、外部導出端子３ｃ’（図１６参照）と導体パターン１ｂ３’（図１４参照）とが電気的に接続され、外部導出端子３ｄ’（図１６参照）と導体パターン１ｂ４’（図１４参照）とが電気的に接続され、外部導出端子３ｅ’（図１６参照）と導体パターン１ｂ５’（図１４参照）とが電気的に接続され、外部導出端子３ｆ’（図１６参照）と導体パターン１ｂ６’（図１４参照）とが電気的に接続され、外部導出端子３ｇ’（図１６参照）と導体パターン１ｂ７’（図１４参照）とが電気的に接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ”（図１６参照）と導体パターン１ｂ１”（図１４参照）とが電気的に接続され、外部導出端子３ｂ”（図１６参照）と導体パターン１ｂ２”（図１４参照）とが電気的に接続され、外部導出端子３ｃ”（図１６参照）と導体パターン１ｂ３”（図１４参照）とが電気的に接続され、外部導出端子３ｄ”（図１６参照）と導体パターン１ｂ４”（図１４参照）とが電気的に接続され、外部導出端子３ｅ”（図１６参照）と導体パターン１ｂ５”（図１４参照）とが電気的に接続され、外部導出端子３ｆ”（図１６参照）と導体パターン１ｂ６”（図１４参照）とが電気的に接続され、外部導出端子３ｇ”（図１６参照）と導体パターン１ｂ７”（図１４参照）とが電気的に接続されている。
次いで、第５の実施形態のパワー半導体モジュール１０の製造時には、外囲ケース２（図１７参照）の内部などの洗浄処理が実行され、次いで、図１８に示すようなワイヤボンディング処理が実行される。詳細には、第５の実施形態のパワー半導体モジュール１０では、図１８に示すように、ＩＧＢＴチップＱ１ａ（図１７参照）のエミッタ電極と還流ダイオードチップＤ１ａ（図１７参照）のアノード電極と導体パターン１ｂ２（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図１７参照）のエミッタ電極と還流ダイオードチップＤ１ｂ（図１７参照）のアノード電極と導体パターン１ｂ２（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂによって電気的に接続されている。その結果、図１９に示すように、ＩＧＢＴチップＱ１ａ（図１７参照）と還流ダイオードチップＤ１ａ（図１７参照）とＩＧＢＴチップＱ１ｂ（図１７参照）と還流ダイオードチップＤ１ｂ（図１７参照）とスナバ用コンデンサチップＣ１（図１７参照）とが並列接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１８に示すように、ＩＧＢＴチップＱ２ａ（図１７参照）のエミッタ電極と還流ダイオードチップＤ２ａ（図１７参照）のアノード電極と導体パターン１ｂ３（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃによって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ（図１７参照）のエミッタ電極と還流ダイオードチップＤ２ｂ（図１７参照）のアノード電極と導体パターン１ｂ３（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄによって電気的に接続されている。その結果、図１９に示すように、ＩＧＢＴチップＱ２ａ（図１７参照）と還流ダイオードチップＤ２ａ（図１７参照）とＩＧＢＴチップＱ２ｂ（図１７参照）と還流ダイオードチップＤ２ｂ（図１７参照）とスナバ用コンデンサチップＣ２（図１７参照）とが並列接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１８に示すように、ＩＧＢＴチップＱ１ａ’（図１７参照）のエミッタ電極と還流ダイオードチップＤ１ａ’（図１７参照）のアノード電極と導体パターン１ｂ２’（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ’（図１７参照）のエミッタ電極と還流ダイオードチップＤ１ｂ’（図１７参照）のアノード電極と導体パターン１ｂ２’（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂ’によって電気的に接続されている。その結果、図１９に示すように、ＩＧＢＴチップＱ１ａ’（図１７参照）と還流ダイオードチップＤ１ａ’（図１７参照）とＩＧＢＴチップＱ１ｂ’（図１７参照）と還流ダイオードチップＤ１ｂ’（図１７参照）とスナバ用コンデンサチップＣ１’（図１７参照）とが並列接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１８に示すように、ＩＧＢＴチップＱ２ａ’（図１７参照）のエミッタ電極と還流ダイオードチップＤ２ａ’（図１７参照）のアノード電極と導体パターン１ｂ３’（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ’（図１７参照）のエミッタ電極と還流ダイオードチップＤ２ｂ’（図１７参照）のアノード電極と導体パターン１ｂ３’（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄ’によって電気的に接続されている。その結果、図１９に示すように、ＩＧＢＴチップＱ２ａ’（図１７参照）と還流ダイオードチップＤ２ａ’（図１７参照）とＩＧＢＴチップＱ２ｂ’（図１７参照）と還流ダイオードチップＤ２ｂ’（図１７参照）とスナバ用コンデンサチップＣ２’（図１７参照）とが並列接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１８に示すように、ＩＧＢＴチップＱ１ａ”（図１７参照）のエミッタ電極と還流ダイオードチップＤ１ａ”（図１７参照）のアノード電極と導体パターン１ｂ２”（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ”（図１７参照）のエミッタ電極と還流ダイオードチップＤ１ｂ”（図１７参照）のアノード電極と導体パターン１ｂ２”（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂ”によって電気的に接続されている。その結果、図１９に示すように、ＩＧＢＴチップＱ１ａ”（図１７参照）と還流ダイオードチップＤ１ａ”（図１７参照）とＩＧＢＴチップＱ１ｂ”（図１７参照）と還流ダイオードチップＤ１ｂ”（図１７参照）とスナバ用コンデンサチップＣ１”（図１７参照）とが並列接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１８に示すように、ＩＧＢＴチップＱ２ａ”（図１７参照）のエミッタ電極と還流ダイオードチップＤ２ａ”（図１７参照）のアノード電極と導体パターン１ｂ３”（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ”（図１７参照）のエミッタ電極と還流ダイオードチップＤ２ｂ”（図１７参照）のアノード電極と導体パターン１ｂ３”（図１４参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄ”によって電気的に接続されている。その結果、図１９に示すように、ＩＧＢＴチップＱ２ａ”（図１７参照）と還流ダイオードチップＤ２ａ”（図１７参照）とＩＧＢＴチップＱ２ｂ”（図１７参照）と還流ダイオードチップＤ２ｂ”（図１７参照）とスナバ用コンデンサチップＣ２”（図１７参照）とが並列接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ４が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の右側（図１４の右側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ１ａ（図１７参照）のゲート電極と導体パターン１ｂ４（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図１７参照）のゲート電極と導体パターン１ｂ４（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆによって電気的に接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ５が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の後側（図１４の上側）に配置されている。更に、図１８に示すように、ＩＧＢＴチップＱ２ａ（図１７参照）のゲート電極と導体パターン１ｂ５（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇによって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ（図１７参照）のゲート電極と導体パターン１ｂ５（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈによって電気的に接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ４’が、絶縁基板１ａの上面のうち、導体パターン１ｂ１’の右側（図１４の右側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ１ａ’（図１７参照）のゲート電極と導体パターン１ｂ４’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ’（図１７参照）のゲート電極と導体パターン１ｂ４’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆ’によって電気的に接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ５’が、絶縁基板１ａの上面のうち、導体パターン１ｂ２’の後側（図１４の上側）に配置されている。更に、図１８に示すように、ＩＧＢＴチップＱ２ａ’（図１７参照）のゲート電極と導体パターン１ｂ５’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇ’によって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ’（図１７参照）のゲート電極と導体パターン１ｂ５’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈ’によって電気的に接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ４”が、絶縁基板１ａの上面のうち、導体パターン１ｂ１”の右側（図１４の右側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ１ａ”（図１７参照）のゲート電極と導体パターン１ｂ４”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ”（図１７参照）のゲート電極と導体パターン１ｂ４”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆ”によって電気的に接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ５”が、絶縁基板１ａの上面のうち、導体パターン１ｂ２”の後側（図１４の上側）に配置されている。更に、図１８に示すように、ＩＧＢＴチップＱ２ａ”（図１７参照）のゲート電極と導体パターン１ｂ５”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇ”によって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ”（図１７参照）のゲート電極と導体パターン１ｂ５”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈ”によって電気的に接続されている。
つまり、第５の実施形態のパワー半導体モジュール１０では、図１９に示すように、外部導出端子３ａ，３ａ’，３ａ”が高電位側の直流端子に接続可能に構成され、外部導出端子３ｂ，３ｂ’，３ｂ”が３相交流電圧のそれぞれの交流端子に接続可能に構成され、外部導出端子３ｃ，３ｃ’，３ｃ”が低電位側の直流端子に接続可能に構成されており、第５の実施形態のパワー半導体モジュール１０によって、３相ブリッジ回路が構成されている。
詳細には、例えばピーク値の電圧が２８０Ｖの直流電源に対し、第５の実施形態のパワー半導体モジュール１０が３相ブリッジ回路として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する６００Ｖ系の同一仕様のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”が用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”よりも小さいサイズを有する同一仕様の還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”が用いられ、１０００〜５０００ｐＦの容量を有する同一仕様のスナバ用コンデンサチップＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”が用いられる。一方、例えばピーク値の電圧が５６０Ｖの直流電源に対し、第５の実施形態のパワー半導体モジュール１０が３相ブリッジ回路として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する１２００Ｖ系の同一仕様のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”が用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”よりも小さいサイズを有する同一仕様の還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”が用いられ、１０００〜５０００ｐＦの容量を有する同一仕様のスナバ用コンデンサチップＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”が用いられる。
換言すれば、第５の実施形態のパワー半導体モジュール１０では、高電位側の直流端子に接続可能な導体パターン１ｂ１（図１４参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図１４参照）との間に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図１５参照）が並列接続されると共に、還流ダイオードチップＤ１ａ，Ｄ１ｂ（図１５参照）が並列接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図１４参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３（図１４参照）との間に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図１５参照）が並列接続されると共に、還流ダイオードチップＤ２ａ，Ｄ２ｂ（図１５参照）が並列接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図１５参照）に対して並列接続されるスナバ用コンデンサチップＣ１（図１５参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図１４参照）上のうち、還流ダイオードチップＤ１ａ（図１５参照）と還流ダイオードチップＤ１ｂ（図１５参照）との間の隙間部分１ｂ１ａ（図１５参照）に配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図１５参照）に対して並列接続されるスナバ用コンデンサチップＣ２（図１５参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図１４参照）上のうち、還流ダイオードチップＤ２ａ（図１５参照）と還流ダイオードチップＤ２ｂ（図１５参照）との間の隙間部分１ｂ２ａ（図１５参照）に配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、高電位側の直流端子に接続可能な導体パターン１ｂ１’（図１４参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２’（図１４参照）との間に、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’（図１５参照）が並列接続されると共に、還流ダイオードチップＤ１ａ’，Ｄ１ｂ’（図１５参照）が並列接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２’（図１４参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３’（図１４参照）との間に、ＩＧＢＴチップＱ２ａ’，Ｑ２ｂ’（図１５参照）が並列接続されると共に、還流ダイオードチップＤ２ａ’，Ｄ２ｂ’（図１５参照）が並列接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’（図１５参照）に対して並列接続されるスナバ用コンデンサチップＣ１’（図１５参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１’（図１４参照）上のうち、還流ダイオードチップＤ１ａ’（図１５参照）と還流ダイオードチップＤ１ｂ’（図１５参照）との間の隙間部分１ｂ１ａ’（図１５参照）に配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ’，Ｑ２ｂ’（図１５参照）に対して並列接続されるスナバ用コンデンサチップＣ２’（図１５参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２’（図１４参照）上のうち、還流ダイオードチップＤ２ａ’（図１５参照）と還流ダイオードチップＤ２ｂ’（図１５参照）との間の隙間部分１ｂ２ａ’（図１５参照）に配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、高電位側の直流端子に接続可能な導体パターン１ｂ１”（図１４参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２”（図１４参照）との間に、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”（図１５参照）が並列接続されると共に、還流ダイオードチップＤ１ａ”，Ｄ１ｂ”（図１５参照）が並列接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２”（図１４参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３”（図１４参照）との間に、ＩＧＢＴチップＱ２ａ”，Ｑ２ｂ”（図１５参照）が並列接続されると共に、還流ダイオードチップＤ２ａ”，Ｄ２ｂ”（図１５参照）が並列接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”（図１５参照）に対して並列接続されるスナバ用コンデンサチップＣ１”（図１５参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１”（図１４参照）上のうち、還流ダイオードチップＤ１ａ”（図１５参照）と還流ダイオードチップＤ１ｂ”（図１５参照）との間の隙間部分１ｂ１ａ”（図１５参照）に配置されている。
また、第５の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ”，Ｑ２ｂ”（図１５参照）に対して並列接続されるスナバ用コンデンサチップＣ２”（図１５参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２”（図１４参照）上のうち、還流ダイオードチップＤ２ａ”（図１５参照）と還流ダイオードチップＤ２ｂ”（図１５参照）との間の隙間部分１ｂ２ａ”（図１５参照）に配置されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ６が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の右側（図１４の右側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ１ａ（図１７参照）のエミッタ電極と導体パターン１ｂ６（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｉによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図１７参照）のエミッタ電極と導体パターン１ｂ６（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｊによって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｆ（図１７参照）と導体パターン１ｂ６（図１４参照）とが電気的に接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ７が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の後側（図１４の上側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ２ａ（図１７参照）のエミッタ電極と導体パターン１ｂ７（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｋによって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ（図１７参照）のエミッタ電極と導体パターン１ｂ７（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｌによって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｇ（図１７参照）と導体パターン１ｂ７（図１４参照）とが電気的に接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ６’が、絶縁基板１ａの上面のうち、導体パターン１ｂ１’の右側（図１４の右側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ１ａ’（図１７参照）のエミッタ電極と導体パターン１ｂ６’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｉ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ’（図１７参照）のエミッタ電極と導体パターン１ｂ６’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｊ’によって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｆ’（図１７参照）と導体パターン１ｂ６’（図１４参照）とが電気的に接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ７’が、絶縁基板１ａの上面のうち、導体パターン１ｂ２’の後側（図１４の上側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ２ａ’（図１７参照）のエミッタ電極と導体パターン１ｂ７’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｋ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ’（図１７参照）のエミッタ電極と導体パターン１ｂ７’（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｌ’によって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｇ’（図１７参照）と導体パターン１ｂ７’（図１４参照）とが電気的に接続されている。
更に、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ６”が、絶縁基板１ａの上面のうち、導体パターン１ｂ１”の右側（図１４の右側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ１ａ”（図１７参照）のエミッタ電極と導体パターン１ｂ６”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｉ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ”（図１７参照）のエミッタ電極と導体パターン１ｂ６”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｊ”によって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｆ”（図１７参照）と導体パターン１ｂ６”（図１４参照）とが電気的に接続されている。
また、第５の実施形態のパワー半導体モジュール１０では、図１４に示すように、導体パターン１ｂ７”が、絶縁基板１ａの上面のうち、導体パターン１ｂ２”の後側（図１４の上側）に配置されている。また、図１８に示すように、ＩＧＢＴチップＱ２ａ”（図１７参照）のエミッタ電極と導体パターン１ｂ７”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｋ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ”（図１７参照）のエミッタ電極と導体パターン１ｂ７”（図１４参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｌ”によって電気的に接続されている。また、外囲ケース２にインサート成形された外部導出端子３ｇ”（図１７参照）と導体パターン１ｂ７”（図１４参照）とが電気的に接続されている。
以下、本発明のパワー半導体モジュールの第６の実施形態について説明する。図２０〜図２４は第６の実施形態のパワー半導体モジュール１０の製造工程を示した図である。詳細には、図２０は第６の実施形態のパワー半導体モジュール１０に用いられるＤＢＣ基板１の平面図である。図２１は図２０に示すＤＢＣ基板１上にＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”、還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”、スナバ用コンデンサＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”およびリアクトルＬ，Ｌ’，Ｌ”が配置された状態を示した図である。図２２は図２１に示すＤＢＣ基板１などの上に被せられる外囲ケース２の平面図である。図２３は図２１に示すＤＢＣ基板１などの上に図２２に示す外囲ケース２が被せられた状態を示した図である。図２４はボンディングワイヤ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｋ，４ｌ，４ａ’，４ｂ’，４ｃ’，４ｄ’，４ｅ’，４ｆ’，４ｇ’，４ｈ’，４ｉ’，４ｊ’，４ｋ’，４ｌ’，４ａ”，４ｂ”，４ｃ”，４ｄ”，４ｅ”，４ｆ”，４ｇ”，４ｈ”，４ｉ”，４ｊ”，４ｋ”，４ｌ”がワイヤボンディング処理された後における第６の実施形態のパワー半導体モジュール１０の平面図である。図２５は第６の実施形態のパワー半導体モジュール１０の等価回路図である。
第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、絶縁基板１ａと、絶縁基板１ａの上面に形成された導体パターン１ｂ１，１ｂ２，１ｂ３，１ｂ４，１ｂ５，１ｂ６，１ｂ７，１ｂ８，１ｂ１’，１ｂ２’，１ｂ３’，１ｂ４’，１ｂ５’，１ｂ６’，１ｂ７’，１ｂ８’，１ｂ１”，１ｂ２”，１ｂ３”，１ｂ４”，１ｂ５”，１ｂ６”，１ｂ７”，１ｂ８”と、絶縁基板１ａの下面に形成された導体パターン（図示せず）とによって構成されるＤＢＣ基板１が用いられている。詳細には、導体パターン１ｂ１には、リアクトルＬ（図２１参照）の一方の端子Ｌａ（図２１参照）を位置決めするための穴１ｂ１ｂが形成されている。また、導体パターン１ｂ８には、リアクトルＬ（図２１参照）の他方の端子Ｌｂ（図２１参照）を位置決めするための穴１ｂ８ａが形成されている。更に、導体パターン１ｂ１’には、リアクトルＬ’（図２１参照）の一方の端子Ｌａ’（図２１参照）を位置決めするための穴１ｂ１ｂ’が形成されている。また、導体パターン１ｂ８’には、リアクトルＬ’（図２１参照）の他方の端子Ｌｂ’（図２１参照）を位置決めするための穴１ｂ８ａ’が形成されている。更に、導体パターン１ｂ１”には、リアクトルＬ”（図２１参照）の一方の端子Ｌａ”（図２１参照）を位置決めするための穴１ｂ１ｂ”が形成されている。また、導体パターン１ｂ８”には、リアクトルＬ”（図２１参照）の他方の端子Ｌｂ”（図２１参照）を位置決めするための穴１ｂ８ａ”が形成されている。更に、例えば、絶縁基板１ａの下面に形成された導体パターン（図示せず）には、放熱板（図示せず）が半田（図示せず）を介して機械的および熱的に接続可能に構成されている。
第６の実施形態のパワー半導体モジュール１０の製造時には、図２１に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１（図２０参照）上に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂおよび還流ダイオードチップＤ１ａ，Ｄ１ｂが配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２（図２０参照）上に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂおよび還流ダイオードチップＤ２ａ，Ｄ２ｂが配置される。更に、導体パターン１ｂ１（図２０参照）と導体パターン１ｂ２（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１が配置される。また、導体パターン１ｂ２（図２０参照）と導体パターン１ｂ３（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２が配置される。更に、導体パターン１ｂ１（図２０参照）と導体パターン１ｂ８（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介して例えばトロイダルコイルのようなリアクトルＬが配置される。
また、第６の実施形態のパワー半導体モジュール１０の製造時には、図２１に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１’（図２０参照）上に、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’および還流ダイオードチップＤ１ａ’，Ｄ１ｂ’が配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２’（図２０参照）上に、ＩＧＢＴチップＱ２ａ’，Ｑ２ｂ’および還流ダイオードチップＤ２ａ’，Ｄ２ｂ’が配置される。更に、導体パターン１ｂ１’（図２０参照）と導体パターン１ｂ２’（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１’が配置される。また、導体パターン１ｂ２’（図２０参照）と導体パターン１ｂ３’（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２’が配置される。更に、導体パターン１ｂ１’（図２０参照）と導体パターン１ｂ８’（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介して例えばトロイダルコイルのようなリアクトルＬ’が配置される。
更に、第６の実施形態のパワー半導体モジュール１０の製造時には、図２１に示すように、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ１”（図２０参照）上に、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”および還流ダイオードチップＤ１ａ”，Ｄ１ｂ”が配置される。また、例えばペースト状またはシート状の半田（図示せず）を介して、ＤＢＣ基板１の導体パターン１ｂ２”（図２０参照）上に、ＩＧＢＴチップＱ２ａ”，Ｑ２ｂ”および還流ダイオードチップＤ２ａ”，Ｄ２ｂ”が配置される。更に、導体パターン１ｂ１”（図２０参照）と導体パターン１ｂ２”（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ１”が配置される。また、導体パターン１ｂ２”（図２０参照）と導体パターン１ｂ３”（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介してスナバ用コンデンサチップＣ２”が配置される。更に、導体パターン１ｂ１”（図２０参照）と導体パターン１ｂ８”（図２０参照）とを橋絡するように、それらの上に例えばペースト状またはシート状の半田（図示せず）を介して例えばトロイダルコイルのようなリアクトルＬ”が配置される。
詳細には、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａが導体パターン１ｂ１（図２０参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ１ｂが、導体パターン１ｂ１（図２０参照）上のうち、ＩＧＢＴチップＱ１ａの前側（図２１の下側）にＩＧＢＴチップＱ１ａに隣接して配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａより小さいサイズを有する還流ダイオードチップＤ１ａが、導体パターン１ｂ１（図２０参照）上のうち、ＩＧＢＴチップＱ１ａの左側（図２１の左側）にＩＧＢＴチップＱ１ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ１ｂが、導体パターン１ｂ１（図２０参照）上のうち、ＩＧＢＴチップＱ１ｂの左側（図２１の左側）にＩＧＢＴチップＱ１ｂに隣接して、かつ、還流ダイオードチップＤ１ａとの間に隙間部分１ｂ１ａが形成されるように配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、導体パターン１ｂ８が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の後側（図２０の上側）に導体パターン１ｂ１に隣接して配置されている。更に、図２１に示すように、リアクトルＬの一方の端子Ｌａが導体パターン１ｂ１（図２０参照）の穴１ｂ１ｂ（図２０参照）に位置決めされている。また、リアクトルＬの他方の端子Ｌｂが導体パターン１ｂ８（図２０参照）の穴１ｂ８ａ（図２０参照）に位置決めされている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ２が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の左側（図２０の左側）に導体パターン１ｂ１に隣接して配置されている。更に、図２１に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａと同一のサイズを有するＩＧＢＴチップＱ２ａが、導体パターン１ｂ２（図２０参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａと同一のサイズを有するＩＧＢＴチップＱ２ｂが、導体パターン１ｂ２（図２０参照）上のうち、ＩＧＢＴチップＱ２ａの左側（図２１の左側）にＩＧＢＴチップＱ２ａに隣接して配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａと同一のサイズを有する還流ダイオードチップＤ２ａが、導体パターン１ｂ２（図２０参照）上のうち、ＩＧＢＴチップＱ２ａの前側（図２１の下側）にＩＧＢＴチップＱ２ａに隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａと同一のサイズを有する還流ダイオードチップＤ２ｂが、導体パターン１ｂ２（図２０参照）上のうち、ＩＧＢＴチップＱ２ｂの前側（図２１の下側）にＩＧＢＴチップＱ２ｂに隣接して、かつ、還流ダイオードチップＤ２ａとの間に隙間部分１ｂ２ａが形成されるように配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ３が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の前側（図２０の下側）に導体パターン１ｂ２に隣接して配置されている。更に、図２１に示すように、スナバ用コンデンサチップＣ１の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図２０参照）の隙間部分１ｂ１ａ上に配置されている。また、スナバ用コンデンサチップＣ１の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２（図２０参照）上に配置されている。更に、スナバ用コンデンサチップＣ２の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図２０参照）の隙間部分１ｂ２ａ上に配置されている。また、スナバ用コンデンサチップＣ２の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３（図２０参照）上に配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ’が導体パターン１ｂ１’（図２０参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ’と同一のサイズを有するＩＧＢＴチップＱ１ｂ’が、導体パターン１ｂ１’（図２０参照）上のうち、ＩＧＢＴチップＱ１ａ’の前側（図２１の下側）にＩＧＢＴチップＱ１ａ’に隣接して配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａ’より小さいサイズを有する還流ダイオードチップＤ１ａ’が、導体パターン１ｂ１’（図２０参照）上のうち、ＩＧＢＴチップＱ１ａ’の左側（図２１の左側）にＩＧＢＴチップＱ１ａ’に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ’と同一のサイズを有する還流ダイオードチップＤ１ｂ’が、導体パターン１ｂ１’（図２０参照）上のうち、ＩＧＢＴチップＱ１ｂ’の左側（図２１の左側）にＩＧＢＴチップＱ１ｂ’に隣接して、かつ、還流ダイオードチップＤ１ａ’との間に隙間部分１ｂ１ａ’が形成されるように配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、導体パターン１ｂ８’が、絶縁基板１ａの上面のうち、導体パターン１ｂ１’の後側（図２０の上側）に導体パターン１ｂ１’に隣接して配置されている。更に、図２１に示すように、リアクトルＬ’の一方の端子Ｌａ’が導体パターン１ｂ１’（図２０参照）の穴１ｂ１ｂ’（図２０参照）に位置決めされている。また、リアクトルＬ’の他方の端子Ｌｂ’が導体パターン１ｂ８’（図２０参照）の穴１ｂ８ａ’（図２０参照）に位置決めされている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ２’が、絶縁基板１ａの上面のうち、導体パターン１ｂ１’の左側（図２０の左側）に導体パターン１ｂ１’に隣接して配置されている。更に、図２１に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ’と同一のサイズを有するＩＧＢＴチップＱ２ａ’が、導体パターン１ｂ２’（図２０参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａ’と同一のサイズを有するＩＧＢＴチップＱ２ｂ’が、導体パターン１ｂ２’（図２０参照）上のうち、ＩＧＢＴチップＱ２ａ’の左側（図２１の左側）にＩＧＢＴチップＱ２ａ’に隣接して配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ’と同一のサイズを有する還流ダイオードチップＤ２ａ’が、導体パターン１ｂ２’（図２０参照）上のうち、ＩＧＢＴチップＱ２ａ’の前側（図２１の下側）にＩＧＢＴチップＱ２ａ’に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａ’と同一のサイズを有する還流ダイオードチップＤ２ｂ’が、導体パターン１ｂ２’（図２０参照）上のうち、ＩＧＢＴチップＱ２ｂ’の前側（図２１の下側）にＩＧＢＴチップＱ２ｂ’に隣接して、かつ、還流ダイオードチップＤ２ａ’との間に隙間部分１ｂ２ａ’が形成されるように配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ３’が、絶縁基板１ａの上面のうち、導体パターン１ｂ２’の前側（図２０の下側）に導体パターン１ｂ２’に隣接して配置されている。更に、図２１に示すように、スナバ用コンデンサチップＣ１’の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１’（図２０参照）の隙間部分１ｂ１ａ’上に配置されている。また、スナバ用コンデンサチップＣ１’の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２’（図２０参照）上に配置されている。更に、スナバ用コンデンサチップＣ２’の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２’（図２０参照）の隙間部分１ｂ２ａ’上に配置されている。また、スナバ用コンデンサチップＣ２’の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３’（図２０参照）上に配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ”が導体パターン１ｂ１”（図２０参照）上に配置されている。更に、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ”と同一のサイズを有するＩＧＢＴチップＱ１ｂ”が、導体パターン１ｂ１”（図２０参照）上のうち、ＩＧＢＴチップＱ１ａ”の前側（図２１の下側）にＩＧＢＴチップＱ１ａ”に隣接して配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップＱ１ａ”より小さいサイズを有する還流ダイオードチップＤ１ａ”が、導体パターン１ｂ１”（図２０参照）上のうち、ＩＧＢＴチップＱ１ａ”の左側（図２１の左側）にＩＧＢＴチップＱ１ａ”に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ”と同一のサイズを有する還流ダイオードチップＤ１ｂ”が、導体パターン１ｂ１”（図２０参照）上のうち、ＩＧＢＴチップＱ１ｂ”の左側（図２１の左側）にＩＧＢＴチップＱ１ｂ”に隣接して、かつ、還流ダイオードチップＤ１ａ”との間に隙間部分１ｂ１ａ”が形成されるように配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、導体パターン１ｂ８”が、絶縁基板１ａの上面のうち、導体パターン１ｂ１”の後側（図２０の上側）に導体パターン１ｂ１”に隣接して配置されている。更に、図２１に示すように、リアクトルＬ”の一方の端子Ｌａ”が導体パターン１ｂ１”（図２０参照）の穴１ｂ１ｂ”（図２０参照）に位置決めされている。また、リアクトルＬ”の他方の端子Ｌｂ”が導体パターン１ｂ８”（図２０参照）の穴１ｂ８ａ”（図２０参照）に位置決めされている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ２”が、絶縁基板１ａの上面のうち、導体パターン１ｂ１”の左側（図２０の左側）に導体パターン１ｂ１”に隣接して配置されている。更に、図２１に示すように、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ１ａ”と同一のサイズを有するＩＧＢＴチップＱ２ａ”が、導体パターン１ｂ２”（図２０参照）上に配置されている。また、コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップＱ２ａ”と同一のサイズを有するＩＧＢＴチップＱ２ｂ”が、導体パターン１ｂ２”（図２０参照）上のうち、ＩＧＢＴチップＱ２ａ”の左側（図２１の左側）にＩＧＢＴチップＱ２ａ”に隣接して配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２１に示すように、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ１ａ”と同一のサイズを有する還流ダイオードチップＤ２ａ”が、導体パターン１ｂ２”（図２０参照）上のうち、ＩＧＢＴチップＱ２ａ”の前側（図２１の下側）にＩＧＢＴチップＱ２ａ”に隣接して配置されている。また、カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップＤ２ａ”と同一のサイズを有する還流ダイオードチップＤ２ｂ”が、導体パターン１ｂ２”（図２０参照）上のうち、ＩＧＢＴチップＱ２ｂ”の前側（図２１の下側）にＩＧＢＴチップＱ２ｂ”に隣接して、かつ、還流ダイオードチップＤ２ａ”との間に隙間部分１ｂ２ａ”が形成されるように配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ３”が、絶縁基板１ａの上面のうち、導体パターン１ｂ２”の前側（図２０の下側）に導体パターン１ｂ２”に隣接して配置されている。更に、図２１に示すように、スナバ用コンデンサチップＣ１”の一方の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１”（図２０参照）の隙間部分１ｂ１ａ”上に配置されている。また、スナバ用コンデンサチップＣ１”の他方の端子Ｃ１ｂ（図７（Ａ）参照）が、導体パターン１ｂ２”（図２０参照）上に配置されている。更に、スナバ用コンデンサチップＣ２”の一方の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２”（図２０参照）の隙間部分１ｂ２ａ”上に配置されている。また、スナバ用コンデンサチップＣ２”の他方の端子Ｃ２ｂ（図７（Ａ）参照）が、導体パターン１ｂ３”（図２０参照）上に配置されている。
次いで、第６の実施形態のパワー半導体モジュール１０の製造時には、図２３に示すように、外囲ケース２がＤＢＣ基板１（図２０参照）の絶縁基板１ａ（図２０参照）の外縁部上に例えば接着剤を介して配置される。詳細には、第６の実施形態のパワー半導体モジュール１０では、図２２に示すように、外部導出端子３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ａ’，３ｂ’，３ｃ’，３ｄ’，３ｅ’，３ｆ’，３ｇ’，３ａ”，３ｂ”，３ｃ”，３ｄ”，３ｅ”，３ｆ”，３ｇ”がインサート成形されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２３に示すように、外囲ケース２がＤＢＣ基板１（図２０参照）上に被せられる時に、外部導出端子３ａの下端部３ａ１（図２２参照）と導体パターン１ｂ８（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂの下端部３ｂ１（図２２参照）と導体パターン１ｂ２（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃの下端部３ｃ１（図２２参照）と導体パターン１ｂ３（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄの下端部３ｄ１（図２２参照）と導体パターン１ｂ４（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅの下端部３ｅ１（図２２参照）と導体パターン１ｂ５（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆの下端部３ｆ１（図２２参照）と導体パターン１ｂ６（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇの下端部３ｇ１（図２２参照）と導体パターン１ｂ７（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
また、第６の実施形態のパワー半導体モジュール１０では、図２３に示すように、外囲ケース２がＤＢＣ基板１（図２０参照）上に被せられる時に、外部導出端子３ａ’の下端部３ａ１’（図２２参照）と導体パターン１ｂ８’（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂ’の下端部３ｂ１’（図２２参照）と導体パターン１ｂ２’（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃ’の下端部３ｃ１’（図２２参照）と導体パターン１ｂ３’（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄ’の下端部３ｄ１’（図２２参照）と導体パターン１ｂ４’（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅ’の下端部３ｅ１’（図２２参照）と導体パターン１ｂ５’（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆ’の下端部３ｆ１’（図２２参照）と導体パターン１ｂ６’（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇ’の下端部３ｇ１’（図２２参照）と導体パターン１ｂ７’（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
更に、第６の実施形態のパワー半導体モジュール１０では、図２３に示すように、外囲ケース２がＤＢＣ基板１（図２０参照）上に被せられる時に、外部導出端子３ａ”の下端部３ａ１”（図２２参照）と導体パターン１ｂ８”（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｂ”の下端部３ｂ１”（図２２参照）と導体パターン１ｂ２”（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｃ”の下端部３ｃ１”（図２２参照）と導体パターン１ｂ３”（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｄ”の下端部３ｄ１”（図２２参照）と導体パターン１ｂ４”（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｅ”の下端部３ｅ１”（図２２参照）と導体パターン１ｂ５”（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。また、外部導出端子３ｆ”の下端部３ｆ１”（図２２参照）と導体パターン１ｂ６”（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。更に、外部導出端子３ｇ”の下端部３ｇ１”（図２２参照）と導体パターン１ｂ７”（図２０参照）との間に、例えばペースト状またはシート状の半田（図示せず）が介在せしめられる。
次いで、第６の実施形態のパワー半導体モジュール１０の製造時には、上述したペースト状またはシート状の半田（図示せず）のリフロー処理が実行される。その結果、第６の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ（図２２参照）と導体パターン１ｂ８（図２０参照）とが電気的に接続され、外部導出端子３ｂ（図２２参照）と導体パターン１ｂ２（図２０参照）とが電気的に接続され、外部導出端子３ｃ（図２２参照）と導体パターン１ｂ３（図２０参照）とが電気的に接続され、外部導出端子３ｄ（図２２参照）と導体パターン１ｂ４（図２０参照）とが電気的に接続され、外部導出端子３ｅ（図２２参照）と導体パターン１ｂ５（図２０参照）とが電気的に接続され、外部導出端子３ｆ（図２２参照）と導体パターン１ｂ６（図２０参照）とが電気的に接続され、外部導出端子３ｇ（図２２参照）と導体パターン１ｂ７（図２０参照）とが電気的に接続されている。また、リアクトルＬ（図２３参照）の一方の端子Ｌａ（図２３参照）と導体パターン１ｂ１（図２０参照）とが電気的に接続され、リアクトルＬ（図２３参照）の他方の端子Ｌｂ（図２３参照）と導体パターン１ｂ８（図２０参照）とが電気的に接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ’（図２２参照）と導体パターン１ｂ８’（図２０参照）とが電気的に接続され、外部導出端子３ｂ’（図２２参照）と導体パターン１ｂ２’（図２０参照）とが電気的に接続され、外部導出端子３ｃ’（図２２参照）と導体パターン１ｂ３’（図２０参照）とが電気的に接続され、外部導出端子３ｄ’（図２２参照）と導体パターン１ｂ４’（図２０参照）とが電気的に接続され、外部導出端子３ｅ’（図２２参照）と導体パターン１ｂ５’（図２０参照）とが電気的に接続され、外部導出端子３ｆ’（図２２参照）と導体パターン１ｂ６’（図２０参照）とが電気的に接続され、外部導出端子３ｇ’（図２２参照）と導体パターン１ｂ７’（図２０参照）とが電気的に接続されている。また、リアクトルＬ’（図２３参照）の一方の端子Ｌａ’（図２３参照）と導体パターン１ｂ１’（図２０参照）とが電気的に接続され、リアクトルＬ’（図２３参照）の他方の端子Ｌｂ’（図２３参照）と導体パターン１ｂ８’（図２０参照）とが電気的に接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、外部導出端子３ａ”（図２２参照）と導体パターン１ｂ８”（図２０参照）とが電気的に接続され、外部導出端子３ｂ”（図２２参照）と導体パターン１ｂ２”（図２０参照）とが電気的に接続され、外部導出端子３ｃ”（図２２参照）と導体パターン１ｂ３”（図２０参照）とが電気的に接続され、外部導出端子３ｄ”（図２２参照）と導体パターン１ｂ４”（図２０参照）とが電気的に接続され、外部導出端子３ｅ”（図２２参照）と導体パターン１ｂ５”（図２０参照）とが電気的に接続され、外部導出端子３ｆ”（図２２参照）と導体パターン１ｂ６”（図２０参照）とが電気的に接続され、外部導出端子３ｇ”（図２２参照）と導体パターン１ｂ７”（図２０参照）とが電気的に接続されている。また、リアクトルＬ”（図２３参照）の一方の端子Ｌａ”（図２３参照）と導体パターン１ｂ１”（図２０参照）とが電気的に接続され、リアクトルＬ”（図２３参照）の他方の端子Ｌｂ”（図２３参照）と導体パターン１ｂ８”（図２０参照）とが電気的に接続されている。
次いで、第６の実施形態のパワー半導体モジュール１０の製造時には、外囲ケース２（図２３参照）の内部などの洗浄処理が実行され、次いで、図２４に示すようなワイヤボンディング処理が実行される。詳細には、第６の実施形態のパワー半導体モジュール１０では、図２４に示すように、ＩＧＢＴチップＱ１ａ（図２３参照）のエミッタ電極と還流ダイオードチップＤ１ａ（図２３参照）のアノード電極と導体パターン１ｂ２（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図２３参照）のエミッタ電極と還流ダイオードチップＤ１ｂ（図２３参照）のアノード電極と導体パターン１ｂ２（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂによって電気的に接続されている。その結果、図２５に示すように、ＩＧＢＴチップＱ１ａ（図２３参照）と還流ダイオードチップＤ１ａ（図２３参照）とＩＧＢＴチップＱ１ｂ（図２３参照）と還流ダイオードチップＤ１ｂ（図２３参照）とスナバ用コンデンサチップＣ１（図２３参照）とが並列接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２４に示すように、ＩＧＢＴチップＱ２ａ（図２３参照）のエミッタ電極と還流ダイオードチップＤ２ａ（図２３参照）のアノード電極と導体パターン１ｂ３（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃによって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ（図２３参照）のエミッタ電極と還流ダイオードチップＤ２ｂ（図２３参照）のアノード電極と導体パターン１ｂ３（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄによって電気的に接続されている。その結果、図２５に示すように、ＩＧＢＴチップＱ２ａ（図２３参照）と還流ダイオードチップＤ２ａ（図２３参照）とＩＧＢＴチップＱ２ｂ（図２３参照）と還流ダイオードチップＤ２ｂ（図２３参照）とスナバ用コンデンサチップＣ２（図２３参照）とが並列接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ４が、絶縁基板１ａの上面のうち、導体パターン１ｂ１の右側（図２０の右側）に配置されている。また、図２４に示すように、ＩＧＢＴチップＱ１ａ（図２３参照）のゲート電極と導体パターン１ｂ４（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅによって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ（図２３参照）のゲート電極と導体パターン１ｂ４（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆによって電気的に接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ５が、絶縁基板１ａの上面のうち、導体パターン１ｂ２の後側（図２０の上側）に配置されている。更に、図２４に示すように、ＩＧＢＴチップＱ２ａ（図２３参照）のゲート電極と導体パターン１ｂ５（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇによって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ（図２３参照）のゲート電極と導体パターン１ｂ５（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈによって電気的に接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２４に示すように、ＩＧＢＴチップＱ１ａ’（図２３参照）のエミッタ電極と還流ダイオードチップＤ１ａ’（図２３参照）のアノード電極と導体パターン１ｂ２’（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ’（図２３参照）のエミッタ電極と還流ダイオードチップＤ１ｂ’（図２３参照）のアノード電極と導体パターン１ｂ２’（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂ’によって電気的に接続されている。その結果、図２５に示すように、ＩＧＢＴチップＱ１ａ’（図２３参照）と還流ダイオードチップＤ１ａ’（図２３参照）とＩＧＢＴチップＱ１ｂ’（図２３参照）と還流ダイオードチップＤ１ｂ’（図２３参照）とスナバ用コンデンサチップＣ１’（図２３参照）とが並列接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２４に示すように、ＩＧＢＴチップＱ２ａ’（図２３参照）のエミッタ電極と還流ダイオードチップＤ２ａ’（図２３参照）のアノード電極と導体パターン１ｂ３’（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ’（図２３参照）のエミッタ電極と還流ダイオードチップＤ２ｂ’（図２３参照）のアノード電極と導体パターン１ｂ３’（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄ’によって電気的に接続されている。その結果、図２５に示すように、ＩＧＢＴチップＱ２ａ’（図２３参照）と還流ダイオードチップＤ２ａ’（図２３参照）とＩＧＢＴチップＱ２ｂ’（図２３参照）と還流ダイオードチップＤ２ｂ’（図２３参照）とスナバ用コンデンサチップＣ２’（図２３参照）とが並列接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ４’が、絶縁基板１ａの上面のうち、導体パターン１ｂ１’の右側（図２０の右側）に配置されている。また、図２４に示すように、ＩＧＢＴチップＱ１ａ’（図２３参照）のゲート電極と導体パターン１ｂ４’（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅ’によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ’（図２３参照）のゲート電極と導体パターン１ｂ４’（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆ’によって電気的に接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ５’が、絶縁基板１ａの上面のうち、導体パターン１ｂ２’の後側（図２０の上側）に配置されている。更に、図２４に示すように、ＩＧＢＴチップＱ２ａ’（図２３参照）のゲート電極と導体パターン１ｂ５’（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇ’によって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ’（図２３参照）のゲート電極と導体パターン１ｂ５’（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈ’によって電気的に接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２４に示すように、ＩＧＢＴチップＱ１ａ”（図２３参照）のエミッタ電極と還流ダイオードチップＤ１ａ”（図２３参照）のアノード電極と導体パターン１ｂ２”（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ａ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ”（図２３参照）のエミッタ電極と還流ダイオードチップＤ１ｂ”（図２３参照）のアノード電極と導体パターン１ｂ２”（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｂ”によって電気的に接続されている。その結果、図２５に示すように、ＩＧＢＴチップＱ１ａ”（図２３参照）と還流ダイオードチップＤ１ａ”（図２３参照）とＩＧＢＴチップＱ１ｂ”（図２３参照）と還流ダイオードチップＤ１ｂ”（図２３参照）とスナバ用コンデンサチップＣ１”（図２３参照）とが並列接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２４に示すように、ＩＧＢＴチップＱ２ａ”（図２３参照）のエミッタ電極と還流ダイオードチップＤ２ａ”（図２３参照）のアノード電極と導体パターン１ｂ３”（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｃ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ２ｂ”（図２３参照）のエミッタ電極と還流ダイオードチップＤ２ｂ”（図２３参照）のアノード電極と導体パターン１ｂ３”（図２０参照）とが、例えばφ３００〜５００μｍ程度の太さを有する複数本のアルミニウム製ボンディングワイヤ４ｄ”によって電気的に接続されている。その結果、図２５に示すように、ＩＧＢＴチップＱ２ａ”（図２３参照）と還流ダイオードチップＤ２ａ”（図２３参照）とＩＧＢＴチップＱ２ｂ”（図２３参照）と還流ダイオードチップＤ２ｂ”（図２３参照）とスナバ用コンデンサチップＣ２”（図２３参照）とが並列接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ４”が、絶縁基板１ａの上面のうち、導体パターン１ｂ１”の右側（図２０の右側）に配置されている。また、図２４に示すように、ＩＧＢＴチップＱ１ａ”（図２３参照）のゲート電極と導体パターン１ｂ４”（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｅ”によって電気的に接続されている。更に、ＩＧＢＴチップＱ１ｂ”（図２３参照）のゲート電極と導体パターン１ｂ４”（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｆ”によって電気的に接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、図２０に示すように、導体パターン１ｂ５”が、絶縁基板１ａの上面のうち、導体パターン１ｂ２”の後側（図２０の上側）に配置されている。更に、図２４に示すように、ＩＧＢＴチップＱ２ａ”（図２３参照）のゲート電極と導体パターン１ｂ５”（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｇ”によって電気的に接続されている。また、ＩＧＢＴチップＱ２ｂ”（図２３参照）のゲート電極と導体パターン１ｂ５”（図２０参照）とが、例えばφ１２５μｍ程度の太さを有する１本のアルミニウム製ボンディングワイヤ４ｈ”によって電気的に接続されている。
つまり、第６の実施形態のパワー半導体モジュール１０では、図２５に示すように、外部導出端子３ａ，３ａ’，３ａ”が高電位側の直流端子に接続可能に構成され、外部導出端子３ｂ，３ｂ’，３ｂ”が３相交流電圧のうちのいずれか１つの交流端子に接続可能に構成され、外部導出端子３ｃ，３ｃ’，３ｃ”が低電位側の直流端子に接続可能に構成されており、第６の実施形態のパワー半導体モジュール１０によって、３相ブリッジ回路が構成されている。
詳細には、例えばピーク値の電圧が２８０Ｖの直流電源に対し、第６の実施形態のパワー半導体モジュール１０が３相ブリッジ回路として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する６００Ｖ系の同一仕様のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”が用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”よりも小さいサイズを有する同一仕様の還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”が用いられ、１０００〜５０００ｐＦの容量を有する同一仕様のスナバ用コンデンサチップＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”が用いられ、同一仕様の１００μＨのリアクトルＬ，Ｌ’，Ｌ”が用いられる。一方、例えばピーク値の電圧が５６０Ｖの直流電源に対し、第６の実施形態のパワー半導体モジュール１０が３相ブリッジ回路として用いられる場合には、例えば１２．５ｍｍ□のサイズを有する１２００Ｖ系の同一仕様のＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”が用いられ、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ，Ｑ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’，Ｑ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”よりも小さいサイズを有する同一仕様の還流ダイオードチップＤ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ，Ｄ１ａ’，Ｄ１ｂ’，Ｄ２ａ’，Ｄ２ｂ’，Ｄ１ａ”，Ｄ１ｂ”，Ｄ２ａ”，Ｄ２ｂ”が用いられ、１０００〜５０００ｐＦの容量を有する同一仕様のスナバ用コンデンサチップＣ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ１”，Ｃ２”が用いられ、同一仕様の１００μＨのリアクトルＬ，Ｌ’，Ｌ”が用いられる。
換言すれば、第６の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ８（図２０参照）およびリアクトルＬ（図２１参照）を介して高電位側の直流端子に接続可能な導体パターン１ｂ１（図２０参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図２０参照）との間に、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図２１参照）が並列接続されると共に、還流ダイオードチップＤ１ａ，Ｄ１ｂ（図２１参照）が並列接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２（図２０参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３（図２０参照）との間に、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図２１参照）が並列接続されると共に、還流ダイオードチップＤ２ａ，Ｄ２ｂ（図２１参照）が並列接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ（図２１参照）に対して並列接続されるスナバ用コンデンサチップＣ１（図２１参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１（図２０参照）上のうち、還流ダイオードチップＤ１ａ（図２１参照）と還流ダイオードチップＤ１ｂ（図２１参照）との間の隙間部分１ｂ１ａ（図２１参照）に配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ，Ｑ２ｂ（図２１参照）に対して並列接続されるスナバ用コンデンサチップＣ２（図２１参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２（図２０参照）上のうち、還流ダイオードチップＤ２ａ（図２１参照）と還流ダイオードチップＤ２ｂ（図２１参照）との間の隙間部分１ｂ２ａ（図２１参照）に配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ８’（図２０参照）およびリアクトルＬ’（図２１参照）を介して高電位側の直流端子に接続可能な導体パターン１ｂ１’（図２０参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２’（図２０参照）との間に、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’（図２１参照）が並列接続されると共に、還流ダイオードチップＤ１ａ’，Ｄ１ｂ’（図２１参照）が並列接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２’（図２０参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３’（図２０参照）との間に、ＩＧＢＴチップＱ２ａ’，Ｑ２ｂ’（図２１参照）が並列接続されると共に、還流ダイオードチップＤ２ａ’，Ｄ２ｂ’（図２１参照）が並列接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’（図２１参照）に対して並列接続されるスナバ用コンデンサチップＣ１’（図２１参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１’（図２０参照）上のうち、還流ダイオードチップＤ１ａ’（図２１参照）と還流ダイオードチップＤ１ｂ’（図２１参照）との間の隙間部分１ｂ１ａ’（図２１参照）に配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ’，Ｑ２ｂ’（図２１参照）に対して並列接続されるスナバ用コンデンサチップＣ２’（図２１参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２’（図２０参照）上のうち、還流ダイオードチップＤ２ａ’（図２１参照）と還流ダイオードチップＤ２ｂ’（図２１参照）との間の隙間部分１ｂ２ａ’（図２１参照）に配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、導体パターン１ｂ８”（図２０参照）およびリアクトルＬ”（図２１参照）を介して高電位側の直流端子に接続可能な導体パターン１ｂ１”（図２０参照）と、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２”（図２０参照）との間に、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”（図２１参照）が並列接続されると共に、還流ダイオードチップＤ１ａ”，Ｄ１ｂ”（図２１参照）が並列接続されている。
また、第６の実施形態のパワー半導体モジュール１０では、３相交流電圧のうちの１つの交流端子に接続可能な導体パターン１ｂ２”（図２０参照）と、低電位側の直流端子に接続可能な導体パターン１ｂ３”（図２０参照）との間に、ＩＧＢＴチップＱ２ａ”，Ｑ２ｂ”（図２１参照）が並列接続されると共に、還流ダイオードチップＤ２ａ”，Ｄ２ｂ”（図２１参照）が並列接続されている。
更に、第６の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”（図２１参照）に対して並列接続されるスナバ用コンデンサチップＣ１”（図２１参照）の右側の端子Ｃ１ａ（図７（Ａ）参照）が、導体パターン１ｂ１”（図２０参照）上のうち、還流ダイオードチップＤ１ａ”（図２１参照）と還流ダイオードチップＤ１ｂ”（図２１参照）との間の隙間部分１ｂ１ａ”（図２１参照）に配置されている。
また、第６の実施形態のパワー半導体モジュール１０では、パワー半導体モジュール１０全体をコンパクトにするために、ＩＧＢＴチップＱ２ａ”，Ｑ２ｂ”（図２１参照）に対して並列接続されるスナバ用コンデンサチップＣ２”（図２１参照）の後側の端子Ｃ２ａ（図７（Ａ）参照）が、導体パターン１ｂ２”（図２０参照）上のうち、還流ダイオードチップＤ２ａ”（図２１参照）と還流ダイオードチップＤ２ｂ”（図２１参照）との間の隙間部分１ｂ２ａ”（図２１参照）に配置されている。
更に、第６の実施形態のパワー半導体モジュール１０では、リアクトルＬ（図２３参照）の一方の端子Ｌａ（図２３参照）が導体パターン１ｂ１（図２０参照）に電気的に接続されると共に、リアクトルＬ（図２３参照）の他方の端子Ｌｂ（図２３参照）が導体パターン１ｂ８（図２０参照）に電気的に接続されている。そのため、第６の実施形態のパワー半導体モジュール１０によれば、リアクトルＬ（図２３参照）とスナバ用コンデンサチップＣ１，Ｃ２（図２３参照）との共振作用により、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ（図２３参照）にかかる跳ね上がり電圧を抑制することができる。
詳細には、第６の実施形態のパワー半導体モジュール１０では、リアクトルＬ（図２３参照）とスナバ用コンデンサチップＣ１，Ｃ２（図２３参照）とによる共振周波数が約２００〜５００ｋＨｚに設定され、ＩＧＢＴチップＱ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ（図２３参照）のＯＮ／ＯＦＦのスイッチング周波数が約２０〜５０Ｈｚに設定されている。
また、第６の実施形態のパワー半導体モジュール１０では、リアクトルＬ’（図２３参照）の一方の端子Ｌａ’（図２３参照）が導体パターン１ｂ１’（図２０参照）に電気的に接続されると共に、リアクトルＬ’（図２３参照）の他方の端子Ｌｂ’（図２３参照）が導体パターン１ｂ８’（図２０参照）に電気的に接続されている。そのため、第６の実施形態のパワー半導体モジュール１０によれば、リアクトルＬ’（図２３参照）とスナバ用コンデンサチップＣ１’，Ｃ２’（図２３参照）との共振作用により、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’（図２３参照）にかかる跳ね上がり電圧を抑制することができる。
詳細には、第６の実施形態のパワー半導体モジュール１０では、リアクトルＬ’（図２３参照）とスナバ用コンデンサチップＣ１’，Ｃ２’（図２３参照）とによる共振周波数が約２００〜５００ｋＨｚに設定され、ＩＧＢＴチップＱ１ａ’，Ｑ１ｂ’，Ｑ２ａ’，Ｑ２ｂ’（図２３参照）のＯＮ／ＯＦＦのスイッチング周波数が約２０〜５０Ｈｚに設定されている。
更に、第６の実施形態のパワー半導体モジュール１０では、リアクトルＬ”（図２３参照）の一方の端子Ｌａ”（図２３参照）が導体パターン１ｂ１”（図２０参照）に電気的に接続されると共に、リアクトルＬ”（図２３参照）の他方の端子Ｌｂ”（図２３参照）が導体パターン１ｂ８”（図２０参照）に電気的に接続されている。そのため、第６の実施形態のパワー半導体モジュール１０によれば、リアクトルＬ”（図２３参照）とスナバ用コンデンサチップＣ１”，Ｃ２”（図２３参照）との共振作用により、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”（図２３参照）にかかる跳ね上がり電圧を抑制することができる。
詳細には、第６の実施形態のパワー半導体モジュール１０では、リアクトルＬ”（図２３参照）とスナバ用コンデンサチップＣ１”，Ｃ２”（図２３参照）とによる共振周波数が約２００〜５００ｋＨｚに設定され、ＩＧＢＴチップＱ１ａ”，Ｑ１ｂ”，Ｑ２ａ”，Ｑ２ｂ”（図２３参照）のＯＮ／ＯＦＦのスイッチング周波数が約２０〜５０Ｈｚに設定されている。
第７の実施形態では、上述した第１から第６の実施形態を適宜組み合わせることも可能である。
１ａ 絶縁基板
１ｂ１，１ｂ２，１ｂ３，１ｂ４，１ｂ５ 導体パターン
１ｂ１ａ，１ｂ２ａ 隙間部分
２ 外囲ケース
３ａ，３ｂ，３ｃ，３ｄ，３ｅ 外部導出端子
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ ボンディングワイヤ
１０ パワー半導体モジュール
Ｃ１，Ｃ２ スナバ用コンデンサチップ
Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂ 端子
Ｄ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ 還流ダイオードチップ
Ｑ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂ ＩＧＢＴチップ

Claims (7)

  1. ３相ブリッジ回路の少なくとも一部を構成するパワー半導体モジュール（１０）において、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
    導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
    導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
    導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
    導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
    外囲ケース（２）を絶縁基板（１ａ）上に配置し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ１）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
    外部導出端子（３ａ）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ）が３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子（３ｃ）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）。
  2. ３相ブリッジ回路の少なくとも一部を構成するパワー半導体モジュール（１０）において、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
    導体パターン（１ｂ８）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の後側に導体パターン（１ｂ１）に隣接させて配置し、
    リアクトル（Ｌ）の一方の端子（Ｌａ）を導体パターン（１ｂ１）に電気的に接続し、
    リアクトル（Ｌ）の他方の端子（Ｌｂ）を導体パターン（１ｂ８）に電気的に接続し、
    導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
    導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
    導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
    導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
    外囲ケース（２）を絶縁基板（１ａ）上に配置し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ８）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
    外部導出端子（３ａ）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ）が３相交流電圧のうちの１つの交流端子に接続可能に構成され、外部導出端子（３ｃ）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）。
  3. 導体パターン（１ｂ６）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と導体パターン（１ｂ６）とをボンディングワイヤ（４ｉ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と導体パターン（１ｂ６）とをボンディングワイヤ（４ｊ）によって電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｆ）と導体パターン（１ｂ６）とを電気的に接続し、
    導体パターン（１ｂ７）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と導体パターン（１ｂ７）とをボンディングワイヤ（４ｋ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と導体パターン（１ｂ７）とをボンディングワイヤ（４ｌ）によって電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｇ）と導体パターン（１ｂ７）とを電気的に接続したことを特徴とする請求項１又は２に記載のパワー半導体モジュール（１０）。
  4. 導体パターン（１ｂ１）のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間に位置する隙間部分（１ｂ１ａ）の左端を左側に突出させ、
    導体パターン（１ｂ２）のうち、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）に電気的に接続される接続部分（１ｂ２ｂ）の右端を右側に突出させ、
    導体パターン（１ｂ２）のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間に位置する隙間部分（１ｂ２ａ）の前端を前側に突出させ、
    導体パターン（１ｂ３）のうち、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）に電気的に接続される接続部分（１ｂ３ａ）の後端を後側に突出させたことを特徴とする請求項１〜３のいずれか一項に記載のパワー半導体モジュール（１０）。
  5. 導体パターン（１ｂ１）のうち、還流ダイオードチップ（Ｄ１ａ）と還流ダイオードチップ（Ｄ１ｂ）との間に位置する隙間部分（１ｂ１ａ）の前側部分の左端および隙間部分（１ｂ１ａ）の後側部分を右側に凹ませ、
    導体パターン（１ｂ２）のうち、スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）に電気的に接続される接続部分（１ｂ２ｂ）の前側部分の右端および接続部分（１ｂ２ｂ）の後側部分の右端を左側に凹ませ、
    導体パターン（１ｂ２）のうち、還流ダイオードチップ（Ｄ２ａ）と還流ダイオードチップ（Ｄ２ｂ）との間に位置する隙間部分（１ｂ２ａ）の右側部分の前端および隙間部分（１ｂ２ａ）の左側部分の前端を後側に凹ませ、
    導体パターン（１ｂ３）のうち、スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）に電気的に接続される接続部分（１ｂ３ａ）の右側部分の後端および接続部分（１ｂ３ａ）の左側部分の後端を前側に凹ませことを特徴とする請求項１〜３のいずれか一項に記載のパワー半導体モジュール（１０）。
  6. ３相ブリッジ回路を構成するパワー半導体モジュール（１０）において、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
    導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
    導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
    導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
    導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１’）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の前側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の左側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ｂ’）の左側にＩＧＢＴチップ（Ｑ１ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ’）との間に隙間部分（１ｂ１ａ’）が形成されるように配置し、
    導体パターン（１ｂ２’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の左側に導体パターン（１ｂ１’）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ’）を、導体パターン（１ｂ２’）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の左側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の前側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ｂ’）の前側にＩＧＢＴチップ（Ｑ２ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ’）との間に隙間部分（１ｂ２ａ’）が形成されるように配置し、
    導体パターン（１ｂ３’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の前側に導体パターン（１ｂ２’）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１’）の一方の端子（Ｃ１ａ’）を導体パターン（１ｂ１’）の隙間部分（１ｂ１ａ’）上に配置し、
    スナバ用コンデンサチップ（Ｃ１’）の他方の端子（Ｃ１ｂ’）を導体パターン（１ｂ２’）上に配置し、
    スナバ用コンデンサチップ（Ｃ２’）の一方の端子（Ｃ２ａ’）を導体パターン（１ｂ２’）の隙間部分（１ｂ２ａ’）上に配置し、
    スナバ用コンデンサチップ（Ｃ２’）の他方の端子（Ｃ２ｂ’）を導体パターン（１ｂ３’）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ａ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ｂ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ’）と還流ダイオードチップ（Ｄ１ａ’）とＩＧＢＴチップ（Ｑ１ｂ’）と還流ダイオードチップ（Ｄ１ｂ’）とスナバ用コンデンサチップ（Ｃ１’）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｃ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｄ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ’）と還流ダイオードチップ（Ｄ２ａ’）とＩＧＢＴチップ（Ｑ２ｂ’）と還流ダイオードチップ（Ｄ２ｂ’）とスナバ用コンデンサチップ（Ｃ２’）とを並列接続し、
    導体パターン（１ｂ４’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｅ’）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｆ’）によって電気的に接続し、
    導体パターン（１ｂ５’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｇ’）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｈ’）によって電気的に接続し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１”）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の前側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の左側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ｂ”）の左側にＩＧＢＴチップ（Ｑ１ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ”）との間に隙間部分（１ｂ１ａ”）が形成されるように配置し、
    導体パターン（１ｂ２”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の左側に導体パターン（１ｂ１”）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ”）を、導体パターン（１ｂ２”）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の左側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の前側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ｂ”）の前側にＩＧＢＴチップ（Ｑ２ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ”）との間に隙間部分（１ｂ２ａ”）が形成されるように配置し、
    導体パターン（１ｂ３”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の前側に導体パターン（１ｂ２”）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１”）の一方の端子（Ｃ１ａ”）を導体パターン（１ｂ１”）の隙間部分（１ｂ１ａ”）上に配置し、
    スナバ用コンデンサチップ（Ｃ１”）の他方の端子（Ｃ１ｂ”）を導体パターン（１ｂ２”）上に配置し、
    スナバ用コンデンサチップ（Ｃ２”）の一方の端子（Ｃ２ａ”）を導体パターン（１ｂ２”）の隙間部分（１ｂ２ａ”）上に配置し、
    スナバ用コンデンサチップ（Ｃ２”）の他方の端子（Ｃ２ｂ”）を導体パターン（１ｂ３”）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ａ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ｂ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ”）と還流ダイオードチップ（Ｄ１ａ”）とＩＧＢＴチップ（Ｑ１ｂ”）と還流ダイオードチップ（Ｄ１ｂ”）とスナバ用コンデンサチップ（Ｃ１”）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｃ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｄ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ”）と還流ダイオードチップ（Ｄ２ａ”）とＩＧＢＴチップ（Ｑ２ｂ”）と還流ダイオードチップ（Ｄ２ｂ”）とスナバ用コンデンサチップ（Ｃ２”）とを並列接続し、
    導体パターン（１ｂ４”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｅ”）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｆ”）によって電気的に接続し、
    導体パターン（１ｂ５”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｇ”）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｈ”）によって電気的に接続し、
    外囲ケース（２）を絶縁基板（１ａ）上に配置し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ１）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ’）と導体パターン（１ｂ１’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ’）と導体パターン（１ｂ２’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ’）と導体パターン（１ｂ３’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ’）と導体パターン（１ｂ４’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ’）と導体パターン（１ｂ５’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ”）と導体パターン（１ｂ１”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ”）と導体パターン（１ｂ２”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ”）と導体パターン（１ｂ３”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ”）と導体パターン（１ｂ４”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ”）と導体パターン（１ｂ５”）とを電気的に接続し、
    外部導出端子（３ａ，３ａ’，３ａ”）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ，３ｂ’，３ｂ”）が３相交流電圧のうちのいずれか１つの交流端子に接続可能に構成され、外部導出端子（３ｃ，３ｃ’，３ｃ”）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）。
  7. ３相ブリッジ回路を構成するパワー半導体モジュール（１０）において、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の前側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ａ）の左側にＩＧＢＴチップ（Ｑ１ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ）を、導体パターン（１ｂ１）上のうち、ＩＧＢＴチップ（Ｑ１ｂ）の左側にＩＧＢＴチップ（Ｑ１ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ）との間に隙間部分（１ｂ１ａ）が形成されるように配置し、
    導体パターン（１ｂ８）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の後側に導体パターン（１ｂ１）に隣接させて配置し、
    リアクトル（Ｌ）の一方の端子（Ｌａ）を導体パターン（１ｂ１）に電気的に接続し、
    リアクトル（Ｌ）の他方の端子（Ｌｂ）を導体パターン（１ｂ８）に電気的に接続し、
    導体パターン（１ｂ２）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の左側に導体パターン（１ｂ１）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ）を、導体パターン（１ｂ２）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の左側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ａ）の前側にＩＧＢＴチップ（Ｑ２ａ）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ）を、導体パターン（１ｂ２）上のうち、ＩＧＢＴチップ（Ｑ２ｂ）の前側にＩＧＢＴチップ（Ｑ２ｂ）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ）との間に隙間部分（１ｂ２ａ）が形成されるように配置し、
    導体パターン（１ｂ３）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の前側に導体パターン（１ｂ２）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１）の一方の端子（Ｃ１ａ）を導体パターン（１ｂ１）の隙間部分（１ｂ１ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ１）の他方の端子（Ｃ１ｂ）を導体パターン（１ｂ２）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の一方の端子（Ｃ２ａ）を導体パターン（１ｂ２）の隙間部分（１ｂ２ａ）上に配置し、
    スナバ用コンデンサチップ（Ｃ２）の他方の端子（Ｃ２ｂ）を導体パターン（１ｂ３）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ａ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ）のアノード電極と導体パターン（１ｂ２）とをボンディングワイヤ（４ｂ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ）と還流ダイオードチップ（Ｄ１ａ）とＩＧＢＴチップ（Ｑ１ｂ）と還流ダイオードチップ（Ｄ１ｂ）とスナバ用コンデンサチップ（Ｃ１）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｃ）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ）のアノード電極と導体パターン（１ｂ３）とをボンディングワイヤ（４ｄ）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ）と還流ダイオードチップ（Ｄ２ａ）とＩＧＢＴチップ（Ｑ２ｂ）と還流ダイオードチップ（Ｄ２ｂ）とスナバ用コンデンサチップ（Ｃ２）とを並列接続し、
    導体パターン（１ｂ４）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｅ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ）のゲート電極と導体パターン（１ｂ４）とをボンディングワイヤ（４ｆ）によって電気的に接続し、
    導体パターン（１ｂ５）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｇ）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ）のゲート電極と導体パターン（１ｂ５）とをボンディングワイヤ（４ｈ）によって電気的に接続し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１’）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の前側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ａ’）の左側にＩＧＢＴチップ（Ｑ１ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ’）を、導体パターン（１ｂ１’）上のうち、ＩＧＢＴチップ（Ｑ１ｂ’）の左側にＩＧＢＴチップ（Ｑ１ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ’）との間に隙間部分（１ｂ１ａ’）が形成されるように配置し、
    導体パターン（１ｂ８’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の後側に導体パターン（１ｂ１’）に隣接させて配置し、
    リアクトル（Ｌ’）の一方の端子（Ｌａ’）を導体パターン（１ｂ１’）に電気的に接続し、
    リアクトル（Ｌ’）の他方の端子（Ｌｂ’）を導体パターン（１ｂ８’）に電気的に接続し、
    導体パターン（１ｂ２’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の左側に導体パターン（１ｂ１’）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ’）を、導体パターン（１ｂ２’）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ’）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の左側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ａ’）の前側にＩＧＢＴチップ（Ｑ２ａ’）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ’）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ’）を、導体パターン（１ｂ２’）上のうち、ＩＧＢＴチップ（Ｑ２ｂ’）の前側にＩＧＢＴチップ（Ｑ２ｂ’）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ’）との間に隙間部分（１ｂ２ａ’）が形成されるように配置し、
    導体パターン（１ｂ３’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の前側に導体パターン（１ｂ２’）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１’）の一方の端子（Ｃ１ａ’）を導体パターン（１ｂ１’）の隙間部分（１ｂ１ａ’）上に配置し、
    スナバ用コンデンサチップ（Ｃ１’）の他方の端子（Ｃ１ｂ’）を導体パターン（１ｂ２’）上に配置し、
    スナバ用コンデンサチップ（Ｃ２’）の一方の端子（Ｃ２ａ’）を導体パターン（１ｂ２’）の隙間部分（１ｂ２ａ’）上に配置し、
    スナバ用コンデンサチップ（Ｃ２’）の他方の端子（Ｃ２ｂ’）を導体パターン（１ｂ３’）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ａ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ’）のアノード電極と導体パターン（１ｂ２’）とをボンディングワイヤ（４ｂ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ’）と還流ダイオードチップ（Ｄ１ａ’）とＩＧＢＴチップ（Ｑ１ｂ’）と還流ダイオードチップ（Ｄ１ｂ’）とスナバ用コンデンサチップ（Ｃ１’）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｃ’）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ’）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ’）のアノード電極と導体パターン（１ｂ３’）とをボンディングワイヤ（４ｄ’）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ’）と還流ダイオードチップ（Ｄ２ａ’）とＩＧＢＴチップ（Ｑ２ｂ’）と還流ダイオードチップ（Ｄ２ｂ’）とスナバ用コンデンサチップ（Ｃ２’）とを並列接続し、
    導体パターン（１ｂ４’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１’）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｅ’）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ’）のゲート電極と導体パターン（１ｂ４’）とをボンディングワイヤ（４ｆ’）によって電気的に接続し、
    導体パターン（１ｂ５’）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２’）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｇ’）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ’）のゲート電極と導体パターン（１ｂ５’）とをボンディングワイヤ（４ｈ’）によって電気的に接続し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）を、絶縁基板（１ａ）の上面に形成された導体パターン（１ｂ１”）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の前側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）より小さいサイズを有する還流ダイオードチップ（Ｄ１ａ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ａ”）の左側にＩＧＢＴチップ（Ｑ１ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ１ｂ”）を、導体パターン（１ｂ１”）上のうち、ＩＧＢＴチップ（Ｑ１ｂ”）の左側にＩＧＢＴチップ（Ｑ１ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ１ａ”）との間に隙間部分（１ｂ１ａ”）が形成されるように配置し、
    導体パターン（１ｂ８”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の後側に導体パターン（１ｂ１”）に隣接させて配置し、
    リアクトル（Ｌ”）の一方の端子（Ｌａ”）を導体パターン（１ｂ１”）に電気的に接続し、
    リアクトル（Ｌ”）の他方の端子（Ｌｂ”）を導体パターン（１ｂ８”）に電気的に接続し、
    導体パターン（１ｂ２”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の左側に導体パターン（１ｂ１”）に隣接させて配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ１ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ａ”）を、導体パターン（１ｂ２”）上に配置し、
    コレクタ電極が下側になり、エミッタ電極およびゲート電極が上側になるように、ＩＧＢＴチップ（Ｑ２ａ”）と同一のサイズを有するＩＧＢＴチップ（Ｑ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の左側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ１ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ａ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ａ”）の前側にＩＧＢＴチップ（Ｑ２ａ”）に隣接させて配置し、
    カソード電極が下側になり、アノード電極が上側になるように、還流ダイオードチップ（Ｄ２ａ”）と同一のサイズを有する還流ダイオードチップ（Ｄ２ｂ”）を、導体パターン（１ｂ２”）上のうち、ＩＧＢＴチップ（Ｑ２ｂ”）の前側にＩＧＢＴチップ（Ｑ２ｂ”）に隣接させて、かつ、還流ダイオードチップ（Ｄ２ａ”）との間に隙間部分（１ｂ２ａ”）が形成されるように配置し、
    導体パターン（１ｂ３”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の前側に導体パターン（１ｂ２”）に隣接させて配置し、
    スナバ用コンデンサチップ（Ｃ１”）の一方の端子（Ｃ１ａ”）を導体パターン（１ｂ１”）の隙間部分（１ｂ１ａ”）上に配置し、
    スナバ用コンデンサチップ（Ｃ１”）の他方の端子（Ｃ１ｂ”）を導体パターン（１ｂ２”）上に配置し、
    スナバ用コンデンサチップ（Ｃ２”）の一方の端子（Ｃ２ａ”）を導体パターン（１ｂ２”）の隙間部分（１ｂ２ａ”）上に配置し、
    スナバ用コンデンサチップ（Ｃ２”）の他方の端子（Ｃ２ｂ”）を導体パターン（１ｂ３”）上に配置し、
    ＩＧＢＴチップ（Ｑ１ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ａ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ａ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ１ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ１ｂ”）のアノード電極と導体パターン（１ｂ２”）とをボンディングワイヤ（４ｂ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ１ａ”）と還流ダイオードチップ（Ｄ１ａ”）とＩＧＢＴチップ（Ｑ１ｂ”）と還流ダイオードチップ（Ｄ１ｂ”）とスナバ用コンデンサチップ（Ｃ１”）とを並列接続し、
    ＩＧＢＴチップ（Ｑ２ａ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ａ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｃ”）によって電気的に接続すると共に、ＩＧＢＴチップ（Ｑ２ｂ”）のエミッタ電極と還流ダイオードチップ（Ｄ２ｂ”）のアノード電極と導体パターン（１ｂ３”）とをボンディングワイヤ（４ｄ”）によって電気的に接続することにより、ＩＧＢＴチップ（Ｑ２ａ”）と還流ダイオードチップ（Ｄ２ａ”）とＩＧＢＴチップ（Ｑ２ｂ”）と還流ダイオードチップ（Ｄ２ｂ”）とスナバ用コンデンサチップ（Ｃ２”）とを並列接続し、
    導体パターン（１ｂ４”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ１”）の右側に配置し、
    ＩＧＢＴチップ（Ｑ１ａ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｅ”）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ１ｂ”）のゲート電極と導体パターン（１ｂ４”）とをボンディングワイヤ（４ｆ”）によって電気的に接続し、
    導体パターン（１ｂ５”）を、絶縁基板（１ａ）の上面のうち、導体パターン（１ｂ２”）の後側に配置し、
    ＩＧＢＴチップ（Ｑ２ａ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｇ”）によって電気的に接続し、
    ＩＧＢＴチップ（Ｑ２ｂ”）のゲート電極と導体パターン（１ｂ５”）とをボンディングワイヤ（４ｈ”）によって電気的に接続し、
    外囲ケース（２）を絶縁基板（１ａ）上に配置し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ）と導体パターン（１ｂ８）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ）と導体パターン（１ｂ２）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ）と導体パターン（１ｂ３）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ）と導体パターン（１ｂ４）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ）と導体パターン（１ｂ５）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ’）と導体パターン（１ｂ８’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ’）と導体パターン（１ｂ２’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ’）と導体パターン（１ｂ３’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ’）と導体パターン（１ｂ４’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ’）と導体パターン（１ｂ５’）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ａ”）と導体パターン（１ｂ８”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｂ”）と導体パターン（１ｂ２”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｃ”）と導体パターン（１ｂ３”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｄ”）と導体パターン（１ｂ４”）とを電気的に接続し、
    外囲ケース（２）にインサート成形された外部導出端子（３ｅ”）と導体パターン（１ｂ５”）とを電気的に接続し、
    外部導出端子（３ａ，３ａ’，３ａ”）が高電位側の直流端子に接続可能に構成され、外部導出端子（３ｂ，３ｂ’，３ｂ”）が３相交流電圧のうちのいずれか１つの交流端子に接続可能に構成され、外部導出端子（３ｃ，３ｃ’，３ｃ”）が低電位側の直流端子に接続可能に構成されていることを特徴とするパワー半導体モジュール（１０）。
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