JP2011008028A - 信号線駆動回路および表示装置、並びに電子機器 - Google Patents

Abstract

【課題】回路構成の複雑化、消費電流の増加、特性低下を防止でき、素子サイズの削減を図ることが可能な信号線駆動回路および表示装置、並びに電子機器を提供する。
【解決手段】バッファアンプ部２００は、入力データを増幅し、正極性の信号電圧を生成する正極性側ＯＴＡ２１０と、チャネルＣＨｍに接続される信号線１１２ｍに正極性または負極性の信号電圧を供給する第１のＯＡＭＰ２２０と、入力データを増幅し負正極性の信号電圧を生成する負極性側ＯＴＡ２３０と、チャネルＣＨｍ＋１に接続される信号線１１２ｍ＋１に負極性または正極性の信号電圧を供給する第２のＯＡＭＰ２４０と、第１のスイッチＳＷ２３１〜第８のＳＷ２３８とを含み、第１および第２のＯＡＭＰ２２０，２４０は、正極性側信号電圧と負極性側信号電圧を異なる電源電圧で、通常の電源電圧と基準電圧の電圧範囲により狭い電圧範囲で処理する。
【選択図】図７

Description

本発明は、液晶表示装置等のアクティブマトリクス型表示装置における信号線駆動回路および表示装置、並びにそれを用いた電子機器に関するものである。

画像表示装置、たとえば液晶表示装置などでは、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて表示セル（画素）毎に光強度を制御することによって画像を表示する。
近年、液晶表示装置の開発、性能の発展はめざましく、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
電子機器としては、テレビジョンや、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラなどが例示される。

図１は、一般的な液晶表示装置の概略構成を示す図である。

この液晶表示装置１は、図１に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２を有する。
液晶表示装置１は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）３、およびゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）４を有する。

有効表示部２には、図示しない液晶セルを含む複数の画素がマトリクス状に配列されている。
また、有効表示部２には、信号線駆動回路３、並びにゲート線駆動回路４により駆動される信号線およびゲート線（垂直走査線）がマトリクス状に配線されている。

そして、液晶表示装置においては、液晶分子の劣化を防止するために、液晶に電圧が交流の形態で印加される必要がある。一般的な液晶表示装置では、液晶に交流電圧（コモン電圧）を印加する、コモン一定駆動法またはコモン反転駆動法の、いわゆる極性反転動作法が採用される。

コモン一定駆動法では、対向電極の電圧を一定レベルに固定したままで、画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。

コモン反転駆動法は、対向電極の電圧を高レベルと低レベルとの間で反転させながら画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。
この場合、対向電極の電圧が高レベルのときに画素電極にはこの高レベルを基準として負の極性を有する電圧が印加され、対向電極の電圧が低レベルのときに画素電極にはこの低レベルの基準として正の極性を有する電圧が印加されることになる。

この極性反転動作に対応して信号線駆動回路３の出力バッファ部が構成される。
信号線駆動回路３において、極性反転動作を行わせるため、出力バッファ部にレイルトゥレイル（Rail to Rail）の出力アナログバッファ回路を用いたり（非特許文献１参照）、スイッチを有する出力セレクタを用いた構成が採用されてきた（特許文献１参照）。

図２は、出力セレクタを用いた一般的な信号線駆動回路の構成例を示すブロック図である。

この信号線駆動回路３は、パラレルシリアル変換された信号線を駆動するための駆動データが格納されるラインバッファ３１、およびラインバッファ３１のデータのレベルを駆動レベルに応じたレベルに変換するレベルシフタ３２を有する。
信号線駆動回路３は、階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を複数含むセレクタ部３３を有する。
信号線駆動回路３は、セレクタ部３３から出力された駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成するバッファアンプ部３４を有する。
信号線駆動回路３は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力セレクタ３５を有する。

図３は、図２のバッファアンプ部と出力セレクタとの構成例を示す図である。
図３においては、隣接する２チャネル分に対応する信号線駆動回路の出力バッファ段を示している。実際には、アナログバッファのチャネル数は数１００以上あり、これらのチャネルに対応する信号線が駆動される。

図３に示すバッファアンプ部３４は、第１の増幅回路３４−１および第２の増幅回路３４−２を有する。
第１の増幅回路３４−１は、チャネルＣＨ１に接続される信号線ＳＧＬ１およびチャネルＣＨ２に接続される信号線ＳＧＬ２に正極性の信号電圧を供給する。
第２の増幅回路３４−２は、信号線ＳＧＬ１および信号線ＳＧＬ２に負極性の信号電圧を供給する。

第１の増幅回路３４−１は、前段のＤＡＣ出力に対して縦続接続された演算増幅器（ＯＴＡ：Operational Transconductance Amplifier）３４−１１、および出力増幅器（ＯＡＭＰ）３４−１２により構成されている。
ＯＴＡ３４−１１の反転入力端子（−）が前段のＤＡＣの出力線に接続され、非反転入力端子（＋）がＯＡＭＰ３４−１２の出力に接続されている。

第２の増幅回路３４−２は、前段のＤＡＣ出力に対して縦続接続されたＯＴＡ３４−２１、およびＯＡＭＰ３４−２２により構成されている。
ＯＴＡ３４−２１の反転入力端子（−）が前段のＤＡＣの出力線に接続され、非反転入力端子（＋）がＯＡＭＰ３４−２２の出力に接続されている。

出力セレクタ３５は、第１のスイッチ群３５−１および第２のスイッチ群３５−２を有している。

第１のスイッチ群３５−１は、信号ＳＴＲでオン、オフが制御されるスイッチＳＷ１１、および信号ＣＲＳでオン、オフが制御されるスイッチＳＷ１２を有する。スイッチＳＷ１１とスイッチＳＷ１２とは相補的にオン、オフされる。
スイッチＳＷ１１の端子ａが第１の増幅回路３４−１のＯＡＭＰ３４−１２の出力に接続され、端子ｂがチャネルＣＨ１の信号線ＳＧＬ１に接続されている。
スイッチＳＷ１２の端子ａが第１の増幅回路３４−１のＯＡＭＰ３４−１２の出力に接続され、端子ｂがチャネルＣＨ２の信号線ＳＧＬ２に接続されている。

第２のスイッチ群３５−２は、信号ＳＴＲでオン、オフが制御されるスイッチＳＷ２１、および信号ＣＲＳでオン、オフが制御されるスイッチＳＷ２２を有する。スイッチＳＷ２１とスイッチＳＷ２２とは相補的にオン、オフされる。
スイッチＳＷ２１の端子ａが第２の増幅回路３４−２のＯＡＭＰ３４−２２の出力に接続され、端子ｂがチャネルＣＨ２の信号線ＳＧＬ２に接続されている。
スイッチＳＷ２２の端子ａが第２の増幅回路３４−２のＯＡＭＰ３４−２２の出力に接続され、端子ｂがチャネルＣＨ１の信号線ＳＧＬ１に接続されている。

このような構成において、出力セレクタ３５のスイッチＳＷ１１とスイッチＳＷ２１がオン状態、スイッチＳＷ１２とスイッチＳＷ２２がオフ状態に制御される。
これにより、第１の増幅回路３４−１による正極性の信号電圧が信号線ＳＧＬ１に供給され、第２の増幅回路３４−２により負極性の信号電圧が信号線ＳＧＬ２に供給される。
一方、出力セレクタ３５のスイッチＳＷ１２とスイッチＳＷ２２がオン状態、スイッチＳＷ１１とスイッチＳＷ２１がオフ状態に制御される。
これにより、第１の増幅回路３４−１による正極性の信号電圧が信号線ＳＧＬ２に供給され、第２の増幅回路３４−２により負極性の信号電圧が信号線ＳＧＬ１に供給される。

特開平１０−１５３９８６号公報

CMOS, Circuit Design, layout and Simulation P661 Figure 25.49, R.Jacob、 Baker Harry、 W.LI David E.Boyce 著

上述したように、液晶表示装置においては、極性反転動作を行わせるため、Ｒａｉｌ−Ｔｏ−Ｒａｉｌの出力バッファ回路が用いられたり、あるいは図２および図３に示すような出力セレクタを用いることで極性反転を実現していた。

ところが、前者のＲａｉｌ−Ｔｏ−Ｒａｉｌの出力バッファ回路では、次にあげるような問題がある。
すなわち、回路構成が複雑になり、消費電力が大きく、レイアウト面積が大きい。

また、後者の出力セレクタを用いる場合においては、回路構成の複雑化、消費電力の低減を図ることはできるが、次にあげる問題がある。
ＯＮ抵抗を小さくするため、出力セレクタサイズと出力段のサイズが大きくなる。その結果、レイアウト面積の増加を招く。
また、出力セレクタのＯＮ抵抗によるセトリングの低下を招く。

アナログバッファのＣＨ数は数１００以上あり、ＣＨ数の多い高精細な用途にはレイアウト面積の削減が強く要求され、加えて近年の高精細化にともない動作周波数の高速化が課題となっている。

本発明は、回路構成の複雑化、消費電流の増加、特性低下を防止することができ、素子サイズ（レイアウト面積）の削減を図ることが可能な信号線駆動回路および表示装置、並びにそれを用いた電子機器を提供することにある。

本発明の第１の観点の信号線駆動回路は、信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、上記出力バッファ部は、入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力部と、上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力部と、上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力部の入力および上記第２の出力部の入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、上記第１の出力部および上記第２の出力部は、それぞれ記スイッチ群により選択的に供給される上記正極性側演算増幅器による正極性の信号電圧を、電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で処理して出力し、上記スイッチ群により選択的に供給される上記負極性側演算増幅器による負正極性の信号電圧を、上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で処理して出力する。

本発明の第２の観点の表示装置は、極性反転駆動される表示セルがマトリクス状に配置される表示部と、上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、上記出力バッファ部は、入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力部と、上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力部と、上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力部の入力および上記第２の出力部の入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、上記第１の出力部および上記第２の出力部は、それぞれ上記スイッチ群により選択的に供給される上記正極性側演算増幅器による正極性の信号電圧を、電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で処理して出力し、上記スイッチ群により選択的に供給される上記負極性側演算増幅器による負正極性の信号電圧を、上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で処理して出力する。

本発明の第３の観点の電子機器は、表示装置を有し、上記表示装置は、極性反転駆動される表示セルがマトリクス状に配置される表示部と、上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、上記出力バッファ部は、入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力部と、上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力部と、上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力部の入力および上記第２の出力部の入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、上記第１の出力部および上記第２の出力部は、それぞれ上記スイッチ群により選択的に供給される上記正極性側演算増幅器による正極性の信号電圧を、電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で処理して出力し、上記スイッチ群により選択的に供給される上記負極性側演算増幅器による負正極性の信号電圧を、上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で処理して出力する。

本発明によれば、回路構成の複雑化、消費電流の増加、特性低下を防止することができ、素子サイズ（レイアウト面積）の削減を図ることができる。
また、本発明において出力段増幅器のオフセットキャンセル効果も発生するため、画質向上にも貢献することになる。

一般的な液晶表示装置の概略構成を示す図である。 出力セレクタを用いた一般的な信号線駆動回路の構成例を示すブロック図である。 図２のバッファアンプ部と出力セレクタとの構成例を示す図である。 本発明の実施形態に係る表示装置の構成例を示す図である。 液晶表示装置の有効表示部の構成例を示す回路図である。 本実施形態に係る信号線駆動回路の構成例を示すブロック図である。 本実施形態に係る信号線駆動回路におけるバッファアンプ部の構成例を示す図である。 図７の正極性側ＯＴＡおよび負極性側ＯＴＡの具体的な構成例を示す回路図である。 図７のバッファアンプ部のより具体的な構成例を示す回路図である。 本実施形態に係るバッファアンプ部の動作を説明するためのタイミングチャートである。 本実施形態に係る信号線駆動回路の消費電力低減のメカニズムについて説明するための図である。 レールトゥレール方式の回路図を示す図である。 ラッシュ電流発生原理を示す図である。 出力セレクタ方式と本実施形態に係る出力バッファ部とのレイアウトを比較して示す図である。 本実施形態が適用されるテレビを示す斜視図である。 本実施形態が適用されるデジタルカメラを示す斜視図である。 本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。 本実施形態が適用されるビデオカメラを示す斜視図である。 本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
なお、説明は以下の順序で行う。
１．表示装置の構成例
２．信号線駆動回路の構成例
３．変形例
４．電子機器の構成例

＜１．表示装置の構成例＞
図４は、本発明の実施形態に係る表示装置の構成例を示す図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。

この液晶表示装置１００は、図４に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１１０を有する。
液晶表示装置１００は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）１２０を有する。
液晶表示装置１００は、液晶セルを走査し選択するためのゲート線（走査線）を駆動するゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）１３０、およびデータ処理回路（ＤＡＴＡＰＲＣ）１４０を有する。

以下、本実施形態の液晶表示装置１００の各構成要素の構成並びに機能について順を追って説明する。

有効表示部（以下、単に表示部という）１１０は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、表示部１１０は、信号線駆動回路１２０、並びにゲート線駆動回路１３０により駆動される信号線（データ線）およびゲート線（垂直走査線）がマトリクス状（格子状）に配線されている。

図５は、表示部１１０の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。

図５において、表示部１１０には、ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…と、信号線（データ線）…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…とがマトリクス状に配線されている。そしてゲート線および信号線の交点部分に単位画素１１３が配置されている。

単位画素１１３は、画素トランジスタである薄膜トランジスタＴＦＴ（Thin Film Transistor）、液晶セルＬＣおよび保持容量Ｃｓを有する。
ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。

薄膜トランジスタＴＦＴは、ゲート電極がゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に接続され、ソース電極が信号線…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通線１１４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通線１１４との間に接続されている。
共通線１１４には、コモン電圧供給回路（ＶＣＯＭ回路）１５０により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。

ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…の各一端は、図４に示すゲート線駆動回路１３０の対応する行の各出力端にそれぞれ接続される。
ゲート線駆動回路１３０は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生してゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に与えることにより垂直走査を行う。

また、表示部１１０において、たとえば、信号線…，１１２ｍ−１，１１２ｍ＋１，…の各一端が図４に示す信号線駆動回路１２０の対応する列の各出力端に接続される。

信号線駆動回路１２０は、駆動レベルに応じたレベルに変換された信号線を駆動するための駆動データを階調電圧に応じてデジタルデータからアナログデータに変換し、アナログ駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成する機能を有する。
さらに、信号線駆動回路１２０は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する機能を有している。

データ処理回路１４０は、たとえば外部より入力されたパラレルのデータのレベルを所定レベルにシフトするレベルシフタを含む。
データ処理回路１４０は、レベルシフトされたデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレルコンバータを含み、パラレルデータを信号線駆動回路１２０に出力する。

以下、本実施形態に係る信号線駆動回路１２０の構成および機能について具体的に説明する。

＜２．信号線駆動回路の構成例＞
図６は、本実施形態に係る信号線駆動回路の構成例を示すブロック図である。

図６に示す信号線駆動回路１２０は、高速インタフェース部（Ｉ／Ｆ）１２１、ロジック回路１２２、およびバイアス部１２３を有する。
信号線駆動回路１２０は、ラインバッファ１２４、レベルシフタ１２５、セレクタ部１２６、バッファアンプ部１２７、およびレジスタ部１２８を有する。
バッファアンプ部１２７により出力バッファ部が構成される。

ロジック回路１２２は、高速インタフェース部１２１により入力されたパラレルデータをシリアルデータに変換し、変換データを駆動データとしてラインバッファ１２４に供給する。
ロジック回路１２２は、バッファアンプ部１２７の出力段アンプのバイアス状態を制御する。

バイアス部１２３は、ロジック回路１２２の制御の下、バッファアンプ部１２７に出力段アンプのバイアス信号を選択的に出力する。

ラインバッファ１２４は、ロジック回路１２２でパラレルシリアル変換された信号線を駆動するための駆動データを格納する

レベルシフタ１２５は、ラインバッファ１２４のデータのレベルを駆動レベルに応じたレベルに変換する。

セレクタ部１２６は、レジスタ部１２８に保持された階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を複数含む。

出力バッファ部としてのバッファアンプ部１２７は、セレクタ部１２６から出力された駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成する。
バッファアンプ部１２７は、液晶パネル１６０に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。

実際には、バッファアンプ部１２７のチャネル数ｎは数１００以上あり、これらのチャネルに対応する信号線が駆動される。

図７は、本実施形態に係る信号線駆動回路におけるバッファアンプ部の構成例を示す図である。
以下の説明では、バッファアンプ部１２７に符号２００を付して説明する。

図７に示すバッファアンプ部２００は、前段の対応するＤＡＣの出力に対して接続され入力データを増幅し、正極性の信号電圧を生成する機能を有する正極性側演算増幅器（ＯＴＡ：Operational Transconductance Amplifier）２１０を有する。
バッファアンプ部２００は、出力バッファとしての機能を有し、チャネルＣＨｍ（たとえばｍ＝１）に接続される第１の信号線１１２ｍに正極性または負極性の信号電圧を供給する第１の出力部としての第１の出力増幅器部（ＯＡＭＰ）２２０を有する。

バッファアンプ部２００は、前段の対応するＤＡＣの出力に対して接続され入力データを増幅し、負正極性の信号電圧を生成する機能を有する負極性側ＯＴＡ２３０を有する。
バッファアンプ部２００は、出力バッファとしての機能を有し、チャネルＣＨｍ＋１（たとえばＣＨ２）に接続される第２の信号線１１２ｍ＋１に負極性または正極性の信号電圧を供給する第２の出力部としての第２のＯＡＭＰ２４０を有する。

第１のＯＡＭＰ２２０が第１の出力部を構成し、第２のＯＡＭＰ２４０が第２の出力部を構成する。

バッファアンプ部２００は、第１のスイッチＳＷ２５１〜第８のスイッチＳＷ２５８を含むスイッチ群２５０を有する。
スイッチ群２５０は、正極性側ＯＴＡ２１０の出力および負極性側ＯＴＡ２３０の出力の各々と、第１のＯＡＭＰ２２０の入力および第２のＯＡＭＰ２４０の入力の各々との間に、第１のスイッチＳＷ２５１〜第４のスイッチＳＷ２５４が配置されている。
スイッチ群２５０は、正極性側ＯＴＡ２２０および負極性側ＯＴＡ２３０の帰還入力段に、第５のスイッチＳＷ２５５〜第８のスイッチＳＷ２５８が配置されている。

本実施形態の第１のＯＡＭＰ２２０および第２のＯＡＭＰ２４０は、正極性側ＯＴＡ２１０の出力と負極性側ＯＴＡ２３０の出力を異なる電源電圧範囲で動作する２つの出力増幅器を有する。
通常、電源電圧ＶＤＤおよび基準電位ＶＳＳの範囲で出力増幅器は動作する。
これに対して、本実施形態の第１のＯＡＭＰ２２０および第２のＯＡＭＰ２４０では、電源電圧ＶＤＤおよび基準電位ＶＳＳの間の中間基準電圧ＶＳＳ２、中間電源電圧ＶＤＤ２を用いて出力増幅器を動作させる。
なお、以下では、ＶＤＤ２≒ＶＳＳ２≒ＶＤＤ／２として説明する。ただし、中間基準電圧ＶＳＳ２と中間電源電圧ＶＤＤ２とは必ずしも同等の電圧である必要はない。

第１のＯＡＭＰ２２０は、第１の出力増幅器２２１、第２の出力増幅器２２２、第１の入力端子ＴＩ２２１、第２の入力端子ＴＩ２２２、および出力端子ＴＯ２２１を有する。
第１の出力増幅器２２１は、電源電圧ＶＤＤと中間基準電圧ＶＳＳ２の電圧範囲で動作するように構成されている。
第１の出力増幅器２２１は、第１のスイッチＳＷ２５１を介し第１の入力端子ＴＩ２２１から入力する正極性側ＯＴＡ２１０の出力信号を増幅し、増幅した信号を出力端子ＴＯ２２１に供給する。
第２の出力増幅器２２２は、中間電源電圧ＶＤＤ２と基準電圧ＶＳＳ（ＧＮＤ）の電圧範囲で動作するように構成されている。
第２の出力増幅器２２２は、第４のスイッチＳＷ２５４を介し第２の入力端子ＴＩ２２２から入力する負極性側ＯＴＡ２３０の出力信号を増幅し、増幅した信号を出力端子ＴＯ２２１に供給する。

第２のＯＡＭＰ２４０は、第３の出力増幅器２４１、第４の出力増幅器２４２、第３の入力端子ＴＩ２４１、第４の入力端子ＴＩ２４２、および出力端子ＴＯ２４１を有する。
第３の出力増幅器２４１は、中間電源電圧ＶＤＤ２と基準電圧ＶＳＳ（ＧＮＤ）の電圧範囲で動作するように構成されている。
第３の出力増幅器２４１は、第３のスイッチＳＷ２５３を介し第３の入力端子ＴＩ２４１から入力する負極性側ＯＴＡ２３０の出力信号を増幅し、増幅した信号を出力端子ＴＯ２４１に供給する。
第４の出力増幅器２４２は、電源電圧ＶＤＤと中間基準電圧ＶＳＳ２の電圧範囲で動作するように構成されている。
第４の出力増幅器２４２は、第２のスイッチＳＷ２５２を介し第４の入力端子ＴＩ２４２から入力する正極性側ＯＴＡ２１０の出力信号を増幅し、増幅した信号を出力端子ＴＯ２４１に供給する。

正極性側ＯＴＡ２１０の出力は、第１のスイッチＳＷ２５１を介して第１のＯＡＭＰ２２０の第１の入力端子ＴＩ２２１に供給され、第２のスイッチＳＷ２５２を介して第２のＯＡＭＰ２４０の第４の入力端子ＴＩ２４２に供給される。
負極性側ＯＴＡ２３０の出力は、第３のスイッチＳＷ２５３を介して第２のＯＡＭＰ２４０の第３の入力端子ＴＩ２４１に供給され、第４のスイッチＳＷ２５４を介して第１のＯＡＭＰ２２０の第２の入力端子ＴＩ２２２に供給される。

正極性側ＯＴＡ２１０の反転入力端子（−）が前段のＤＡＣの出力線が接続される入力端子ＴＩ１に接続されている。
正極性側ＯＴＡ２１０の非反転入力端子（＋）が第５のスイッチＳＷ２５５を介して第１のＯＡＭＰ２２０の出力端子ＴＯ２２１に接続され、第６のスイッチＳＷ２３６を介して第２のＯＡＭＰ２４０の出力端子ＴＯ２４１に接続されている。

負極性側ＯＴＡ２３０の反転入力端子（−）が前段のＤＡＣの出力線が接続される入力端子ＴＩ２に接続されている。
負極性側ＯＴＡ２３０の非反転入力端子（＋）が第７のスイッチＳＷ２３７を介して第２のＯＡＭＰ２４０の出力端子ＴＯ２４１に接続され、第８のスイッチＳＷ２３８を介して第１のＯＡＭＰ２２０の出力端子ＴＯ２２１に接続されている。

第１のＯＡＭＰ２２０の出力端子ＴＯ２２１は、チャネルＣＨ１の第１の信号線１１２ｍに接続される出力端子ＴＯ１に接続されている。
第２のＯＡＭＰ２４０の出力端子ＴＯ２４１は、チャネルＣＨ２の第２の信号線１１２ｍ＋１に接続される出力端子ＴＯ２に接続されている。

スイッチ群２５０において、スイッチＳＷ２５１、ＳＷ２５３、ＳＷ２５５、ＳＷ２５７は共通の極性切換え制御信号ＳＴＲでオン、オフが制御され、これらスイッチにより第１のスイッチ群が構成される。
また、スイッチＳＷ２５２、ＳＷ２５４、ＳＷ２５６、ＳＷ２５８は共通の極性切換え制御信号ＣＲＳでオン、オフが制御され、これらスイッチにより第２のスイッチ群が構成される。
第１のスイッチ群のスイッチＳＷ２５１、ＳＷ２５３、ＳＷ２５５、ＳＷ２５７と第２のスイッチ群のスイッチＳＷ２５２、ＳＷ２５４、ＳＷ２５６、ＳＷ２５８は相補的にオン、オフされる。
図示しない制御系により、極性切換え制御信号ＳＴＲがハイレベルのとき、極性切換え制御信号ＣＲＳはローレベルに制御され、極性切換え制御信号ＳＴＲがローレベルのとき、極性切換え制御信号ＣＲＳはハイレベルに制御される。
たとえば、第１のスイッチ群のスイッチＳＷ２５１、ＳＷ２５３、ＳＷ２５５、ＳＷ２５７は極性切換え制御信号ＳＴＲがハイレベルのときオンし、ローレベルのときオフする。
第２のスイッチ群のスイッチＳＷ２５２、ＳＷ２５４、ＳＷ２５６、ＳＷ２５８は極性切換え制御信号ＣＲＳがハイレベルのときオンし、ローレベルのときオフする。

なお、本実施形態においては、極性切換え制御信号ＳＴＲと極性切換え制御信号ＣＲＳが同時にＯＮになることは禁止されている。
本実施形態では、極性切換え制御信号ＳＴＲがハイレベルのときを第１のモードとし、極性切換え制御信号ＣＲＳがハイレベルのときを第２のモードとする。

第１のスイッチＳＷ２５１の端子ａが正極性側ＯＴＡ２１０の出力端子に接続され、端子ｂが第１のＯＡＭＰ２２０の第１の入力端子ＴＩ２２１に接続されている。
第２のスイッチＳＷ２５２の端子ａが正極性側ＯＴＡ２１０の出力端子に接続され、端子ｂが第２のＯＡＭＰ２４０の第４の入力端子ＴＩ２４２に接続されている。
第３のスイッチＳＷ２５３の端子ａが負極性側ＯＴＡ２３０の出力端子に接続され、端子ｂが第２のＯＡＭＰ２４０の第３の入力端子ＴＩ２４１に接続されている。
第４のスイッチＳＷ２５４の端子ａが負極性側ＯＴＡ２３０の出力端子に接続され、端子ｂが第１のＯＡＭＰ２２０の第２の入力端子ＴＩ２２２に接続されている。

第５のスイッチＳＷ２５５の端子ａが第１のＯＡＭＰ２２０の出力端子ＴＯ２２１に接続され、端子ｂが正極性側ＯＴＡ２１０の非反転入力端子（＋）に接続されている。
第６のスイッチＳＷ２５６の端子ａが第２のＯＡＭＰ２４０の出力端子に接続され、端子ｂが正極性側ＯＴＡ２１０の非反転入力端子（＋）に接続されている。
第７のスイッチＳＷ２５７の端子ａが負極性側ＯＴＡ２３０の非反転入力端子（＋）に接続され、端子ｂが第２のＯＡＭＰ２４０の出力端子ＴＯ２４１に接続されている。
第８のスイッチＳＷ２５８の端子ａが負極性側ＯＴＡ２３０の非反転入力端子（＋）に接続され、端子ｂが第１のＯＡＭＰ２２０の出力端子ＴＯ２２１に接続されている。

なお、出力段のＯＡＭＰ２２０，２４０の出力増幅器の入力がそれぞれ１入力となっているがこれに限定しているわけではない。複数入力でも構わない。

図８は、図７の正極性側ＯＴＡおよび負極性側ＯＴＡの具体的な構成例を示す回路図である。
図９は、図７のバッファアンプ部のより具体的な構成例を示す回路図である。

正極性側ＯＴＡ２１０は、図８に示すように、第１導電型としてのｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１，ＰＴ２１２、第２導電型としてのｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１１，ＮＴ２１２、および電流源Ｉ２１１を有する。

ＰＭＯＳトランジスタＰＴ２１１のソースおよびＰＭＯＳトランジスタＰＴ２１２のソースが電源電圧ＶＤＤの供給源に接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタＰＴ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により正極性側ＯＴＡ２１１の出力ノード（出力端子）ＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のソース同士が接続され、その接続点が電流源Ｉ２１１のドレインに接続されている。

ＮＭＯＳトランジスタＮＴ２１１のゲートにより正極性側ＯＴＡ２１０の非反転入力端子（＋）が形成され、ＮＭＯＳトランジスタＮＴ２１２のゲートにより正極性側ＯＴＡ２１０の反転入力端子（−）が形成されている。
したがって、ＮＭＯＳトランジスタＮＴ２１２のゲートがＤＡＣの出力の入力端子ＴＩ１に接続されている。ＮＭＯＳトランジスタＮＴ２１１のゲートがスイッチＳＷ２５５，ＳＷ２５６の端子ｂに接続されている。
そして、ＯＴＡ２１１の出力ノードＮＤ２１２がスイッチＳＷ２５１，ＳＷ２５２の端子ａに接続されている。

このような構成を有する正極性側ＯＴＡ２１０は、ＮＭＯＳトランジスタＮＴ２１１、ＮＴ２１２により構成される差動増幅器（差動対）により前段のＤＡＣの出力信号と第１のＯＡＭＰ２２０または第２のＯＡＭＰ２４０の出力とを差動増幅する。
正極性側ＯＴＡ２１０は、差動増幅したデータ信号を、スイッチＳＷ２５１を介して第１のＯＡＭＰ２２０に出力し、またスイッチＳＷ２５２を介して第２のＯＡＭＰ２４０に出力する。

負極性側ＯＴＡ２３０は、図８に示すように、ＰＭＯＳトランジスタＰＴ２３１，ＰＴ２３２、ＮＭＯＳトランジスタＮＴ２３１，ＮＴ２３２、および電流源Ｉ２３１を有する。

ＰＭＯＳトランジスタＰＴ２３１のソースおよびＰＭＯＳトランジスタＰＴ２３２のソース同士が電流源Ｉ２３１に接続され、電流源Ｉ２３１は電源電圧ＶＤＤの供給源に接続されている。
ＰＭＯＳトランジスタＰＴ２３１のドレインがＮＭＯＳトランジスタＮＴ２３１のドレインに接続され、その接続点によりノードＮＤ２３１が形成されている。また、ＮＭＯＳトランジスタＮＴ２３１のドレインとゲートが接続され、その接続点がＮＭＯＳトランジスタＮＴ２３２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２３２のドレインがＮＭＯＳトランジスタＮＴ２３２のドレインに接続され、その接続点により負極性側ＯＴＡ２３０の出力ノード（出力端子）ＮＤ２３２が形成されている。
ＮＭＯＳトランジスタＮＴ２３１とＮＭＯＳトランジスタＮＴ２３２のソース同士が接続され、その接続点が接地電位ＧＮＤに接続されている。

ＰＭＯＳトランジスタＰＴ２３１のゲートにより負極性側ＯＴＡ２３０の非反転入力端子（＋）が形成され、ＰＭＯＳトランジスタＰＴ２３２のゲートにより負極性側ＯＴＡ２３０の反転入力端子（−）が形成されている。
したがって、ＰＭＯＳトランジスタＰＴ２３２のゲートが前段のＤＡＣの出力の入力端子ＴＩ２に接続されている。ＰＭＯＳトランジスタＮＴ２３１のゲートがスイッチＳＷ２５７，ＳＷ２５８の端子ａに接続されている。
そして、負極性側ＯＴＡ２３０の出力ノードＮＤ２３２がスイッチＳＷ２５３，ＳＷ２５４の端子ａに接続されている。

このような構成を有する負極性側ＯＴＡ２３０は、ＰＭＯＳトランジスタＰＴ２３１、ＰＴ２３２により構成される差動増幅器（差動対）により前段のＤＡＣの出力信号と第２のＯＡＭＰ２４０または第１のＯＡＭＰ２２０の出力とを差動増幅する。
負極性側ＯＴＡ２３０は、差動増幅したデータ信号を、スイッチＳＷ２５３を介して第２のＯＡＭＰ２４０に出力し、またスイッチＳＷ２５４を介して第１のＯＡＭＰ２２０に出力する。

第１のＯＡＭＰ２２０は、ＰＭＯＳトランジスタＰＴ２２１，ＰＴ２２２、ＮＭＯＳトランジスタＮＴ２２１、ＮＴ２２２、電流源Ｉ２２１，Ｉ２２２、転送ゲートＴＭＧ２２１、ＴＭＧ２２２、およびスイッチＳＷ２２１〜ＳＷ２２８を有する。

第１のＯＡＭＰ２２０において、電流源Ｉ２２１およびＩ２２２は、第１の出力増幅器２２１と第２の出力増幅器２２２により共用されている。

第１の出力増幅器２２１は、ＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１、転送ゲートＴＭＧ２２１、およびスイッチＳＷ２２１〜ＳＷ２２４を含んで構成されている。
なお、スイッチＳＷ２２１〜ＳＷ２２４は、必ずしも設ける必要はない。

ＰＭＯＳトランジスタＰＴ２２１のソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＮＭＯＳトランジスタＮＴ２２１のドレインに接続され、その接続点によりノードＮＤ２２１が形成されている。ＮＭＯＳトランジスタＮＴ２２１のソースが中間基準電圧ＶＳＳ２の供給源に接続されている。ノードＮＤ２２１は第１のＯＡＭＰ２２０の出力端子ＴＯ２２１に接続されている。
電流源Ｉ２２１は電源電圧ＶＤＤの供給源に接続されている。
また、この電流源Ｉ２２１とＰＭＯＳトランジスタＰＴ２２１のゲートと転送ゲートＴＭＧ２２１の一方の入出力端子Ｔ２２１が接続されて第１のＯＡＭＰ２２０の第１の入力端子ＴＩ２２１が形成されている。
電流源Ｉ２２２は接地電位ＧＮＤに接続されている。
また、この電流源Ｉ２２２とＮＭＯＳトランジスタＮＴ２２１のゲートと転送ゲートＴＭＧ２２１の他方の入出力端子Ｔ２２２が接続されて第１のＯＡＭＰ２２０の第２の入力端子ＴＩ２２２が形成されている。
また、転送ゲートＴＭＧ２２１を構成するＰＭＯＳトランジスタＰＴ２２３のゲートには第１のバイアス信号ＢＩＡＳＵ１が供給され、ＮＭＯＳトランジスタＮＴ２２３のゲートには第２のバイアス信号ＢＩＡＳＵ２が供給される。
第１のバイアス信号ＢＩＡＳＵ１と第２のバイアス信号ＢＩＡＳＵ２は出力段の第１のＯＡＭＰ２２０の第１の出力増幅器２２１に流れるＤＣ電流を設定する電圧として印加される。

本実施形態においては、第１のＯＡＭＰ２２０の第１の入力端子ＴＩ２２１とＰＭＯＳトランジスタＰＴ２２１のゲートとの間にスイッチＳＷ２２１が接続されている。スイッチＳＷ２２１の端子ａが第１の入力端子ＴＩ２２１に接続され、端子ｂがＰＭＯＳトランジスタＰＴ２２１のゲートに接続されている。
転送ゲートＴＭＧ２２１の他方の入出力端子Ｔ２２２とＮＭＯＳトランジスタＮＴ２２１のゲートとの間にスイッチＳＷ２２２が接続されている。スイッチＳＷ２２２の端子ａが入出力端子Ｔ２２２に接続され、端子ｂがＮＭＯＳトランジスタＮＴ２２１のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２２１のゲートと電源電圧ＶＤＤの供給源との間にスイッチＳＷ２２３が接続されている。スイッチＳＷ２２３の端子ａがＰＭＯＳトランジスタＰＴ２２１のゲートに接続され、端子ｂが電源電圧ＶＤＤの供給源に接続されている。
ＮＭＯＳトランジスタＮＴ２２１のゲート接地電位とＧＮＤとの間にスイッチＳＷ２２４が接続されている。スイッチＳＷ２２４の端子ａが接地電位ＧＮＤに接続され、端子ｂがＮＭＯＳトランジスタＮＴ２２１のゲートに接続されている。

第２の出力増幅器２２２は、ＰＭＯＳトランジスタＰＴ２２２、ＮＭＯＳトランジスタＮＴ２２２、転送ゲートＴＭＧ２２２、およびスイッチＳＷ２２５〜ＳＷ２２８を含んで構成されている。
なお、スイッチＳＷ２２５〜ＳＷ２２８は、必ずしも設ける必要はない。

ＰＭＯＳトランジスタＰＴ２２２のソースが中間電源電圧ＶＤＤ２の供給源に接続され、ドレインがＮＭＯＳトランジスタＮＴ２２２のドレインに接続され、その接続点によりノードＮＤ２２２が形成されている。ＮＭＯＳトランジスタＮＴ２２２のソースが基準電圧の供給源である接地電位ＧＮＤに接続されている。ノードＮＤ２２２は第１のＯＡＭＰ２２０の出力端子ＴＯ２２１に接続されている。
第１のＯＡＭＰ２２０の第１の入力端子ＴＩ２２１に、電流源Ｉ２２１とＰＭＯＳトランジスタＰＴ２２２のゲートと転送ゲートＴＭＧ２２２の一方の入出力端子Ｔ２２３が接続されている。
第１のＯＡＭＰ２２０の第２の入力端子ＴＩ２２２に、電流源Ｉ２２２とＮＭＯＳトランジスタＮＴ２２２のゲートと転送ゲートＴＭＧ２２２の他方の入出力端子Ｔ２２４が接続されている。
また、転送ゲートＴＭＧ２２２を構成するＰＭＯＳトランジスタＰＴ２２４のゲートには第３のバイアス信号ＢＩＡＳＬ１が供給され、ＮＭＯＳトランジスタＮＴ２２３のゲートには第４のバイアス信号ＢＩＡＳＬ２が供給される。
第３のバイアス信号ＢＩＡＳＬ１と第４のバイアス信号ＢＩＡＳＬ２は出力段の第１のＯＡＭＰ２２０の第２の出力増幅器２２２に流れるＤＣ電流を設定する電圧として印加される。

本実施形態においては、第１のＯＡＭＰ２２０の第１の入力端子ＴＩ２２１とＰＭＯＳトランジスタＰＴ２２２のゲートとの間にスイッチＳＷ２２５が接続されている。スイッチＳＷ２２５の端子ａが第１の入力端子ＴＩ２２１に接続され、端子ｂがＰＭＯＳトランジスタＰＴ２２２のゲートに接続されている。
転送ゲートＴＭＧ２２２の他方の入出力端子Ｔ２２４とＮＭＯＳトランジスタＮＴ２２２のゲートとの間にスイッチＳＷ２２６が接続されている。スイッチＳＷ２２６の端子ａが入出力端子Ｔ２２４に接続され、端子ｂがＮＭＯＳトランジスタＮＴ２２２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２２２のゲートと電源電圧ＶＤＤの供給源との間にスイッチＳＷ２２７が接続されている。スイッチＳＷ２２７の端子ａがＰＭＯＳトランジスタＰＴ２２２のゲートに接続され、端子ｂが電源電圧ＶＤＤの供給源に接続されている。
ＮＭＯＳトランジスタＮＴ２２２のゲートと接地電位ＧＮＤとの間にスイッチＳＷ２２８が接続されている。スイッチＳＷ２２８の端子ａが接地電位ＧＮＤに接続され、端子ｂがＮＭＯＳトランジスタＮＴ２２２のゲートに接続されている。

第１のＯＡＭＰ２２０において、ＳＷ２２１、ＳＷ２２２、ＳＷ２２７、ＳＷ２２８は前述した共通の極性切換え制御信号ＳＴＲでオン、オフが制御される。
また、スイッチＳＷ２２３、ＳＷ２２４、ＳＷ２２５、ＳＷ２２６は共通の極性切換え制御信号ＣＲＳでオン、オフが制御される。
スイッチＳＷ２２１、ＳＷ２２２、ＳＷ２２７、ＳＷ２２８とスイッチＳＷ２２３、ＳＷ２２４、ＳＷ２２５、ＳＷ２２６は相補的にオン、オフされる。
図示しない制御系により、極性切換え制御信号ＳＴＲがハイレベルのとき、極性切換え制御信号ＣＲＳはローレベルに制御され、極性切換え制御信号ＳＴＲがローレベルのとき、極性切換え制御信号ＣＲＳはハイレベルに制御される。
たとえば、スイッチＳＷ２２１、ＳＷ２２２、ＳＷ２２７、ＳＷ２２８は極性切換え制御信号ＳＴＲがハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２２３、ＳＷ２２４、ＳＷ２２５、ＳＷ２２６は極性切換え制御信号ＣＲＳがハイレベルのときオンし、ローレベルのときオフする。

図７の例では、極性切換え制御信号ＳＴＲがハイレベルで供給され、極性切換え制御信号ＣＲＳがローレベルで供給されている例を示している。
スイッチＳＷ２２１、ＳＷ２２２、ＳＷ２２７、ＳＷ２２８がオン状態に保持され、スイッチＳＷ２２３、ＳＷ２２４、ＳＷ２２５、ＳＷ２２６がオフ状態に保持される。
この例の場合、第１の出力増幅器２２１において、スイッチＳＷ２２１、ＳＷ２２２を通して、正極性側ＯＴＡ２１０の出力信号がＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１のゲートに入力され、増幅されて出力される。
第２の出力増幅器２２２においては、ＰＭＯＳトランジスタＰＴ２２２のゲートが電源電圧ＶＤＤに保持され、ＮＭＯＳトランジスタＮＴ２２２のゲートが接地レベルに保持される。その結果、ＰＭＯＳトランジスタＰＴ２２２およびＮＭＯＳトランジスタＮＴ２２２は確実にオフ状態に保持され、貫通電流が抑止される。

このような構成を有する出力バッファとしての第１のＯＡＭＰ２２０は、ＡＢ級プシュプル動作をする。

第２のＯＡＭＰ２４０は、ＰＭＯＳトランジスタＰＴ２４１，ＰＴ２４２、ＮＭＯＳトランジスタＮＴ２４１、ＮＴ２４２、電流源Ｉ２４１，Ｉ２４２、転送ゲートＴＭＧ２４１、ＴＭＧ２４２、およびスイッチＳＷ２４１〜ＳＷ２４８を有する。

第２のＯＡＭＰ２４０において、電流源Ｉ２４１およびＩ２４２は、第３の出力増幅器２４１と第４の出力増幅器２４２により共用されている。

第４の出力増幅器２４２は、ＰＭＯＳトランジスタＰＴ２４１、ＮＭＯＳトランジスタＮＴ２４１、転送ゲートＴＭＧ２４１、およびスイッチＳＷ２４１〜ＳＷ２４４を含んで構成されている。
なお、スイッチＳＷ２４１〜ＳＷ２４４は、必ずしも設ける必要はない。

ＰＭＯＳトランジスタＰＴ２４１のソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＮＭＯＳトランジスタＮＴ２４１のドレインに接続され、その接続点によりノードＮＤ２４１が形成されている。ＮＭＯＳトランジスタＮＴ２４１のソースが中間基準電圧ＶＳＳ２の供給源に接続されている。ノードＮＤ２４１は第２のＯＡＭＰ２４０の出力端子ＴＯ２２１に接続されている。
電流源Ｉ２４１は電源電圧ＶＤＤの供給源に接続されている。
また、この電流源Ｉ２４１とＰＭＯＳトランジスタＰＴ２４１のゲートと転送ゲートＴＭＧ２４１の一方の入出力端子Ｔ２４１が接続されて第２のＯＡＭＰ２４０の第４の入力端子ＴＩ２４２が形成されている。
電流源Ｉ２４２は接地電位ＧＮＤに接続されている。
また、この電流源Ｉ２４２とＮＭＯＳトランジスタＮＴ２４１のゲートと転送ゲートＴＭＧ２４１の他方の入出力端子Ｔ２４２が接続されて第２のＯＡＭＰ２４０の第３の入力端子ＴＩ２４１が形成されている。
また、転送ゲートＴＭＧ２４１を構成するＰＭＯＳトランジスタＰＴ２４３のゲートには第１のバイアス信号ＢＩＡＳＵ１が供給され、ＮＭＯＳトランジスタＮＴ２４３のゲートには第２のバイアス信号ＢＩＡＳＵ２が供給される。
第１のバイアス信号ＢＩＡＳＵ１と第２のバイアス信号ＢＩＡＳＵ２は出力段の第２のＯＡＭＰ２４０の第４の出力増幅器２４２に流れるＤＣ電流を設定する電圧として印加される。

本実施形態においては、第２のＯＡＭＰ２４０の第４の入力端子ＴＩ２４２とＰＭＯＳトランジスタＰＴ２４１のゲートとの間にスイッチＳＷ２４１が接続されている。スイッチＳＷ２４１の端子ａが第４の入力端子ＴＩ２４２に接続され、端子ｂがＰＭＯＳトランジスタＰＴ２４１のゲートに接続されている。
転送ゲートＴＭＧ２４１の他方の入出力端子Ｔ２４２とＮＭＯＳトランジスタＮＴ２４１のゲートとの間にスイッチＳＷ２４２が接続されている。スイッチＳＷ２４２の端子ａが入出力端子Ｔ２４２に接続され、端子ｂがＮＭＯＳトランジスタＮＴ２４１のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２４１のゲートと電源電圧ＶＤＤの供給源との間にスイッチＳＷ２４３が接続されている。スイッチＳＷ２４３の端子ａがＰＭＯＳトランジスタＰＴ２４１のゲートに接続され、端子ｂが電源電圧ＶＤＤの供給源に接続されている。
ＮＭＯＳトランジスタＮＴ２４１のゲート接地電位とＧＮＤとの間にスイッチＳＷ２４４が接続されている。スイッチＳＷ２４４の端子ａが接地電位ＧＮＤに接続され、端子ｂがＮＭＯＳトランジスタＮＴ２４１のゲートに接続されている。

第３の出力増幅器２４１は、ＰＭＯＳトランジスタＰＴ２４２、ＮＭＯＳトランジスタＮＴ２４２、転送ゲートＴＭＧ２４２、およびスイッチＳＷ２４５〜ＳＷ２４８を含んで構成されている。
なお、スイッチＳＷ２４５〜ＳＷ２４８は、必ずしも設ける必要はない。

ＰＭＯＳトランジスタＰＴ２４２のソースが中間電源電圧ＶＤＤ２の供給源に接続され、ドレインがＮＭＯＳトランジスタＮＴ２４２のドレインに接続され、その接続点によりノードＮＤ２４２が形成されている。ＮＭＯＳトランジスタＮＴ２４２のソースが基準電圧の供給源である接地電位ＧＮＤに接続されている。ノードＮＤ２４２は第２のＯＡＭＰ２４０の出力端子ＴＯ２４１に接続されている。
第２のＯＡＭＰ２４０の第３の入力端子ＴＩ２４１に、電流源Ｉ２４１とＮＭＯＳトランジスタＮＴ２４１のゲートと転送ゲートＴＭＧ２４２の一方の入出力端子Ｔ２４４が接続されている。
第２のＯＡＭＰ２４０の第４の入力端子ＴＩ２４２に、電流源Ｉ２４１とＰＭＯＳトランジスタＰＴ２４２のゲートと転送ゲートＴＭＧ２４２の一方の入出力端子Ｔ２４３が接続されている。
また、転送ゲートＴＭＧ２４２を構成するＰＭＯＳトランジスタＰＴ２４４のゲートには第３のバイアス信号ＢＩＡＳＬ１が供給され、ＮＭＯＳトランジスタＮＴ２４３のゲートには第４のバイアス信号ＢＩＡＳＬ２が供給される。
第３のバイアス信号ＢＩＡＳＬ１と第４のバイアス信号ＢＩＡＳＬ２は出力段の第２のＯＡＭＰ２４０の第３の出力増幅器２４１に流れるＤＣ電流を設定する電圧として印加される。

本実施形態においては、第２のＯＡＭＰ２４０の第３の入力端子ＴＩ２４１とＰＭＯＳトランジスタＰＴ２４２のゲートとの間にスイッチＳＷ２４５が接続されている。スイッチＳＷ２４５の端子ａが第３の入力端子ＴＩ２４１に接続され、端子ｂがＰＭＯＳトランジスタＰＴ２４２のゲートに接続されている。
転送ゲートＴＭＧ２４２の他方の入出力端子Ｔ２４４とＮＭＯＳトランジスタＮＴ２４２のゲートとの間にスイッチＳＷ２４６が接続されている。スイッチＳＷ２４６の端子ａが入出力端子Ｔ２４４に接続され、端子ｂがＮＭＯＳトランジスタＮＴ２４２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２４２のゲートと電源電圧ＶＤＤの供給源との間にスイッチＳＷ２４７が接続されている。スイッチＳＷ２４７の端子ａがＰＭＯＳトランジスタＰＴ２４２のゲートに接続され、端子ｂが電源電圧ＶＤＤの供給源に接続されている。
ＮＭＯＳトランジスタＮＴ２４２のゲートと接地電位ＧＮＤとの間にスイッチＳＷ２４８が接続されている。スイッチＳＷ２４８の端子ａが接地電位ＧＮＤに接続され、端子ｂがＮＭＯＳトランジスタＮＴ２４２のゲートに接続されている。

第２のＯＡＭＰ２４０において、ＳＷ２４３、ＳＷ２４４、ＳＷ２４５、ＳＷ２４６は前述した共通の極性切換え制御信号ＳＴＲでオン、オフが制御される。
また、スイッチＳＷ２４１、ＳＷ２４２、ＳＷ２４７、ＳＷ２４８は共通の極性切換え制御信号ＣＲＳでオン、オフが制御される。
スイッチＳＷ２４３、ＳＷ２４４、ＳＷ２４５、ＳＷ２４６とスイッチＳＷ２４１、ＳＷ２４２、ＳＷ２４７、ＳＷ２４８は相補的にオン、オフされる。
図示しない制御系により、極性切換え制御信号ＳＴＲがハイレベルのとき、極性切換え制御信号ＣＲＳはローレベルに制御され、極性切換え制御信号ＳＴＲがローレベルのとき、極性切換え制御信号ＣＲＳはハイレベルに制御される。
たとえば、スイッチＳＷ２４３、ＳＷ２４４、ＳＷ２４５、ＳＷ２４６は極性切換え制御信号ＳＴＲがハイレベルのときオンし、ローレベルのときオフする。
スイッチＳＷ２４１、ＳＷ２４２、ＳＷ２４７、ＳＷ２４８は極性切換え制御信号ＣＲＳがハイレベルのときオンし、ローレベルのときオフする。

図７の例では、極性切換え制御信号ＳＴＲがハイレベルで供給され、極性切換え制御信号ＣＴＲがローレベルで供給されている例を示している。
スイッチＳＷ２４３、ＳＷ２４４、ＳＷ２４５、ＳＷ２４６がオン状態に保持され、スイッチＳＷ２４１、ＳＷ２４２、ＳＷ２４７、ＳＷ２４８がオフ状態に保持される。
この例の場合、第４の出力増幅器２４２において、スイッチＳＷ２４５、ＳＷ２４６を通して、負極性側ＯＴＡ２３０の出力信号がＰＭＯＳトランジスタＰＴ２４２、ＮＭＯＳトランジスタＮＴ２４２のゲートに入力され、増幅されて出力される。
第３の出力増幅器２４１においては、ＰＭＯＳトランジスタＰＴ２４１のゲートが電源電圧ＶＤＤに保持され、ＮＭＯＳトランジスタＮＴ２４１のゲートが接地レベルに保持される。その結果、ＰＭＯＳトランジスタＰＴ２４１およびＮＭＯＳトランジスタＮＴ２４１は確実にオフ状態に保持され、貫通電流が抑止される。

以上のように、図８の例では、正極性側ＯＴＡ２１０はＮチャネルの差動入力、負極性側ＯＴＡ２３０はＰチャネルの差動入力で構成される。
出力段バッファである第１のＯＡＭＰ２２０および第２のＯＡＭＰ２４０は、ＡＢ級プッシュプル動作をしており、正極性側ＯＴＡ２１０と負極性側ＯＴＡ２４０の出力は動作点が異なる。
このため、出力段の第１のＯＡＭＰ２２０および第２のＯＡＭＰ２４０の入力は２入力となり別ノードへ接続している。

ここで、本実施形態に係る信号線駆動回路１２０におけるバッファアンプ部２００（１２４）の動作について、図８、図９、および図１０に関連付けて説明する。

なお、図１０（Ａ）〜（Ｄ）は、本実施形態に係る出力バッファ部の動作を説明するためのタイミングチャートである。
図１０（Ａ）は極性切換え制御信号ＳＴＲを、図１０（Ｂ）は極性切換え制御信号ＣＲＳを、図１０（Ｃ）はＤＡＣ１の出力レベルを、図１０（Ｄ）はＤＡＣ２の出力レベルを、それぞれ示している。
図１０（Ｅ）はチャネルＣＨ１出力を、図１０（Ｆ）はチャネルＣＨ２出力を、それぞれ示している。

本バッファアンプ部２００は、図３に示す出力セレクタ方式と異なり、出力段のＯＡＭＰ２２０，２４０の入力の前段にＳＷ２５１〜ＳＷ２５４が接続されている。そして、スイッチＳＷ２５１〜ＳＷ２５４により相補的にＣＨ１用とＣＨ２用の出力段の第１のＯＡＭＰ２２０および第２のＯＡＭＰ２４０への信号を切り替える。
また、帰還経路もそれにあわせて、相補的にＳＷ２５５〜ＳＷ２５８で、正極性側ＯＴＡ２１０と負極性側ＯＴＡ２３０への入力を切り替える。

このような構成において、たとえば極性切換え制御信号ＳＴＲがハイレベル、極性切換え制御信号ＣＲＳがローレベルで供給される第１のモード時には、以下にように動作する。
スイッチ群２５０における第１のスイッチ群ＳＷ２５１，ＳＷ２５３，ＳＷ２５５，ＳＷ２５７がオン状態となり、第２のスイッチ群のスイッチＳＷ２５２，ＳＷ２５４，ＳＷ２５６，ＳＷ２５８がオフ状態に保持される。
これにより、正極性側ＯＴＡ２１０による正極性の信号電圧が第１の入力端子ＴＩ２２１を介して第１のＯＡＭＰ２２０の第１の出力増幅器２２１に供給される。
負極性側ＯＴＡ２３０による負極性の信号電圧が第３の入力端子ＴＩ２４１を介して第２のＯＡＭＰ２４０の第３の出力増幅器２４１に供給される。
第１のＯＡＭＰ２２０の第１の出力増幅器２２１においては、電源電圧ＶＤＤおよび中間基準電圧ＶＳＳ２を動作電圧として正極性の信号電圧が増幅される。このときの信号振幅は略ＶＤＤ／２である。増幅された信号電圧は出力端子ＴＯ２２１、ＴＯ１を介して第１の信号線１１２ｍに出力される。
第２のＯＡＭＰ２４０の第３の出力増幅器２４１においては、中間電源電圧ＶＤＤ２および基準電圧ＶＳＳ（ＧＮＤ）を動作電圧として負極性の信号電圧が増幅される。このときの信号振幅は略ＶＤＤ／２である。増幅された信号電圧は出力端子ＴＯ２４１、ＴＯ２を介して第１の信号線１１２ｍ＋１に出力される。

一方、極性切換え制御信号ＣＲＳがハイレベル、極性切換え制御信号ＳＴＲがローレベルで供給される第２のモード時には、以下のように動作する。
スイッチ群２５０における第２のスイッチ群ＳＷ２５２，ＳＷ２５４，ＳＷ２５６，ＳＷ２５８がオン状態となり、第１のスイッチ群のスイッチＳＷ２５１，ＳＷ２５３，ＳＷ２５５，ＳＷ２５７がオフ状態に保持される。
これにより、正極性側ＯＴＡ２１０による正極性の信号電圧が第４の入力端子ＴＩ２４２介して第２のＯＡＭＰ２４０の第４の出力増幅器２４２に供給される。
負極性側ＯＴＡ２３０による負極性の信号電圧が第２の入力端子ＴＩ２２２を介して第１のＯＡＭＰ２２０の第２の出力増幅器２２２に供給される。
第１のＯＡＭＰ２２０の第２の出力増幅器２２２においては、中間電源電圧ＶＤＤ２および基準電圧ＶＳＳ（ＧＮＤ）を動作電圧として負極性の信号電圧が増幅される。このときの信号振幅は略ＶＤＤ／２である。増幅された信号電圧は出力端子ＴＯ２２１、ＴＯ１を介して第１の信号線１１２ｍに出力される。
第２のＯＡＭＰ２４０の第４の出力増幅器２４２においては、電源電圧ＶＤＤおよび中間基準電圧ＶＳＳ２を動作電圧として負極性の信号電圧が増幅される。このときの信号振幅は略ＶＤＤ／２である。増幅された信号電圧は出力端子ＴＯ２４１、ＴＯ２を介して第１の信号線１１２ｍ＋１に出力される。

以上説明したように、本実施形態においては、従来の出力セレクタ方式と異なり、出力段の第１および第２のＯＡＭＰ２２０，２４０の電源電圧がＶＤＤ，ＶＳＳ２（≒ＶＤＤ／２）のものと、ＶＤＤ２（≒ＶＤＤ／２），ＶＳＳの２種類を用いている。
出力段の前にスイッチが接続されて、相補的にＣＨ１用とＣＨ２用の出力段のＯＡＭＰ２２０，２４０への信号を切り替えるように構成されている。また、帰還経路もそれにあわせて、スイッチで相補的に正極性側ＯＴＡと負極性側ＯＴＡへの入力を切り替えるように構成されている。
このように、本実施形態においては、出力電圧に合わせて電源電圧の異なる回路を用いるため、低消費電力化が可能であり、特性改善を図ることが可能である。

以下に、消費電力低減のメカニズムについて説明する。
図１１は、本実施形態に係る信号線駆動回路の消費電力低減のメカニズムについて説明するための図である。
なお、ここでは、第１のＯＡＭＰおよび第２のＯＡＭＰを出力段として説明する。

１周期Ｔの間に出力段のトランジスタで消費する電力は以下の式で定義される。

ここで、Ｖｄｓはトランジスタのソース電圧と出力電圧の差を示し、Ｉｄｓは出力トランジスタのドレイン電流であり出力電流を示している。
以下の(２)、（３）式に出力電流の式を示す。

ここで、ＳＲはアンプのスルーレート、Ｒはパネル負荷まで含めた出力負荷抵抗値の合計、Ｒ１はＯＰＡＭＰ出力抵抗値、Ｃは出力負荷容量をそれぞれ示している。
式に示されるように、Ｉｏｕｔは電源電圧に依存せず出力信号振幅と外部負荷、ＯＰＡＭＰ内部スルーレートＳＲで決まる関数である。
Ｖ０はスルーレート動作後の初期出力電圧を示している。
ｔ１はスルーレート動作を行う期間を０[s]〜ｔ１[s]であるとしている。
図１１の電流波形で示すように、出力電流の電力への影響は（２）式が支配的である。

以下にスルーレート応答期間での出力トランジスタのＶｄｓの式（４）と負荷容量Ｃの
ＲＣ時定数で応答する期間でのＶｄｓの式（５）を示す。
ここでＶｔａｒｇｅｔは最終到達電位、Ｒ１はチップ内の出力経路の抵抗値を示し、Ｖｓは出力トランジスタのソース電圧を示している。

以下にＶｓ＝ＶＤＤの場合の（４）、（５）式におけるＶｄｓの式を比較する。

Ｖｓ＝ＶＤＤ／２の場合の（３）、（４）式におけるＶｄｓの式を比較する。

このようにＩｏｕｔは電源電圧に依存しないが、ＶｄｓはＶＤＤ／２だけ低減される。
到達電位とスルーレート動作後の初期出力電圧Ｖ０は電源電圧に依存しない。
出力電流は電源電圧に依存しないため図１１中の斜線領域ＡについてＶｄｓ削減効果がある。
特に極性反転を行わず大振幅でデータ切換えを実施する場合、電力削減効果は大きくなる。
また、本実施形態の方式では出力にスイッチが不要であるため出力経路のインピータンスの低減が可能である。
これにより負荷の充放電電流がスイッチのオン抵抗を経由せずに負荷へ供給されて、出力電流Ｉｏｕｔとスイッチのオン抵抗で決まる出力スイッチでの消費電力をゼロにすることが可能である。

＜３．変形例＞
既存の回路構成の場合レールトゥレール方式を用いることはできなかった。
これに対して、本実施形態の方式では、いわゆるレールトゥレール方式の入力にすることが可能である。
図１２にレールトゥレール方式の回路図を示す。

従来の方式では極性反転時に出力経路にラッシュ電流が流れることでＥＭＩ特性が劣化する懸念があった。
図１３は、ラッシュ電流発生原理を示す図である。

仮にあるチャンネルで負極性側のＯＴＡが出力していた状態から正側へ切り替った場合、出力端の電圧がＶＬからＶＨへ急峻に変動する。
この瞬間に従来の方式では位相補償容量や出力トランジスタのゲートドレイン間の寄生容量を介して出力段ゲート電圧が変動する。このとき、正極性側ＯＴＡの出力に瞬間的に動作レンジより低い電圧が印加されるので通常動作範囲になるまで入力電圧との差が大きいため大電流が出力に流れる。
従来方式では、対策として各チャンネルの極性反転のタイミングをずらすなどの対策を実施していたが、根本的な解決策は実施できなかった。
一方、本実施形態に係る方式では出力経路を切り替えないので既存方式のようなラッシュ電流は流れにくく出力段ゲートをオフして切り替えることで対策が可能である。

以上説明したように、本実施形態によれば、以下の効果を得ることができる。
出力電圧に合わせて電源電圧の異なる回路を用いるため、低消費電力化が可能（特性改善）である。
消費電力が低減されるため、多チャネル化が可能である。
単位面積当たりの消費電力が減るため、ＩＣの放熱対策が不要となり、ひいてはコスト削減を図ることが可能となる。
出力経路にスイッチがないため、面積が削減できる。その結果、レイアウト面積の削減を図ることができる。
出力経路のスイッチがないため、セトリングが改善する。その結果、特性を改善することができる。
出力経路にスイッチをいれることなく、ＡＭＰ内部へ切り替えスイッチをいれるためスイッチサイズの削減ができる。この場合も、レイアウト面積の削減を図ることができる。
出力経路にスイッチがないため、ラッシュ電流が発生せず、ＥＭＩ特性を改善することができる。

図１４（Ａ），（Ｂ）は、出力セレクタ方式と本実施形態に係る出力バッファ部とのレイアウトを比較して示す図である。
図１４に示すように、スイッチ（ＳＷ）サイズは、スイッチが出力経路に接続されないためＯＮ抵抗を小さくする必要がなく、サイズを削減できる。

また、出力段の第１および第２のＯＡＭＰ２２０，２３０のサイズも、シリーズに接続されるスイッチ（ＳＷ）がないため、素子サイズが削減可能となる。

なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではない。たとえば本発明は、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。

＜４．電子機器の構成例＞
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、様々な電子機器に適用可能である。
すなわち、アクティブマトリクス型表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
なお、電子機器としては、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置(モバイル機器)、デスクトップ型パーソナルコンピュータ、ビデオカメラなどが例示される。
以下に、本実施形態が適用される電子機器の一例について説明する。

図１５は、本実施形態が適用されるテレビジョンを示す斜視図である。
本適用例に係るテレビジョン３００は、フロントパネル３２０やフィルターガラス３３０等から構成される映像表示画面部３１０を含み、その映像表示画面部３１０として本実施形態に係る表示装置を用いることにより作製される。

図１６は、本実施形態が適用されるデジタルカメラを示す斜視図であり、図１６（Ａ）は表側から見た斜視図、図１６（Ｂ）は裏側から見た斜視図である。
本適用例に係るデジタルカメラ３００Ａは、フラッシュ用の発光部３１１、表示部３１２、メニュースイッチ３１３、シャッターボタン３１４等を含み、その表示部３１２として本実施形態に係る表示装置を用いることにより作製される。

図１７は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
本適用例に係るノート型パーソナルコンピュータ３００Ｂは、本体３２１に、文字等を入力するとき操作されるキーボード３２２、画像を表示する表示部３２３等を含み、その表示部３２３として本実施形態に係る表示装置を用いることにより作製される。

図１８は、本実施形態が適用されるビデオカメラを示す斜視図である。
本適用例に係るビデオカメラ３００Ｃは、本体部３３１、前方を向いた側面に被写体撮影用のレンズ３３２、撮影時のスタート／ストップスイッチ３３３、表示部３３４等を含み、その表示部３３４として本実施形態に係る表示装置を用いることにより作製される。

図１９は、本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。図１９（Ａ）は開いた状態での正面図、図１９（Ｂ）はその側面図、図１９（Ｃ）は閉じた状態での正面図、図１９（Ｄ）は左側面図、図１９（Ｅ）は右側面図、図１９（Ｆ）は上面図、図１９（Ｇ）は下面図である。
本適用例に係る携帯電話機３００Ｄは、上側筐体３４１、下側筐体３４２、連結部（ここではヒンジ部）３４３、ディスプレイ３４４、サブディスプレイ３４５、ピクチャーライト３４６、カメラ３４７等を含む。
そのディスプレイ３４４やサブディスプレイ３４５として本実施形態に係る表示装置を用いることにより作製される。

１００・・・液晶表示装置、１１０・・・有効表示部、１２０・・・信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）、１２１・・・シフトレジスタ、１２２・・・データラッチ部、１２３・・・ＤＡＣ（デジタル・アナログコンバータ）、１２４・・・出力バッファ部、１３０・・・ゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）、１４０・・・データ処理回路（ＤＡＴＡＰＲＣ）、２００・・・バッファアンプ部、２１０・・・正極性側演算増幅器（ＯＴＡ）、２２０・・・第１の共通出力増幅器（ＯＡＭＰ）、２２１・・・第１の出力増幅器、２２２・・・第２の出力増幅器、２４０・・・負極性側ＯＴＡ、２４０・・・第２のＯＡＭＰ、２４１・・・第３の出力増幅器、２４２・・・第４の出力増幅器、２５０・・・スイッチ群、ＳＷ２５１〜ＳＷ２５８・・・スイッチ。

Claims (11)

1. 信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、
   上記出力バッファ部は、
   入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、
   入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、
   上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力部と、
   上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力部と、
   上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力部の入力および上記第２の出力部の入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、
   上記第１の出力部および上記第２の出力部は、それぞれ
   上記スイッチ群により選択的に供給される上記正極性側演算増幅器による正極性の信号電圧を、電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で処理して出力し、
   上記スイッチ群により選択的に供給される上記負極性側演算増幅器による負正極性の信号電圧を、上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で処理して出力する
   信号線駆動回路。
2. 上記スイッチ群は、
   第１のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力部に入力し、当該第１の出力部の出力を上記正極性側演算増幅器に帰還させ、
   上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力部に入力し、当該第２の出力部の出力を上記負極性側演算増幅器に帰還させ、
   第２のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力部に入力し、当該第２の出力部の出力を上記正極性側演算増幅器に帰還させ、
   上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力部に入力し、当該第１の出力部の出力を上記負極性側演算増幅器に帰還させる
   請求項１記載の信号線駆動回路。
3. 上記第１の出力部は、
   電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で動作し、スイッチ群を介した上記正極性側演算増幅器による正極性の信号電圧を増幅して上記第１の信号線に出力する第１の出力増幅器と、
   上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で動作し、スイッチ群を介した上記負極性側演算増幅器による負極性の信号電圧を増幅して上記第１の信号線に出力する第２の出力増幅器と、を含み、
   上記第２の出力部は、
   上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で動作し、スイッチ群を介した上記負極性側演算増幅器による負極性の信号電圧を増幅して上記第２の信号線に出力する第３の出力増幅器と、
   電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で動作し、スイッチ群を介した上記正極性側演算増幅器による正極性の信号電圧を増幅して上記第２の信号線に出力する第２の出力増幅器と、を含む
   請求項２記載の信号線駆動回路。
4. 上記第１の出力部は、
   第１の入力端子および第２の入力端子を有し、
   上記第２の出力部は、
   第３の入力端子および第４の入力端子を有し、
   上記第１のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧が、上記第１の入力端子を介して上記第１の出力部の上記第１の出力増幅器に入力され、
   上記負極性側演算増幅器で生成された負極性の信号電圧が、上記第３の入力を介して上記第２の出力部の上記第３の出力増幅器に入力され、
   上記第２のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧が、上記第４の入力端子を介して上記第２の出力部の上記第４の出力増幅器に入力され、
   上記負極性側演算増幅器で生成された負極性の信号電圧が、上記第２の入力端子を介して上記第１の出力部の上記第２の出力増幅器に入力される
   請求項３記載の信号線駆動回路。
5. 上記中間基準電圧と上記中間電源電圧は、略等しい電圧である
   請求項１から４のいずれか一に記載の信号線駆動回路。
6. 極性反転駆動される表示セルがマトリクス状に配置される表示部と、
   上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
   上記信号線駆動回路は、
   信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、
   上記出力バッファ部は、
   入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、
   入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、
   上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力部と、
   上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力部と、
   上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力部の入力および上記第２の出力部の入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、
   上記第１の出力部および上記第２の出力部は、それぞれ
   上記スイッチ群により選択的に供給される上記正極性側演算増幅器による正極性の信号電圧を、電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で処理して出力し、
   上記スイッチ群により選択的に供給される上記負極性側演算増幅器による負正極性の信号電圧を、上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で処理して出力する
   表示装置。
7. 上記スイッチ群は、
   第１のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力部に入力し、当該第１の出力部の出力を上記正極性側演算増幅器に帰還させ、
   上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力部に入力し、当該第２の出力部の出力を上記負極性側演算増幅器に帰還させ、
   第２のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力部に入力し、当該第２の出力部の出力を上記正極性側演算増幅器に帰還させ、
   上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力部に入力し、当該第１の出力部の出力を上記負極性側演算増幅器に帰還させる
   請求項６記載の表示装置。
8. 上記第１の出力部は、
   電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で動作し、スイッチ群を介した上記正極性側演算増幅器による正極性の信号電圧を増幅して上記第１の信号線に出力する第１の出力増幅器と、
   上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で動作し、スイッチ群を介した上記負極性側演算増幅器による負極性の信号電圧を増幅して上記第１の信号線に出力する第２の出力増幅器と、を含み、
   上記第２の出力部は、
   上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で動作し、スイッチ群を介した上記負極性側演算増幅器による負極性の信号電圧を増幅して上記第２の信号線に出力する第３の出力増幅器と、
   電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で動作し、スイッチ群を介した上記正極性側演算増幅器による正極性の信号電圧を増幅して上記第２の信号線に出力する第２の出力増幅器と、を含む
   請求項７記載の表示装置。
9. 上記第１の出力部は、
   第１の入力端子および第２の入力端子を有し、
   上記第２の出力部は、
   第３の入力端子および第４の入力端子を有し、
   上記第１のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧が、上記第１の入力端子を介して上記第１の出力部の上記第１の出力増幅器に入力され、
   上記負極性側演算増幅器で生成された負極性の信号電圧が、上記第３の入力を介して上記第２の出力部の上記第３の出力増幅器に入力され、
   上記第２のモード時は、
   上記正極性側演算増幅器で生成された正極性の信号電圧が、上記第４の入力端子を介して上記第２の出力部の上記第４の出力増幅器に入力され、
   上記負極性側演算増幅器で生成された負極性の信号電圧が、上記第２の入力端子を介して上記第１の出力部の上記第２の出力増幅器に入力される
   請求項８記載の表示装置。
10. 上記中間基準電圧と上記中間電源電圧は、略等しい電圧である
    請求項６から９のいずれか一に記載の表示装置。
11. 表示装置を有し、
    上記表示装置は、
    極性反転駆動される表示セルがマトリクス状に配置される表示部と、
    上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
    上記信号線駆動回路は、
    信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、
    上記出力バッファ部は、
    入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、
    入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、
    上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力部と、
    上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力部と、
    上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力部の入力および上記第２の出力部の入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、
    上記第１の出力部および上記第２の出力部は、それぞれ
    上記スイッチ群により選択的に供給される上記正極性側演算増幅器による正極性の信号電圧を、電源電圧と、当該電源電圧と基準電圧との間の中間基準電圧との電圧範囲で処理して出力し、
    上記スイッチ群により選択的に供給される上記負極性側演算増幅器による負正極性の信号電圧を、上記電源電圧と基準電圧との間の中間電源電圧と、基準電圧との電圧範囲で処理して出力する
    電子機器。

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