[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2011003719A - 抵抗変化メモリ - Google Patents

抵抗変化メモリ Download PDF

Info

Publication number
JP2011003719A
JP2011003719A JP2009145473A JP2009145473A JP2011003719A JP 2011003719 A JP2011003719 A JP 2011003719A JP 2009145473 A JP2009145473 A JP 2009145473A JP 2009145473 A JP2009145473 A JP 2009145473A JP 2011003719 A JP2011003719 A JP 2011003719A
Authority
JP
Japan
Prior art keywords
semiconductor layer
memory
type semiconductor
conductive line
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009145473A
Other languages
English (en)
Inventor
Nobuaki Yasutake
信昭 安武
Takeshi Sonehara
岳志 曽根原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009145473A priority Critical patent/JP2011003719A/ja
Priority to US12/816,815 priority patent/US20100321979A1/en
Publication of JP2011003719A publication Critical patent/JP2011003719A/ja
Priority to US13/673,285 priority patent/US20130062589A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】p-i-nダイオードをその特性の劣化なしに薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線Ｌ２（ｉ）と、第一方向に交差する第二方向に延びる第二導電線Ｌ３（ｊ）と、第一導電線と第二導電線との間に直列接続されるメモリ素子１７及び整流素子１３，１４，１５から構成されるセルユニットＣＵ２とを備える。メモリ素子の抵抗値は、メモリ素子に印加される電圧を制御することにより、少なくとも第一値と第二値との間で可逆変化させる。整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。
【選択図】図１６

Description

本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリに関する。
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase change RAM)などの抵抗変化メモリが注目を集めている。
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある。
このような抵抗変化メモリが実用化されれば、例えば、ファイルメモリとしてのNANDフラッシュメモリとワークメモリとしてのDRAMとを、この抵抗変化メモリで置き換えることも可能である。
しかし、抵抗変化メモリを実用化するに当っては解決しなければならない課題も多い。その一つに、クロスポイント型メモリセルアレイに必要とされる整流素子の特性と厚さに関する問題がある。
クロスポイント型メモリセルアレイでは、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
そして、整流素子には、セット／リセット動作及び読み出し動作を正確に行うために、順バイアス(forward bias)が印加されたときの電流が大きく、かつ、逆バイアス(reverse bias)が印加されたときの電流が小さく、破壊電圧(breakdown voltage)が大きい、という特性が要求される。
この特性を満たすために、整流素子は、p-i-nダイオードから構成される（例えば、特許文献１を参照）。
ところが、p-i-nダイオードは、上述の特性を満たすために、十分に厚く形成しなければならない。整流素子としてのp-i-nダイオードが厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
特開２００８−２８７８２７号公報
本発明は、抵抗変化メモリの整流素子として使用されるp-i-nダイオードを薄くする技術について提案する。
本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを備える。前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる。前記整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。前記p-i-nダイオードは、少なくとも前記p型半導体層の前記真性半導体層側の端部及び前記n型半導体層の前記真性半導体層側の端部に、それぞれ、拡散防止領域を有する。
本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオード薄くすることができる。
抵抗変化メモリを示す図。 クロスポイント型メモリセルアレイを示す図。 セルユニットを示す図。 メモリ素子と整流素子との接続関係を示す図。 メモリ素子と整流素子との接続関係を示す図。 第一及び第二制御回路のレイアウトを示す図。 第一及び第二制御回路のレイアウトを示す図。 第一及び第二制御回路のレイアウトを示す図。 抵抗変化メモリの動作を説明する図。 p-i-nダイオードのデバイス構造を示す図。 不純物濃度分布を示す図。 第一実施例を示す平面図。 図１２のXIII-XIII線に沿う断面図。 不純物濃度分布を示す図。 第二実施例を示す平面図。 図１５のXVI-XVI線に沿う断面図。 不純物濃度分布を示す図。 製造方法を示す平面図。 図１８のXIX-XIX線に沿う断面図。 図１８のXX-XX線に沿う断面図。 製造方法を示す平面図。 図２１のXXII-XXII線に沿う断面図。 図２１のXXIII-XXIII線に沿う断面図。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 基本構成
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
相変化（相転移）とは以下のものを含む。
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化（金属-超伝導体転移など）
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになるが、本明細書では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどからなる素子を意味するものとする。
また、本発明は、可変抵抗素子をメモリ素子とするReRAMや、相変化素子をメモリ素子とするPCRAMなどの抵抗変化メモリを対象とする。これらの抵抗変化メモリは、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるからである。
クロスポイント型メモリセルアレイでは、選択されたメモリ素子のみに電流を流すために、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。
バイポーラ動作は、例えば、磁気ランダムアクセスメモリなどの書き込みに際して双方向電流が必要とされるメモリに採用される。また、本発明の抵抗変化メモリをバイポーラ動作させることも可能である。
なお、本発明の抵抗変化メモリは、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させるユニポーラ動作を用いて説明する。
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリ）をユニポーラ動作させる場合、整流素子には、セット／リセット動作及び読み出し動作を正確に行うために、順バイアスが印加されたときの電流が大きく、かつ、逆バイアスが印加されたときの電流が小さく、破壊電圧が大きい、という特性が要求される。
ここで、整流素子がp-i-nダイオードから構成される場合を検討する。
p-i-nダイオードとは、p型半導体層（陽極層）とn型半導体層（陰極層）との間に真性半導体層(intrinsic semiconductor layer)を有するダイオードのことである。
また、真性半導体層とは、伝導電子密度と正孔密度とが等しい半導体、理想的には、不純物を全く含まない半導体として定義されるが、極微量のp型不純物又はn型不純物を含む場合であっても、その濃度が真性キャリア密度に対してはるかに低いとみなされるときは、真性半導体層として取り扱うものとする。
p-i-nダイオードにおいて、上述の特性を満たすためには、特に、真性半導体層を厚くする必要がある。例えば、真性半導体層は、100nm以上に設定される。
これは、ウェハプロセス時に、p型半導体層内に含まれるp型不純物（ボロンなど）の拡散及びn型半導体層内に含まれるn型不純物（リンなど）の拡散によるダイオード特性の変化を防止するためであり、真性半導体層の厚さは、p型不純物の拡散長及びn型不純物の拡散長に基づいて決定される。
しかし、p-i-nダイオードが厚くなると、それを加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合を考えると、一般的には、クロスポイント型メモリセルアレイの三次元化を実現するためには、p-i-nダイオード（非オーミック素子）の厚さは、80nm以下にすることが必要である。
そこで、本発明では、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くするために、p-i-nダイオードのp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域を配置する。
この拡散防止領域は、炭素、窒素、弗素又は酸素の存在によって、p型不純物及びn型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
但し、拡散防止領域内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域の抵抗値の上昇によるダイオード特性の劣化が生じないように、１％以下にする。
このように、p型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を配置することにより、p型不純物及びn型不純物の拡散が防止されるため、真性半導体層を5〜80nmの範囲内の値に薄くすることができる。
結果として、p-i-nダイオードの厚さは、80nm以下にすることができる。
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
２． 実施形態
(1) 全体図
図１は、抵抗変化メモリの主要部を示している。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイのスタック構造から構成される。
クロスポイント型メモリセルアレイ２の第一方向の一端には、第一制御回路３が配置され、第一方向に交差する第二方向の一端には、第二制御回路４が配置される。
第一及び第二制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの一つを選択する。
第一制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第二制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第一及び第二制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／消去／読み出しを制御する。
第一及び第二制御回路３，４は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
ここで、抵抗変化メモリ１においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
アドレス信号は、アドレスバッファ９を経由して、第一及び第二制御回路３，４に入力される。
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
(2) メモリセルアレイ
図２は、クロスポイント型メモリセルアレイを示している。
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
同図では、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、スタックされるメモリセルアレイの数は、２つ以上であればよい。
メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と整流素子とから構成される。
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第一方向に延びる。
これら導電線は、ワード線又はビット線として機能する。
最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
(3) セルユニット
図３は、二つのメモリセルアレイ内のセルユニットを示している。
ここでは、例えば、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図２における二つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子と整流素子とから構成される。
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
図４及び図５は、メモリ素子と整流素子の接続関係を示している。
一つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。従って、二つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
同図のａ〜ｐは、この１６通りの接続関係を表している。
セルユニットＣＵ１，ＣＵ２において、図面上、下側が半導体基板側である。
本発明は、これら１６通りの接続関係の全てに対して適用可能であるが、以下の説明では、主としてａの接続関係を例にする。
(4) 第一及び第二制御回路のレイアウト
図６及び図７は、第一及び第二制御回路のレイアウトの第一例を示している。
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図６に示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
メモリセルアレイＭｓ＋１は、図７に示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
但し、ｓは、１，３，５，７，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の一端には、スイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御されるＮチャネルＦＥＴ(field effect transistor)から構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
図８は、第一及び第二制御回路のレイアウトの第二例を示している。
第二例のレイアウトが第一例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第一方向の両端に、それぞれ第一制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第二方向の両端に、それぞれ第二制御回路４が配置されることにある。
但し、ｓは、１，５，９，１３，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の両端には、それぞれスイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の両端には、それぞれスイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
(5) 動作
上述の抵抗変化メモリの動作について説明する。
図９は、二つのメモリセルアレイを示している。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。
セルユニットＣＵ１，ＣＵ２内のメモリ素子及び整流素子の接続関係は、図４のａに相当する。
A. セット動作
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作を行う場合について説明する。
選択セルユニットＣＵ１-selの初期状態は、消去（リセット）状態である。
また、リセット状態を高抵抗状態（100kΩ〜1MΩ）とし、セット状態を低抵抗状態（1KΩ〜10kΩ）とする。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのセット電流Ｉ-setが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、1〜2Vの電圧を印加し、そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流密度としては、1×105〜1×107A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
B. リセット動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、1〜3Vの電圧を印加し、そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流密度としては、1×103〜1×106A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
尚、セット電流Ｉ-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットＣＵ１-sel内のメモリ素子に印加する電圧値は、メモリ素子を構成する材料に依存する。
C. 読み出し動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
従って、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
(6) 整流素子
本発明の抵抗変化メモリに使用される整流素子（非オーミック素子）について詳細に説明する。セルユニット内のメモリ素子と整流素子との接続関係については、図２のａを例にとる。
A. 比較例
図１０は、p-i-nダイオードの構造を示している。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、真性(intrinsic)半導体層１４、p型半導体層１５及び電極層１６がスタックされる。真性半導体層１４は、不純物がドープされない半導体層又は真性キャリア密度に対して無視できる程度の極微量の不純物を含む半導体層のことである。
p-i-nダイオードＤ-pinは、n型半導体層１３、真性半導体層１４及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
このようなp-i-nダイオードＤ-pinでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるp-i-nダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、p-i-nダイオードＤ-pinの第三方向の厚さは、100nm〜200nmの範囲内の値に設定される。例えば、n型半導体層１３を15nmとし、真性半導体層１４を120nmとし、p型半導体層１５を15nmとし、p-i-nダイオードＤ-pinの厚さを150nmとする。
真性半導体層１４を比較的厚くしたのは、図１１に示すように、n型半導体層１３内に含まれるn型不純物（例えば、リン）の拡散及びp型半導体層１５内に含まれるp型不純物（例えば、ボロン）の拡散を考慮したためである。
しかし、次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、整流素子を加工した後にできる溝の幅は、30nm以下になる一方、その高さは、メモリ素子及び電極層の厚さを含めると、100nmを超えることになる。
このため、溝のアスペクト比が大きくなり、クロスポイント型メモリセルアレイの三次元化には不利となる。
一般的には、次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、クロスポイント型メモリセルアレイの三次元化を実現するためには、整流素子（非オーミック素子）の厚さは、80nm以下にすることが望まれる。
B. 第一実施例
図１２は、第一実施例に係わるp-i-nダイオードの構造を上面からみた図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、真性半導体層１４、p型半導体層１５及び電極層１６がスタックされる。p-i-nダイオードＤ-pinは、n型半導体層１３、真性半導体層１４及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子（ＲＥ）１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
p-i-nダイオードＤ-pinのn型半導体層１３の真性半導体層１４側の端部及びp型半導体層１５の真性半導体層１４側の端部には、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Ｘが配置される。
本例では、拡散防止領域Ｘは、真性半導体層１４の全体を含んでいる。
ここで、n型半導体層１３内に含まれるn型不純物の濃度は、1×1020 atoms/cm3以上に設定される。また、p型半導体層１５内に含まれるp型不純物の濃度は、1×1020 atoms/cm3以上に設定される。1×1020 atoms/cm3以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができるからである。
拡散防止領域Ｘは、図１４に示すように、炭素、窒素、弗素又は酸素の存在によって、n型不純物及びp型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
但し、拡散防止領域Ｘ内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域Ｘの抵抗値の上昇によるダイオード特性の劣化が生じないように、１％以下にする。
このように、n型半導体層１３の真性半導体層１４側の端部及びp型半導体層１５の真性半導体層１４側の端部に拡散防止領域Ｘを配置することにより、n型不純物及びp型不純物の拡散が防止されるため、真性半導体層１４を5〜80nmの範囲内の値に薄くすることができる。
このようなp-i-nダイオードＤ-pinは、その第三方向の厚さを80nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
具体的には、p-i-nダイオードＤ-pinの第三方向の厚さは、25nm〜80nmの範囲内の値に設定される。例えば、n型半導体層１３を20nmとし、真性半導体層１４を5nmとし、p型半導体層１５を20nmとすれば、p-i-nダイオードＤ-pinの厚さは、45nmとなる。
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
C. 第二実施例
図１５は、第二実施例に係わるp-i-nダイオードの構造を上面からみた図である。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う断面図である。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、真性半導体層１４、p型半導体層１５及び電極層１６がスタックされる。p-i-nダイオードＤ-pinは、n型半導体層１３、真性半導体層１４及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子（ＲＥ）１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
p-i-nダイオードＤ-pinのn型半導体層１３の真性半導体層１４側の端部及びp型半導体層１５の真性半導体層１４側の端部には、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Ｘが配置される。
本例では、拡散防止領域Ｘは、n型半導体層１３と真性半導体層１４との界面及びp型半導体層１５と真性半導体層１４との界面に存在する。
ここで、拡散防止領域Ｘは、炭素が第三の方向に層状に形成されていなくてもよく、ドット状に形成されていてもよく、さらに、第一及び第二方向における平面上にドット状に形成されていてもよい。拡散防止領域Ｘがドット状に形成されていても、n型不純物及びp型不純物をトラップ又は反射することができるからである。
ここで、n型半導体層１３内に含まれるn型不純物の濃度は、1×1020 atoms/cm3以上に設定される。また、p型半導体層１５内に含まれるp型不純物の濃度は、1×1020 atoms/cm3以上に設定される。1×1020 atoms/cm3以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができるからである。
拡散防止領域Ｘは、図１７に示すように、炭素、窒素、弗素又は酸素の存在によって、n型不純物及びp型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
但し、拡散防止領域Ｘ内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域Ｘの抵抗値の上昇によるダイオード特性の劣化が生じないように、１％以下にする。
このように、n型半導体層１３の真性半導体層１４側の端部及びp型半導体層１５の真性半導体層１４側の端部に拡散防止領域Ｘを配置することにより、n型不純物及びp型不純物の拡散が防止されるため、真性半導体層１４を5〜80nmの範囲内の値に薄くすることができる。
このようなp-i-nダイオードＤ-pinは、その第三方向の厚さを80nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
具体的には、p-i-nダイオードＤ-pinの第三方向の厚さは、25nm〜80nmの範囲内の値に設定される。例えば、n型半導体層１３を20nmとし、真性半導体層１４を5nmとし、p型半導体層１５を20nmとすれば、p-i-nダイオードＤ-pinの厚さは、45nmとなる。
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
(7) 製造方法
本発明に係わるp-i-nダイオードの製造方法について説明する。
図１８及び図２１は、本発明に係わるp-i-nダイオードの構造を上面からみた図である。図１９及び図２２は、それぞれ、図１８及び図２１のＸＶＸ−ＸＶＸ線に沿う断面図であり、図２０及び図２３は、それぞれ、図１８及び図２１のＸＸ−ＸＸ線に沿う断面図である。
まず、図１８乃至図２０に示すように、第一導電層上に電極層１２を形成する。
また、エピタキシャル成長により、電極層１２上に、例えば、アモルファスエピタキシャル層を形成する。
アモルファスエピタキシャル層は、n型不純物がドープされるn型半導体層１３と、炭素、窒素、弗素及び酸素の少なくとも一つを含む真性半導体層１４と、p型不純物がドープされるp型半導体層１５とから構成される。
なお、n型半導体層１３と、炭素、窒素、弗素及び酸素の少なくとも一つを含む真性半導体層１４と、p型不純物がドープされるp型半導体層１５とは、それぞれ、成膜時における成膜ガスの組成を変化させることにより製造できる。
ここで、本例の製造方法は、第一実施例の構造に対応するため、真性半導体層１４の全体に、炭素、窒素、弗素及び酸素の少なくとも一つを含ませている。
また、第二実施例の構造を製造するには、例えば、まず、リンまたはヒ素を含有するガスを加えてn型半導体層１３の成膜し、この後、リンまたはヒ素を含有するガスに代えてアセチレンガスまたはエチレンガスを加えて一定時間成膜し、この後、アセチレンガスまたはエチレンガスを加えるのを止め、この後、アモルファスエピタキシャル層の成膜を行う。
その結果、n型半導体層１３と真性半導体層１４との界面に炭素を含む拡散防止領域を形成することができる。
同様に、真性半導体層１４を一定の膜厚で成膜した後、アセチレンガスまたはエチレンガスを加えて一定時間成膜する。この後、アセチレンガスに代えてボロン含有ガスを加え、アモルファスエピタキシャル層の成膜を行う。
その結果、真性半導体層１４とｐ型半導体層１５との界面に炭素を含む拡散防止領域を形成することができる。
また、エピタキシャル層は、アモルファス状態としているが、多結晶状態とすることも可能である。エピタキシャル成長の前に、単結晶状態の下地を形成すれば、単結晶エピタキシャル層を形成することもできる。
この単結晶エピタキシャル層は、アモルファス状態と比べて欠陥がほとんど無いため、逆方向バイアス時のリーク電流を減らすことができる。また、n型半導体層１３及びp型半導体１５から真性半導体層１４への不純物拡散を効果的に防止することができる。
次に、p型半導体層１５上に電極層１６を形成し、電極層１６上にメモリ素子（ＲＥ）１７を形成し、メモリ素子１７上に電極層１８を形成する。メモリ素子１７は、例えば、二元系又は三元系の金属酸化物をスパッタ法により堆積することにより形成される。
また、電極層１８上にマスク層１９を形成する。このマスク層１９は、第一方向に延びるラインパターンを有する。
そして、マスク層１９をマスクにして、第一回ＲＩＥ(reactive ion etching)により、電極層１８、メモリ素子１７、電極層１６、p型半導体層１５、真性半導体層１４、n型半導体層１３、電極層１２及び第一導電層を、順次エッチングする。
その結果、第一導電層は、第一方向に延びる導電線Ｌ２（ｉ）となり、かつ、導電線Ｌ２（ｉ）上には、セルユニットＣＵ２の第二方向の側面が形成される。
この後、マスク層１９は、除去される。
次に、図２１乃至図２３に示すように、ＬＰＣＶＤ法により、絶縁層（例えば、酸化シリコン）２０を形成し、この絶縁層２０により第一回ＲＩＥ時にセルユニットＣＵ２の第二方向の側面側に形成された溝を満たす。
また、絶縁層２０の上面を平坦化し、絶縁層２０の上面と電極層１８の上面とが、第三方向のほぼ同じ位置に配置されるようにする。
そして、電極層１８上及び絶縁層２０上に第二導電層を形成し、第二導電層上にマスク層２１を形成する。このマスク層２１は、第二方向に延びるラインパターンを有する。
そして、マスク層２１をマスクにして、第二回ＲＩＥにより、第二導電層、絶縁層２０、電極層１８、メモリ素子１７、電極層１６、p型半導体層１５、真性半導体層１４、n型半導体層１３及び電極層１２を、順次エッチングする。
その結果、第二導電層は、第二方向に延びる導電線Ｌ３（ｊ）となり、かつ、導電線Ｌ２（ｉ）上には、セルユニットＣＵ２の第一方向の側面が形成される。即ち、導電線Ｌ２（ｉ）と導電線Ｌ３（ｊ）との間には、直列接続されるp-i-nダイオードＤ-pin及びメモリ素子（ＲＥ）１７からなるセルユニットＣＵ２が形成される。
この後、マスク層２１は、除去される。
また、ＬＰＣＶＤ法により、絶縁層（例えば、酸化シリコン）を形成し、この絶縁層により第二回ＲＩＥ時にセルユニットＣＵ２の第一方向の側面側に形成された溝を満たす。
さらに、この絶縁層の上面を平坦化する。
以上の工程により、本発明に係わるp-i-nダイオードが形成される。
尚、以上の工程を繰り返すことにより三次元クロスポイント型メモリセルアレイが完成する。但し、最も上のメモリセルアレイを形成する場合以外については、図２１乃至図２３の工程において、導電線Ｌ３（ｊ）となる第二導電層とマスク層と２１との間に、セルユニットＣＵ２上の別のセルユニットとなるスタック構造（セルユニットＣＵ２と同じ構造）が形成される。
(8) 材料例
以下、p-i-nダイオードを整流素子とする抵抗変化メモリの材料例を説明する。
p-i-nダイオードを構成するp型半導体層、真性半導体層及びn型半導体層は、ぞれぞれ、Si、 SiGe、 SiC、 Ge、 C、 GaAs、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
p型半導体層（陽極層）は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO・SnO2のうちの一つであるのが好ましい。
n型半導体層（陰極層）は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つであるのが好ましい。
p型半導体層、真性半導体層及びn型半導体層の結晶状態は、アモルファス状態、単結晶状態及び多結晶状態のいずれであっても構わない。
ワード線／ビット線として機能する導電線は、W 、 WSi、 NiSi、 CoSiなどから構成される。
電極層は、Pt、 Au、 Ag、 TiAlN、 SrRuO、 Ru、 RuN、 Ir、 Co、 Ti、 TiN、 TaN、 LaNiO、 Al、 PtIrOx、 PtRhOx、 Rh、 TaAlNなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
メモリ素子は、例えば、二元系又は三元系の金属酸化物から構成される。
(9) 効果
本発明の拡散防止領域を有するp-i-nダイオードを抵抗変化メモリの整流素子として使用すれば、整流性を維持しつつ、その厚さを、コンベンショナルなp-i-nダイオードに比べて1/2〜1/5にすることができる。
言い換えると、本発明のp-i-nダイオードの厚さをコンベンショナルなp-i-nダイオードと同じにした場合、逆バイアスが印加された状態の本発明のp-i-nダイオードの逆方向電流は、同一の逆バイアスが印加された状態のコンベンショナルなp-i-nダイオードのそれに比べて2桁以上小さくなる。
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。
また、p-i-nダイオードの陽極層及び陰極層は、共に半導体から構成されるため、半導体のフェルミ準位を変えることにより整流性の制御を行うことができる。特に、順バイアス時において、電子を注入する側のn型半導体層のフェルミ準位を相対的に高くし、電子を受ける側のp型半導体層のフェルミ準位を相対的に低くすることにより、整流性を高めることができる。
また、第二実施例のように、p-i-nダイオードＤ-pinのn型半導体層１３の真性半導体層１４側の端部及びp型半導体層１５の真性半導体層１４側の端部のみに、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Ｘが配置されることにより、真性半導体層１４の抵抗を下げることができる。その結果、順方向電流を稼ぐことができる。
３． 適用例
本発明の抵抗変化メモリは、現在、製品化されている機器に使用されているメモリ、例えば、磁気メモリ、ＮＡＮＤフラッシュメモリ、ダイナミックランダムアクセスメモリなどにとって変わる次世代ユニバーサルメモリとして非常に有望である。
このため、本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して適用可能である。
４． むすび
本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオードを薄くすることができる。また、本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオードの特性の劣化も少なくすることができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の抵抗変化メモリは、次世代ユニバーサルメモリとして産業上のメリットは多大である。
１： 抵抗変化メモリ、 ２： クロスポイント型メモリセルアレイ、 ３： 第一制御回路、 ４： 第二制御回路、 ５： ホスト、 ６： コマンド・インターフェイス回路、 ７： データ入出力バッファ、 ８： ステートマシーン、 ９： アドレスバッファ、 １０： パルスジェネレータ、 １１： 半導体基板、 １２，１６，１８： 電極層、 １３： n型半導体層（陰極層）、 １４： 真性半導体層、 １５： p型半導体層（陽極層）、 １７： メモリ素子、 ２０： 絶縁層、 １９，２１： マスク層、 Ｘ： 拡散防止領域。

Claims (5)

  1. 第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを具備し、
    前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させ、
    前記整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードであり、
    前記p-i-nダイオードは、少なくとも前記p型半導体層の前記真性半導体層側の端部及び前記n型半導体層の前記真性半導体層側の端部に、それぞれ、拡散防止領域を有することを特徴とする抵抗変化メモリ。
  2. 前記拡散防止領域は、炭素、窒素、弗素及び酸素の少なくとも一つを含み、
    前記拡散防止領域内に含まれる前記炭素、前記窒素、前記弗素又は前記酸素の濃度は、１％以下であることを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 前記拡散防止領域は、前記真性半導体層の全体を含んでいることを特徴とする請求項１又は２に記載の抵抗変化メモリ。
  4. 前記p型半導体層内に含まれるp型不純物の濃度及び前記n型半導体層内に含まれるn型不純物の濃度は、それぞれ、1×1020 atoms/cm3以上であることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
  5. 前記p型半導体層、前記n型半導体層及び前記真性半導体層は、エピタキシャル層であることを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
JP2009145473A 2009-06-18 2009-06-18 抵抗変化メモリ Pending JP2011003719A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009145473A JP2011003719A (ja) 2009-06-18 2009-06-18 抵抗変化メモリ
US12/816,815 US20100321979A1 (en) 2009-06-18 2010-06-16 Resistance change memory
US13/673,285 US20130062589A1 (en) 2009-06-18 2012-11-09 Resistance change memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009145473A JP2011003719A (ja) 2009-06-18 2009-06-18 抵抗変化メモリ

Publications (1)

Publication Number Publication Date
JP2011003719A true JP2011003719A (ja) 2011-01-06

Family

ID=43354218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009145473A Pending JP2011003719A (ja) 2009-06-18 2009-06-18 抵抗変化メモリ

Country Status (2)

Country Link
US (2) US20100321979A1 (ja)
JP (1) JP2011003719A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133149A1 (en) * 2009-12-04 2011-06-09 Sonehara Takeshi Resistance change memory and manufacturing method thereof
JP2013069930A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5531296B2 (ja) 2008-09-02 2014-06-25 株式会社東芝 不揮発性半導体記憶装置
WO2011064801A1 (en) 2009-11-30 2011-06-03 Andrea Redaelli Memory including a low thermal budget selector switch on a variable resistance memory cell
JP5611574B2 (ja) 2009-11-30 2014-10-22 株式会社東芝 抵抗変化メモリ及びその製造方法
JP2011165854A (ja) 2010-02-09 2011-08-25 Toshiba Corp 記憶装置及びその製造方法
JP5161911B2 (ja) 2010-03-25 2013-03-13 株式会社東芝 抵抗変化メモリ
US8395140B2 (en) 2010-07-09 2013-03-12 Micron Technology, Inc. Cross-point memory utilizing Ru/Si diode
US20130234237A1 (en) * 2012-03-12 2013-09-12 Force Mos Technology Co. Ltd. Semiconductor power device integrated with clamp diodes having dopant out-diffusion suppression layers
US9257431B2 (en) * 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
US9679945B2 (en) * 2015-09-04 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9741764B1 (en) 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
KR102323249B1 (ko) * 2017-03-28 2021-11-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US10580976B2 (en) * 2018-03-19 2020-03-03 Sandisk Technologies Llc Three-dimensional phase change memory device having a laterally constricted element and method of making the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009002476A2 (en) * 2007-06-25 2008-12-31 Sandisk 3D Llc Nonvolatile memory device containing a carbon- or nitrogen-doped diode and methods of making andoperating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285464B2 (en) * 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US7265049B2 (en) * 2002-12-19 2007-09-04 Sandisk 3D Llc Ultrathin chemically grown oxide film as a dopant diffusion barrier in semiconductor devices
US7606059B2 (en) * 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US8072791B2 (en) * 2007-06-25 2011-12-06 Sandisk 3D Llc Method of making nonvolatile memory device containing carbon or nitrogen doped diode
JP5175525B2 (ja) * 2007-11-14 2013-04-03 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009002476A2 (en) * 2007-06-25 2008-12-31 Sandisk 3D Llc Nonvolatile memory device containing a carbon- or nitrogen-doped diode and methods of making andoperating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133149A1 (en) * 2009-12-04 2011-06-09 Sonehara Takeshi Resistance change memory and manufacturing method thereof
US8481988B2 (en) * 2009-12-04 2013-07-09 Kabushiki Kaisha Toshiba Resistance change memory and manufacturing method thereof
US9203021B2 (en) 2009-12-04 2015-12-01 Kabushiki Kaisha Toshiba Resistance change memory and manufacturing method thereof
JP2013069930A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20130062589A1 (en) 2013-03-14
US20100321979A1 (en) 2010-12-23

Similar Documents

Publication Publication Date Title
JP2011003719A (ja) 抵抗変化メモリ
JP5443965B2 (ja) 半導体記憶装置
JP5388710B2 (ja) 抵抗変化メモリ
US8450714B2 (en) Semiconductor memory device including variable resistance element or phase-change element
JP4981304B2 (ja) 一つの抵抗体及び一つのダイオードを有する不揮発性メモリ素子及び不揮発性メモリ素子アレイ
US8987696B2 (en) Resistance change memory and method of manufacturing the same
US8023312B2 (en) Nonvolatile semiconductor memory device
KR102356740B1 (ko) 스위치 소자 및 기억 장치
US9203021B2 (en) Resistance change memory and manufacturing method thereof
US8759806B2 (en) Semiconductor memory device
US8586978B2 (en) Non-volatile memory device including diode-storage node and cross-point memory array including the non-volatile memory device
KR20070090328A (ko) 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
JP2011233551A (ja) 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置
JP5558085B2 (ja) 抵抗変化メモリ
US20110068315A1 (en) Semiconductor memory device including resistance-change memory
JP5269010B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130716

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130910