JP2011097504A - 電源回路 - Google Patents

Abstract

【課題】増幅器に用いられる電源回路で、ＤＣ／ＤＣコンバータ１５のスイッチング損失が増えて効率が劣化することを防ぐ。
【解決手段】線形増幅器１２と、ＤＣ／ＤＣコンバータ１５と、線形増幅器１２からの出力電流値を検出する電流検出器１４と、電流検出器１４により検出された電流値を入力するヒステリシスコンパレータ１３と、ヒステリシスコンパレータ１３からの出力信号を入力して、ヒステリシスコンパレータ１３からの入力信号が変化するタイミングの時間間隔が一定時間以上となるように（又は、一定時間を超えるように）当該入力信号の変化を制限して、その結果の信号をＤＣ／ＤＣコンバータ１５のスイッチングを行う制御信号として出力するスイッチング間隔制限回路２１１、２１２と、を備えた。
【選択図】 図１

Description

本発明は、電源回路に関し、例えば、広帯域な包絡線信号を入力したときに、ＤＣ／ＤＣコンバータのスイッチング損失が増えて効率が劣化することを防ぐことができる電源回路に関する。

従来、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）信号やマルチキャリア信号のような無線周波信号を電力増幅する場合には、共通増幅器に歪補償機能を付加して、共通増幅器の動作範囲を飽和領域付近にまで広げることで、低消費電力化が図られていた。歪補償機能として、フィードフォワード歪補償機能やプリディストーション歪補償機能などがあるが、歪補償だけでは低消費電力化に限界が近付いている。このため、近年、飽和型の増幅器を使用して高効率化する方法が注目されている。特に、飽和型の増幅器の電源を変動させる方式が有効であると考えられている。

また、送信機の電力増幅器への要求として、設置場所の制約や据付コストの低減のために、小型化や軽量化が強く求められている。装置の体積や重量としては、電力損失によって発生する熱を放熱するための放熱フィンが多くを占めるが、電力効率を改善することで放熱フィンを小さくすることが可能になり、小型化や軽量化に寄与することができる。

電力効率を改善する方法として、飽和型の電力増幅器の電源電圧を変動させるＥＥＲ（Ｅｎｖｅｌｏｐｅ Ｅｌｉｍｉｎａｔｉｏｎ ａｎｄ Ｒｅｓｔｏｒａｔｉｏｎ）方式がある。
図３には、従来技術に係る飽和型の増幅器を用いて電源を変動させるＥＥＲ方式の構成例を示してある。
本構成例では、入力端（入力端子）１０１と出力端（出力端子）１０２との間に、分配器１１１と、一方の分配経路に設けられる包絡線検出器１１２及び電源回路１１３と、他方の分配経路に設けられるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）リミット増幅器１１４及び主増幅器１１５を備えている。

入力端１０１から入力されたＲＦ信号が、分配器１１１により分配される。
分配された信号の一方については、包絡線検出器１１２により包絡線が検出され、検出された包絡線の信号（振幅情報）に従って電源回路１１３の電源出力が変動させられる。これにより、電源回路１１３は、入力される包絡線信号に従って、主増幅器１１５の電源電圧を変動させる。
分配された他方のＲＦ信号については、ＲＦリミット増幅器１１４により振幅変動分が取り除かれて、位相成分の情報のみを保ちながら主増幅器１１５により飽和状態で増幅される。
ここで、主増幅器１１５の電源（電源回路１１３からの電源）は振幅情報に従って変動するため振幅情報は復元され、増幅器（主増幅器１１５）は常に飽和状態で使用される（動作する）ため効率が良く、高効率となる。

主増幅器１１５は飽和状態で動作するため高効率となるが、ＥＥＲ方式の全体効率については、電源回路１１３の効率も重要になってくる。例えば、Ｗ（Ｗｉｄｅｂａｎｄ）−ＣＤＭＡ信号やＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）信号のような広帯域信号の包絡線信号の帯域は広く、電源回路１１３は高速に動作する必要がある。

例えば、ＣＤＭＡ信号やマルチキャリア信号のような広帯域の包絡線情報の帯域は広く、高速に動作する電源回路として、図４に示されるような電源を変動させる包絡線増幅器が知られている（例えば、非特許文献１参照。）。
図４には、電源を変動させる包絡線増幅器の構成例（電源回路の構成例）を示してある。
この方法では、オーディオアンプなどに採用されているリニア増幅器で補助されたスイッチング電源を応用している。一般的には、リニアアシストクラスＢＤ増幅器と言われている（例えば、非特許文献２、非特許文献３参照。）。

本例の包絡線増幅器は、入力端（入力端子）１と出力端（出力端子）２との間に、オペアンプ１２と、ヒステリシスコンパレータ１３と、電流検出器１４と、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）／ＤＣコンバータ１５を備えている。
ＤＣ／ＤＣコンバータ１５は、電源電圧３１と、スイッチ素子３２と、ダイオード３３と、インダクタンス３４から構成されている。
また、図４には、ノードＰ、Ｐ１、Ｐ２を示してある。

このように、この回路は、広帯域な電圧源のオペアンプ１２と、高効率なＤＣ／ＤＣコンバータ１５と、制御回路であるヒステリシスコンパレータ１３及び電流検出器１４で構成されている。
この回路の動作は、（１）追従モードと、（２）非追従モードに分かれる。

（１）追従モードについて説明する。
図３に示される包絡線検出器１１２で検出された信号が、入力端１に入力され、オペアンプ１２により電圧源へ変換される。包絡線検出器１１２からの出力がＤＣ分である場合には、電流検出器１４のノードＰ１の電圧が上がり、ヒステリシスコンパレータ１３がスイッチ素子３２をオンさせるように動く。スイッチ素子３２とインダクタンス３４の接続点のノードＰに電源電圧３１が印加され、インダクタンス３４を経由して出力端２の電圧が徐々に上昇する。

出力端２がオペアンプ１２からの出力より高くなるとノードＰ２が高くなり、ヒステリシスコンパレータ１３はスイッチ素子３２をオフさせる。インダクタンス３４を流れていた電流はダイオード３３経由で流れ、出力端２は徐々に低下し、ヒステリシスコンパレータ１３はスイッチ素子３２をオンさせて、繰り返し動作になる。すなわち、自ら発振して制御する。
この自励周波数は自由度のあるヒステリシス幅と、インダクタンス３４と、電源電圧３１と、電流検出器１４の抵抗値で決まるが、高く設定すると、スイッチング損失が増加し或いはスイッチ素子３２の限界値を超えるため、限度はある。

また、包絡線検出器１１２からの出力がＤＣとＡＣ成分でありそれが低周波分である場合には、先ほどのＤＣの場合と同様に、ＤＣ／ＤＣコンバータ１５のＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）が追従して、出力電力は効率が良いＤＣ／ＤＣコンバータから供給される。

（２）非追従モードについて説明する。
包絡線検出器１１２からの出力がＤＣとＡＣ成分でありそれが高周波に高くなると、ＤＣ／ＤＣコンバータ１５のＰＷＭは追従しなくなり、オペアンプ１２から供給することになる。つまり、包絡線検出器１１２からの出力がＤＣと高い周波数のＡＣになると、ＤＣ／ＤＣコンバータ１５の出力ではインダクタンス３４で高い周波数のＡＣ成分が除去されるため、ＤＣ／ＤＣコンバータ１５から供給されるのはＤＣ成分と低い周波数のＡＣ成分となり、高い周波数のＡＣ成分はオペアンプ１２から供給することになる。
このとき、電流検出器１４のノードＰ１とノードＰ２の両端にＤＣ電流とＡＣ高周波成分が発生し、ヒステリシスコンパレータ１３からの出力はＡＣ成分の高周波を基本とする周波数でスイッチ素子３２を動かす。

この電源回路の効率を図る方法としては、例えば、自励周波数を高くして追従することができるＡＣ成分を高い周波数（高域分）にまで可能にすることだが、ＷｉＭＡＸやＬＴＥなどの通信システムの帯域は広く、また、包絡線信号の帯域は更に広くなり限度がある。
従って、追従モードの場合には、ＤＣ／ＤＣコンバータ１５から出力端２へ供給して効率が良く、また、非追従モードの場合には、高い周波数のＡＣ成分はオペアンプ１２からの供給となり、低い周波数のＡＣ成分とＤＣ成分はオペアンプ１２と効率の悪くなったＤＣ／ＤＣコンバータ１５からの供給となる。

図５（ａ）には、追従モード（ＤＣ）におけるノードＰの電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸はノードＰの電圧を表している。
図５（ｂ）には、追従モード（ＤＣ）における電流検出器１４の電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸は電流検出器１４の電圧を表している。
図６（ａ）には、非追従モード（ＤＣ＋ＡＣ）におけるノードＰの電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸はノードＰの電圧を表している。
図６（ｂ）には、非追従モード（ＤＣ＋ＡＣ）における電流検出器１４の電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸は電流検出器１４の電圧を表している。

図５（ａ）、（ｂ）に示されるように、追従モードのＤＣ成分の場合には、ノードＰの電圧は矩形波となり高効率スイッチング動作するが、図６（ａ）、（ｂ）に示されるように、非追従モードのＤＣ及びＡＣ高周波の場合には、スイッチング動作が入力と同じ高域分周波数となり、ノードＰの波形が矩形波から台形波になりスイッチングロスが増大する。

以上のように、本例の電源回路では、低い周波数成分は、高効率であるＤＣ／ＤＣコンバータ１５から供給し、高い周波数成分は、高速動作が可能なオペアンプ１２から供給することで、高効率で高速な動作が可能となる。

"Ａｎ Ｉｍｐｒｏｖｅｄ Ｐｏｗｅｒ−Ａｄｄｅｄ Ｅｆｆｉｃｉｅｎｃｙ １９−ｄＢｍ Ｈｙｂｒｉｄ Ｅｎｖｅｌｏｐｅ Ｅｌｉｍｉｎａｔｉｏｎ ａｎｄ Ｒｅｓｔｏｒａｔｉｏｎ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ ｆｏｒ ８０２．１１ｇ ＷＬＡＮ Ａｐｐｌｉｃａｔｉｏｎｓ"、ＩＥＥＥ ＭＴＴ、ＶＯＬ．５４、ＮＯ．１２、２００６ "Ａ Ｃｌａｓｓ Ｂ Ｓｗｉｔｃｈ−Ｍｏｄｅ Ａｓｓｉｓｔｅｄ Ｌｉｎｅａｒ Ａｍｐｌｉｆｉｅｒ"、ＩＥＥＥ ＰＥ、ＶＯＬ．１８、ＮＯ．６、２００３ "Ｓｅｒｉｅｓ− ｏｒ Ｐａｒａｌｌｅｌ−Ｃｏｎｎｅｃｔｅｄ Ｃｏｍｐｏｓｉｔｅ Ａｍｐｌｉｆｉｅｒｓ"、ＩＥＥＥ ＰＥ、 Ｎｏ．１、１９８６

上述した図４に示される電源回路では、自励周波数を高くして追従できるＡＣ成分を増やすことで、つまり、高効率なＤＣ／ＤＣコンバータ１５から出力するエネルギーの割合を増やすことで、電源回路の高効率化を試みるが、ＷｉＭＡＸやＬＴＥなどの広帯域な通信システムでは、包絡線も広帯域になるため、ＤＣ／ＤＣコンバータ１５のスイッチング周波数を上げると、スイッチング損失が大きくなり、電源回路の効率は低下する。

そこで、広帯域な通信システムでは、周波数が低いＡＣ成分は効率の高いＤＣ／ＤＣコンバータ１５から供給し、周波数が高いＡＣ成分はオペアンプ１２から供給するように、回路定数を設定する。しかしながら、この場合においても、電流検出器１４はオペアンプ１２から供給される高いＡＣ成分を検出し、ヒステリシスコンパレータ１３の閾値を超えれば、ＤＣ／ＤＣコンバータ１３のスイッチ素子３２がスイッチングして損失が増えることで、電源回路の効率は劣化してしまう。

図７（ａ）、（ｂ）を参照して、ＤＣ／ＤＣコンバータ１５のスイッチ素子３２の損失について説明する。
図７（ａ）には、スイッチ素子３２に流れる電流Ｉの時間波形と、電源電圧３１とノードＰとの間にかかる電圧Ｖの時間波形の一例を示してある。横軸は時間ｔを表しており、縦軸は振幅を表している。
図７（ｂ）には、スイッチ素子３２の損失の一例を示してある。横軸は時間ｔを表しており、縦軸は損失を表している。

図７（ａ）、（ｂ）に示されるように、スイッチ素子３２では、オフ（ＯＦＦ）区間の電圧Ｖはある値になるが電流Ｉは流れないため損失は無く、オン（ＯＮ）区間の電流Ｉはある値になるが電圧Ｖが０［Ｖ］であるため損失は無い。スイッチ素子３２の損失として現れるのは、電流Ｉと電圧Ｖが変化する遷移区間である。
なお、本説明では、オン抵抗等による損失は考慮せず、スイッチング損失のみに着目して説明している。

ここで、スイッチング周波数が高くなれば、言い換えれば遷移区間の数が増えれば、損失は大きくなる。従って、スイッチング周波数と効率の関係は、図８に示されるようになる。
図８には、ＤＣ／ＤＣコンバータ１５のスイッチング周波数対効率の特性の一例を示してある。横軸はスイッチング周波数を表しており、縦軸は効率を表している。

また、スイッチング周波数が同じでも、オン区間とオフ区間の比であるデューティ（Ｄｕｔｙ）比と効率の関係は、図９に示されるようになる。
図９には、ＤＣ／ＤＣコンバータ１５のデューティ比対効率の特性の一例を示してある。横軸はデューティ比を表しており、縦軸は効率を表している。
図９に示されるように、デューティ比が０に近くなると、遷移区間が近づき、やがて重なることになり、損失は増えるが、スイッチ素子３２が完全にスイッチングしないために電源電圧３１のエネルギーが出力に変換されないため効率は劣化する。

本発明は、以上のような従来の事情に鑑み為されたもので、例えば、広帯域な包絡線信号を入力したときに、ＤＣ／ＤＣコンバータ（図４の例では、ＤＣ／ＤＣコンバータ１５）のスイッチング損失が増えて効率が劣化することを防ぐことができる電源回路を提供することを目的とする。

（構成例１）上記目的を達成するため、本発明では、増幅器に用いられる電源回路において、次のような構成とした。
すなわち、電圧源となる線形増幅器と、電流源となるＤＣ／ＤＣコンバータと、前記線形増幅器からの出力電流値を検出する電流検出器と、前記電流検出器により検出された電流値を入力するヒステリシスコンパレータと、前記ヒステリシスコンパレータからの出力信号を入力して、前記ヒステリシスコンパレータからの入力信号が変化するタイミングの時間間隔が一定時間以上となるように（又は、一定時間を超えるように）当該入力信号の変化を制限して、その結果の信号を前記ＤＣ／ＤＣコンバータのスイッチングを行う制御信号として出力するスイッチング間隔制限回路と、を備えた。

従って、例えば、広帯域な包絡線信号を入力したときに、ＤＣ／ＤＣコンバータのスイッチング損失が増えて効率が劣化することを防ぐことができる。
ここで、時間間隔が一定時間以上となるように（又は、一定時間を超えるように）することは、時間間隔が一定時間より小さく（短く）ならないように（又は、一定時間以下とならないように）することに相当する。
また、スイッチング間隔制限回路としては、種々な回路構成が用いられてもよい。

（構成例２）本発明では、一構成例として、次のような構成とすることができる。
すなわち、前記スイッチング間隔制限回路は、発振器及びＤフリップフロップ（Ｄ−ＦＦ）により構成され、
前記発振器は、前記Ｄ−ＦＦへクロックの信号を供給し、
前記Ｄ−ＦＦは、前記ヒステリシスコンパレータからの入力信号に対して前記発振器からのクロックの信号に従った変化を与えて、その結果の信号を前記ＤＣ／ＤＣコンバータのスイッチングを行う制御信号として出力する、
ことを特徴とする前記（構成例１）に記載の電源回路。

以上説明したように、本発明に係る電源回路によると、例えば、広帯域な包絡線信号を入力したときに、ＤＣ／ＤＣコンバータのスイッチング損失が増えて効率が劣化することを防ぐことができる。

本発明の一実施例に係る包絡線増幅器の構成例（電源回路の構成例）を示す図である。 各部の波形の一例を示す図である。 従来技術に係る飽和型の増幅器を用いて電源を変動させるＥＥＲ方式の構成例を示す図である。 電源を変動させる包絡線増幅器の構成例（電源回路の構成例）を示す図である。 （ａ）は追従モード（ＤＣ）におけるノードＰの電圧の時間変化の一例を示す図であり、（ｂ）は追従モード（ＤＣ）における電流検出器の電圧の時間変化の一例を示す図である。 （ａ）は非追従モード（ＤＣ＋ＡＣ）におけるノードＰの電圧の時間変化の一例を示す図であり、（ｂ）は非追従モード（ＤＣ＋ＡＣ）における電流検出器の電圧の時間変化の一例を示す図である。 （ａ）はスイッチ素子の電流及び電圧の時間変化の一例を示す図であり、（ｂ）はスイッチ素子の損失の時間変化の一例を示す図である。 ＤＣ／ＤＣコンバータのスイッチング周波数対効率の特性の一例を示す図である。 ＤＣ／ＤＣコンバータのデューティ比対効率の特性の一例を示す図である。

本発明に係る実施例を図面を参照して説明する。
本例では、広帯域の高周波信号により無線通信を行う送信機で使用する電力増幅器の電源回路に適用した場合を示す。
図１には、本発明の一実施例に係る包絡線増幅器の構成例（電源回路の構成例）を示してある。なお、説明の便宜上から、図４に示されるものと同様なものについては同一の符号を用いて示すが、本発明を不要に限定する意図はない。

本例の包絡線増幅器（電源回路）は、入力端（入力端子）１と出力端（出力端子）２との間に、波形整形器２０１と、電圧源となるオペアンプ１２と、ヒステリシスコンパレータ１３と、電流検出器１４と、発振器２１１及びＤフリップフロップ（Ｄ−ＦＦ）２１２と、電流源となるＤＣ／ＤＣコンバータ１５を備えている。
ＤＣ／ＤＣコンバータ１５は、電源電圧３１と、スイッチ素子３２と、ダイオード３３と、インダクタンス３４から構成されている。
また、図１には、ノードＰ、Ｐ１、Ｐ２を示してある。

具体的には、入力端１に波形整形器２０１の入力端が接続されており、波形整形器２０１の出力端がオペアンプ１２の１つの入力端に接続されており、オペアンプ１２の出力端に電流検出器（本例では、抵抗）１４の一端が接続されており、電流検出器１４の他端が出力端２に接続されている。電流検出器１４の両端のノードＰ１、Ｐ２にヒステリシスコンパレータ１３の２つの入力端が接続されている。ヒステリシスコンパレータ１３の出力端にＤ−ＦＦ２１２の入力端が接続されており、発振器２１１の出力端がＤ−ＦＦ２１２のクロックの入力端に接続されている。

スイッチ素子３２には電源電圧３１とＤ−ＦＦ２１２の出力端（間接的に、制御用のヒステリシスコンパレータ１３の出力端）が接続されており、スイッチ素子３２のもう１つの端がインダクタンス３４の一端と接続されており、インダクタンス３４の他端が出力端２と接続されている。接地されたダイオード３３が接地端から反対側への方向を順方向として前記インダクタンス３４の前記一端と接続されている。

本例の包絡線増幅器（電源回路）では、例えば図４に示される回路構成と比べて、波形整形器２０１と発振器２１１及びＤ−ＦＦ２１２を追加してある。
ここで、本例の構成で、Ｄ−ＦＦ２１２から出力される信号は、オンからオフまでの時間（或いは、オフからオンまでの時間）が、発振器２１１の発振周波数Ｆの逆数（１／Ｆ）よりも短い時間になることはない。

包絡線増幅器（電源回路）の入力に対して設けられた波形整形器２０１は、入力電圧があるレベル以下である時にそれを一定電圧（例えば、当該レベル）に保つものである。この理由は、出力端２の負荷である高周波増幅器が低電圧まで対応できないことから、準ＥＥＲ方式或いはＥＴ方式にするためである。

ここで、波形整形器２０１やＥＥＲ方式、準ＥＥＲ方式、ＥＴ方式について説明する。
図１に示される回路では、波形整形器２０１が挿入された実施形態を示した。この理由は、上述したように、本電源回路の負荷である高周波増幅器を駆動するためには一定以上の電圧が必要となることから必要となるためである。そして、この理由のために、入力される包絡線波形を整形することを準ＥＥＲ方式と呼んでいる。

なお、このような波形整形器自体は、現状において実際に本例のような増幅回路を実現する場合に波形整形器を用いて準ＥＥＲ方式とすることが多いために実施例として記載されたものであり、他の構成例として、波形整形器が備えられない構成が用いられてもよい。

ＥＥＲ方式と、準ＥＥＲ方式と、ＥＴ方式については、概略としては、振幅成分の増幅に関して次のような違いがある。
ＥＥＲ方式では、基本的に、入力される振幅成分（包絡線）をそのまま電源回路で増幅する。
準ＥＥＲ方式では、波形整形器などを用いて、波形整形を行い、常に電源回路から直流成分が出力されるようにする。
ＥＴ方式では、振幅成分（包絡線）に完全には追従せず、より低周波成分のみを電源回路により増幅して高周波増幅器を駆動する。

図２には、ヒステリシスコンパレータ１３からの出力の波形と、発振器２１１からの出力の波形と、Ｄ−ＦＦ２１２からの出力の波形について、一例を示してある。横軸は時間ｔを表しており、縦軸は波形を表している。
ヒステリシスコンパレータ１３からの出力の波形は、発振器２１１からの出力の波形の立ち上がりのタイミングでＤ−ＦＦ２１２により保持されるため、発振器２１１からの出力の波形の周期より短い時間でスイッチ素子３２が切り替わることはない。このため、電源回路にいかなる信号が入力されても、発振器２１１の周期よりも短い間隔でスイッチ素子３２がオンからオフ（或いは、オフからオン）へ切り替わることはないため、ＤＣ／ＤＣコンバータ１５のスイッチング損失がある一定以上になることはない。

以上のように、本例では、オペアンプ１２とＤＣ／ＤＣコンバータ１５を有し、オペアンプ１２から出力される電流値を検出する電流検出器１４とヒステリシスコンパレータ１３でＤＣ／ＤＣコンバータ１５を制御し、ＤＣ／ＤＣコンバータ１５からの出力とオペアンプ１２からの出力が電流検出器１４を通して接続する高速動作の電源回路において、ヒステリシスコンパレータ１３とＤＣ／ＤＣコンバータ１５との間に、オンからオフ（或いは、オフからオン）へ切り替わるまでの時間をある一定値より短くならないように制限する回路（本例では、発振器２１１及びＤ−ＦＦ２１２）を設けた。
具体的には、ヒステリシスコンパレータ１３とＤＣ／ＤＣコンバータ１５との間に発振器２１１及びＤ−ＦＦ２１２を設けることで、ヒステリシスコンパレータ１３から出力されるＤＣ／ＤＣコンバータ１５の制御信号が、発振器２１１の周期よりも短い時間でオンからオフ（或いは、オフからオン）へ切り替わらないようにした。

一構成例として、本例では、増幅器（例えば、図３に示される主増幅器１１５）に用いられる電源回路において、線形増幅器（本例では、オペアンプ１２）と、ＤＣ／ＤＣコンバータ１５と、前記線形増幅器からの出力電流値を検出して出力する電流検出器１４と、前記電流検出器１４で検出した電流値を入力するヒステリシスコンパレータ１３と、前記ヒステリシスコンパレータ１３からの出力信号を入力して前記ヒステリシスコンパレータ１３からの入力信号が変化するタイミングの時間間隔が一定時間よりも短くならないように当該信号の変化を制限して前記ＤＣ／ＤＣコンバータ１５のスイッチングを行う制御信号として出力するスイッチング間隔制限回路（本例では、発振器２１１及びＤ−ＦＦ２１２）と、を備える。

具体的な一構成例として、前記スイッチング間隔制限回路は発振器２１１及びＤ−ＦＦ２１２により構成され、前記発振器２１１は前記Ｄ−ＦＦ２１２へクロックを供給し、前記Ｄ−ＦＦ２１２は前記ヒステリシスコンパレータ１３からの入力信号に対して前記発振器２１１からのクロックに従った変化を与えて前記ＤＣ／ＤＣコンバータ１５のスイッチングを行う制御信号として出力する。

このように、本例の包絡線増幅器（電源回路）では、ヒステリシスコンパレータ１３の後段にスイッチング間隔を制限するための機能部（本例では、発振器２１１及びＤ−ＦＦ２１２）を挿入することにより、ＤＣ／ＤＣコンバータ１５の効率を向上させることができる。
従って、本例の包絡線増幅器（電源回路）では、例えば、電源回路に広帯域な信号が入力されても、ＤＣ／ＤＣコンバータ１５がスイッチングする間隔がある一定期間よりも短くなることがないため、ＤＣ／ＤＣコンバータ１５のスイッチング損失を抑えることができ、電源回路の高効率化に寄与することができる。

具体的には、前述のように、ＤＣ／ＤＣコンバータ１５からＤＣ成分と周波数が低いＡＣ成分を供給し、オペアンプ１２から周波数が高いＡＣ成分を供給するように設定しても、電流検出器１４が高いＡＣ成分を検出し、ヒステリシスコンパレータ１３の閾値を超えれば、ＤＣ／ＤＣコンバータ１５はスイッチングして損失が増えることで効率が劣化する。また、スイッチング周波数が同じでも、デューティ比が０に近づけば、効率が劣化する。
これに対して、本例では、有効な手法として、ヒステリシスコンパレータ１３の出力波形を、オンからオフまでの時間（或いは、オフからオンまでの時間）がある一定の時間より短くならないように、制限することにより、電源回路の効率劣化を防いでいる。これにより、例えば、広帯域な包絡線信号を入力したときに、ＤＣ／ＤＣコンバータ１５のスイッチング損失が増えて効率が劣化することを防ぐことができる。

ここで、本発明に係るシステムや装置などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。また、本発明は、例えば、本発明に係る処理を実行する方法或いは方式や、このような方法や方式を実現するためのプログラムや当該プログラムを記録する記録媒体などとして提供することも可能であり、また、種々なシステムや装置として提供することも可能である。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
また、本発明に係るシステムや装置などにおいて行われる各種の処理としては、例えばプロセッサやメモリ等を備えたハードウエア資源においてプロセッサがＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納された制御プログラムを実行することにより制御される構成が用いられてもよく、また、例えば当該処理を実行するための各機能手段が独立したハードウエア回路として構成されてもよい。
また、本発明は上記の制御プログラムを格納したフロッピー（登録商標）ディスクやＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）−ＲＯＭ等のコンピュータにより読み取り可能な記録媒体や当該プログラム（自体）として把握することもでき、当該制御プログラムを当該記録媒体からコンピュータに入力してプロセッサに実行させることにより、本発明に係る処理を遂行させることができる。

１、１０１・・入力端（入力端子）、 ２、１０２・・出力端（出力端子）、 １２・・オペアンプ（演算増幅器）、 １３・・ヒステリシスコンパレータ、 １４・・電流検出器、 １５・・ＤＣ／ＤＣコンバータ、 ３１・・電源電圧、 ３２・・スイッチ素子、 ３３・・ダイオード、 ３４・・インダクタンス、 ２０１・・波形整形器、 ２１１・・発振器、 ２１２・・Ｄフリップフロップ（Ｄ−ＦＦ）、 Ｐ１〜Ｐ２、Ｐ・・ノード、 １１１・・分配器、 １１２・・包絡線検波器、 １１３・・電源回路、 １１４・・ＲＦリミット増幅器、 １１５・・増幅器（主増幅器）、

Claims (1)

1. 増幅器に用いられる電源回路において、
   電圧源となる線形増幅器と、
   電流源となるＤＣ／ＤＣコンバータと、
   前記線形増幅器からの出力電流値を検出する電流検出器と、
   前記電流検出器により検出された電流値を入力するヒステリシスコンパレータと、
   前記ヒステリシスコンパレータからの出力信号を入力して、前記ヒステリシスコンパレータからの入力信号が変化するタイミングの時間間隔が一定時間以上となるように又は一定時間を超えるように当該入力信号の変化を制限して、その結果の信号を前記ＤＣ／ＤＣコンバータのスイッチングを行う制御信号として出力するスイッチング間隔制限回路と、
   を備えたことを特徴とする電源回路。

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