JP2011091724A - 固体撮像素子 - Google Patents

Abstract

【課題】画素からの信号又はこれに応じた信号を増幅する増幅回路の後段の回路が、画素部の電源電圧よりも低い電源電圧で作動するように構成されている場合などであっても、後段の回路に適切に信号を入力させて、後段の回路に適切な信号処理を行わせる。
【解決手段】固体撮像素子１は、入射光を光電変換する画素１１と、画素１１からの信号又はこれに応じた信号が入力され、絶対値が１よりも小さいゲインで増幅する機能を有する増幅回路１６とを備える。
【選択図】図１

Description

本発明は、固体撮像素子に関するものである。

下記特許文献１には、画素アレイのカラムごとに、画素からの信号を増幅する増幅回路（いわゆるカラムアンプ）を持つ固体撮像素子が開示されている。前記増幅回路のゲインは可変とされている。このような従来の固体撮像素子では、前記増幅回路のゲインは１よりも大きく設定されていた。

また、下記特許文献２には、画素アレイのカラムごとに、アナログデジタル変換器（いわゆるカラムＡＤＣ）を持つことで、高速化を図った固体撮像素子が開示されている。

固体撮像素子の更なる高Ｓ／Ｎ化を図るには、画素の光電子変換効率や電子電圧変換効率を上げて、画素からの信号振幅を大きくするのが最も効果がある。また、前記増幅回路のゲインを可変にして、低感度設定時はゲインを低く、高感度設定時にはゲインを高くすることにより、低感度時のダイナミックレンジの拡大と高感度時の高Ｓ／Ｎ化を図っている。

特開２００８−３４９７４号公報 特開２００５−３０３６４８号公報

前述したような増幅回路ではそのゲインを１以上にするという技術常識に従うと、以下のように、不都合が生ずる場合があることが判明した。

ところで、前記増幅回路の後段の回路を、画素部の電源電圧より低い電源電圧で作動するように構成することが好ましいことが、判明した。例えば、前記増幅回路の後段の回路としてカラムＡＤＣを採用する場合、カラムＡＤＣを画素部の電源電圧より低い電源電圧で作動するように構成すると、カラムＡＤＣを高速で動作させることができるので好ましい。しかし、この場合、カラムＡＤＣ等である後段の回路の入力可能な電圧振幅が高出力振幅の画素部からの出力可能な電圧振幅よりも小さくなってしまう。したがって、前記増幅回路のゲインを１よりも大きく設定すると、カラムＡＤＣ等の後段の回路に適切に信号を入力させることができなくなってしまい、後段の回路での適切な信号処理ができなくなってしまう。

本発明は、このような事情に鑑みてなされたもので、画素からの信号又はこれに応じた信号を増幅する増幅回路の後段の回路が、画素部の電源電圧よりも低い電源電圧で作動するように構成されていても、後段の回路に適切に信号を入力させて、後段の回路に適切な信号処理を行わせることができる固体撮像素子を提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、入射光を光電変換する画素と、前記画素からの信号又はこれに応じた信号が入力され、絶対値が１よりも小さいゲインで増幅する機能を有する増幅回路と、を備えたものである。この第１の態様において、前記画素から出力される信号が供給される垂直信号線が前記複数の画素の各列に対応して設けられ、前記増幅回路が前記各列に対応して設けられてもよい。

第２の態様による固体撮像素子は、前記第１の態様において、前記増幅回路のゲインは、前記増幅回路の入力信号の変化分に対する前記増幅回路の出力信号の変化分の比であるものである。

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記増幅回路のゲインは、互いに異なる複数のゲインに可変であり、前記複数のゲインは、絶対値が１よりも小さいゲインの他に絶対値が１以上のゲインを１つ以上含み、ｎを０からｍ（ｍは１以上の整数）までの整数とし、Ａを絶対値が１より小さい所定のゲインであるとしたとき、前記複数のゲインは、２^ｎ＊Ａで表される（ｍ＋１）個のゲインを含むものである。なお、前記第１及び第２の態様では、前記増幅回路のゲインは、互いに異なる複数のゲインに可変であり、前記複数のゲインは、絶対値が１よりも小さいゲインの他に絶対値が１以上のゲインを１つ以上含んでいる場合において、必ずしも、前記複数のゲインが２^ｎ＊Ａで表される（ｍ＋１）個のゲインを含んでいなくてもよい。

第４の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、前記増幅回路は、前記画素からの信号又はこれに応じた信号の入力部と第１の所定電位が印加される部位との間に少なくとも一時的に前記入力部側からその順に直列接続される第１及び第２の分圧容量と、第１の入力端子と第２の所定電位が印加される第２の入力端子とを有する演算増幅器と、前記第１及び第２の分圧容量間の第１のノードと前記第１の入力端子との間に少なくとも一時的に接続される入力容量と、前記演算増幅器の出力端子と前記第１の入力端子との間を一時的に短絡にするとともに前記演算増幅器の出力端子と前記第１の入力端子との間に一時的に所定容量値を形成する第１の帰還回路と、を有するものである。

第５の態様による固体撮像素子は、前記第４の態様において、前記第１のノードと前記第１の入力端子との間に接続されたスイッチを備えたものである。

第６の態様による固体撮像素子は、前記第４の態様において、第１乃至第４の容量並びに第１乃至第５のスイッチを備え、前記第１のスイッチ及び前記第１の容量は前記入力部側からその順に前記入力部と前記第１のノードとの間に直列接続され、前記第２のスイッチは、前記入力部と前記第１のノードとの間に接続され、前記第３のスイッチは前記第１のスイッチと前記第１の容量との間の第２のノードと前記第１の入力端子との間に接続され、前記第３の容量及び前記第４のスイッチは前記第１のノード側からその順に前記第１のノードと前記部位との間に直列接続され、前記第５のスイッチは前記第３の容量と前記第４のスイッチとの間の第３のノードと前記第１の入力端子との間に接続され、前記第２の容量は前記第１のノードと前記第１の入力端子との間に接続され、前記第４の容量は前記第１のノードと前記部位との間の容量であり、前記第１の分圧容量は前記第１の容量からなり、前記第２の分圧容量は前記第４の容量からなるかあるいは前記第３の容量と前記第４の容量との並列合成容量からなり、前記入力容量は前記第２の容量からなるかあるいは前記第２の容量と前記第３の容量との並列合成容量からなるものである。

第７の態様による固体撮像素子は、前記第４の態様において、前記増幅回路は、少なくとも一時的に前記出力端子と前記第１のノードとの間に所定容量値を形成する第２の帰還回路を有するものである。

第８の態様による固体撮像素子は、前記第７の態様において、前記第２の帰還回路を構成する少なくとも一部の容量が、前記第１の帰還回路を構成する少なくとも一部の容量と兼用されたものである。

第９の態様による固体撮像素子は、前記第７又は第８の態様において、第１乃至第５の容量並びに第１乃至第７のスイッチを備え、前記第１の容量は前記入力部と前記第１のノードとの間に接続され、前記第１のスイッチ及び前記第２の容量は前記第１のノード側からその順に前記第１のノードと前記第１の入力端子との間に直列接続され、前記第２のスイッチは前記第１のスイッチと前記第２の容量との間の第２のノードと前記入力部との間に接続され、前記第７のスイッチ及び前記第３の容量は前記第１のノードと前記部位との間に直列接続され、前記第３のスイッチは前記第１のノードと前記第１の入力端子との間に接続され、前記第１の帰還回路は前記第４及び第５の容量並びに前記第５及び第６のスイッチを有し、前記第５のスイッチ及び前記第４の容量は前記第１の入力端子側からその順に前記第１の入力端子と前記出力端子との間に直列接続され、前記第６のスイッチ及び前記第５の容量は前記第１の入力端子と前記出力端子との間に直列接続され、前記第４のスイッチは前記第５のスイッチと前記第４の容量との間の第３のノードと前記第１のノードとの間に接続され、前記第１の分圧容量は前記第１の容量からなり、前記第２の分圧容量は前記第３の容量からなり、前記入力容量は前記第２の容量からなり、前記第２の帰還回路は前記第４の容量及び前記第４のスイッチからなるものである。

前記９の態様において、前記第１の容量の容量値と前記第２の容量の容量値とが等しく、かつ、前記４の容量の容量値と前記第５の容量の容量値が等しくてもよい。

第１０の態様の態様による固体撮像素子は、前記第１又は第２の態様において、前記増幅回路は、第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記画素からの信号又はこれに応じた信号の入力部と前記第１の入力端子との間に接続され容量値が複数の異なる値に変わり得るように構成された入力容量回路と、前記演算増幅器の出力端子と前記第１の入力端子との間を一時的に短絡にするとともに前記演算増幅器の出力端子と前記第１の入力端子との間に一時的に所定容量値を形成する帰還回路と、を有するものである。

第１１の態様による固体撮像素子は、入射光を光電変換する画素と、前記画素からの信号又はこれに応じた信号が入力される増幅回路と、を備えたものである。前記増幅回路は、第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記画素からの信号又はこれに応じた信号の入力部と前記第１の入力端子との間に接続され容量値が複数の異なる値に変わり得るように構成された入力容量回路と、前記演算増幅器の出力端子と前記第１の入力端子との間を一時的に短絡にするとともに前記演算増幅器の出力端子と前記第１の入力端子との間に一時的に所定容量値を形成する帰還回路と、を有する。

第１２の態様による固体撮像素子は、前記第１０又は第１１の態様において、前記入力容量回路は複数の容量及び１つ以上のスイッチを有し、前記複数の容量及び前記１つ以上のスイッチは、前記入力容量回路の容量値が前記１つ以上のスイッチのオンオフ状態に応じて前記複数の異なる値に変わり得るように、接続されたものである。

本発明によれば、画素からの信号又はこれに応じた信号を増幅する増幅回路の後段の回路が、画素部の電源電圧よりも低い電源電圧で作動するように構成されていても、後段の回路に適切に信号を入力させて、後段の回路に適切な信号処理を行わせることができる固体撮像素子を提供することができる。

本発明の第１の実施の形態による固体撮像素子を示す回路図である。 図１中の１つの増幅回路を示す回路図である。 本発明の第２の実施の形態における増幅回路を示す回路図である。 本発明の第３の実施の形態における増幅回路を示す回路図である。 図４に示す増幅回路の各モードの動作状態とゲインを示す図である。 本発明の第４の実施の形態における増幅回路を示す回路図である。 図６に示す増幅回路の各モードの動作状態とゲインを示す図である。 図６に示す増幅回路の各モードの動作状態とゲインの設計例を示す図である。 本発明の第５の実施の形態による固体撮像素子を示す回路図である。 図９中の１つの増幅回路を示す回路図である。 図９に示す固体撮像素子の読み出し動作の一例を示すタイミングチャートである。 本発明の第６の実施の形態における増幅回路を示す回路図である。

以下、本発明による固体撮像素子について、図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態による固体撮像素子１を示す回路図である。本実施形態による固体撮像素子１は、２次元状に配置された複数の画素１１と、垂直走査回路１２と、水平走査回路１３と、画素１１の各列に対応して設けられ対応する列の画素１１の出力信号が供給される垂直信号線１４と、各垂直信号線１４に接続された定電流源１５と、各垂直信号線１４に対応して設けられ垂直信号線１４の信号を入力電圧Ｖｉｎとして受けて出力電圧Ｖｏｕｔを出力する増幅回路１６と、各増幅回路１６の出力電圧Ｖｏｕｔをアナログデジタル変換するＡＤ変換器２０と、水平出力バス線２１とを有している。図１において、Ｖｄｄは画素部の電源電位である。

各画素１１は、一般的なＣＭＯＳ型固体撮像素子と同様に、光電変換部としてのフォトダイオードＰＤと、電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセット部としてのリセットトランジスタＲＥＳと、当該画素１１を選択するための選択部としての選択トランジスタＳＥＬとを有している。

転送トランジスタＴＸ、リセットトランジスタＲＥＳ、選択トランジスタＳＥＬのゲートは、行方向に配置される画素１１に共通に接続され、行毎に、垂直走査回路１２からの駆動信号φＴＸ、φＲＥＳ、φＳＥＬが供給される。

図２は、図１中の１つの増幅回路１６を示す回路図である。各増幅回路１６は、入力容量Ｃｉと、演算増幅器ＯＰと、帰還容量Ｃｆと、クランプ制御信号に応答してオンオフするクランプ制御スイッチＳｆで構成されている。垂直信号線１４が増幅回路１６の入力部、演算増幅器ＯＰの出力端子が増幅回路１６の出力部となっている。演算増幅器ＯＰは差動増幅回路等を用いて構成されている。図２中のＶｒｅｆは一定電位である。以下の説明では、入力容量Ｃｉの容量値も同じ符号Ｃｉで示すものとする。この点は、帰還容量Ｃｆや、後述する各容量についても同様である。

この増幅回路１６のリセット（アンプリセット）は、スイッチＳｆをオンすることにより行われる。これにより、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにクランプされる。その後の増幅動作時には、スイッチＳｆがオフした状態で、入力電圧Ｖｉｎがアンプリセット時の電圧からΔＶｉｎだけ変化するとき、出力電圧Ｖｏｕｔが電位ＶｒｅｆからΔＶｏｕｔだけ変化するものとすると、Ｖｏｕｔ−Ｖｒｅｆ＝ΔＶｏｕｔ＝−（Ｃｉ／Ｃｆ）＊ΔＶｉｎとなる。ここで、ΔＶｉｎ＝Ｖｓｉｇ−Ｖｄａｒｋとされる。Ｖｄａｒｋは、アンプリセット時において、画素１１のリセットトランジスタがオンした状態に応じて垂直信号線１４に得られるいわゆるダーク信号である。Ｖｓｉｇは、アンプリセット後に、フォトダイオードＰＤからの信号がフローティングディフュージョンＦＤに転送されたときに垂直信号線１４に得られるいわゆる光信号である。ΔＶｉｎ＝Ｖｓｉｇ−Ｖｄａｒｋとされる点は、後述する各実施の形態についても同様である。

したがって、増幅回路１６のゲイン（ΔＶｏｕｔ／ΔＶｉｎ）は−（Ｃｉ／Ｃｆ）となる。本実施の形態では、このゲインの絶対値が１よりも小さく設定されている。すなわち、（Ｃｉ／Ｃｆ）＜１に設定されている。これにより、本実施の形態では、増幅回路１６は、絶対値が１よりも小さいゲインで増幅する機能を有している。

各ＡＤ変換器２０は、対応する増幅回路１６の出力電圧Ｖｏｕｔをアナログデジタル変換する。ＡＤ変換器２０の具体的な構成としては、公知の種々の構成を採用することができる。図面には示していないが、例えば、各ＡＤ変換器２０は、ランプ信号と入力（ここでは、増幅回路１６の出力電圧Ｖｏｕｔ）とを比較する比較部と、ランプ信号の開始時からの経過時間に応じたカウント値を得るカウンタのカウンタ値を、前記比較部による比較結果に応じてラッチするラッチ部などを備えた構成とされる。このとき、ランプ信号の発生部などは各ＡＤ変換器２０に共通して設けられる。

本実施の形態では、各ＡＤ変換器２０は、その微細化を進めてＡＤ変換器２０を高速で動作させるために、画素部の電源電圧Ｖｄよりも低い電源電圧で作動するように構成されている。これにより、ＡＤ変換器２０の入力可能な電圧振幅は、画素１１から垂直信号線１４へ出力可能な電圧振幅よりも小さくなっている。

水平走査回路１３は、列毎に水平走査信号φＨを出力し、その信号を各ＡＤ変換器２０に供給する。これにより、各ＡＤ変換器２０により変換されたデジタル信号が、所定ビット数の水平出力バス線２１へ順次出力され、水平出力バス線２１により外部へ出力されるようになっている。

本実施の形態によれば、増幅回路１６は絶対値が１よりも小さいゲインで増幅する機能を有しているので、増幅回路１６の後段の回路であるＡＤ変換器２０が受け取れる電圧振幅が、画素１１の出力可能な電圧振幅よりも小さくて、画素１１から大きなレベルの電圧が出力される場合であっても、ＡＤ変換器２０への信号伝達を適切に行うことができる。

なお、本発明では、垂直信号線１４と増幅回路１６の入力部との間に、バッファ等の信号処理部を介在させ、増幅回路１６の入力部に、垂直信号線１４の信号（画素１１からの信号）に応じた信号が入力されるようにしてもよい。この点は、後述する各実施の形態についても同様である。

［第２の実施の形態］
前記第１の実施の形態では、（Ｃｉ／Ｃｆ）＜１に設定されているので、演算増幅器ＯＰの信号フィードバック量が大きく、アンプの位相余裕が小さくなり、不安定になり易い。したがって、演算増幅器ＯＰの設計によっては、最悪発振するおそれもある。このため、前記増幅回路１６では、その安定化を図るためには、演算増幅器ＯＰの回路設計が比較的困難となる。この不都合を解消したのが、本発明の第２の実施の形態である。

図３は、本発明の第２の実施の形態による固体撮像素子において用いられている増幅回路２６を示す回路図である。本実施の形態が前記第１の実施の形態と異なる所は、各増幅回路１６が増幅回路２６で置き換えられている点のみである。

増幅回路２６は、入力電圧Ｖｉｎが供給される入力部と第１の所定電位が印加される部位Ｘとの間に、少なくとも一時的に前記入力部側からその順に直列接続される第１の分圧容量Ｃ１及び第２の分圧容量Ｃａを有している。本実施の形態では、前記第１の所定電位は接地電位とされ、前記第１の所定電圧が印加される部位は接地部とされている。もっとも、前記第１の所定電位は必ずしも接地電位に限らない。本実施の形態では、第１及び第２の分圧容量Ｃ１，Ｃａは、前記入力部と接地部との間に、直列接続されている。

また、増幅回路２６は、−入力端子と第２の所定電位Ｖｒｅｆが印加される＋入力端子とを有する演算増幅器ＯＰと、分圧容量Ｃ１，Ｃａ間の第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に少なくとも一時的に接続される入力容量Ｃ２と、演算増幅器ＯＰの出力端子と−入力端子との間を一時的に短絡にするとともに演算増幅器ＯＰの出力端子と−入力端子との間に一時的に所定容量値を形成する第１の帰還回路とを有している。本実施の形態では、入力容量Ｃ２は、ノードＮ１と−入力端子との間に接続されている。また、本実施の形態では、前記第１の帰還回路は、演算増幅器ＯＰの出力端子と−入力端子との間に並列接続されたスイッチＳｆ及び容量Ｃｆで構成されている。

さらに、増幅回路２６は、ノードＮ１と演算増幅器ＯＰの−入力端子との間に接続されたスイッチＳｒを有している。スイッチＳｒは、入力容量Ｃ２と並列に接続される。

この増幅回路２６のリセット（アンプリセット）は、スイッチＳｒ，Ｓｆを両方ともオンすることで行う。その後の増幅動作時には、スイッチＳｒ，Ｓｆがオフした状態で、入力電圧Ｖｉｎがアンプリセット時の電圧からΔＶｉｎだけ変化するとき、ノードＮ１の電圧ＶａがΔＶａだけ変化し、出力電圧Ｖｏｕｔが電位ＶｒｅｆからΔＶｏｕｔだけ変化するものとする。すると、ΔＶａは下記式１で表され、ΔＶｏｕｔは下記式２で表される。式１を式２に代入することで、式３が得られる。

ΔＶａ＝（Ｃ１／（Ｃ１＋Ｃ２＋Ｃａ））＊ΔＶｉｎ …式１
ΔＶｏｕｔ＝−（Ｃ２／Ｃｆ）＊ΔＶａ …式２
ΔＶｏｕｔ＝−［（Ｃ１＊Ｃ２）／｛Ｃｆ＊（Ｃ１＋Ｃ２＋Ｃａ）｝］＊ΔＶｉｎ …式３
したがって、この増幅回路２６のゲイン（ΔＶｏｕｔ／ΔＶｉｎ）は−［（Ｃ１＊Ｃ２）／｛Ｃｆ＊（Ｃ１＋Ｃ２＋Ｃａ）｝］となる。ここで、Ｃ１／（Ｃ１＋Ｃ２＋Ｃａ）は必ず１よりも小さくなる。よって、ゲイン（ΔＶｏｕｔ／ΔＶｉｎ）の絶対値を１よりも小さくしつつ、（−Ｃ２／Ｃｆ）の絶対値を１以上に大きくして演算増幅器ＯＰの信号フィードバック量を小さく設定することが簡単にでき、本実施の形態ではそのように設定されている。

本実施の形態では、増幅回路２６は、絶対値が１よりも小さいゲイン（ΔＶｏｕｔ／ΔＶｉｎ）で増幅する機能を有しているので、前記第１の実施の形態と同様の利点が得られる。しかも、本実施の形態では、（−Ｃ２／Ｃｆ）の絶対値を１以上に大きくして演算増幅器ＯＰの信号フィードバック量を小さくしているので、増幅回路２６の安定化を図るための演算増幅器ＯＰの回路設計が簡単になる。

なお、増幅回路２６が有するスイッチＳｒ，Ｓｆは例えばトランジスタで構成され、そのゲートに制御信号を供給することで、スイッチＳｒ，Ｓｆのオンオフ状態を制御できるようになっている。この点は、後述する各実施の形態の増幅回路が有する各スイッチについても同様である。

［第３の実施の形態］
図４は、本発明の第３の実施の形態による固体撮像素子において用いられている増幅回路３６を示す回路図である。本実施の形態が前記第２の実施の形態と異なる所は、各増幅回路２６が増幅回路３６で置き換えられている点のみである。増幅回路３６は、以下に説明する構成を持つように、増幅回路２６を改変したものである。

増幅回路３６は、第１の容量Ｃ１と、第２の容量Ｃ２と、第３の容量Ｃａと、第４の容量Ｃｂと、第１乃至第５のスイッチＳ１〜Ｓ５と、−入力端子と第２の所定電位Ｖｒｅｆが印加される＋入力端子とを有する演算増幅器ＯＰと、演算増幅器ＯＰの出力端子と−入力端子との間を一時的に短絡にするとともに演算増幅器ＯＰの出力端子と−入力端子との間に一時的に所定容量値を形成する第１の帰還回路とを有している。垂直信号線１４が増幅回路３６の入力部、演算増幅器ＯＰの出力端子が増幅回路３６の出力部となっている。

第１のスイッチＳ１及び第１の容量Ｃ１は、前記入力部側からその順に、前記入力部と第１のノードＮ１との間に直列接続されている。第２のスイッチＳ２は、前記入力部と第１のノードＮ１との間に接続されている。第４の容量Ｃｂは、第１のノードＮ１と接地部（第１の所定電圧としての接地電位が印加される部位としての接地部）との間に存在する寄生容量である。第３のスイッチＳ３は、第１のスイッチＳ１と第１の容量Ｃ１との間の第２のノードＮ２と演算増幅器ＯＰの−入力端子との間に接続されている。第３の容量Ｃａ及び第４のスイッチＳ４は、第１のノードＮ１側からその順に、第１のノードＮ１と接地部との間に直列接続されている。第５のスイッチＳ５は、第３の容量Ｃａと第４のスイッチＳ４との間の第３のノードＮ３と演算増幅器ＯＰの−入力端子との間に接続されている。第２の容量Ｃ２は、第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に接続されている。

第１の容量Ｃ１は、スイッチＳ１によって前記入力部と第１のノードＮ１との間に一時的に接続される第１の分圧容量を構成している。第４の容量Ｃｂは、第４のスイッチＳ４がオフすることで、第１のノードＮ１と接地部との間に一時的に接続される第２の分圧容量を構成している。また、第３の容量Ｃａと第４の容量Ｃｂとの並列合成容量は、第４のスイッチＳ４がオンし第５のスイッチＳ５がオフすることで、第１のノードＮ１と接地部との間に一時的に接続される第２の分圧容量を構成している。したがって、この増幅回路３６も、前記増幅回路２６と同様に、前記入力部と接地部との間に、少なくとも一時的に前記入力部側からその順に直列接続される前記第１の分圧容量及び前記第２の分圧容量を有している。

第２の容量Ｃ２は、スイッチＳ５がオフすることで、第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に一時的に接続される入力容量を構成している。第２の容量Ｃ２と前記第３の容量Ｃａとの並列合成容量は、スイッチＳ５がオンすることで、第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に一時的に接続される入力容量を構成している。したがって、この増幅回路３６も、前記増幅回路２６と同様に、第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に少なくとも一時的に接続される入力容量を有している。

この増幅回路３６では、前記第１の帰還回路は、演算増幅器ＯＰの出力端子と−入力端子との間に並列接続されたスイッチＳｆ及びｋ個の直列回路で構成されている。各直列回路は、ｋを１からｉ（ｉは２以上の整数）までの整数としたとき、スイッチＳ７−ｋ及び容量Ｃｆ−ｋからなる直列回路である。前記第１の帰還回路の容量値は、スイッチＳｆがオフしているときに、スイッチＳ７−１〜Ｓ７−ｉのオンオフ状態に応じた可変の容量値となる。以下の説明及び表５では、スイッチＳ７−１〜Ｓ７−ｉのオンオフ状態に応じて定まる前記第１の帰還回路の容量値をＣｆとする。

図５に、増幅回路３６が作動し得る４つのモード（１）〜（４）毎の、アンプリセット時の各スイッチＳ１〜Ｓ５，Ｓ７−１〜Ｓ７−ｉ，Ｓｆのオンオフ状態と、その後の増幅動作時の各スイッチＳ１〜Ｓ５，Ｓ７−１〜Ｓ７−ｉ，Ｓｆのオンオフ状態と、得られるゲインΔＶｏｕｔ／ΔＶｉｎを示す。

増幅回路３６では、各スイッチの設定により、モード（１）からモード（４）まで順に、モード（１）の絶対値が最も低いゲインからモード（４）の絶対値が最も高いゲインまで得ることができる。モード（１）の状態は、増幅回路２６と実質的に同じ状態となる。よって、増幅回路３６のモード（１）において、ゲイン（ΔＶｏｕｔ／ΔＶｉｎ）の絶対値を１よりも小さくしつつ、（−Ｃ２／Ｃｆ）の絶対値を１以上に大きくして演算増幅器ＯＰの信号フィードバック量を小さく設定することが簡単にでき、本実施の形態ではそのように設定されている。

また、本実施の形態では、増幅回路３６のモード（４）において、ゲイン（ΔＶｏｕｔ／ΔＶｉｎ）の絶対値は１よりも大きく設定されている。図５から、そのような設定も容易に行うことができることが理解できる。

このように、本実施の形態によれば、前記第２の実施の形態と同様の利点が得られる上に、絶対値が１よりも小さいゲインの他に、絶対値が１以上のゲインを得ることができる。したがって、例えば、低感度設定時はゲインを低く、高感度設定時にはゲインを高くすることにより、低感度時のダイナミックレンジの拡大と高感度時の高Ｓ／Ｎ化を図ることができる。

［第４の実施の形態］
前記第３の実施の形態で用いられている増幅回路３６では、前述したように種々の利点が得られるが、ゲインの設定が複雑であり、モード変化させ、ゲイン変化させたとき、個々のゲインを関連させながらゲインを所定の値に設計するのは煩雑で難しい。

本発明者は、研究の結果、前述した増幅回路３６のような回路において、少なくとも一時的に演算増幅器ＯＰの出力端子と前記第１のノードＮ１との間に所定容量値を形成する第２の帰還回路を設けることで、ゲインの値に関する回路設計が簡単になることを見出した。本発明の第４の実施の形態はこのような知見に基づくものである。

図６は、本発明の第４の実施の形態による固体撮像素子による固体撮像素子において用いられている増幅回路４６を示す回路図である。本実施の形態が前記第３の実施の形態と異なる所は、各増幅回路３６が増幅回路４６で置き換えられている点のみである。

増幅回路４６は、第１の容量Ｃ１と、第２の容量Ｃ２と、第３の容量Ｃａと、第４の容量Ｃｆ２と、第５の容量Ｃｆ１と、第１乃至第７のスイッチＳ１〜Ｓ７と、−入力端子と第２の所定電位Ｖｒｅｆが印加される＋入力端子とを有する演算増幅器ＯＰと、演算増幅器ＯＰの出力端子と−入力端子との間を一時的に短絡にするとともに演算増幅器ＯＰの出力端子と−入力端子との間に一時的に所定容量値を形成する第１の帰還回路と、少なくとも一時的に前記出力端子と前記第１のノードとの間に所定容量値を形成する第２の帰還回路とを有している。本実施の形態では、前記第２の帰還回路を構成する少なくとも一部の容量が、前記第１の帰還回路を構成する少なくとも一部の容量と兼用されている。垂直信号線１４が増幅回路４６の入力部、演算増幅器ＯＰの出力端子が増幅回路４６の出力部となっている。

第１の容量Ｃ１は、前記入力部と第１のノードＮ１との間に接続されている。第１のスイッチＳ１及び第２の容量Ｃ２は、第１のノードＮ１側からその順に、第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に直列接続されている。第２のスイッチＳ２は、第１のスイッチＳ１と第２の容量Ｃ２との間の第２のノードＮ２と前記入力部との間に接続されている。第７のスイッチＳ７及び第３の容量Ｃａは、第１のノードＮ１と接地部（第１の所定電圧としての接地電位が印加される部位としての接地部）との間に直列接続されている。第３のスイッチＳ３は、第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に接続されている。

前記第１の帰還回路は、第４の容量Ｃｆ２、第５の容量Ｃｆ１、第５及び第６のスイッチＳ５，Ｓ６並びにスイッチＳｆを有している。第５のスイッチＳ５及び第４の容量Ｃｆ２は、演算増幅器ＯＰの−入力端子側からその順に、演算増幅器ＯＰの−第１の入力端子と出力端子との間に直列接続されている。第６のスイッチＳ６及び第５の容量Ｃｆ１は、演算増幅器ＯＰの−入力端子と出力端子との間に直列接続されている。スイッチＳｆは、演算増幅器ＯＰの−入力端子と出力端子との間に直列接続されている。

第４のスイッチＳ４は、第５のスイッチＳと第４の容量Ｃｆ２との間の第３のノードＮ３と第１のノードＮ１との間に接続されている。前記第２の帰還回路は、第４の容量Ｃｆ２及び第４のスイッチＳ４から構成されている。第４の容量Ｃｆ２は、前記第１及び第２の帰還回路として兼用されている。もっとも、両者を兼用せずに、例えば、第４のスイッチＳ４を第３のノードＮ３に接続せずに、第１のノードＮ１と演算増幅器ＯＰの出力端子との間に、第４のスイッチＳ４と第２の帰還回路専用の容量との直列回路を接続してもよい。
第１の容量Ｃ１は、前記入力部と第１のノードＮ１との間に接続される第１の分圧容量を構成している。第３の容量Ｃａは、スイッチＳ７によって第１のノードＮ１と接地部との間に一時的に接続される第２の分圧容量を構成している。第２の容量Ｃ２は、スイッチＳ１によって第１のノードＮ１と演算増幅器ＯＰの−入力端子との間に一時的に接続される入力容量を構成している。

図７に、増幅回路４６が作動し得る５つのモード（１）〜（５）毎の、アンプリセット時の各スイッチＳ１〜Ｓ７，Ｓｆのオンオフ状態と、その後の増幅動作時の各スイッチＳ１〜Ｓ７，Ｓｆのオンオフ状態と、得られるゲインΔＶｏｕｔ／ΔＶｉｎを示す。

増幅回路４６では、各スイッチの設定により、モード（１）からモード（５）まで順に、モード（１）の絶対値が最も低いゲインからモード（５）の絶対値が最も高いゲインまで得ることができる。モード（１）の状態は、増幅回路２６と実質的に同じ状態となる。よって、増幅回路３６のモード（１）において、ゲイン（ΔＶｏｕｔ／ΔＶｉｎ）の絶対値を１よりも小さくしつつ、（−Ｃ２／Ｃｆ）の絶対値を１以上に大きくして演算増幅器ＯＰの信号フィードバック量を小さく設定することが簡単にでき、本実施の形態ではそのように設定されている。なお、ここでは、Ｃｆは、第４及び第５の容量Ｃｆ２，Ｃｆ１の並列合成容量である。

また、モード（２）では、後述する設計例（図８）に示すように、ゲイン（ΔＶｏｕｔ／ΔＶｉｎ）の絶対値を１よりも小さくすることができる。また、モード（２）では、演算増幅器ＯＰのフィードバックループの閉ループゲインは、（−Ｃ２／Ｃｆ１）＊｛Ｃｆ２／（Ｃ１＋Ｃ２＋Ｃａ）｝となる。この閉ループゲインが１よりも小さければ、発振を防止して増幅回路４６の安定化を図るための演算増幅器ＯＰの回路設計が簡単になる。後述する設計例に示すように、この閉ループゲインを１よりも小さくすることができる。本実施の形態では、モード（２）では、ゲイン（ΔＶｏｕｔ／ΔＶｉｎ）の絶対値が１よりも小さく設定されるとともに、前記閉ループゲインが１よりも小さく設定されている。

本実施の形態では、後述する設計例に示すように、増幅回路４６のモード（３）〜（５）において、ゲイン（ΔＶｏｕｔ／ΔＶｉｎ）の絶対値は１よりも大きく設定されている。後述する設計例から、そのような設定も容易に行うことができることが理解できる。

本実施の形態によれば、前述した第３の実施の形態と同様の利点が得られる他、増幅回路４６のゲインを簡単な式で設計できるようになり、ゲインの値に関する回路設計が簡単になる。この点を、以下の具体的な設計例を説明することによって明らかにする。

この設計例では、図６に示す増幅回路４６において、Ｃ１＝Ｃ２＝Ｃ０、Ｃｆ１＝Ｃｆ２＝ａ＊Ｃ０、Ｃａ＝ｂ＊Ｃ０とおいて、ａ、ｂの設計値を求める。

このとき、図７に示すモード（３）のゲインは、−１／（２＊ａ）となる。今、画素１１の出力（垂直信号線１４の信号）の信号振幅とＡＤ変換器２０の入力レンジから決まる最低ゲインＧｍｉｎ（ただし、絶対値）が与えられたものとする。このとき、図７に示すモード（３）のゲインを−２＊Ｇｍｉｎに設定するものとする。したがって、−１／（２＊ａ）＝−２＊Ｇｍｉｎが成立する。よって、ａ＝１／（４＊Ｇｍｉｎ）となる。

ところで、図７に示すモード（３）では、図２に示す増幅回路１６と実質的に同じ状態となる。したがって、図７に示すモード（３）で、演算増幅器ＯＰの信号フィードバック量を小さくし、モード（３）の増幅回路４６の安定化を図るための演算増幅器ＯＰの回路設計を簡単にするためには、ゲインの絶対値を１以上にする必要がある。このため、図７に示すモード（３）のゲインを−２＊Ｇｍｉｎに設定することから、Ｇｍｉｎ≧０．５である必要がある。また、前述したように図７に示すモード（３）のゲインは−１／（２＊ａ）であるので、ａ≦０．５にする必要がある。勿論、０＜ａでなければならない。よって、０＜ａ≦０．５である必要がある。以上から、結局、Ｇｍｉｎ≧０．５が適用範囲である。

図７に示すモード（２）のゲインに、Ｃ１＝Ｃ２＝Ｃ０及びＣｆ１＝Ｃｆ２＝ａ＊Ｃ０、Ｃａ＝ｂ＊Ｃ０を代入すると、図７に示すモード（２）のゲインは、−１／（ａ^２＋３＊ａ＋ａ＊ｂ）となる。今、図７に示すモード（２）のゲインを−Ｇｍｉｎに設定するものとする。ここでは、図７に示すモード（２）のゲインの絶対値を１よりも小さくするので、Ｇｍｉｎ＜１となる。前述したように、ａ＝１／（４＊Ｇｍｉｎ）であるので、−Ｇｍｉｎ＝−１／（４＊ａ）となる。したがって、−１／（ａ^２＋３＊ａ＋ａ＊ｂ）＝−１／（４＊ａ）が成立する。これをｂについて解くと、ｂ＝１−ａとなる。この式に、前述したａ＝１／（４＊Ｇｍｉｎ）を代入すると、ｂ＝１−｛１／（４＊Ｇｍｉｎ）｝となる。なお、図７に示すモード（２）のゲインには、Ｃａが含まれているが、そのＣａの設計値は、浮遊容量（寄生容量）分を見積もってその分を差し引いて使用する。

前述したように、図７に示すモード（３）のゲインを−２＊Ｇｍｉｎと設定し、図７に示すモード（２）のゲインを−Ｇｍｉｎと設定した。そして、図７に示すモード（１），（４），（５）の各ゲインに、Ｃ１＝Ｃ２＝Ｃ０、Ｃｆ１＝Ｃｆ２＝ａ＊Ｃ０、Ｃａ＝ｂ＊Ｃ０、及び先に求めたａ，ｂを代入すると、これらの各ゲインは図８に示す通りとなる。

以上の結果を整理すると、図７に示すモード（１）〜（５）のゲインは、図８に示す通りとなる。図８中のモード（１）〜（５）は図７中のモード（１）〜（５）とそれぞれ同一である。図６に示す回路において、設計時に、０．５≦Ｇｍｉｎ＜１の条件下で画素１１の出力の信号振幅とＡＤ変換器２０の入力レンジからＧｍｉｎを設定し、Ｃ１＝Ｃ２＝Ｃ０、Ｃｆ１＝Ｃｆ２＝ａ＊Ｃ０、Ｃａ＝ｂ＊Ｃ０と設定し、ａ＝１／（４＊Ｇｍｉｎ）、ｂ＝１−｛１／（４＊Ｇｍｉｎ）｝とすれば、図８中のモード（２）〜（５）のゲインとして、２倍ずつの関係にある−Ｇｍｉｎ、−２＊Ｇｍｉｎ、−４Ｇｍｉｎ、−８Ｇｍｉｎが得られることがわかる。−Ｇｍｉｎの絶対値は１よりも小さく、−２＊Ｇｍｉｎ絶対値、−４Ｇｍｉｎの絶対値及び−８Ｇｍｉｎの絶対値は１よりも大きい。このような４個のゲインは、−Ｇｍｉｎ＝Ａとし、ｎを０からｍ（ここでは、ｍ＝３）までの整数としたとき、２^ｎ＊Ａで表される（ｍ＋１）個のゲインとなっている。このような２倍ずつのゲインは、固体撮像素子において感度設定に際し非常に都合が良い。なお、この場合、図８中のモード（１）のゲインは、２倍ずつの関係にないので、必ずしも用いなくてもよい。

前述したように、図７及び図８中のモード（２）では、演算増幅器ＯＰのフィードバックループの閉ループゲインは、（−Ｃ２／Ｃｆ１）＊｛Ｃｆ２／（Ｃ１＋Ｃ２＋Ｃａ）｝である。この閉ループゲインにＣ１＝Ｃ２＝Ｃ０、Ｃｆ１＝Ｃｆ２＝ａ＊Ｃ０、Ｃａ＝ｂ＊Ｃ０、及び先に求めたａ，ｂを代入して、この閉ループゲインを求め、０．５≦Ｇｍｉｎ＜１であることを考慮すると、この閉ループゲインは、１よりも小さくなる。図７及び図８中のモード（２）において、発振を防止して増幅回路４６の安定化を図るための演算増幅器ＯＰの回路設計が簡単になる。

図８中のゲインよりも大きいゲインも得るには、帰還回路における通常の可変容量の手法に従って、例えば、容量Ｃｆ１を分割して、Ｃｆ１＝ａ＊Ｃ０＊（１／２＋１／４＋１／８＋１／８）として、Ｃｆ１／２、Ｃｆ１／４等を使用すればよい。

［第５の実施の形態］
図９は、本発明の第５の実施の形態による固体撮像素子１０１を示す回路図である。図１０は、図９中の１つの増幅回路５６を示す回路図である。

本実施の形態が前記第１の実施の形態と異なる所は、増幅回路１６に代えて増幅回路５６が設けられている点と、ＡＤ変換器２０及び水平出力バス線２１に代えてサンプリング部１７、水平信号線１８Ｎ，１８Ｓ、出力アンプＡＰＮ，ＡＰＳ及びトランジスタＲＴＨＮ，ＲＴＨＳが設けられている点のみである。

増幅回路５６は、図２に示す増幅回路１６において、帰還容量Ｃｆに代えてスイッチＳｆ１〜Ｓｆ４及び容量Ｃｆ１，Ｃｆ２，Ｃｆ３１，Ｃｆ３２，Ｃｆ４が設けられ、可変の容量値を得るように構成されている。この増幅回路５６は、容量Ｃｉ，Ｃｆ１，Ｃｆ２，Ｃｆ３１，Ｃｆ３２，Ｃｆ４の容量値を適宜設定することで、絶対値が１よりも小さいゲインで増幅する機能及び絶対値が１以上のゲインで増幅する機能を有するようになっている。例えば、Ｃｉ＝Ｃｆ４＝４＊Ｃ０、Ｃｆ１＝Ｃｆ２＝Ｃｆ３１＝Ｃｆ３２＝Ｃ０、Ｃｆ４＝４＊Ｃ０と設定することで、スイッチＳｆ１〜Ｓｆ４のオンオフ状態に応じて、０．５、１、２、４のゲイン（ΔＶｏｕｔ／ΔＶｉｎ）を得ることができる。

各サンプリング部１７は、第１の容量ＣＳと、第２の容量ＣＮとを有している。本実施の形態では、第１の容量ＣＳは、光信号を蓄積する容量である。第２の容量ＣＮは、前記光信号から差し引くべきノイズ成分を含む差分用信号を蓄積する容量である。また、各サンプリング部１７は、第１及び第２の入力スイッチＴＶＳ，ＴＶＮと、第１及び第２の出力スイッチＴＨＳ，ＴＨＮとを有している。各サンプリング部１７は、対応する増幅回路５６の出力信号Ｖｏｕｔを制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査回路１３からの水平走査信号φＨに従って水平信号線１８Ｎ，１８Ｓへ供給する。水平信号線１８Ｎ，１８Ｓに出力された光信号及び差分用信号はそれぞれそれぞれ出力アンプＡＰＳ，ＡＰＮを介して増幅され、外部信号処理部（図示せず）へ出力される。図面には示していないが、この外部信号処理部は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現される。このサンプリング部１７は、増幅回路５６のオフセットを取り除くために設けられている。

図１１は、本実施の形態による固体撮像素子１０１の読み出し動作の一例を示すタイミングチャートである。本実施の形態では、メカニカルシャッタ（図示せず）が所定の露光期間だけ開かれて各画素１１のフォトダイオードＰＤの電荷蓄積層に電荷が蓄積された後、１行ずつ順次選択され、各１行について順次同じ動作が行われていく。図１１中の各信号がハイレベルのときに、対応するトランジスタ（スイッチ）がオンするようになっている。φＳｆは増幅回路５６のスイッチＳｆの制御信号であり、φＳｆのハイレベルの期間がアンプリセット期間である。

なお、図１１には示していないが、所望のゲインに応じてスイッチＳｆ１〜Ｓｆ４のオンオフ状態を設定する制御信号が供給されることは、言うまでもない。

本実施の形態によれば、増幅回路５６は絶対値が１よりも小さいゲインで増幅する機能を有しているので、増幅回路５６の後段の回路である外部回路（図示せず）が受け取れる電圧振幅が、画素１１の出力可能な電圧振幅に対応する振幅よりも小さくて、画素１１から大きなレベルの電圧が出力される場合であっても、前記外部回路への信号伝達を適切に行うことができる。

また、本実施の形態で用いられている増幅回路５６では、可変ゲインを得ることができ、絶対値が１よりも小さいゲインの他に、絶対値が１以上のゲインを得ることはできるので、例えば、低感度設定時はゲインを低く、高感度設定時にはゲインを高くすることにより、低感度時のダイナミックレンジの拡大と高感度時の高Ｓ／Ｎ化を図ることができる。

ただし、前記増幅回路５６では、前記増幅回路１６と同様に、その安定化を図るためには、演算増幅器ＯＰの回路設計が比較的困難となる。

なお、本実施の形態において、増幅回路５６に代えて、前述した増幅回路１６，２６，３６，４６のいずれを設けてもよい。また、前記第１の実施の形態において、増幅回路１６に代えて、前記増幅回路５６及び後述する増幅回路６６のいずれを設けてもよい。

［第６の実施の形態］
図１２は、本発明の第６の実施の形態による固体撮像素子において用いられている増幅回路６６を示す回路図である。本実施の形態が前記第５の実施の形態と異なる所は、各増幅回路５６が増幅回路６６で置き換えられている点のみである。

増幅回路６６が増幅回路５６と異なる所は、スイッチＳｆ４及び容量Ｃｆ４が除去されている点と、入力容量Ｃｉに代えて、容量Ｃｉ１，Ｃｉ２及びスイッチＳｉが設けられている点のみである。本実施の形態では、容量Ｃｉ１，Ｃｉ２及びスイッチＳｉが、入力電圧Ｖｉｎが印加される入力部と演算増幅器ＯＰの−入力端子との間に接続され容量値が複数の異なる値に変わり得るように構成された入力容量回路を構成している。また、本実施の形態では、スイッチＳｆ１〜Ｓｆ３，Ｓｆ及び容量Ｃｆ１，Ｃｆ２，Ｃｆ３１，Ｃｆ３２が、演算増幅器ＯＰの出力端子と−入力端子との間を一時的に短絡にするとともに演算増幅器ＯＰの出力端子と−入力端子との間に一時的に所定容量値を形成する帰還回路を構成している。

この増幅回路６６は、容量Ｃｉ１，Ｃｉ２，Ｃｆ１，Ｃｆ２，Ｃｆ３１，Ｃｆ３２の容量値を適宜設定することで、絶対値が１よりも小さいゲインで増幅する機能及び絶対値が１以上のゲインで増幅する機能を有するようになっている。例えば、Ｃｉ１＝Ｃｉ２＝２＊Ｃ０、Ｃｆ１＝Ｃｆ２＝Ｃｆ３１＝Ｃｆ３２＝Ｃ０と設定することで、スイッチＳｉ，Ｓｆ１〜Ｓｆ３のオンオフ状態に応じて、０．５、１、２、４のゲイン（ΔＶｏｕｔ／ΔＶｉｎ）を得ることができる。

本実施の形態によれば、前記第５の実施の形態と同様の利点の他、同じゲインを得るに際して、増幅回路６６の占有面積を増幅回路５６の占有面積に比べて低減することができるという利点も得られる。この点について以下に説明する。

前記増幅回路５６では、入力容量Ｃｉが固定されているので、比較的小さいゲイン値を得るためには、帰還回路の容量値を大きくしなければならない。したがって、増幅回路５６の占有面積が増大してしまう。これに対し、増幅回路６６では、入力容量回路が可変容量値を持つので、比較的小さいゲイン値を得る場合には、帰還回路の容量値を大きくすることなく、入力容量回路の容量値を比較的小さい値にすればよい。したがって、増幅回路６６の占有面積を低減することができるのである。

例えば、ゲイン０．５、１、２、４を得るための増幅回路５６の前述した容量設定例と、同じゲイン０．５、１、２、４を得るための増幅回路６６の前述した容量設定例とを比較すると、増幅回路６６では増幅回路５６のＣｆ４＝４＊Ｃ０が除去されているので、その分の占有面積を低減することができる。なお、入力側の容量について比較すると、増幅回路６６のＣｉ１＝２＊Ｃ０及びＣｉ２＝２＊Ｃ０の占有面積と増幅回路５６のＣｉ＝４＊Ｃ０の占有面積とほぼ等しい。

ところで、本実施の形態では、増幅回路５６は、前述したように、絶対値が１よりも小さいゲインで増幅する機能及び絶対値が１以上のゲインで増幅する機能を有するように、各容量の容量値が設定されている。しかしながら、本発明では、本実施の形態において、増幅回路５６が、絶対値が１よりも小さいゲインで増幅する機能を有することなく、絶対値が１以上のゲインで増幅する機能を有するように、各容量の容量値を設定してもよい。この場合、例えば、Ｃｉ１＝Ｃｉ２＝４＊Ｃ０、Ｃｆ１＝Ｃｆ２＝Ｃｆ３１＝Ｃｆ３２＝Ｃ０と設定することで、１、２、４、８のゲインを得ることができる。この場合、絶対値が１よりも小さいゲインで増幅する機能に伴う利点は得ることができないものの、同じゲインを得るに際して増幅回路５６の占有面積を低減することができるという利点は得られる。

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。

１，１０１ 固体撮像素子
１１ 画素
１４ 垂直信号線
１６，２６，３６，４６，５６ 増幅回路
２０ ＡＤ変換器

Claims (12)

1. 入射光を光電変換する画素と、
   前記画素からの信号又はこれに応じた信号が入力され、絶対値が１よりも小さいゲインで増幅する機能を有する増幅回路と、
   を備えたことを特徴とする固体撮像素子。
2. 前記増幅回路のゲインは、前記増幅回路の入力信号の変化分に対する前記増幅回路の出力信号の変化分の比であることを特徴とする請求項１記載の固体撮像素子。
3. 前記増幅回路のゲインは、互いに異なる複数のゲインに可変であり、
   前記複数のゲインは、絶対値が１よりも小さいゲインの他に絶対値が１以上のゲインを１つ以上含み、
   ｎを０からｍ（ｍは１以上の整数）までの整数とし、Ａを絶対値が１より小さい所定のゲインであるとしたとき、前記複数のゲインは、２^ｎ＊Ａで表される（ｍ＋１）個のゲインを含む、
   ことを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記増幅回路は、前記画素からの信号又はこれに応じた信号の入力部と第１の所定電位が印加される部位との間に少なくとも一時的に前記入力部側からその順に直列接続される第１及び第２の分圧容量と、第１の入力端子と第２の所定電位が印加される第２の入力端子とを有する演算増幅器と、前記第１及び第２の分圧容量間の第１のノードと前記第１の入力端子との間に少なくとも一時的に接続される入力容量と、前記演算増幅器の出力端子と前記第１の入力端子との間を一時的に短絡にするとともに前記演算増幅器の出力端子と前記第１の入力端子との間に一時的に所定容量値を形成する第１の帰還回路と、を有することを特徴とする請求項１乃至３のいずれかに記載の固体撮像素子。
5. 前記第１のノードと前記第１の入力端子との間に接続されたスイッチを備えたことを特徴とする請求項４記載の固体撮像素子。
6. 第１乃至第４の容量並びに第１乃至第５のスイッチを備え、
   前記第１のスイッチ及び前記第１の容量は、前記入力部側からその順に、前記入力部と前記第１のノードとの間に直列接続され、
   前記第２のスイッチは、前記入力部と前記第１のノードとの間に接続され、
   前記第３のスイッチは、前記第１のスイッチと前記第１の容量との間の第２のノードと前記第１の入力端子との間に接続され、
   前記第３の容量及び前記第４のスイッチは、前記第１のノード側からその順に、前記第１のノードと前記部位との間に直列接続され、
   前記第５のスイッチは、前記第３の容量と前記第４のスイッチとの間の第３のノードと前記第１の入力端子との間に接続され、
   前記第２の容量は、前記第１のノードと前記第１の入力端子との間に接続され、
   前記第４の容量は、前記第１のノードと前記部位との間の容量であり、
   前記第１の分圧容量は前記第１の容量からなり、
   前記第２の分圧容量は、前記第４の容量からなるかあるいは前記第３の容量と前記第４の容量との並列合成容量からなり、
   前記入力容量は、前記第２の容量からなるかあるいは前記第２の容量と前記第３の容量との並列合成容量からなる、
   ことを特徴とする請求項４記載の固体撮像素子。
7. 前記増幅回路は、少なくとも一時的に前記出力端子と前記第１のノードとの間に所定容量値を形成する第２の帰還回路を有することを特徴とする請求項４記載の固体撮像素子。
8. 前記第２の帰還回路を構成する少なくとも一部の容量が、前記第１の帰還回路を構成する少なくとも一部の容量と兼用されたことを特徴とする請求項７記載の固体撮像素子。
9. 第１乃至第５の容量並びに第１乃至第７のスイッチを備え、
   前記第１の容量は、前記入力部と前記第１のノードとの間に接続され、
   前記第１のスイッチ及び前記第２の容量は、前記第１のノード側からその順に、前記第１のノードと前記第１の入力端子との間に直列接続され、
   前記第２のスイッチは、前記第１のスイッチと前記第２の容量との間の第２のノードと前記入力部との間に接続され、
   前記第７のスイッチ及び前記第３の容量は、前記第１のノードと前記部位との間に直列接続され、
   前記第３のスイッチは、前記第１のノードと前記第１の入力端子との間に接続され、
   前記第１の帰還回路は、前記第４及び第５の容量並びに前記第５及び第６のスイッチを有し、
   前記第５のスイッチ及び前記第４の容量は、前記第１の入力端子側からその順に、前記第１の入力端子と前記出力端子との間に直列接続され、
   前記第６のスイッチ及び前記第５の容量は、前記第１の入力端子と前記出力端子との間に直列接続され、
   前記第４のスイッチは、前記第５のスイッチと前記第４の容量との間の第３のノードと前記第１のノードとの間に接続され、
   前記第１の分圧容量は前記第１の容量からなり、
   前記第２の分圧容量は前記第３の容量からなり、
   前記入力容量は前記第２の容量からなり、
   前記第２の帰還回路は、前記第４の容量及び前記第４のスイッチからなる、
   ことを特徴とする請求項７又は８記載の固体撮像素子。
10. 前記増幅回路は、第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記画素からの信号又はこれに応じた信号の入力部と前記第１の入力端子との間に接続され容量値が複数の異なる値に変わり得るように構成された入力容量回路と、前記演算増幅器の出力端子と前記第１の入力端子との間を一時的に短絡にするとともに前記演算増幅器の出力端子と前記第１の入力端子との間に一時的に所定容量値を形成する帰還回路と、を有する、
    ことを特徴とする請求項１又は２記載の固体撮像素子。
11. 入射光を光電変換する画素と、
    前記画素からの信号又はこれに応じた信号が入力される増幅回路と、
    を備え、
    前記増幅回路は、第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記画素からの信号又はこれに応じた信号の入力部と前記第１の入力端子との間に接続され容量値が複数の異なる値に変わり得るように構成された入力容量回路と、前記演算増幅器の出力端子と前記第１の入力端子との間を一時的に短絡にするとともに前記演算増幅器の出力端子と前記第１の入力端子との間に一時的に所定容量値を形成する帰還回路と、を有する、
    ことを特徴とする固体撮像素子。
12. 前記入力容量回路は、複数の容量及び１つ以上のスイッチを有し、
    前記複数の容量及び前記１つ以上のスイッチは、前記入力容量回路の容量値が前記１つ以上のスイッチのオンオフ状態に応じて前記複数の異なる値に変わり得るように、接続された、
    ことを特徴とする請求項１０又は１１記載の固体撮像素子。

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